JP5603480B2 - 二重書込みドライバを有する相変化メモリ - Google Patents
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Description
本出願は、参照によりその全体が本明細書に組み込まれ、2010年4月13日に出願された米国特許仮出願第61/323,396号明細書、および、2011年3月28日に出願された「PHASE CHANGE MEMORY WITH DOUBLE WRITE DRIVERS」という名称の米国特許出願第13/073,041号明細書(Pyeon)の優先権を主張するものである。
Rsel(Rセレクタ):列セレクタのトランジスタのチャネル抵抗402
Rbl(Rビット線):ビット線の寄生抵抗404
Rdiode(Rダイオード):ダイオードの順方向バイアス抵抗408
Rgnd(R接地):ワード線の抵抗(接合抵抗)+関連するMOSトランジスタのチャネル抵抗410
Ione=Vforce/(RGST_reset+Rparasitic)
Izero=Vforce/(RGST_set+Rparasitic)
Izero −Ione(電流検出マージン)=V*(RGST_reset−RGST_set)/(RGST_reset*RGST_set+R2 parasitic+Rparasitic(RGST_reset+RGST_set)
Vone=Iforce*(RGST_reset+Rparasitic)
Vzero=Iforce*(RGST_set+Rparasitic)
Vone−Vzero(電圧検出マージン)=Iforce*(RGST_reset−RGST_set)、Rparasiticは含まれない。
Claims (19)
- 第1および第2の端部を有するビット線を有し、前記ビット線の前記第1および第2の端部の間で前記ビット線に結合された相変化メモリ(PCM)セルにアクセスするメモリアレイと、
前記ビット線の前記第1および第2の端部にそれぞれ結合され、前記PCMセルへの書き込み中に該PCMセルに電流を同時に供給する、第1および第2の書込みドライバと、
を備える装置。 - 前記ビット線の前記第1または第2の端部に結合され、前記PCMセルから読み取り中に該PCMセルの抵抗を検出するためのセンス増幅器をさらに備える、請求項1に記載の装置。
- 前記第1および第2の書込みドライバをそれぞれ前記ビット線の前記第1および第2の端部に結合するための第1の列セレクタおよび第2の列セレクタをさらに備える、請求項1に記載の装置。
- 前記PCMセルを選択するための、前記PCMセルに結合されたワード線をさらに備える、請求項1に記載の装置。
- 前記ワード線を前記PCMセルに結合するための絶縁ゲート型電界効果トランジスタ(IGFET)をさらに備える、請求項4に記載の装置。
- 前記ワード線を前記PCMセルに結合するためのダイオードをさらに備える、請求項4に記載の装置。
- 前記PCMセルがマルチ・レベル・セル(MLC)である、請求項1に記載の装置。
- 前記第1の書込みドライバが前記メモリアレイと隣接するメモリアレイとの間で共有される、請求項1に記載の装置。
- 相変化メモリ(PCM)セルにデータを書き込む方法であって、
前記PCMセルを選択することと、
ビット線の第1および第2の端部にそれぞれ結合された第1および第2の書込みドライバから選択された前記PCMセルに電流を同時に供給することと、
を含む方法。 - 前記PCMセルを選択することが、ワード線を使用して前記PCMセルを選択することを含む、請求項9に記載の方法。
- 前記第1および第2の書込みドライバから前記PCMセルに電流を同時に供給することが、
前記第1の書込みドライバから第1の列セレクタを経由して前記PCMセルに、かつ前記第2の書込みドライバから第2の列セレクタを経由して前記PCMセルに、電流を同時に供給すること、
を含む、請求項9に記載の方法。 - 第1および第2の端部を有するビット線を含むメモリアレイであって、前記ビット線の前記第1および第2の端部の間で前記ビット線に結合されたPCMセルにアクセスするためのメモリアレイを有する相変化メモリ(PCM)装置と、
前記PCMセルに書き込む間に前記PCMセルに電流を同時に供給するための、前記ビット線の前記第1および第2の端部にそれぞれ結合された第1および第2の書込みドライバと、
を備えるシステム。 - 前記PCMセルから読み取る間に前記PCMセルの抵抗を検出するための、前記ビット線の前記第1または第2の端部に結合されたセンス増幅器をさらに備える、請求項12に記載のシステム。
- 前記第1および第2の書込みドライバをそれぞれ前記ビット線の前記第1の端部および第2の端部に結合するための第1および第2の列セレクタをさらに備える、請求項12に記載のシステム。
- 前記PCMセルを選択するための、前記PCMセルに結合されたワード線をさらに備える、請求項12に記載のシステム。
- 前記ワード線を前記PCMセルに結合するための絶縁ゲート型電界効果トランジスタ(IGFET)をさらに備える、請求項15に記載のシステム。
- 前記ワード線を前記PCMセルに結合するためのダイオードをさらに備える、請求項15に記載のシステム。
- 前記PCMセルがマルチ・レベル・セル(MLC)である、請求項12に記載のシステム。
- 前記第1の書込みドライバが前記メモリアレイと隣接するメモリアレイとの間で共有される、請求項12に記載のシステム。
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