JP5206198B2 - 電力変換回路の駆動回路 - Google Patents

Description

本発明は、電力変換回路の備える電圧制御形のスイッチング素子をオン・オフ駆動する電力変換回路の駆動回路に関する。

この種の駆動回路としては、例えば下記特許文献１に見られるように、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）のエミッタ及びゲート間に、ゲートの電圧を所定電圧にクランプするためのツェナーダイオードとバイポーラトランジスタとを接続し、ＩＧＢＴのコレクタ電流が規定値以上となる場合にバイポーラトランジスタをオン状態とするものも提案されている。これによれば、ＩＧＢＴのコレクタ電流が、その信頼性の低下を招きかねない値となる場合に、ゲートの電圧を低下させることができ、ひいてはコレクタ電流を制限することができる。
特開平５−２１８８３６号公報

ところで、電力変換回路は、一般に寄生インダクタ等のインダクタンス成分を有する。このため、上記バイポーラトランジスタがオンとされることでコレクタ電流が急激に減少すると、上記インダクタンス成分に応じた逆起電力が大きくなり、ひいては大きなサージが生じるおそれがある。このため、本来、スイッチング素子の信頼性を維持することを意図してゲートの電圧を低下させたにもかかわらず、サージによってスイッチング素子の信頼性の低下を招くおそれもある。

本発明は、上記課題を解決するためになされたものであり、その目的は、電力変換回路の備える電圧制御形のスイッチング素子に過度の電流が流れることを回避する処理を行う場合であっても、サージを好適に抑制することのできる電力変換回路の駆動回路を提供することにある。

以下、上記課題を解決するための手段、及びその作用効果について記載する。

構成１は、電力変換回路の備える電圧制御形のスイッチング素子の入力端子及び出力端子間を流れる電流が規定値以上となることで、前記スイッチング素子をオン状態に維持しつつも前記スイッチング素子の導通制御端子に印加される電圧を基準電圧に規制する規制手段を備える電力変換回路の駆動回路において、前記導通制御端子及び前記規制手段間を抵抗体を介して接続することを特徴とする。

上記発明では、導通制御端子及び規制手段間に抵抗体が接続されているため、規制手段によってスイッチング素子をオン状態とするための電荷が導通制御端子から引き抜かれる際、その電荷の引き抜き速度を制限することができる。このため、導通制御端子の電圧の変化速度を緩和することができ、ひいてはスイッチング素子の入力端子及び出力端子間を流れる電流の減少速度が過度に大きくなることを回避することができる。このため、スイッチング素子に過度の電流が流れることを回避する処理を行う場合であっても、サージを好適に抑制することができる。

構成２は、構成１において、前記抵抗体は、前記スイッチング素子をオン状態とすべく前記導通制御端子に電荷を充電するための充電経路とは別に備えられるものであることを特徴とする。

上記発明では、スイッチング素子をオン状態とするための電荷を導通制御端子に充電する際の要求によって、上記抵抗体の抵抗値が制約を受けることを回避することができる。

構成３は、構成１又は２において、前記スイッチング素子をオン状態とするための電荷を前記導通制御端子から放電させる放電経路に抵抗体を備え、前記導通制御端子及び前記規制手段間に接続される抵抗体と前記放電経路に備えられる抵抗体とを同一としたことを特徴とする。

上記発明では、導通制御端子の電圧の低下速度が過度に大きくならないようにするための機能を付与するために、新たに抵抗体を追加することを回避することができる。

構成４は、構成３において、前記放電経路は、前記スイッチング素子をオン・オフ駆動する際に用いられる経路であることを特徴とする。

構成５は、構成３において、前記放電経路は、前記入力端子及び前記出力端子間に所定時間に渡って所定以上の電流が流れる場合に前記スイッチング素子を強制的にオフ状態とするための経路であることを特徴とする。

構成６は、構成１〜５のいずれかにおいて、前記規制手段は、前記導通制御端子及び前記出力端子間に備えられるツェナーダイオードと、前記導通制御端子及び前記出力端子間を接続する経路であって且つ前記ツェナーダイオードを備える電気経路を開閉する手段とを備えることを特徴とする。

構成７は、構成３〜６のいずれかにおいて、前記規制手段を、前記放電経路を閉状態とする手段とともに１チップ化された集積回路内に形成したことを特徴とする。

上記発明では、放電経路を開閉する手段と規制手段とのそれぞれをスイッチング素子の導通制御端子に接続するための端子を、上記集積回路の単一の端子とすることができる。このため、集積回路の端子数を低減することができる。

構成８は、構成１〜7のいずれかにおいて、前記電力変換回路は、高電位側スイッチング素子及び低電位側スイッチング素子の直列接続体を備え、前記導通制御端子に前記規制手段が接続されるスイッチング素子は、前記高電位側スイッチング素子及び前記低電位側スイッチング素子の少なくとも一方であることを特徴とする。

上記発明では、高電位側スイッチング素子及び低電位側スイッチング素子が直列接続されるために、これらを貫通する電流が流れる異常時には、スイッチング素子の入力端子及び出力端子間を流れる電流を制限することが望まれる。このため、規制手段を備えることのメリットが特に大きい。

構成９は、電力変換回路の備える電圧制御形のスイッチング素子をオン・オフ駆動する電力変換回路の駆動回路において、前記スイッチング素子の導通制御端子に一方の端子が接続される抵抗体と、該抵抗体の他方の端子に単一の端子が接続される１チップ化された集積回路とを備え、前記集積回路は、前記スイッチング素子をオン状態とするための電荷を前記抵抗体を介して前記単一の端子側へと引き抜くことで前記スイッチング素子をオフ状態とする機能と、前記スイッチング素子の入出力端子間に流れる電流が規定値以上となる際に前記スイッチング素子をオン状態に維持しつつも前記導通制御端子に印加される電圧を規制すべく前記導通制御端子から前記電荷の一部を前記抵抗体を介して前記単一の端子側へと引き抜く機能とを備えることを特徴とする。

上記発明では、上記単一の端子及び導通制御端子間に抵抗体が接続されているため、スイッチング素子をオン状態とするための電荷が導通制御端子から引き抜かれる際、その電荷の引き抜き速度を制限することができる。このため、スイッチング素子の入力端子及び出力端子間を流れる電流が規定値以上となることにより導通制御端子から電荷の一部を引き抜く際、電圧の変化速度を緩和することができる。このため、スイッチング素子の入力端子及び出力端子間を流れる電流の減少速度が過度に大きくなることを回避することができる。このため、スイッチング素子に過度の電流が流れることを回避する処理を行う場合であっても、サージを好適に抑制することができる。

更に、本実施形態では、スイッチング素子をオフ状態とすべく導通制御端子から上記電荷を引き抜く際と、導通制御端子に印加される電圧を規制するために導通制御端子から上記電荷を引き抜く際とで、集積回路の単一の端子を用いている。このため、集積回路の端子数を低減することができる。

構成１０は、構成９において、前記電力変換回路は、高電位側スイッチング素子及び低電位側スイッチング素子の直列接続体を備え、前記導通制御端子に前記抵抗体が接続されるスイッチング素子は、前記高電位側スイッチング素子及び前記低電位側スイッチング素子の少なくとも一方であることを特徴とする。

上記発明では、高電位側スイッチング素子及び低電位側スイッチング素子が直列接続されるために、これらを貫通する電流が流れる異常時には、スイッチング素子の入力端子及び出力端子間を流れる電流を制限することが望まれる。このため、導通制御端子に印加される電圧を規制する上記機能を備えることのメリットが特に大きい。

（第１の実施形態）
以下、本発明にかかる電力変換回路の駆動回路をハイブリッド車に適用した第１の実施形態について、図面を参照しつつ説明する。

図１に、本実施形態にかかるモータジェネレータの制御システムの全体構成を示す。モータジェネレータ１０は、インバータＩＶ及び昇圧コンバータＣＶを介して高圧バッテリ１２に接続されている。ここで、昇圧コンバータＣＶは、コンデンサＣと、コンデンサＣに並列接続された一対のパワースイッチング素子Ｓｃｐ，Ｓｃｎと、一対のパワースイッチング素子Ｓｃｐ，Ｓｃｎの接続点と高圧バッテリ１２の正極とを接続するリアクトルＬとを備えている。そして、パワースイッチング素子Ｓｃｐ，Ｓｃｎのオン・オフによって、高圧バッテリ１２の電圧(例えば「２８８Ｖ」)を所定の電圧(例えば「６６６Ｖ」)を上限として昇圧するものである。一方、インバータＩＶは、パワースイッチング素子Ｓｕｐ，Ｓｕｎの直列接続体と、パワースイッチング素子Ｓｖｐ，Ｓｖｎの直列接続体と、パワースイッチング素子Ｓｗｐ，Ｓｗｎの直列接続体とを備えており、これら各直列接続体の接続点がモータジェネレータ１０のＵ，Ｖ，Ｗ相にそれぞれ接続されている。これらパワースイッチング素子Ｓｕｐ，Ｓｕｎ，Ｓｖｐ，Ｓｖｎ，Ｓｗｐ，Ｓｗｎとして、本実施形態では、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）が用いられている。そして、これらにはそれぞれ、ダイオードＤｕｐ，Ｄｕｎ，Ｄｖｐ，Ｄｖｎ，Ｄｗｐ，Ｄｗｎが逆並列に接続されている。

制御装置１６は、低圧バッテリ１４を電源とする制御装置である。制御装置１６は、モータジェネレータ１０を制御対象とし、その制御量を所望に制御すべく、インバータＩＶやコンバータＣＶを操作する。詳しくは、コンバータＣＶのパワースイッチング素子Ｓｃｐ，Ｓｃｎを操作すべく、操作信号ｇｃｐ、ｇｃｎをドライバユニットＤＵに出力する。また、インバータＩＶのパワースイッチング素子Ｓｕｐ，Ｓｕｎ，Ｓｖｐ，Ｓｖｎ，Ｓｗｐ，Ｓｗｎを操作すべく、操作信号ｇｕｐ，ｇｕｎ，ｇｖｐ，ｇｖｎ，ｇｗｐ，ｇｗｎをドライバユニットＤＵに出力する。ここで、高電位側の操作信号ｇｃｐ，ｇｕｐ，ｇｖｐ，ｇｗｐと、対応する低電位側の操作信号ｇｃｎ，ｇｕｎ，ｇｖｎ，ｇｗｎとは、互いに相補的な信号となっている。換言すれば、高電位側のパワースイッチング素子Ｓｃｐ，Ｓｕｐ，Ｓｖｐ，Ｓｗｐと、対応する低電位側のパワースイッチング素子Ｓｃｎ，Ｓｕｎ，Ｓｖｎ，Ｓｗｎとは、交互にオン状態とされる。

図２に、上記ドライバユニットＤＵの構成を示す。なお、以下では、パワースイッチング素子Ｓｕｐ，Ｓｕｎ，Ｓｖｐ，Ｓｖｎ，Ｓｗｐ，Ｓｗｎをパワースイッチング素子Ｓと総括して記載し、操作信号ｇｕｐ，ｇｕｎ，ｇｖｐ，ｇｖｎ，ｇｗｐ，ｇｗｎ, ｇｃｐ、ｇｃｎを操作信号ｇと総括して表記する。

図示されるように、ドライバユニットＤＵは、１チップ化された半導体集積回路であるカスタムＩＣ２０を備えている。カスタムＩＣ２０の端子Ｔ１は、ゲートの充電速度を調節するための充電用抵抗体３０、及びバランス抵抗体３２を介して、パワースイッチング素子Ｓのゲートに接続されている。一方、カスタムＩＣ２０は、パワースイッチング素子Ｓをオン状態とすべく導通制御端子(ゲート)を充電するための電荷を供給する電源２６を備えている。そして、電源２６は、抵抗体２８及びスイッチング素子２４の入力端子及び出力端子を介して、端子Ｔ１に接続されている。ちなみに、上記バランス抵抗体３２は、ＬＣ共振を抑制するための抵抗値の調整用の抵抗体である。

更に、カスタムＩＣ２０の端子Ｔ２は、ゲートの放電速度を調節するための放電用抵抗体４２、及びバランス抵抗体３２を介して、パワースイッチング素子Ｓのゲートに接続されている。一方、カスタムＩＣ２０は、パワースイッチング素子Ｓのエミッタに接続される端子Ｔ５と端子Ｔ２との間を開閉するスイッチング素子４０を備えている。

更に、カスタムＩＣ２０は、パワースイッチング素子Ｓを駆動する駆動回路２２を備えている。駆動回路２２では、図示しないフォトカプラ等の絶縁手段を介して、ドライバユニットＤＵに入力される上記操作信号ｇに基づき、スイッチング素子２４、４０をオン・オフすることでパワースイッチング素子Ｓを駆動する。すなわち、操作信号ｇが論理「Ｈ」となることで、パワースイッチング素子Ｓをオン状態とする旨が指示される場合、スイッチング素子２４をオンして且つスイッチング素子４０をオフすることで、パワースイッチング素子Ｓのゲートに正の電荷を充電する。また、操作信号ｇが論理「Ｌ」となることで、パワースイッチング素子Ｓをオフ状態とする旨が指示される場合、スイッチング素子２４をオフして且つスイッチング素子４０をオンすることで、パワースイッチング素子Ｓのゲートから正の電荷を放電させる。

パワースイッチング素子Ｓのゲート及びエミッタ間には、ゲートコンデンサ４６と、安定化抵抗体４８とが並列接続されている。ゲートコンデンサ４６は、充電用抵抗体３０と協働で、パワースイッチング素子Ｓがオフ状態からオン状態へと切り替わる速度を調節するためのものである。安定化抵抗体４８は、パワースイッチング素子Ｓをオフ状態とする状況下（操作信号ｇを論理「Ｌ」とする状況下）、ゲートの電位をエミッタ電位まで確実に引き下げるためのものである。このため、安定化抵抗体４８は、充電用抵抗体３０や放電用抵抗体４２と比較して、その抵抗値が十分に大きい値に設定されている。

パワースイッチング素子Ｓは、その入力端子(コレクタ)及び出力端子(エミッタ)間に流れる電流(コレクタ電流)と相関を有する微少電流を出力するセンス端子ＳＴを備えている。そして、センス端子ＳＴは、抵抗体５０，５２の直列接続体を介してエミッタに電気的に接続されている。これにより、センス端子ＳＴから出力される電流によって抵抗体５２に電圧降下が生じるため、抵抗体５２による電圧降下量を、パワースイッチング素子Ｓの入力端子及び出力端子間を流れる電流と相関を有する電気的な状態量とすることができる。

上記抵抗体５２による電圧降下量は、端子Ｔ４を介して、コンパレータ５４の非反転入力端子に取り込まれる。一方、コンパレータ５４の反転入力端子には、閾値電圧Ｖｒｅｆが印加されている。これにより、コレクタ電流が閾値以上となることで、コンパレータ５４が論理「Ｌ」から論理「Ｈ」に反転する。コンパレータ５４の論理「Ｈ」の信号は、フェール信号ＦＬとして、ディレイ６０に取り込まれる。ディレイ６０は、入力信号が所定時間に渡って論理「Ｈ」となることで、パワースイッチング素子Ｓを強制的にオフ状態とすべく、論理「Ｈ」の信号をスイッチング素子６２のゲートに出力するとともに、停止信号ＡＥを駆動回路２２に出力するものである。ここで、停止信号ＡＥは、駆動回路２２によるスイッチング素子２４、４０の駆動を停止させるための信号である。

一方、上記スイッチング素子６２の出力端子は、端子Ｔ５に接続され、入力端子は、端子Ｔ３、ソフト遮断用抵抗体６４、及びバランス抵抗体３２を介して、パワースイッチング素子Ｓのゲートに接続される。これにより、コレクタ電流が閾値以上となる状態が所定時間以上継続することで、スイッチング素子６２がオンとされ、ソフト遮断用抵抗体６４を介して、パワースイッチング素子Ｓのゲートの電荷が放電される。ここで、ソフト遮断用抵抗体６４は、その抵抗値が放電用抵抗体４２よりも高抵抗とされるものである。これは、コレクタ電流が過大である状況下にあっては、パワースイッチング素子Ｓをオン状態からオフ状態へと切り替える速度、換言すればコレクタ及びエミッタ間の遮断速度を大きくすると、サージが過大となるおそれがあることに鑑みたものである。このため、コレクタ電流が閾値以上となると判断される状況下にあっては、放電用抵抗体４２を備える放電経路よりも抵抗値の大きい経路によってパワースイッチング素子Ｓのゲートを放電させる。

上記コンパレータ５４の出力信号は、更に、ＮチャネルＭＯＳ型電界効果トランジスタ（スイッチング素子５６）のゲートに印加される。スイッチング素子５６は、その一方の端子がパワースイッチング素子Ｓのエミッタに接続され、他方の端子がツェナーダイオード５８のアノード側に接続される。ツェナーダイオード５８のカソード側は、端子Ｔ２に接続される。これにより、コンパレータ５４の出力信号が論理「Ｈ」となると、スイッチング素子５６がオン状態となるため、パワースイッチング素子Ｓのゲートの電圧は、ツェナーダイオード５８のブレークダウン電圧程度に制限されることとなる。これにより、コレクタ電流が制限される。

ここで、本実施形態では、ツェナーダイオード５８とパワースイッチング素子Ｓのゲートとが、放電用抵抗体４２を介して接続されるため、コンパレータ５４の出力信号が論理「Ｈ」に反転することで、図３に示すように、パワースイッチング素子Ｓのゲートの電圧が上記ブレークダウン電圧程度まで低下する低下速度を低減することができる。図３（ａ）は、パワースイッチング素子Ｓの操作信号ｇの推移を示し、図３（ｂ）は、パワースイッチング素子Ｓのゲート電圧の推移を示し、図３（ｃ）は、フェール信号ＦＬの推移を示し、図３（ｄ）は、停止信号ＡＥの推移を示し、図３（ｅ）は、スイッチング素子２４の状態の推移を示す。

図中、実線にて示されるように、フェール信号が立ち上がることで、ゲート電圧は、上記ブレークダウン電圧程度まで緩やかに低下する。これに対し、図中、１点鎖線は、ツェナーダイオード５８とゲート(詳しくは、バランス抵抗体３２)との間に、抵抗体を備えない場合を示す。この場合、フェール信号ＦＬの立ち上がりに伴い、ゲート電圧が迅速に低下する。そして、ゲート電圧が迅速に低下する場合、コレクタ電流が急激に減少することから、インバータＩＶやコンバータＣＶに生じるサージが大きくなる。これに対し、本実施形態のように、ツェナーダイオード５８のカソードとパワースイッチング素子Ｓのゲートとの間に放電用抵抗体４２を備えることで、フェール信号ＦＬの立ち上がり時のゲート電圧の低下速度を低減することができ、ひいてはサージ電圧を好適に低減することができる。

ちなみに、図中、所定時間Ｔは、ディレイ６０の出力を論理「Ｈ」とするために要求される入力信号の論理「Ｈ」の継続時間である。所定時間Ｔが経過すると、上記スイッチング素子６２がオン状態とされることでパワースイッチング素子Ｓのゲートの電荷が強制的に放電される。そしてこの際には、停止信号ＡＥが論理「Ｌ」に反転するため、スイッチング素子２４がオフ状態とされ、パワースイッチング素子Ｓのゲートに新たに電荷の供給がなされることもない。このため、パワースイッチング素子Ｓは強制的にオフ状態とされる。

以上詳述した本実施形態によれば、以下の効果が得られるようになる。

（１）パワースイッチング素子Ｓのゲート及びツェナーダイオード５８のカソード間を抵抗体を介して接続した。これにより、パワースイッチング素子Ｓに過度の電流が流れることを回避する処理を行う場合であっても、サージを好適に抑制することができる。

（２）パワースイッチング素子Ｓのゲート及びツェナーダイオード５８のカソード間を接続するための抵抗体を、放電用抵抗体４２とした。これにより、パワースイッチング素子Ｓの電圧の低下速度が過度に大きくならないようにするための機能を付与するために、新たに抵抗体を追加することを回避することができる。

（３）パワースイッチング素子Ｓをオン状態とするための電荷を充電するための充電経路の抵抗体(充電用抵抗体３０)と、同電荷を放電させる放電経路の抵抗体(放電用抵抗体４２)とを別部材とした。これにより、ゲートの充電速度及び放電速度を調節するための自由度を高めることができる。

（４）パワースイッチング素子Ｓをオン状態とするための電荷を充電するための充電経路の抵抗体(充電用抵抗体３０)と、パワースイッチング素子Ｓのゲート及びツェナーダイオード５８のカソード間を接続するための抵抗体とを別部材とした。これにより、ゲートの充電速度を調節するための自由度を高めることができる。

（５）ツェナーダイオード５８及びスイッチング素子４０，５６を、カスタムＩＣ２０内に形成した。これにより、パワースイッチング素子Ｓのゲート及びツェナーダイオード５８のカソード間を接続するための抵抗体を、放電用抵抗体４２とすることで、カスタムＩＣ２０の端子の数を低減することができる。

（６）放電用抵抗体４２を、カスタムＩＣ２０とは別に、ディスクリート部品によって構成した。これにより、カスタムＩＣ２０の仕様が決定した後であっても、また、カスタムＩＣ２０が製造された後であっても、ゲートの放電速度を好適に調節することができる。

（７）過電流保護対象とするパワースイッチング素子Ｓを、インバータＩＶやコンバータＣＶを構成する高電位側スイッチング素子及び低電位側スイッチング素子とした。これにより、これら高電位側スイッチング素子及び低電位側スイッチング素子間を貫通する電流が流れる異常時には、スイッチング素子の入力端子及び出力端子間を流れる電流を制限することが望まれる。このため、ツェナーダイオード５８等を備えることのメリットが特に大きい。

（第２の実施形態）
以下、第２の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。

図４に、本実施形態にかかるドライバユニットＤＵの構成を示す。

図示されるように、本実施形態では、パワースイッチング素子Ｓのゲート及びツェナーダイオード５８のカソード間を接続するための抵抗体を、ソフト遮断用抵抗体６４とする。これによっても、上記第１の実施形態の上記（１）〜（７）の効果に準じた効果を得ることができる。

（その他の実施形態）
なお、上記各実施形態は、以下のように変更して実施してもよい。

・上記第１の実施形態では、ツェナーダイオード５８によってゲート電圧を規制する際のゲート電圧の低下速度を緩和するための抵抗体を、放電用抵抗体４２と共有したがこれに限らず、これらを各別の抵抗体としてもよい。

・上記実施形態では、ツェナーダイオード５８や、スイッチング素子５６、コンパレータ５４等をカスタムＩＣ２０内部の回路として構成したが、これに限らず、これらをカスタムＩＣ２０外部において、ディスクリート部品にて構成してもよい。

・上記各実施形態では、充電用抵抗体３０と放電用抵抗体４２とを別部材としたが、これに限らず、ゲート抵抗として互いに同一としてもよい（共有化してもよい）。

・上記各実施形態では、充電用抵抗体３０や放電用抵抗体４２を、ディスクリート部品にて構成したが、これに限らず、カスタムＩＣ２０内に構成されるものとしてもよい。

・パワースイッチング素子をオン状態に維持しつつもパワースイッチング素子の導通制御端子に印加される電圧を基準電圧に規制する規制手段としては、ツェナーダイオード５８及びスイッチング素子５６を備えて構成されるものに限らない。例えば、ツェナーダイオード５８に代えて、パワースイッチング素子Ｓのゲート側をアノードとする複数のダイオードの直列接続体を用いてもよい。

・パワースイッチング素子の入力端子及び出力端子間を流れる電流と相関を有する電気的な状態量を検出する手段としては、センス端子ＳＴの出力する電流を検出する手段に限らない。例えば、入力端子及び出力端子間の電圧を検出する手段であってもよい。

・上記実施形態では、インバータＩＶとして、各相の各アームのパワースイッチング素子を単一のパワースイッチング素子にて構成したが、これに限らず、複数のパワースイッチング素子にて構成してもよい。この場合、パワースイッチング素子Ｓのゲートとツェナーダイオード５８とを接続する抵抗体を放電用抵抗体４２やソフト遮断用抵抗体６４とは別に設ける場合には、電力変換システム全体としての部品点数の増大がいっそう深刻になる。このため、上記各実施形態で例示したように、パワースイッチング素子Ｓのゲートとツェナーダイオード５８とを接続する抵抗体を放電用抵抗体４２やソフト遮断用抵抗体６４と共有化することが特に有効である。

・ドライバユニットＤＵの構成としては、上記実施形態及びその変形例で例示したものに限らず、例えばゲートコンデンサ４６やバランス抵抗体３２、安定化抵抗体４８を備えない構成としてもよい。

・電力変換回路のパワースイッチング素子としては、車載回転機とバッテリとの間に接続されるインバータＩＶやコンバータＣＶに限らない。例えば、車載高圧バッテリの電力を低圧バッテリに供給すべく、高圧バッテリの電圧を降圧するＤＣＤＣコンバータを構成するパワースイッチング素子であってもよい。

・電力変換回路のパワースイッチング素子としては、ＩＧＢＴに限らず、例えばＭＯＳ型電界効果トランジスタであってもよい。

第１の実施形態にかかるシステム構成図。 同実施形態にかかるドライバユニットの回路構成を示す回路図。 同実施形態の効果を示すタイムチャート。 第２の実施形態にかかるドライバユニットの回路構成を示す回路図。

符号の説明

４２…放電用抵抗体、５６…スイッチング素子、５８…ツェナーダイオード、Ｓ…パワースイッチング素子、ＩＶ…インバータ、ＣＶ…コンバータ。

Claims (9)

1. 電力変換回路の備える電圧制御形のスイッチング素子の入力端子及び出力端子間を流れる電流が規定値以上となることで、前記スイッチング素子をオン状態に維持しつつも前記スイッチング素子の導通制御端子に印加される電圧を基準電圧に規制する規制手段を備える電力変換回路の駆動回路において、
   前記スイッチング素子をオン状態とするための電荷を前記導通制御端子から放電させる第１の放電経路に抵抗体を備え、
   前記導通制御端子及び前記規制手段間は、抵抗体を介して接続され、
   前記規制手段は、前記第１の放電経路とは別の電気経路である第２の放電経路に備えられ、
   前記導通制御端子及び前記規制手段間に接続される抵抗体と前記第１の放電経路に備えられる抵抗体とを同一としたことを特徴とする電力変換回路の駆動回路。
2. 前記抵抗体は、前記スイッチング素子をオン状態とすべく前記導通制御端子に電荷を充電するための充電経路とは別に備えられるものであることを特徴とする請求項１記載の電力変換回路の駆動回路。
3. 前記第１の放電経路は、前記スイッチング素子をオン・オフ駆動する際に用いられる経路であることを特徴とする請求項１又は２記載の電力変換回路の駆動回路。
4. 前記第１の放電経路は、前記入力端子及び前記出力端子間に所定時間に渡って所定以上の電流が流れる場合に前記スイッチング素子を強制的にオフ状態とするための経路であることを特徴とする請求項１又は２記載の電力変換回路の駆動回路。
5. 前記第２の放電経路は、前記導通制御端子及び前記出力端子間を接続する経路であり、
   前記規制手段は、前記第２の放電経路に備えられるツェナーダイオードと、該第２の放電経路を開閉する手段とを備えることを特徴とする請求項１〜４のいずれか１項に記載の電力変換回路の駆動回路。
6. 前記規制手段を、前記第１の放電経路を閉状態とする手段とともに１チップ化された集積回路内に形成したことを特徴とする請求項１〜５のいずれか１項に記載の電力変換回路の駆動回路。
7. 前記電力変換回路は、高電位側スイッチング素子及び低電位側スイッチング素子の直列接続体を備え、
   前記導通制御端子に前記規制手段が接続されるスイッチング素子は、前記高電位側スイッチング素子及び前記低電位側スイッチング素子の少なくとも一方であることを特徴とする請求項１〜６のいずれか１項に記載の電力変換回路の駆動回路。
8. 電力変換回路の備える電圧制御形のスイッチング素子をオン・オフ駆動する電力変換回路の駆動回路において、
   前記スイッチング素子の導通制御端子に一方の端子が接続される抵抗体と、
   該抵抗体の他方の端子に単一の端子が接続される１チップ化された集積回路とを備え、
   前記集積回路は、該集積回路に備えられてかつ前記単一の端子に接続される第１の放電経路と、該集積回路に備えられてかつ該単一の端子に接続される該第１の放電経路とは別の電気経路である第２の放電経路とを備え、
   前記集積回路は、さらに、前記スイッチング素子をオン状態とするための電荷を前記抵抗体及び前記単一の端子を介して前記第１の放電経路側へと引き抜くことで前記スイッチング素子をオフ状態とする機能と、前記スイッチング素子の入出力端子間に流れる電流が規定値以上となる際に前記スイッチング素子をオン状態に維持しつつも前記導通制御端子に印加される電圧を規制すべく前記導通制御端子から前記電荷の一部を前記抵抗体及び前記単一の端子を介して前記第２の放電経路側へと引き抜く機能とを備えることを特徴とする電力変換回路の駆動回路。
9. 前記電力変換回路は、高電位側スイッチング素子及び低電位側スイッチング素子の直列接続体を備え、
   前記導通制御端子に前記抵抗体が接続されるスイッチング素子は、前記高電位側スイッチング素子及び前記低電位側スイッチング素子の少なくとも一方であることを特徴とする請求項８記載の電力変換回路の駆動回路。

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