JP5172748B2 - 表示パネルドライバ及びそれを用いた表示装置 - Google Patents

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Description

本発明は、表示パネルドライバに関し、特に、表示パネルドライバの出力アンプ回路の構成に関する。
表示パネルを用いる表示装置の近年の課題の一つは、表示パネルを駆動する表示パネルドライバの消費電力の増大である。消費電力の増大の一つの要因は、表示パネルの大きさの増大である。特にテレビの分野では、液晶表示パネルでさえも１００インチを越えるものまで出てきている状況であり、今後、この傾向は変わることはないと考えられる。表示パネルの大きさが増大すると、データ線の容量が増大し、これは、データ線を駆動する出力アンプ回路の消費電力の増大を招く。加えて、近年の表示装置では、ドライバの使用個数を減らすために１つの表示パネルドライバの出力数が益々増大する方向にあるため、１つの表示パネルドライバの消費電力が益々増加している。このため、動作時の表示パネルドライバの温度が高くなるという問題が発生するようになってきている。
表示パネルドライバの消費電力の増大への一つの対策は、電源電圧ＶＤＤに加え、電源電圧ＶＤＤと接地電圧ＶＳＳ（＝０Ｖ）の中間の電圧（典型的には、電源電圧ＶＤＤの半分の中間電源電圧ＶＤＤ／２）を表示パネルドライバに供給し、中間電源電圧を用いてドライバＩＣの出力アンプを動作させることである。例えば、ＶＤＤ／２〜ＶＤＤの電圧範囲の出力電圧を出力するアンプを中間電源電圧ＶＤＤ／２と電源電圧ＶＤＤにより動作させ、０〜ＶＤＤ／２の電圧範囲で動作可能なアンプを中間電源電圧ＶＤＤ／２と接地電圧ＶＳＳにより動作させる。これにより、アンプで消費される電力を低減させることができる。このような技術は、例えば、特開２００２−１７５０５２号公報に開示されている。
特開２００２−１７５０５２号公報
しかしながら、近年の表示パネルドライバは、一層に消費電力を低減するために、低電圧動作が可能なことが求められている。現在、液晶表示装置のドライバＩＣは１５Ｖで動作することが一般的であるが、ドライバＩＣの発熱を抑制するためには、より低い電源電圧で動作することが望ましい。
加えて、発明者の検討によると、中間電源電圧の供給の有無に関わらず、表示パネルドライバが動作可能であることが実用上、有利である。最終的な表示装置の製造者には、中間電源電圧を供給して消費電力の低減を望む製造者と、中間電源電圧を供給せずに装置構成の簡略化を望む製造者とがいる。その一方で、中間電源電圧の供給に対応した構成の表示パネルドライバと中間電源電圧の供給に対応していない構成の表示パネルドライバの両方を製造することは、それぞれの製造コストを増大させてしまう。コストの低減は、表示パネルドライバの製造者にとっても最終的な表示装置の製造者にとっても好ましい。
しかしながら、上述の公報に記載の回路では、これらの要求に応えることはできない。
本発明の一の観点では、表示パネルドライバが、出力アンプ回路と、第１出力端子と、
第２出力端子とを具備する。出力アンプ回路は、電源電圧と電源電圧より低い第１電圧との供給を受けて、電源電圧と接地電圧より高く電源電圧より低い中間電源電圧の間に定められた第１電圧範囲の駆動電圧を出力するように構成された第１出力段と、電源電圧と接地電圧の供給を受けて、電源電圧と接地電圧の間の駆動電圧を出力可能に構成された第２出力段とを備えている。第１出力段は、第１出力段の出力端子をプルダウンする第１プルダウン出力トランジスタを備えている。一方、第２出力段は、第２出力段の出力端子をプルダウンする第２プルダウン出力トランジスタを備えている。第１プルダウン出力トランジスタは、ディプレッション型のＮＭＯＳトランジスタであり、第２プルダウン出力トランジスタは、エンハンスメント型のＮＭＯＳトランジスタである。第１電圧が中間電源電圧に設定される第１モードに出力アンプ回路が設定されたとき、第１出力段が第１電圧範囲の第１駆動電圧を第１出力端子と第２出力端子のうちの一方の出力端子に出力する。第１電圧が接地電圧に設定される第２モードに出力アンプ回路が設定されたとき、第２出力段が第１電圧範囲の第１駆動電圧を第１出力端子と第２出力端子のうちの一方の出力端子に出力する。
このような構成の表示パネルドライバでは、第１出力段のプルダウン出力トランジスタとしてディプレッション型のＮＭＯＳトランジスタを使用することによって低電圧動作を実現することができる。その一方で、第１電圧が接地電圧に設定された場合（即ち、中間電源電圧が供給されない場合）には、プルダウン出力トランジスタとしてエンハンスメント型のＮＭＯSトランジスタを用いる第２出力段を用いることによって動作マージンの減少の問題を回避できる。すなわち、当該表示パネルドライバは、中間電源電圧の供給の有無に関わらず動作可能である。
本発明の他の観点では、表示パネルドライバが、出力アンプ回路と、第１出力端子と、第２出力端子とを具備する。出力アンプ回路が、電源電圧と接地電圧より高く電源電圧より低い中間電源電圧の間の第１電圧範囲の駆動電圧を出力可能に構成された第１出力段と、電源電圧と接地電圧の供給を受けて、電源電圧と接地電圧の間の駆動電圧を出力可能に構成された第２出力段と、接地電圧と接地電圧より高い第２電圧の供給を受け、接地電圧と中間電源電圧の間の第２電圧範囲の駆動電圧を出力可能に構成された第３出力段とを備えている。第３出力段は、第３出力段の出力端子をプルアップする第１プルアップ出力トランジスタを備えている。一方、第２出力段は、第２出力段の出力端子をプルアップする第２プルアップ出力トランジスタを備えている。第１プルアップ出力トランジスタは、ウェルが他のＰＭＯＳトランジスタから分離され、バックゲートがソースに接続されたＰＭＯＳトランジスタである一方、第２プルアップ出力トランジスタは、ソースに電源電圧が供給されるＰＭＯＳトランジスタである。第２電圧が中間電源電圧に設定される第１モードに出力アンプ回路が設定されたとき、少なくとも、第１出力端子と第２出力端子の一方の出力端子を第１電圧範囲の電圧から第２電圧範囲の電圧に反転させる場合に、第２出力段が第２電圧範囲の第２駆動電圧を一方の出力端子に出力する。第２電圧が電源電圧に設定される第２モードに出力アンプ回路が設定された場合、第３出力段が、第２電圧範囲の第２駆動電圧を第１出力端子と第２出力端子の一方の出力端子に出力する。
このような構成の表示パネルドライバでは、第３出力段のプルアップ出力トランジスタとしてウェルが他のＰＭＯＳトランジスタから分離され、バックゲートがソースに接続されたＰＭＯＳトランジスタを使用することによって低電圧動作を実現することができる。このとき、第２電圧が中間電源電圧に設定されたときには、第１出力端子と第２出力端子の一方の出力端子を第１電圧範囲の電圧から第２電圧範囲の電圧に反転させるためにプルダウン出力トランジスタとしてソースに電源電圧が供給される通常のＰＭＯＳトランジスタを用いる第２出力段を用いることによって、ウェルが他のＰＭＯＳトランジスタから分離され、バックゲートがソースに接続されたＰＭＯＳトランジスタにおける寄生ＰＮＰバイポーラトランジスタのターンオンの問題を回避できる。すなわち、当該表示パネルドライバは、中間電源電圧の供給の有無に関わらず動作可能である。
本発明によれば、低電圧動作が可能でありながら、中間電源電圧の供給の有無に関わらず動作可能である表示パネルドライバが提供される。
本発明の一実施形態における液晶表示装置の構成を示すブロック図である。 本発明の一実施形態におけるデータ線ドライバの構成を示すブロック図である。 本発明の発明者が検討した出力アンプ回路の構成を示す回路図である。 図３の出力アンプ回路の差動段、正専用出力段及び負専用出力段の構成を示す回路図である。 図３、図４の出力アンプ回路の正専用出力段における問題を説明する回路図である。 図３、図４の出力アンプ回路の正専用出力段における問題を説明する回路図である。 図３、図４の出力アンプ回路の負専用出力段における問題を説明する回路図である。 図３、図４の出力アンプ回路の負専用出力段における問題を説明する回路図である。 図３、図４の出力アンプ回路の負専用出力段における問題を説明する断面図である。 本発明の一実施形態における出力アンプ回路の構成を示す回路図である。 図７の出力アンプ回路の差動段、正専用出力段、負専用出力段及び正負共用出力段の構成を示す回路図である。 本発明の一実施形態における出力アンプ回路の動作を示す表である。 本発明の一実施形態における、フルＶＤＤモードに設定された場合の出力アンプ回路の動作を示すタイミングチャートである。 本発明の一実施形態における、ハーフＶＤＤモードに設定された場合の出力アンプ回路の動作を示すタイミングチャートである。 本発明の一実施形態における、ハーフＶＤＤモードに設定された場合の出力アンプ回路の動作を示すタイミングチャートである。 本発明の他の実施形態における出力アンプ回路の動作を示す表である。 本発明の他の実施形態における、ハーフＶＤＤモードに設定された場合の出力アンプ回路の動作を示すタイミングチャートである。 本発明の他の実施形態における、差動段、正専用出力段、負専用出力段及び正負共用出力段の構成を示す回路図である。
以下では、本発明が液晶表示パネルのデータ線を駆動するデータ線ドライバの出力アンプ回路（データ線を駆動するアンプを含む回路）に適用された実施形態を説明する。しかしながら、本発明が、他の種類の表示パネルを駆動する表示パネルドライバにも適用可能であることは、当業者には自明的であろう。
図１は、本発明の一実施形態の表示パネルドライバを備えた液晶表示装置の構成を示すブロック図である。本実施形態では、液晶表示装置１が、液晶表示パネル２とデータ線ドライバ３とゲート線ドライバ４とＬＣＤコントローラ５とを備えている。液晶表示パネル２は、データ線６とゲート線７とが設けられており、更に、データ線６とゲート線７とが交差する位置に画素８が配置されている。なお、図１には、２本のデータ線６と、２本のゲート線７と、４つの画素８しか図示されていないが、実際には更に多くのデータ線６、ゲート線７、画素８が液晶表示パネル２に配置されることは、当業者には容易に理解されよう。データ線ドライバ３は、液晶表示パネル２のデータ線６を駆動し、ゲート線ドライバ４は、ゲート線７を駆動する。ＬＣＤコントローラ５は、データ線ドライバ３とゲート線ドライバ４とを制御する。
図２は、データ線ドライバ３の構成を概略的に示すブロック図である。データドライバ３は、ラッチ１１Ａ、１１Ｂと、レベルシフト回路１２Ａ、１２Ｂと、正側Ｄ−Ａコンバータ（ＤＡＣ）１３Ａと、負側Ｄ−Ａコンバータ１３Ｂと、出力アンプ回路１４と、階調電圧生成回路１５と出力端子１６Ａ、１６Ｂとを備えている。出力端子１６Ａには、奇数番目のデータ線６が接続され、出力端子１６Ｂには、偶数番目のデータ線６が接続される。
ラッチ１１Ａ、１１Ｂは、ＬＣＤコントローラ５から送られてくる画素データＤ（１）〜Ｄ（ｎ）をラッチして保存する。ここで、画素データＤ（２ｉ−１）とは、ゲート線７に沿って隣接する２つの画素８のうち、「正」の駆動電圧で駆動される画素の階調を指定するデータであり、画素データＤ（２ｉ）とは、当該２つの画素８のうち、「負」の駆動電圧で駆動される画素の階調を指定するデータである。この説明において、本明細書では、共通電圧ＶＣＯＭよりも高い駆動電圧を「正」の駆動電圧と呼び、共通電圧ＶＣＯＭよりも低い駆動電圧を「負」の駆動電圧と呼ぶことに留意されたい。ここで、共通電圧ＶＣＯＭとは、液晶表示パネル２の対向電極の電圧であり、電源電圧ＶＤＤの半分の電圧である中間電源電圧ＶＤＤ／２と同一、又は中間電源電圧ＶＤＤ／２に近い電圧に設定される。ラッチ１１Ａ、１１Ｂの動作は、ストローブ信号ＳＴＢによって制御され、ストローブ信号ＳＴＢがアサートされると、ラッチ１１Ａ、１１Ｂが画素データＤ（１）〜Ｄ（ｎ）をラッチする。ラッチ１１Ａ、１１Ｂによってラッチされた画素データＤ（１）〜Ｄ（ｎ）は、それぞれ、レベルシフト回路１２Ａ、１２Ｂを介して正側ＤＡＣ１３Ａ、負側ＤＡＣ１３Ｂに転送される。
正側ＤＡＣ１３Ａは、ラッチ１１Ａから受け取った画素データＤ（２ｉ−１）（ｉは自然数）に対してデジタル−アナログ変換を行い、画素データＤ（２ｉ−１）に対応する階調電圧を出力する。詳細には、正側ＤＡＣ１３Ａは、階調電圧生成回路１５から受け取った階調電圧ＶＧＳ１ ＋〜ＶＧＳｍ ＋のうち画素データＤ（２ｉ−１）に対応する階調電圧を選択し、選択した階調電圧を出力する。ここで、階調電圧ＶＧＳ１ ＋〜ＶＧＳｍ ＋は、
ＶＣＯＭ＜ＶＧＳ１ ＋＜ＶＧＳ２ ＋＜・・・＜ＶＧＳｍ ＋＜ＶＤＤ，
が成り立つように決定されている。上述のように、ＶＣＯＭは、共通電圧であり、ＶＤＤは、電源電圧である。
同様に、負側ＤＡＣ１３Ｂは、ラッチ１１Ｂから受け取った画素データＤ（２ｉ）に対してデジタル−アナログ変換を行い、画素データＤ（２ｉ）に対応する階調電圧を出力する。詳細には、負側ＤＡＣ１３Ｂは、階調電圧生成回路１５から受け取った階調電圧ＶＧＳ１ −〜ＶＧＳｍ −のうち画素データＤ（２ｉ）に対応する階調電圧を選択し、選択した階調電圧を出力する。ここで、階調電圧ＶＧＳ１ −〜ＶＧＳｍ −は、
ＶＳＳ＜ＶＧＳｍ −＜ＶＧＳｍ−１ −＜・・・＜ＶＧＳ１ −＜ＶＣＯＭ，
が成り立つように決定されている。ここで、ＶＳＳは、接地電圧ＶＳＳ（＝０Ｖ）である。
出力アンプ回路１４は、正側ＤＡＣ１３Ａ、負側ＤＡＣ１３Ｂから受け取った階調電圧に対応する駆動電圧を生成し、生成した駆動電圧を出力端子１６Ａ、１６Ｂに出力する。ここで、図２では、奇数番目のデータ線６に出力される駆動電圧がＶ２ｉ−１と記載され、偶数番目のデータ線６に出力される駆動電圧がＶ２ｉと記載されている。一対の出力端子１６Ａ、１６Ｂに接続されるデータ線６の一方には正の駆動電圧（共通電圧ＶＣＯＭより高い駆動電圧）が供給され、他方には負の駆動電圧（共通電圧ＶＣＯＭより低い駆動電圧）が供給される。出力端子１６Ａ、１６Ｂに接続されるデータ線６が、それぞれ、正、負の駆動電圧で駆動される場合、正側ＤＡＣ１３Ａから受け取った階調電圧に対応する正の駆動電圧が出力端子１６Ａに出力され、負側ＤＡＣ１３Ｂから受け取った階調電圧に対応する負の駆動電圧が出力端子１６Ｂに出力される。一方、出力端子１６Ａ、１６Ｂに接続されるデータ線６が、それぞれ、負、正の駆動電圧で駆動される場合、正側ＤＡＣ１３Ａから受け取った階調電圧に対応する正の駆動電圧が出力端子１６Ｂに出力され、負側ＤＡＣ１３Ｂから受け取った階調電圧に対応する負の駆動電圧が出力端子１６Ａに出力される。
上述されているように、データドライバ３に対する近年の要求としては、消費電力が少ないこと、及び、低電圧動作が可能なことが挙げられる。そこで、本発明の発明者は、このような要求を満足する為に、下記の３つの手法を検討した：
（１）出力アンプ回路１４の出力段に電源電圧ＶＤＤの半分の中間電源電圧ＶＤＤ／２を供給し、出力アンプ回路１４を電源電圧ＶＤＤ、中間電源電圧ＶＤＤ／２及び接地電圧ＶＳＳで動作させる。
（２）出力アンプ回路１４の正の駆動電圧を出力する出力段のＮＭＯＳトランジスタの一部について、ディプレッション型のＮＭＯＳトランジスタを使用する。
（３）出力アンプ回路１４の負の駆動電圧を出力する出力段のＰＭＯＳトランジスタの一部について、ウェルが他のＰＭＯＳトランジスタから分離され、バックゲートがソースに接続されたＰＭＯＳトランジスタを使用する。
図３は、このような技術的思想の下で本発明の発明者が検討したプロトタイプの出力アンプ回路１４の構成を示す図である。出力アンプ回路１４は、入力側スイッチ回路２１と、差動段２２Ａ、２２Ｂと、中間スイッチ回路２３と、正専用出力段２４Ａと、負専用出力段２４Ｂと、フィードバック系スイッチ回路２５と、出力側スイッチ回路２６と、制御回路２７とを備えている。出力アンプ回路１４の入力端子３０Ａは、正側ＤＡＣ１３Ａの出力に接続され、正側ＤＡＣ１３Ａから出力される正の階調電圧を受け取る。一方、出力アンプ回路１４の入力端子３０Ｂは、負側ＤＡＣ１３Ｂの出力に接続され、正側ＤＡＣ１３Ａから出力される正の階調電圧を受け取る。
入力側スイッチ回路２１は、入力端子３０Ａ、３０Ｂと、差動段２２Ａ、２２Ｂの入力端子３１Ａ、３１Ｂとの間の接続関係を切り替える機能を有している。図３の回路構成では、入力側スイッチ回路２１は、４つのスイッチ：スイッチＳＷ１０１〜ＳＷ１０４を備えている。
中間スイッチ回路２３は、差動段２２Ａ、２２Ｂの出力端子と、正専用出力段２４Ａ、負専用出力段２４Ｂの入力端子との間の接続関係を切り換える機能を有している。図３の回路構成では、入力側スイッチ回路２１は、８つのスイッチ：スイッチＳＷ３０１、３０２、ＳＷ３０５〜３０８及びＳＷ３１１、３１２を備えている。
フィードバック系スイッチ回路２５は、正専用出力段２４Ａ、負専用出力段２４Ｂの出力端子と、差動段２２Ａ、２２Ｂの入力端子３１Ａ、３１Ｂとの間の接続関係を切り替える機能を有している。図３の回路構成では、フィードバック系スイッチ回路２５は、４つのスイッチ：スイッチＳＷ５０１、ＳＷ５０２、ＳＷ５０５及びＳＷ５０６を備えている。フィードバック系スイッチ回路２５は、正専用出力段２４Ａ、負専用出力段２４Ｂの出力電圧を差動段２２Ａ、２２Ｂのいずれにフィードバックするかを切り換える役割を有している。
更に、出力側スイッチ回路２６は、正専用出力段２４Ａ、負専用出力段２４Ｂの出力端子と、出力アンプ回路１４の出力端子１６Ａ、１６Ｂとの接続関係を切り換える機能を有している。図３の回路構成では、出力側スイッチ回路２６は、スイッチＳＷ６０１、ＳＷ６０２、ＳＷ６０５及びＳＷ６０６を備えている。
制御回路２７は、入力側スイッチ回路２１、中間スイッチ回路２３、フィードバック系スイッチ回路２５、及び出力側スイッチ回路２６の各スイッチのオンオフを極性信号ＰＯＬに応答して制御する。ここで、極性信号ＰＯＬとは、各出力端子１６Ａ、１６Ｂから出力される駆動電圧の極性を指定する信号である。一実施形態では、極性信号ＰＯＬがＨｉｇｈレベルである場合、出力端子１６Ａ、１６Ｂから、それぞれ、正、負の駆動電圧が出力されるように各スイッチが制御され、一方、極性信号ＰＯＬがＬｏｗレベルである場合、出力端子１６Ａ、１６Ｂから、それぞれ、負、正の駆動電圧が出力されるように各スイッチが制御される。
図４は、出力アンプ回路１４の差動段２２Ａ、２２Ｂと、正専用出力段２４Ａと、負専用出力段２４Ｂの構成を詳細に示す図である。差動段２２Ａは、Ｒａｉｌ−ｔｏ−Ｒａｉｌ構成、即ち、接地電圧ＶＳＳ以上電源電圧ＶＤＤ以下の範囲の入力電圧に対応可能な構成を有している。詳細には、差動段２２Ａは、ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３、ＭＮ１５、１６と、ＰＭＯＳトランジスタＭＰ１１〜ＭＰ１３、ＭＰ１５、１６と、定電流源Ｉ１１、Ｉ１２と、スイッチＳＷ１１、ＳＷ１２とを備えている。ここで、記号「ＢＰ１２、ＢＮ１２」は、それぞれ、ＰＭＯＳトランジスタＭＰ１３、ＮＭＯＳトランジスタＭＮ１３のゲートに供給されるバイアス電圧を示している。差動段２２Ａは、入力端子３１Ａの電圧に応答した電圧を出力端子３２Ａ、３２Ｂに出力する。
ここで、スイッチＳＷ１１は、ＮＭＯＳトランジスタＭＮ１１、ＰＭＯＳトランジスタＭＰ１５の動作条件と、ＮＭＯＳトランジスタＭＮ１２、ＰＭＯＳトランジスタＭＰ１６の動作条件とを対称にするためにスイッチＳ３０１、Ｓ３０５のダミースイッチとして挿入されたスイッチであり、常にオンにされる。例えば、スイッチＳＷ１１がないと、ＰＭＯＳトランジスタＭＰ１５、ＭＰ１６のドレイン電圧に差が生じ、出力アンプ回路１４のオフセット電圧の発生の原因になり得る。スイッチＳＷ１１は、このような問題を解消するために用いられている。スイッチＳＷ１２も同様に、スイッチＳ３０２、Ｓ３０６のダミースイッチとして挿入されたスイッチであり、常にオンにされる。
差動段２２Ｂも、Ｒａｉｌ−ｔｏ−Ｒａｉｌ構成、即ち、接地電圧ＶＳＳ以上電源電圧ＶＤＤ以下の範囲の入力電圧に対応可能な構成を有している。詳細には、差動段２２Ｂは、ＮＭＯＳトランジスタＭＮ２１〜ＭＮ２３、ＭＮ２５、２６と、ＰＭＯＳトランジスタＭＰ２１〜ＭＰ２３、ＭＰ２５、２６と、定電流源Ｉ２１、Ｉ２２と、スイッチＳＷ２１、ＳＷ２２とを備えている。ここで、「ＢＰ２２」、「ＢＮ２２」は、それぞれ、ＰＭＯＳトランジスタＭＰ２３、ＮＭＯＳトランジスタＭＮ２３のゲートに供給されるバイアス電圧である。ここで、スイッチＳＷ２１は、スイッチＳ３０７、Ｓ３１１のダミースイッチとして挿入されたスイッチであり、常にオンにされる。同様に、スイッチＳＷ２２は、スイッチＳ３０８、Ｓ３１２のダミースイッチとして挿入されたスイッチであり、常にオンにされる。
正専用出力段２４Ａは、入力端子３３Ａ、３３Ｂの電圧に応答して、所望の正の駆動電圧（即ち、ＶＧＳ１ ＋以上ＶＧＳｍ ＋以下の駆動電圧）を出力可能であるように構成される。この正専用出力段２４Ａには中間電源電圧ＶＤＤ／２と電源電圧ＶＤＤが供給され、正専用出力段２４Ａは中間電源電圧ＶＤＤ／２と電源電圧ＶＤＤで動作する。
図４の構成では、正専用出力段２４Ａは、ＮＭＯＳトランジスタＭＮ１４、ＭＮ１７、ＭＮ１８と、ＰＭＯＳトランジスタＭＰ１４、ＭＰ１７、ＭＰ１８と、キャパシタＣ１１、Ｃ１２とで構成される。ここで、「ＢＰ１１」、「ＢＰ１２」は、それぞれ、ＰＭＯＳトランジスタＭＰ１７、ＰＭＯＳトランジスタＭＰ１４のゲートに供給されるバイアス電圧であり、「ＢＮ１１」、「ＢＮ１２」は、それぞれ、ＮＭＯＳトランジスタＭＮ１７、ＮＭＯＳトランジスタＭＮ１４のゲートに供給されるバイアス電圧である。正専用出力段２４ＡのＰＭＯＳトランジスタＭＰ１４と、差動段２２ＡのＰＭＯＳトランジスタＭＰ１３には同一のバイアス電圧ＢＰ１２が供給され、正専用出力段２４ＡのＰＭＯＳトランジスタＭＮ１４と、差動段２２ＡのＮＭＯＳトランジスタＭＮ１３には同一のバイアス電圧ＢＮ１２が供給されることに留意されたい。
正専用出力段２４Ａにおいて、ＰＭＯＳトランジスタＭＰ１８は、出力端子３６Ａをプルアップするための出力トランジスタであり、ＮＭＯＳトランジスタＭＮ１８は、出力端子３６Ａをプルダウンするための出力トランジスタである。また、ＰＭＯＳトランジスタＭＰ１７とＮＭＯＳトランジスタＭＮ１７とは、その一方のソースが他方のドレインに接続され、２端子の浮遊電流源を構成している。浮遊電流源の一方の端子がＰＭＯＳトランジスタＭＰ１８のゲートに接続され、他方の端子がＮＭＯＳトランジスタＭＮ１８のゲートに接続されている。出力端子３６Ａの電圧は、ＮＭＯＳトランジスタＭＮ１７、ＰＭＯＳトランジスタＭＰ１７で構成される浮遊電流源の両端の電圧に応じて決定される。また、キャパシタＣ１１、Ｃ１２は、出力端子３６Ａから出力される駆動電圧の位相を補償するための位相補償容量である。
一方、負専用出力段２４Ｂは、入力端子３５Ａ、３５Ｂの電圧に応答して、所望の負の駆動電圧（即ち、ＶＧＳｍ −以上ＶＧＳ１ −以下の駆動電圧）を出力可能であるように構成される。この負専用出力段２４Ｂには接地電圧ＶＳＳと中間電源電圧ＶＤＤ／２とが供給され、負専用出力段２４Ｂは接地電圧ＶＳＳと中間電源電圧ＶＤＤ／２で動作する。
図４の構成では、負専用出力段２４Ｂは、ＮＭＯＳトランジスタＭＮ２４、ＭＮ２７、ＭＮ２８と、ＰＭＯＳトランジスタＭＰ２４、ＭＰ２７、ＭＰ２８と、キャパシタＣ２１、Ｃ２２とで構成される。ここで、「ＢＰ２１」、「ＢＰ２２」は、それぞれ、ＰＭＯＳトランジスタＭＰ２７、ＰＭＯＳトランジスタＭＰ２４のゲートに供給されるバイアス電圧であり、「ＢＮ２１」、「ＢＮ２２」は、それぞれ、ＮＭＯＳトランジスタＭＮ２７、ＮＭＯＳトランジスタＭＮ２４のゲートに供給されるバイアス電圧である。負専用出力段２４ＢのＰＭＯＳトランジスタＭＰ２４と、差動段２２ＢのＰＭＯＳトランジスタＭＰ２３には同一のバイアス電圧ＢＰ２２が供給され、負専用出力段２４ＢのＰＭＯＳトランジスタＭＮ２４と、差動段２２ＢのＮＭＯＳトランジスタＭＮ２３には同一のバイアス電圧ＢＮ２２が供給されることに留意されたい。
負専用出力段２４Ｂにおいて、ＰＭＯＳトランジスタＭＰ２８は、出力端子３６Ｂをプルアップするための出力トランジスタであり、ＮＭＯＳトランジスタＭＮ２８は、出力端子３６Ｂをプルダウンするための出力トランジスタである。また、ＮＭＯＳトランジスタＭＮ２７、ＰＭＯＳトランジスタＭＰ２７は、その一方のソースが他方のドレインに接続され、２端子の浮遊電流源を構成している。浮遊電流源の一方の端子がＰＭＯＳトランジスタＭＰ２８のゲートに接続され、他方の端子がＮＭＯＳトランジスタＭＮ２８のゲートに接続されている。出力端子３６Ｂの電圧は、ＮＭＯＳトランジスタＭＮ２７、ＰＭＯＳトランジスタＭＰ２７で構成される浮遊電流源の両端の電圧に応じて決定される。また、キャパシタＣ２１、Ｃ２２は、出力端子３６Ｂから出力される駆動電圧の位相を補償するための位相補償容量である。
図３、図４の出力アンプ回路１４の動作は、概略的には、下記の通りである：
出力アンプ回路１４は、出力端子１６Ａ、１６Ｂの一方に正の駆動電圧を出力し、他方に負の駆動電圧を出力する。出力端子１６Ａ、１６Ｂのそれぞれに出力される駆動電圧の極性は、極性信号ＰＯＬに応答して所定の水平期間毎（例えば、１水平期間毎）に切り換えられる。駆動電圧の極性が１水平期間毎に切り換える場合、ドット反転駆動が行われることになる。
正の駆動電圧を出力端子１６Ａに出力し、負の駆動電圧を出力端子１６Ｂに出力する場合（即ち、奇数番目のデータ線６に正の駆動電圧を出力し、偶数番目のデータ線に負の駆動電圧を出力する場合）、正専用出力段２４Ａの出力端子３６Ａが出力端子１６Ａに接続され、負専用出力段２４Ｂの出力端子３６Ｂが出力端子１６Ｂに接続される。この場合、図３の出力アンプ回路１４は、入力端子３０Ａに正側ＤＡＣ１３Ａから供給された正の階調電圧と同一の駆動電圧を出力端子１６Ａに出力し、入力端子３０Ｂに負側ＤＡＣ１３Ｂから供給された負の階調電圧と同一の駆動電圧を出力端子１６Ｂに出力するボルテッジフォロアとして動作する。
一方、負の駆動電圧を出力端子１６Ａに出力し、正の駆動電圧を出力端子１６Ｂに出力する場合（即ち、奇数番目のデータ線６に負の駆動電圧を出力し、偶数番目のデータ線に正の駆動電圧を出力する場合）、正専用出力段２４Ａの出力端子３６Ａが出力端子１６Ｂに接続され、負専用出力段２４Ｂの出力端子３６Ｂが出力端子１６Ａに接続される。この場合、図３の出力アンプ回路１４は、入力端子３０Ａに正側ＤＡＣ１３Ａから供給された正の階調電圧と同一の駆動電圧を出力端子１６Ｂに出力し、入力端子３０Ｂに負側ＤＡＣ１３Ｂから供給された負の階調電圧と同一の駆動電圧を出力端子１６Ａに出力するボルテッジフォロアとして動作する。
このとき、出力アンプ回路１４の振幅差偏差を低減するために、入力端子３０Ａ、３０Ｂ、差動段２２Ａ、２２Ｂ、正専用出力段２４Ａ及び負専用出力段２４Ｂの接続関係が適宜の周期で切り換えられる。ここで、「振幅差偏差」とは、画素データの階調値が同一である場合の正の駆動電圧と負の駆動電圧の絶対値の大きさの差をいう。ただし、駆動電圧の絶対値は、共通電圧ＶＣＯＭを基準として定義される、即ち、駆動電圧の絶対値とは、駆動電圧と共通電圧ＶＣＯＭとの差の絶対値を意味していることに留意されたい。一実施形態では、下記の２つの接続状態（Ａ）、（Ｂ）で適宜の周期で繰り返され、これにより、出力アンプ回路１４の振幅差偏差が低減される：
接続状態（Ａ）：
接続状態（Ａ）では、入力端子３０Ａが差動段２２Ａの入力端子３１Ａ（反転入力）に接続され、差動段２２Ａの出力端子３２Ａ、３２Ｂが正専用出力段２４Ａの入力端子３３Ａ、３３Ｂに接続され、正専用出力段２４Ａの出力端子３６Ａが差動段２２Ａの非反転入力に接続される。更に、入力端子３０Ｂが差動段２２Ｂの入力端子３１Ｂ（非反転入力）に接続され、差動段２２Ｂの出力端子３４Ａ、３４Ｂが負専用出力段２４Ｂの入力端子３５Ａ、３５Ｂに接続され、負専用出力段２４Ｂの出力端子３６Ｂが差動段２２Ｂの反転入力に接続される。
接続状態（Ｂ）：
一方、接続状態（Ｂ）では、入力端子３０Ａが差動段２２Ｂの入力端子３１Ｂ（非反転入力）に接続され、差動段２２Ｂの出力端子３４Ａ、３４Ｂが正専用出力段２４Ａの入力端子３３Ａ、３３Ｂに接続され、正専用出力段２４Ａの出力端子３６Ａが差動段２２Ｂの反転入力に接続される。更に、入力端子３０Ｂが差動段２２Ａの入力端子３１Ａ（反転入力）に接続され、差動段２２Ａの出力端子３２Ａ、３２Ｂが負専用出力段２４Ｂの入力端子３５Ａ、３５Ｂに接続され、負専用出力段２４Ｂの出力端子３６Ｂが差動段２２Ａの非反転入力に接続される。
ここで、接続状態（Ａ）、（Ｂ）のいずれにおいても、入力端子３０Ａに供給された正の階調電圧に対応した正の駆動電圧が正専用出力段２４Ａの出力端子３６Ａに出力され、入力端子３０Ｂに供給された負の階調電圧に対応した負の駆動電圧が負専用出力段２４Ｂの出力端子３６Ｂに出力されることに留意されたい。一実施形態では、上記の接続状態（Ａ）、（Ｂ）が２水平期間毎に切り換えられる。
このような動作によれば、出力アンプ回路１４の振幅差偏差を低減することができる。例えば、差動段２２Ａのオフセット電圧を＋α、差動段２２Ｂのオフセット電圧を＋β、そして、正の駆動電圧の期待値をＶｐ、負の駆動電圧の期待値をＶｎとして考える。差動段２２Ａが常に正専用出力段２４Ａに接続され、差動段２２Ｂが常に負専用出力段２４Ｂに接続される場合には、振幅差偏差ΔＶＡＭＰは、下記式（１）で算出される：
ΔＶＡＭＰ＝（Ｖｐ＋α）−（Ｖｎ＋β）
＝（Ｖｐ−Ｖｎ）−（α＋β）． ・・・（１）
一方、上述のように入力端子３０Ａ、３０Ｂ、差動段２２Ａ、２２Ｂ、正専用出力段２４Ａ及び負専用出力段２４Ｂの接続関係が切り換えられる場合、出力端子１６Ａについての振幅差偏差ΔＶＡＭＰ＿Ａは、下記式（２Ａ）で算出される：
ΔＶＡＭＰ＿Ａ＝（Ｖｐ＋α）−（Ｖｎ＋α）
＝（Ｖｐ−Ｖｎ）． ・・・（２Ａ）
ここで、出力端子１６Ａからの駆動電圧の生成には差動段２２Ａのみが使用され、差動段２２Ａは使用されないことに留意されたい。
同様に、出力端子１６Ｂについての振幅差偏差ΔＶＡＭＰ＿Ｂは、下記式（２Ｂ）で算出される：
ΔＶＡＭＰ＿Ｂ＝（Ｖｐ＋β）−（Ｖｎ＋β）
＝（Ｖｐ−Ｖｎ）． ・・・（２Ｂ）
ここで、出力端子１６Ａからの駆動電圧の生成には差動段２２Ａのみが使用され、差動段２２Ａは使用されないことに留意されたい。
入力端子３０Ａ、３０Ｂ、差動段２２Ａ、２２Ｂ、正専用出力段２４Ａ及び負専用出力段２４Ｂの接続関係を切り換えることにより、出力アンプ回路１４の振幅差偏差を低減することができることは、式（１）と式（２Ａ）、（２Ｂ）の比較から理解されよう。
図３、図４の出力アンプ回路１４においては、下記の４つのアプローチによって低電圧動作が実現されている。
（１）正専用出力段２４Ａの出力端子３６Ａをプルダウンする出力トランジスタであるＮＭＯＳトランジスタＭＮ１８としてディプレッション型トランジスタを使用する。
（２）正専用出力段２４Ａの浮遊電流源のＮＭＯＳトランジスタＭＮ１７としてディプレッション型のトランジスタを使用する。
（３）負専用出力段２４Ｂの出力端子３６Ａをプルアップする出力トランジスタであるＰＭＯＳトランジスタＭＰ２８として、ウェルが他のＰＭＯＳトランジスタから分離され、バックゲートがソースに接続されたＰＭＯＳトランジスタを使用する。
（４）負専用出力段２４Ｂの浮遊電流源のＰＭＯＳトランジスタＭＰ２７として、ウェルが他のＰＭＯＳトランジスタから分離され、バックゲートがソースに接続されたＰＭＯＳトランジスタを使用する。
ここで、図４の構成においては、ＰＭＯＳトランジスタＭＰ２７、ＭＰ２８のバックゲートに電源電圧ＶＤＤが供給されるのではないことに留意されたい。また、２つのディプレッション型のＮＭＯＳトランジスタと、ウェルが他のＰＭＯＳトランジスタから分離され、バックゲートがソースに接続された２つのＰＭＯＳトランジスタが、破線の円によって強調して図示されていることにも留意されたい。
ＮＭＯＳトランジスタＭＮ１７、ＭＮ１８としてディプレッション型トランジスタを使用することにより、ＮＭＯＳトランジスタＭＮ１７、ＭＮ１８のゲート−ソース間電圧の低減が可能になり、正専用出力段２４Ａを低電圧動作させることが可能になる。加えて、ＰＭＯＳトランジスタＭＰ２７、２８として、ウェルが他のＰＭＯＳトランジスタから分離され、バックゲートがソースに接続されたＰＭＯＳトランジスタを使用することにより、ＰＭＯＳトランジスタＭＮ２７、ＭＮ２８のゲート−ソース間電圧（の絶対値）の低減が可能になり、負専用出力段２４Ｂを低電圧動作させることが可能になる。
以上に説明されている図３、図４の構成の出力アンプ回路１４は、低電圧動作を実現するためには好適であるが、下記の２つの問題がある。
第１に、正電圧出力段２４Ａに中間電源電圧ＶＤＤ／２を供給することが回路動作上、必要不可欠な点である。上述されるように、液晶表示装置の最終的な製造者は、電源電圧ＶＤＤ、接地電圧ＶＳＳのみで動作することを望む場合もあるが、図３、図４の構成では、このような要求を満たすことは出来ない。
詳細には、正電圧出力段２４ＡのＮＭＯＳトランジスタＭＮ１８のソースに、中間電源電圧ＶＤＤ／２の代わりに接地電圧ＶＳＳを供給すると、ＮＭＯＳトランジスタＭＮ１８のゲートをプルダウンするＮＭＯＳトランジスタの動作マージンが不足するという問題が発生する。図５Ａ、図５Ｂは、この問題を説明する図である。
図５Ａは、ＮＭＯＳトランジスタＭＮ１８のソースに中間電源電圧ＶＤＤ／２が供給された場合の正電圧出力段２４Ａの各ノードの電圧レベルを示す概念図である。図５Ａでは、電源電圧ＶＤＤが１３．５Ｖであり、中間電源電圧ＶＤＤ／２が６．７５Ｖである場合が図示されている。図３、図４の出力アンプ回路１４では、正専用出力段２４ＡのＮＭＯＳトランジスタＭＮ１４、差動段２２ＡのＮＭＯＳトランジスタＭＮ１６、及び差動段２２ＢのＮＭＯＳトランジスタＭＮ２６が、ＮＭＯＳトランジスタＭＮ１８のゲートのプルダウンに使用される。ただし、差動段２２ＡのＮＭＯＳトランジスタＭＮ１６と差動段２２ＢのＮＭＯＳトランジスタＭＮ２６は、正専用出力段２４Ａと差動段２２Ａ、２２Ｂの接続関係に応じて排他的に使用されることに留意されたい。
ＮＭＯＳトランジスタＭＮ１８のソースに中間電源電圧ＶＤＤ／２が供給される場合には、ＮＭＯＳトランジスタＭＮ１８のゲートの電圧は、ＮＭＯＳトランジスタＭＮ１４、ＭＮ１６（又はＭＮ２６）を動作させるに充分な程度に高い。例えば、図５Ａの例では、ＮＭＯＳトランジスタＭＮ１８のゲートの電圧は、５．７５Ｖである。
その一方で、ＮＭＯＳトランジスタＭＮ１８のソースに接地電圧ＶＳＳが供給される場合には、ＮＭＯＳトランジスタＭＮ１８のゲートの電圧は、ＮＭＯＳトランジスタＭＮ１４、ＭＮ１６（又はＭＮ２６）を動作させるには不足してしまう。例えば、図５Ｂの例では、ＮＭＯＳトランジスタＭＮ１８のゲートの電圧は、０Ｖである。これは、図３、図４の構成の出力アンプ回路１４では、正電圧出力段２４Ａに中間電源電圧ＶＤＤ／２を供給することが必要不可欠であることを意味している。
図３、図４の出力アンプ回路１４の第２の問題は、負専用出力段２４Ｂに中間電源電圧ＶＤＤ／２を供給した状態で出力端子１６Ａ、１６Ｂのそれぞれから出力される駆動電圧の極性を反転させると、負電力出力段２４ＢのＰＭＯＳトランジスタＭＰ２８の寄生ＰＮＰトランジスタがオンする恐れがある点である。ここで、ＰＭＯＳトランジスタＭＰ２８が、ウェルが他のＰＭＯＳトランジスタから分離され、バックゲートがソースに接続されたＰＭＯＳトランジスタであることに留意されたい。
以下、寄生ＰＮＰトランジスタがオンされる問題について詳細に説明する。図６Ａに図示されているように、例えば出力端子１６Ａが正の駆動電圧Ｖ２ｉ−１（＞ＶＤＤ／２）で駆動された後に出力端子１６Ａを負の駆動電圧に切り替える場合、出力端子１６Ａを負専用出力段２４Ｂの出力端子に接続した瞬間に負専用出力段２４Ｂの出力端子に、中間電源電圧ＶＤＤ／２よりも高い電圧が印加される。この場合、図６Ｂに示されているように、ＰＭＯＳトランジスタＭＰ２８のソース及びバックゲートに中間電源電圧ＶＤＤ／２が供給されている状態で、ＰＭＯＳトランジスタＭＰ２８のドレインに中間電源電圧ＶＤＤ／２よりも高い電圧（駆動電圧Ｖ２ｉ−１）が印加されることになる。図６Ｃは、このようなバイアスが印加されている場合のＰＭＯＳトランジスタＭＰ２８の状態を示す断面図である。図６Ｃにおいて、符号４１は、Ｐ型基板を示しており、符号４２は、Ｎウェルを示しており、符号４３は、Ｎ＋型のウェルコンタクト領域を示しており、符号４４は、Ｐ＋型のソース領域を示しており、符号４５は、Ｐ＋型のドレイン領域を示しており、符号４６は、ゲートを示している。図６Ｃ及び本明細書における右上添字「＋」は、高濃度ドープを意味している。
図６Ｃに示されているように、ＰＭＯＳトランジスタＭＰ２８のドレインに中間電源電圧ＶＤＤ／２よりも高い電圧が印加されると、Ｐ型基板４１、Ｎウェル４２、及びドレイン領域４５で形成される寄生ＰＮＰトランジスタのベース−エミッタ間に順方向バイアスが印加され、寄生ＰＮＰトランジスタがオンすることがある。寄生ＰＮＰトランジスタがオンすることは、ラッチアップ等、出力アンプ回路１４の動作に不具合をきたす恐れがあるため、好ましくない。
発明者は、上記の２つの問題に対処するための解決手法として、下記を検討した。まず、正専用出力段２４Ａの問題については、中間電源電圧ＶＤＤ／２が供給される場合には正専用出力段２４Ａを使用する一方、中間電源電圧ＶＤＤ／２が供給されない場合は、ディプレッション型であるＮＭＯＳトランジスタを出力トランジスタとしては使用しない、別個に用意された出力段を使用するという解決手法を検討した。
一方、負専用出力段２４Ｂの問題については、中間電源電圧ＶＤＤ／２が供給されている状態で出力端子１６Ａ、１６Ｂを正の駆動電圧から負の駆動電圧に切り換える際、ウェルが他のＰＭＯＳトランジスタから分離され、バックゲートがソースに接続されたＰＭＯＳトランジスタを使用しないように構成された別個に用意された出力段を使用するという解決手段を検討した。出力端子１６Ａ、１６Ｂが、一旦、負の駆動電圧に駆動された後では、負専用出力段２４Ｂを出力端子１６Ａ、１６Ｂ（及びそれに接続されているデータ線６）の電圧レベルの維持に用いてもよい。
発明者の一つの発見は、上記の２つの解決手法が、単一の出力段を用いて実現可能である点である。即ち、ディプレッション型であるＮＭＯＳトランジスタを出力トランジスタとして使用する正専用出力段２４Ａの問題は、中間電源電圧ＶＤＤ／２が供給されずに、電源電圧ＶＤＤと接地電圧ＶＳＳのみで正専用出力段２４Ａが動作される場合に発生する。一方、ウェルが他のＰＭＯＳトランジスタから分離され、バックゲートがソースに接続されたＰＭＯＳトランジスタを使用する負専用出力段２４Ｂの問題は、中間電源電圧ＶＤＤ／２を用いて負専用出力段２４Ｂを動作させる場合にのみ発生する。したがって、通常のＮＭＯＳトランジスタ、ＰＭＯＳトランジスタのみを使用する出力段を一つ別個に用意すれば、上記の２つの問題を同時に解決できる。
図７は、上記の２つの問題に同時に対処するための出力アンプ回路１４の構成を示す図である。図７の出力アンプ回路１４の図２の出力アンプ回路１４からの相違点は、下記の通りである：
（１）図７の出力アンプ回路１４が正負共用出力段２８を追加的に備えている。
（２）中間スイッチ回路２３がスイッチＳＷ３０３、ＳＷ３０４、ＳＷ３０９、ＳＷ３１０を追加的に備えている。
（３）フィードバック系スイッチ回路２５が、スイッチＳＷ５０３、ＳＷ５０４を追加的に備えている。
（４）出力側スイッチ回路２６が、スイッチＳＷ６０３、ＳＷ６０４を追加的に備えている。
（５）制御回路２７に、正専用出力段選択信号ＰＯＳ＿ＥＮ、負専用出力段選択信号ＮＥＧ＿ＥＮ、及び正負共用出力段選択信号ＦＵＬＬ＿ＥＮが供給される。
ここで、正専用出力段選択信号ＰＯＳ＿ＥＮとは、正専用出力段２４Ａの動作を許可する信号であり、負専用出力段選択信号ＮＥＧ＿ＥＮとは、負専用出力段２４Ｂを選択する信号である。正負共用出力段選択信号ＦＵＬＬ＿ＥＮとは、正負共用出力段２８を選択する信号である。制御回路２７は、中間スイッチ回路２３、フィードバック系スイッチ回路２５、及び出力側スイッチ回路２６の各スイッチを正専用出力段選択信号ＰＯＳ＿ＥＮ、負専用出力段選択信号ＮＥＧ＿ＥＮ、及び正負共用出力段選択信号ＦＵＬＬ＿ＥＮに応答して制御する。
図８は、図７の出力アンプ回路１４における、差動段２２Ａ、２２Ｂ、正専用出力段２４Ａ、負専用出力段２４Ｂ、及び正負共用出力段２８の構成を示す回路図である。差動段２２Ａ、２２Ｂ、正専用出力段２４Ａ、負専用出力段２４Ｂの構成は、図７の出力アンプ回路１４と図２の出力アンプ回路１４とで同一である。ただし、図７、図８では、正専用出力段２４ＡのＮＭＯＳトランジスタＭＮ１８のソースに供給される電圧が、電圧ＶＭＬとして記載され、負専用出力段２４ＢのＰＭＯＳトランジスタＭＰ２８のソースに供給される電圧が、電圧ＶＭＨとして記載されている。
正負共用出力段２８は、ＮＭＯＳトランジスタＭＮ７４、ＭＮ７７、ＭＮ７８と、ＰＭＯＳトランジスタＭＰ７４、ＭＰ７７、ＭＰ７８と、キャパシタＣ７１、Ｃ７２とを備えている。図８において、「ＢＰ７１」、「ＢＰ７２」、「ＢＮ７１」、「ＢＮ７２」は、それぞれ、ＰＭＯＳトランジスタＭＰ７７、ＭＰ７４、ＭＮ７７、ＭＮ７４に供給されるバイアス電圧である。留意すべきことは、正負共用出力段２８の出力トランジスタであるＮＭＯＳトランジスタＭＮ７８として、通常のＮＭＯＳトランジスタ（即ち、エンハンスメント型のＮＭＯＳトランジスタ）が使用されること、及び、ＰＭＯＳトランジスタＭＰ７８のソース（及びバックゲート）に、電源電圧ＶＤＤが供給される点である。正負共用出力段２８は、電源電圧ＶＤＤと接地電圧ＶＳＳの供給を受けて動作する。また、キャパシタＣ７１、Ｃ７２は、出力端子３６Ａから出力される駆動電圧の位相を補償するための位相補償容量である。
正負共用出力段２８の入力端子３７Ａ、３７Ｂは、中間スイッチ回路２３を介して差動段２２Ａの出力端子３２Ａ、３２Ｂ又は差動段２２Ｂの出力端子３４Ａ、３４Ｂのいずれにも接続可能である。一方、正負共用出力段２８の出力端子３６Ｃは、フィードバック系スイッチ回路２５を介して、差動段２２Ａの非反転入力又は差動段２２Ｂの反転入力のいずれにも接続可能であり、また、出力側スイッチ回路２６を介して、出力端子１６Ａ、１６Ｂのいずれにも接続可能である。
続いて、図７、図８の出力アンプ回路１４の動作を説明する。図９は、一実施形態における、図７、図８の出力アンプ回路１４の動作の概略を示す表である。図７、図８の出力アンプ回路１４は、フルＶＤＤモードと、ハーフＶＤＤモードの２つの動作モードを持っている。フルＶＤＤモードとは、中間電源電圧ＶＤＤ／２を使用せずに、電源電圧ＶＤＤと接地電圧ＶＳＳで出力アンプ回路１４を動作させるモードである。一方、ハーフＶＤＤモードとは、電源電圧ＶＤＤと接地電圧ＶＳＳに加え、中間電源電圧ＶＤＤ／２を用いて出力アンプ回路１４を動作させるモードである。出力アンプ回路１４がフルＶＤＤモードに設定されると、正専用出力段２４Ａに供給される電圧ＶＭＬが接地電圧ＶＳＳに設定され、負専用出力段２４Ｂに供給される電圧ＶＭＨが電源電圧ＶＤＤに設定される。一方、出力アンプ回路１４がハーフＶＤＤモードに設定されると、正専用出力段２４Ａに供給される電圧ＶＭＬと負専用出力段２４Ｂに供給される電圧ＶＭＨとが、いずれも、中間電源電圧ＶＤＤ／２に設定される。以下では、フルＶＤＤモードとハーフＶＤＤモードのそれぞれの場合における、出力アンプ回路１４の動作を説明する。
〈フルＶＤＤモードの動作〉
図９に示されているように、出力アンプ回路１４がフルＶＤＤモードに設定されると、正負共用出力段２８が正の駆動電圧（共通電圧ＶＣＯＭより高い駆動電圧）を出力するために使用され、負専用出力段２４Ｂが負の駆動電圧（共通電圧ＶＣＯＭより低い駆動電圧）を出力するために使用される。具体的には、図１０に示されているように、フルＶＤＤモードでは、正専用出力段選択信号ＰＯＳ＿ＥＮがネゲートされると共に、負専用出力段選択信号ＮＥＧ＿ＥＮ、及び正負共用出力段選択信号ＦＵＬＬ＿ＥＮがアサートされる。図１０では、ネゲートされた状態が「ＯＦＦ」として図示され、アサートされた状態が「ＯＮ」として図示されていることに留意されたい。極性信号ＰＯＬに加え、正専用出力段選択信号ＰＯＳ＿ＥＮ、負専用出力段選択信号ＮＥＧ＿ＥＮ、及び正負共用出力段選択信号ＦＵＬＬ＿ＥＮに応答して、差動段２２Ａ、２２Ｂ、正専用出力段２４Ａ、負専用出力段２４Ｂ、及び出力端子１６Ａ、１６Ｂの間の接続関係が制御される。
この場合の図７、図８の出力アンプ回路１４の動作は、正専用出力段２４Ａの代わりに正負共用出力段２８が使用される点を除いては、図３、図４の出力アンプ回路１４と同様である。詳細には、正の駆動電圧を出力端子１６Ａに出力し、負の駆動電圧を出力端子１６Ｂに出力する場合、正負共用出力段２８の出力端子３６Ｃが出力端子１６Ａに接続され、負専用出力段２４Ｂの出力端子３６Ｂが出力端子１６Ｂに接続される。この場合、図７、図８の出力アンプ回路１４は、入力端子３０Ａに正側ＤＡＣ１３Ａから供給された正の階調電圧と同一の駆動電圧を出力端子１６Ａに出力し、入力端子３０Ｂに負側ＤＡＣ１３Ｂから供給された負の階調電圧と同一の駆動電圧を出力端子１６Ｂに出力するボルテッジフォロアとして動作する。一方、負の駆動電圧を出力端子１６Ａに出力し、正の駆動電圧を出力端子１６Ｂに出力する場合、正負共用出力段２８の出力端子３６Ｃが出力端子１６Ｂに接続され、負専用出力段２４Ｂの出力端子３６Ｂが出力端子１６Ａに接続される。この場合、図７、図８の出力アンプ回路１４は、入力端子３０Ａに正側ＤＡＣ１３Ａから供給された正の階調電圧と同一の駆動電圧を出力端子１６Ｂに出力し、入力端子３０Ｂに負側ＤＡＣ１３Ｂから供給された負の階調電圧と同一の駆動電圧を出力端子１６Ａに出力するボルテッジフォロアとして動作する。このとき、出力端子１６Ａ、１６Ｂから出力される駆動電圧の振幅差偏差を低減するために、入力端子３０Ａ、３０Ｂ、差動段２２Ａ、２２Ｂ、正負共用出力段２８及び負専用出力段２４Ｂの接続関係が適宜の周期で切り換えられる。
このような動作において、正負共用出力段２８では、出力端子３６ＣをプルダウンするためにＮＭＯＳトランジスタＭＮ７８が使用され、ＮＭＯＳトランジスタＭＮ７８のゲートの駆動は、正負共用出力段２８のＮＭＯＳトランジスタＭＮ７４と差動段２２Ａ、２２ＢのＮＭＯＳトランジスタＭＮ１６、ＭＮ２６によって行われる。このとき、ＮＭＯＳトランジスタＭＮ７８として通常のエンハンスメント型のＮＭＯＳトランジスタが使用されるので、ＮＭＯＳトランジスタＭＮ７４とＮＭＯＳトランジスタＭＮ１６（又はＭＮ２６）を動作させるのに充分な動作マージンを確保できる。図３、図４の出力アンプ回路１４のように、正専用出力段２４Ａの動作マージンの不足の問題は発生しない。
〈ハーフＶＤＤモードの動作〉
図９を再度に参照して、出力アンプ回路１４がハーフＶＤＤモードに設定された場合には、正専用出力段２４Ａが正の駆動電圧を出力するために使用される一方で、負の駆動電圧を出力する出力段は、駆動電圧の極性反転の有無に応じて正負共用出力段２８及び負専用出力段２４Ｂのうちから選択される。詳細には、データ線６に直前に残存している駆動電圧の極性を反転させてデータ線６を駆動する場合には正負共用出力段２８が使用され、駆動電圧の極性が反転させない場合には負専用出力段２４Ｂが使用される。
図１１Ａは、一実施形態における、ハーフＶＤＤモードに設定された場合の出力アンプ回路１４の動作を示すタイミングチャートである。図１１Ａの動作例では、駆動電圧の極性が２水平期間毎に切り替えられる、いわゆる２Ｈ反転駆動が行われている。２Ｈ反転駆動では、極性信号ＰＯＬが２水平期間毎に反転されることに留意されたい。以下では、奇数番目の水平期間（第２ｉ−１水平期間）においては直前の水平期間と極性が反対の駆動電圧で各データ線６が駆動され、偶数番目の水平期間（第２ｉ水平期間）においては直前の水平期間と極性が反対の駆動電圧で各データ線６が駆動される場合の動作について説明する。
駆動電圧の極性が反転される場合のデータ線６の駆動は、次の手順で行われる：まず、極性信号ＰＯＬが反転される。図１１Ａの例では、駆動電圧の極性を反転させる第２ｋ−１水平期間の直前の第２ｋ−２水平期間の終わりに極性信号ＰＯＬがＬｏｗレベルからＨｉｇｈレベルに反転される。
第２ｋ−１水平期間の開始と共にストローブ信号ＳＴＢがアサートされて、第２ｋ−１水平期間に駆動される画素８の画素データＤ（１）〜Ｄ（ｎ）がラッチ回路１１Ａ、１Ｂに取り込まれる。ストローブ信号ＳＴＢのアサートと共に、正専用出力段選択信号ＰＯＳ＿ＥＮ及び正負共用出力段選択信号ＦＵＬＬ＿ＥＮがアサートされ、負専用出力段選択信号ＮＥＧ＿ＥＮがネゲートされる。これにより、駆動電圧を発生する出力段として正専用出力段２４Ａと、正負共用出力段２８とが選択される。続いて、正専用出力段２４Ａから正の駆動電圧が出力され、正負共用出力段２８から負の駆動電圧が出力される。
このとき、正負共用出力段２８の出力に正の駆動電圧が印加されるが、正負共用出力段２８のＰＭＯＳトランジスタＭＰ７８のバックゲートには、電源電圧ＶＤＤが印加されているので、ＰＭＯＳトランジスタＭＰ７８の寄生ＰＮＰバイポーラトランジスタはオンにならない。図７、図８の出力アンプ回路１４では、図３、図４の出力アンプ回路１４の負専用出力段２４Ｂのように寄生ＰＮＰバイポーラトランジスタがオンになるという問題は発生しない。
一方、駆動電圧の極性が反転されない場合のデータ線６の駆動は、以下の手順で行われる。極性信号ＰＯＬは、直前の水平期間と同一の信号レベルに維持される。図１１Ａの例では、駆動電圧の極性を反転させない第２ｋ水平期間における極性信号ＰＯＬは、直前の第２ｋ−１水平期間と同じくＨｉｇｈレベルである。第２ｋ水平期間の開始と共にストローブ信号ＳＴＢがアサートされて、第２ｋ水平期間に駆動される画素８の画素データＤ（１）〜Ｄ（ｎ）がラッチ回路１１Ａ、１Ｂに取り込まれる。ストローブ信号ＳＴＢのアサートと共に、正専用出力段選択信号ＰＯＳ＿ＥＮ及び負専用出力段選択信号ＮＥＧ＿ＥＮがアサートされ、正負共用出力段選択信号ＦＵＬＬ＿ＥＮがネゲートされる。これにより、駆動電圧を発生する出力段として正専用出力段２４Ａと、負専用出力段２４Ｂとが選択される。続いて、正専用出力段２４Ａから正の駆動電圧が出力され、負専用出力段２４Ｂから負の駆動電圧が出力される。中間電源電圧ＶＤＤ／２を用いて動作する負専用出力段２４Ｂを使用することは、消費電力の低減に有効である。
駆動電圧の極性が反転される場合に正負共用出力段２８が使用され、その後、データ線６における負の駆動電圧を維持する出力段が、水平期間の途中で正負共用出力段２８から負専用出力段２４Ｂに切り換えられる動作も可能である。図１１Ｂは、このような動作をする場合のタイミングチャートである。
第２ｋ−２水平期間の終わりに極性信号ＰＯＬがＬｏｗレベルからＨｉｇｈレベルに反転された後、第２ｋ−１水平期間の開始と共にストローブ信号ＳＴＢがアサートされて、第２ｋ−１水平期間に駆動される画素８の画素データＤ（１）〜Ｄ（ｎ）がラッチ回路１１Ａ、１Ｂに取り込まれる。ストローブ信号ＳＴＢのアサートと共に、正専用出力段選択信号ＰＯＳ＿ＥＮ及び正負共用出力段選択信号ＦＵＬＬ＿ＥＮがアサートされ、負専用出力段選択信号ＮＥＧ＿ＥＮがネゲートされる。これにより、駆動電圧を発生する出力段として正専用出力段２４Ａと正負共用出力段２８とが選択される。続いて、正専用出力段２４Ａから正の駆動電圧が出力され、正負共用出力段２８から負の駆動電圧が出力される。その後、正負共用出力段選択信号ＦＵＬＬ＿ＥＮがネゲートされ、負専用出力段選択信号ＮＥＧ＿ＥＮがアサートされる。これにより、データ線６に生成された負の駆動電圧を維持する出力段が、正負共用出力段２８から負専用出力段２４Ｂに切り換えられる。一実施形態では、負の駆動電圧を維持する出力段を正負共用出力段２８から負専用出力段２４Ｂに切り換えるタイミングは、水平期間の開始後、所定時間が経過した時刻に固定される。
このような動作において重要な点の一つは、中間電源電圧ＶＤＤ／２よりの高い電圧が負専用出力段２４Ｂの出力に印加されることを確実に防ぐことである。また、正負共用出力段２８が使用される時間をなるべく短くすることは、消費電力の低減の面で好ましい。このような観点からは、負の駆動電圧を維持する出力段を正負共用出力段２８から負専用出力段２４Ｂに切り換えるタイミングが、負の駆動電圧に駆動されるべきデータ線６に接続された出力端子１６Ａ又は１６Ｂの電圧に応答して決定されることが好ましい。各出力端子１６Ａ、１６Ｂの電圧が検知され、負の駆動電圧に駆動されるべきデータ線６に接続された出力端子１６Ａ又は１６Ｂの電圧が中間電源電圧ＶＤＤ／２よりも低くなったことが検知されると、正負共用出力段選択信号ＦＵＬＬ＿ＥＮがネゲートされ、負専用出力段選択信号ＮＥＧ＿ＥＮがアサートされる。これにより、データ線６に生成された負の駆動電圧を維持する出力段が、正負共用出力段２８から負専用出力段２４Ｂに切り換えられる。このような動作は、中間電源電圧ＶＤＤ／２より高い電圧が負専用出力段２４Ｂの出力に印加されることを確実に防ぎ、また、正負共用出力段２８が使用される時間をなるべく短くするために有効である。
また、図１２及び図１３に示されているように、出力アンプ回路１４がハーフＶＤＤモードに設定された場合に、正負共用出力段２８が常に負の駆動電圧を出力するために使用されることも可能である。このような動作でも、中間電源電圧ＶＤＤ／２より高い電圧が負専用出力段２４Ｂの出力に印加されることを確実に防ぐことができる。出力アンプ回路１４がハーフＶＤＤモードに設定された場合に常に正負共用出力段２８を使用することは、中間スイッチ回路２３、フィードバック系スイッチ回路２５、及び出力側スイッチ回路２６の制御ロジックを簡略化するために有効である。
以上には、本発明の様々な実施形態が記載されているが、本発明は、上述の実施形態に限定して解釈してはならない。例えば、図７、図８の出力アンプ回路１４の構成において、正専用出力段２４ＡのＮＭＯＳトランジスタＭＮ１７としてディプレッション型のトランジスタが使用される一方で、負専用出力段２４ＢのＰＭＯＳトランジスタＭＰ２８として、通常のＰＭＯＳトランジスタが使用されてもよい。この場合でも、フルＶＤＤモードに設定された場合に正専用出力段２４Ａを使用せずに正負共用出力段２８を使用することにより、中間電源電圧ＶＤＤ／２が供給されない場合の動作マージンの不足の問題を解消することができる。
また、図７、図８の出力アンプ回路１４の構成において、負専用出力段２４ＢのＰＭＯＳトランジスタＭＰ２８として、ウェルが他のＰＭＯＳトランジスタから分離され、且つ、バックゲートがソースに接続されたＰＭＯＳトランジスタが使用される一方で、正専用出力段２４ＡのＮＭＯＳトランジスタＭＮ１７としてエンハンスメント型のＮＭＯＳトランジスタが使用されてもよい。この場合でも、ハーフＶＤＤに設定された場合の駆動電圧の極性の反転に負専用出力段２４Ｂの代わりに正負共用出力段２８を使用することにより、寄生ＰＮＰバイポーラトランジスタのターンオンの問題を回避することができる。
また、正専用出力段２４Ａの出力トランジスタであるＰＭＯＳトランジスタＭＰ１８、ＮＭＯＳトランジスタＭＮ１８のゲートを駆動する回路部分、負専用出力段２４Ｂの出力トランジスタであるＰＭＯＳトランジスタＭＰ２８、ＮＭＯＳトランジスタＭＮ２８のゲートを駆動する回路部分の構成、正負共用出力段２８の出力トランジスタであるＰＭＯＳトランジスタＭＰ７８、ＮＭＯＳトランジスタＭＮ７８のゲートを駆動する回路部分の構成が様々に変更可能であることは、当業者には自明的であろう。加えて、差動段２２Ａ、２２Ｂの構成が様々に変更可能であることも、当業者には自明的であろう。
図１４は、正専用出力段２４Ａ、負専用出力段２４Ｂ、正負共用出力段２８、差動段２２Ａ、２２Ｂの他の構成の例を示す図である。図１４の構成では、差動段２２Ａは、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２、ＭＰ１５、ＭＰ１６と、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２、ＭＮ１５、ＭＮ１６と、定電流源Ｉ１１、Ｉ１２と、キャパシタＣ１１、Ｃ１２とを備えている。一方、差動段２２Ｂは、ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２、ＭＰ２５、ＭＰ２６と、ＮＭＯＳトランジスタＭＮ２１、ＭＮ２２、ＭＮ２５、ＭＮ２６と、定電流源Ｉ２１、Ｉ２２と、キャパシタＣ２１、Ｃ２２とを備えている。また、正専用出力段２４Ａは、ＰＭＯＳトランジスタＭＰ１４、ＭＰ１７、ＭＰ１８と、ＮＭＯＳトランジスタＭＮ１４、ＭＮ１７、ＭＮ１８とを備えており、負専用出力段２４Ｂは、ＰＭＯＳトランジスタＭＰ２４、ＭＰ２７、ＭＰ２８と、ＮＭＯＳトランジスタＭＮ２４、ＭＮ２７、ＭＮ２８とを備えている。更に、正負共用専用出力段２８は、ＰＭＯＳトランジスタＭＰ７４、ＭＰ７７、ＭＰ７８と、ＮＭＯＳトランジスタＭＮ７４、ＭＮ７７、ＭＮ７８とを備えている。
図１４の構成においては、位相補償容量Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２が（出力段ではなく）差動段２２Ａ、２２Ｂに設けられていることに留意されたい。位相補償容量を差動段２２Ａ、２２Ｂに設ける構成は、位相補償容量の数を低減させるために有効である。図８に図示された位相補償容量を出力段に設ける構成では、６つの位相補償容量が必要であるが、図１４に図示された位相補償容量を差動段２２Ａ、２２Ｂに設ける構成では、４つの位相補償容量しか必要にならない。なお、位相補償容量を差動段２２Ａ、２２Ｂに設ける構成は、図８の構成にも適用可能であることに留意されたい。
図１２の構成でも、基本的な動作は図８の構成と同じである。正専用出力段２４Ａ、負専用出力段２４Ｂ、正負共用出力段２８、差動段２２Ａ、２２Ｂの構成は、図１２に示されている例以外にも様々に変更可能であることは、当業者には容易に理解されよう。
また、本実施形態では、中間電源電圧として電源電圧ＶＤＤ／２の半分の電圧が使用されているが、中間電源電圧は、厳密に電源電圧ＶＤＤ／２の半分の電圧である必要はないことに留意されたい。中間電源電圧は、正の階調電圧のうちの最低の階調電圧ＶＧＳ１ ＋より低く、負の階調電圧のうちの最低の階調電圧ＶＧＳ１ −より高い電圧であればよい。
１：液晶表示装置
２：液晶表示パネル
３：データ線ドライバ
４：ゲート線ドライバ
５：ＬＣＤコントローラ
６：データ線
７：ゲート線
８：画素
１１Ａ、１１Ｂ：ラッチ
１２Ａ、１２Ｂ：レベルシフト回路
１３Ａ：正側Ｄ−Ａコンバータ（正側ＤＡＣ）
１３Ｂ：負側Ｄ−Ａコンバータ（負側ＤＡＣ）
１４：出力アンプ回路
１５：階調電圧生成回路
１６Ａ、１６Ｂ：出力端子
２１：入力側スイッチ回路
２２Ａ、２２Ｂ：差動段
２３：中間スイッチ回路
２４Ａ：正専用出力段
２４Ｂ：負専用出力段
２５：フィードバック系スイッチ回路
２６：出力側スイッチ回路
２７：制御回路
２８：正負共用出力段
３０Ａ、３０Ｂ：入力端子
３１Ａ、３１Ｂ：入力端子
３２Ａ、３２Ｂ：出力端子
３３Ａ、３３Ｂ：入力端子
３４Ａ、３４Ｂ：出力端子
３５Ａ、３５Ｂ：入力端子
３６Ａ、３６Ｂ、３６Ｃ：出力端子
３７Ａ、３７Ｂ：入力端子
４１：基板
４２：Ｎウェル
４３：ウェルコンタクト領域
４４：ソース領域
４５：ドレイン領域
４６：ゲート

Claims (10)

  1. 出力アンプ回路と、
    第１出力端子と、
    第２出力端子
    とを具備し、
    前記出力アンプ回路が、
    電源電圧と前記電源電圧より低い第１電圧との供給を受けて、前記電源電圧と接地電圧より高く前記電源電圧より低い中間電源電圧の間に定められた第１電圧範囲の駆動電圧を出力するように構成された第１出力段と、
    前記電源電圧と接地電圧の供給を受けて、前記電源電圧と前記接地電圧の間の駆動電圧を出力可能に構成された第２出力段
    とを備え、
    前記第１出力段は、前記第１出力段の出力端子をプルダウンする第１プルダウン出力トランジスタを備え、
    前記第２出力段は、前記第２出力段の出力端子をプルダウンする第２プルダウン出力トランジスタを備え、
    前記第１プルダウン出力トランジスタは、ディプレッション型のＮＭＯＳトランジスタであり、
    前記第２プルダウン出力トランジスタは、エンハンスメント型のＮＭＯＳトランジスタであり、
    前記第１電圧が前記中間電源電圧に設定される第１モードに前記出力アンプ回路が設定されたとき、前記第１出力段が前記第１電圧範囲の第１駆動電圧を前記第１出力端子と前記第２出力端子のうちの一方の出力端子に出力し、
    前記第１電圧が前記接地電圧に設定される第２モードに前記出力アンプ回路が設定されたとき、前記第２出力段が前記第１電圧範囲の第１駆動電圧を前記第１出力端子と前記第２出力端子のうちの一方の出力端子に出力する
    表示パネルドライバ。
  2. 請求項１に記載の表示パネルドライバであって、
    前記接地電圧と前記接地電圧より高い第２電圧の供給を受け、前記接地電圧と前記中間電源電圧の間に定められた第２電圧範囲の駆動電圧を出力するように構成された第３出力段を更に具備し、
    前記第２電圧は、前記出力アンプ回路が前記第１モードに設定されたとき前記中間電源電圧に設定され、前記出力アンプ回路が前記第２モードに設定されたとき前記電源電圧に設定され、
    前記第３出力段は、前記第３出力段の出力端子をプルアップする第１プルアップ出力トランジスタを備え、
    前記第２出力段は、前記第２出力段の出力端子をプルアップする第２プルアップ出力トランジスタを備え、
    前記第１プルアップ出力トランジスタは、ウェルが他のＰＭＯＳトランジスタから分離され、バックゲートがソースに接続されたＰＭＯＳトランジスタであり、
    前記第２プルアップ出力トランジスタは、ソースに前記電源電圧が供給されるＰＭＯＳトランジスタであり、
    前記出力アンプ回路が前記第１モードに設定されたとき、少なくとも、前記第１出力端子と前記第２出力端子のうちの他方を前記第１電圧範囲の電圧から前記第２電圧範囲の電圧に反転させる場合に、前記第２出力段が前記第２電圧範囲の第２駆動電圧を前記第１出力端子と前記第２出力端子のうちの他方の出力端子に出力し、
    前記出力アンプ回路が前記第２モードに設定されたとき、前記第３出力段が前記第２電圧範囲の第２駆動電圧を前記第１出力端子と前記第２出力端子のうちの他方の出力端子に出力する
    表示パネルドライバ。
  3. 請求項２に記載の表示パネルドライバであって、
    前記出力アンプ回路が前記第１モードに設定されたとき、前記他方の出力端子が前記第２出力段によって前記第２駆動電圧に駆動された後、前記他方の出力端子を前記第２駆動電圧に維持する出力段が、前記第２出力段から前記第３出力段に切り換えられる
    表示パネルドライバ。
  4. 請求項３に記載の表示パネルドライバであって、
    前記他方の出力端子を前記第２駆動電圧に維持する出力段が、前記第２出力段から前記第３出力段に切り換えられるタイミングが、前記他方の出力端子の電圧に応じて制御される
    表示パネルドライバ。
  5. 請求項１乃至４のいずれかに記載の表示パネルドライバであって、
    前記第１出力段が、
    前記第１出力段の出力端子をプルアップするＰＭＯＳトランジスタである第３プルアップ出力トランジスタと、
    前記第１プルダウン出力トランジスタのゲートと前記第３プルアップ出力トランジスタのゲートの間に接続された第１浮遊電流源
    とを備え、
    前記第１浮遊電流源が、
    第１ＰＭＯＳトランジスタと、
    第１ＮＭＯＳトランジスタ
    とを備え、
    前記第１ＰＭＯＳトランジスタのソースが前記第１ＮＭＯＳトランジスタのドレインに接続されると共に、前記第１ＮＭＯＳトランジスタのソースが前記第１ＰＭＯＳトランジスタのドレインに接続され、
    前記第１ＮＭＯＳトランジスタが、ディプレッション型のＮＭＯＳトランジスタである
    表示パネルドライバ。
  6. 請求項２乃至４のいずれかに記載の表示パネルドライバであって、
    前記第３出力段が、
    前記第１出力段の出力端子をプルダウンするＮＭＯＳトランジスタである第３プルダウン出力トランジスタと、
    前記第１プルアップ出力トランジスタのゲートと前記第３プルダウン出力トランジスタのゲートの間に接続された第２浮遊電流源
    とを備え、
    前記第１浮遊電流源が、
    第２ＰＭＯＳトランジスタと、
    第２ＮＭＯＳトランジスタ
    とを備え、
    前記第２ＰＭＯＳトランジスタのソースが前記第２ＮＭＯＳトランジスタのドレインに接続されると共に、前記第２ＮＭＯＳトランジスタのソースが前記第２ＰＭＯＳトランジスタのドレインに接続され、
    前記第２ＰＭＯＳトランジスタが、ウェルが他のＰＭＯＳトランジスタから分離され、バックゲートがソースに接続されたＰＭＯＳトランジスタである
    表示パネルドライバ。
  7. 出力アンプ回路と、
    第１出力端子と、
    第２出力端子
    とを具備し、
    前記出力アンプ回路が、
    電源電圧と接地電圧より高く前記電源電圧より低い中間電源電圧の間の第１電圧範囲の駆動電圧を出力可能に構成された第１出力段と、
    前記電源電圧と接地電圧の供給を受けて、前記電源電圧と前記接地電圧の間の駆動電圧を出力可能に構成された第２出力段と、
    前記接地電圧と前記接地電圧より高い第２電圧の供給を受け、前記接地電圧と前記中間電源電圧の間の第２電圧範囲の駆動電圧を出力可能に構成された第３出力段
    とを備え、
    前記第３出力段は、前記第３出力段の出力端子をプルアップする第１プルアップ出力トランジスタを備え、
    前記第２出力段は、前記第２出力段の出力端子をプルアップする第２プルアップ出力トランジスタを備え、
    前記第１プルアップ出力トランジスタは、ウェルが他のＰＭＯＳトランジスタから分離され、バックゲートがソースに接続されたＰＭＯＳトランジスタであり、
    前記第２プルアップ出力トランジスタは、ソースに前記電源電圧が供給されるＰＭＯＳトランジスタであり、
    前記第２電圧が前記中間電源電圧に設定される第１モードに前記出力アンプ回路が設定されたとき、少なくとも、前記第１出力端子と前記第２出力端子の一方の出力端子を前記第１電圧範囲の電圧から前記第２電圧範囲の電圧に反転させる場合に、前記第２出力段が前記第２電圧範囲の第２駆動電圧を前記一方の出力端子に出力し、
    前記第２電圧が前記電源電圧に設定される第２モードに前記出力アンプ回路が設定された場合、前記第３出力段が、前記第２電圧範囲の第２駆動電圧を前記第１出力端子と前記第２出力端子の一方の出力端子に出力する
    表示パネルドライバ。
  8. 請求項７に記載の表示パネルドライバであって、
    前記出力アンプ回路が前記第１モードに設定されたとき、前記出力端子が前記第２出力段によって前記第２駆動電圧に駆動された後、前記一方の出力端子を前記第２駆動電圧に維持する出力段が、前記第２出力段から前記第３出力段に切り換えられる
    表示パネルドライバ。
  9. 第１データ線と第２データ線とを有する表示パネルと、
    表示パネルドライバ
    とを具備し、
    前記表示パネルドライバが、
    出力アンプ回路と、
    前記第１データ線に接続される第１出力端子と、
    前記第２データ線に接続される第２出力端子
    とを備え、
    前記出力アンプ回路が、
    電源電圧と前記電源電圧より低い第１電圧との供給を受けて、前記電源電圧と接地電圧より高く前記電源電圧より低い中間電源電圧の間に定められた第１電圧範囲の駆動電圧を出力するように構成された第１出力段と、
    前記電源電圧と接地電圧の供給を受けて、前記電源電圧と前記接地電圧の間の駆動電圧を出力可能に構成された第２出力段
    とを備え、
    前記第１出力段は、前記第１出力段の出力端子をプルダウンする第１プルダウン出力トランジスタを備え、
    前記第２出力段は、前記第２出力段の出力端子をプルダウンする第２プルダウン出力トランジスタを備え、
    前記第１プルダウン出力トランジスタは、ディプレッション型のＮＭＯＳトランジスタであり、
    前記第２プルダウン出力トランジスタは、エンハンスメント型のＮＭＯＳトランジスタであり、
    前記第１電圧が前記中間電源電圧に設定される第１モードに前記出力アンプ回路が設定されたとき、前記第１出力段が前記第１電圧範囲の第１駆動電圧を前記第１出力端子と前記第２出力端子のうちの一方の出力端子に出力し、
    前記第１電圧が前記接地電圧に設定される第２モードに前記出力アンプ回路が設定されたとき、前記第２出力段が前記第１電圧範囲の第１駆動電圧を前記第１出力端子と前記第２出力端子のうちの一方の出力端子に出力する
    表示装置。
  10. 第１データ線と第２データ線とを有する表示パネルと、
    表示パネルドライバ
    とを具備し、
    前記表示パネルドライバが、
    出力アンプ回路と、
    前記第１データ線に接続される第１出力端子と、
    前記第２データ線に接続される第２出力端子
    とを備え、
    前記出力アンプ回路が、
    電源電圧と接地電圧より高く前記電源電圧より低い中間電源電圧の間の第１電圧範囲の駆動電圧を出力可能に構成された第１出力段と、
    前記電源電圧と接地電圧の供給を受けて、前記電源電圧と前記接地電圧の間の駆動電圧を出力可能に構成された第２出力段と、
    前記接地電圧と前記接地電圧より高い第２電圧の供給を受け、前記接地電圧と前記中間電源電圧の間の第２電圧範囲の駆動電圧を出力可能に構成された第３出力段
    とを備え、
    前記第３出力段は、前記第３出力段の出力端子をプルアップする第１プルアップ出力トランジスタを備え、
    前記第２出力段は、前記第２出力段の出力端子をプルアップする第２プルアップ出力トランジスタを備え、
    前記第１プルアップ出力トランジスタは、ウェルが他のＰＭＯＳトランジスタから分離され、バックゲートがソースに接続されたＰＭＯＳトランジスタであり、
    前記第２プルアップ出力トランジスタは、ソースに前記電源電圧が供給されるＰＭＯＳトランジスタであり、
    前記第２電圧が前記中間電源電圧に設定される第１モードに前記出力アンプ回路が設定されたとき、少なくとも、前記第１出力端子と前記第２出力端子の一方の出力端子を前記第１電圧範囲の電圧から前記第２電圧範囲の電圧に反転させる場合に、前記第２出力段が前記第２電圧範囲の第２駆動電圧を前記一方の出力端子に出力し、
    前記第２電圧が前記電源電圧に設定される第２モードに前記出力アンプ回路が設定された場合、前記第３出力段が、前記第２電圧範囲の第２駆動電圧を前記第１出力端子と前記第２出力端子の一方の出力端子に出力する
    表示装置。
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