JP2009015286A - 画像表示装置及び駆動回路 - Google Patents
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Abstract
【課題】本発明は、電力消費を低減できる画像表示装置及びそれに用いる駆動回路を提供することを目的とする。
【解決手段】本発明は、信号線と、走査線と、配線と、トランジスタと、容量と、駆動回路とを備えた画像表示装置である。そして、当該画像表示装置の駆動回路は、構成する能動素子が同一の導電型で、且つ能動素子がトランジスタと同一基板上に同時に形成され、所定の信号に基づき、駆動信号の電圧レベルを切り換える第1切換信号及び第2切換信号を生成し、出力する切換え回路1,7と、第1切換信号及び第2切換信号の電圧レベルを繰り返し信号に基づき所定期間保持する出力レベル保持回路2と、第1切換信号及び第2切換信号に基づいて駆動信号を生成し、駆動信号を配線に出力する出力回路3とを備える。
【選択図】図4
【解決手段】本発明は、信号線と、走査線と、配線と、トランジスタと、容量と、駆動回路とを備えた画像表示装置である。そして、当該画像表示装置の駆動回路は、構成する能動素子が同一の導電型で、且つ能動素子がトランジスタと同一基板上に同時に形成され、所定の信号に基づき、駆動信号の電圧レベルを切り換える第1切換信号及び第2切換信号を生成し、出力する切換え回路1,7と、第1切換信号及び第2切換信号の電圧レベルを繰り返し信号に基づき所定期間保持する出力レベル保持回路2と、第1切換信号及び第2切換信号に基づいて駆動信号を生成し、駆動信号を配線に出力する出力回路3とを備える。
【選択図】図4
Description
本発明は、画像表示装置及び駆動回路に係る発明である。
画像表示装置である液晶表示装置では、消費電力を低減する駆動技術の1つとして、特許文献1の図1あるいは図8に開示されている容量結合駆動技術が採用されている。この駆動技術は、一定の電圧振幅を持つ信号(以下、補償信号ともいう)を、保持容量を介して画素ノードに結合させることで、画素に書き込まれた表示信号の電圧レベルを必要なレベルに調整する。これにより、容量結合駆動技術は、ソース線(以下、データ線ともいう)に供給する表示信号の電圧振幅を小さくすることができ、データ線で消費される電力を低減することができる。
また、特許文献2の図4(a)には、容量結合駆動を行うための容量線駆動回路が開示されている。
さらに、IPS(In Plane Switching)液晶表示パネルを採用した液晶表示装置でも容量結合駆動と同様の駆動方式としてライン毎独立コモン駆動方式が採用されている。このライン毎独立コモン駆動方式は、ゲート線駆動信号の振幅低減によるゲート線駆動回路の消費電力の低減を行うとともに、同回路に使用されるトランジスタの信頼性向上が可能な技術として知られている。具体的に、特許文献3では、図18に開示される共通電極駆動回路において、特に単一導電型(N型)のMOSトランジスタを使用して低コストでライン毎独立コモン駆動方式を実現していることが開示されている。また、特許文献4,5にもライン毎独立コモン駆動方式が開示されている。
しかし、特許文献2の図4(a)に開示されている容量線駆動回路は、例えば、図4(b)に示す真理値表において、Q(n)=H,{QB(n)=L},Q(n+1)=L,FR=Lの場合、VDDとVSS間において貫通電流が流れることになり、当該部分で電力が消費されることになる。また、特許文献2の容量線駆動回路の出力は、関連するゲートラインの走査信号が変化する期間の前後約1水平走査期間のみ蓄積容量線と接続する。そのため、蓄積容量線は、上記以外の期間、フローティングになっており、ソース線の信号電圧が大きく変化すると配線のクロス容量を介して、蓄積容量線の電位が変化して、表示画像に影響を与える問題があった。
また、特許文献3の図18においては、ノードND1,ND2にそれぞれ相補のレベルが入力され、それに応じてトランジスタT3,T4が相補的にオン又はオフしてOUTノードに出力信号が出力される。ノードND2又はノードND1がHレベルになることで、フリップフロップ構成のトランジスタT10又はT9のいずれかがオンすることになり、ノードND1又はノードND2のLレベルが、低インピーダンスで基準電圧VSSレベルに設定される。一方、ノードND2又はノードND1のHレベルは、高インピーダンス状態で、主に容量素子Cbs1とCs1又はCbs2とCs2の直列容量に保持される。
Hレベルが保持される期間は、1フレーム期間(約16.7ms)と比較的長く、トランジスタT9又はトランジスタT10のドレイン・ソース間のリーク電流が大きい場合、当該レベルは低下し、トランジスタT3又はトランジスタT4を十分オンすることができなくなる。これにより、出カインピーダンスが増大し、容量結合等により出力に生じる電圧ノイズの抑制が不十分になる。レベル低下がさらに大きい場合は、出力信号OUTのHレベルが低下することになる。その結果、液晶に印加される電圧が正規の値と異なることになり表示異常となる問題があった。さらに、Lレベル側で殆ど電力消費をしない駆動回路が望まれている。
そこで、本発明は、以上の問題を解決するためになされたものであり、電力消費を低減できる画像表示装置及びそれに用いる駆動回路を提供することを目的とする。さらに、本発明のある実施形態では、上記の課題解決に加えて、貫通電流がなく、且つ蓄積容量線がフローティングとなる期間が存在しない画像表示装置及びそれに用いる駆動回路を提供することを目的とする。また、本発明の別の実施形態では、上記の課題解決に加えて、表示異常を生じない画像表示装置及びそれに用いる駆動回路を提供することを目的とする。
本発明に係る解決手段は、複数の信号線と、信号線と直交する複数の走査線と、走査線に沿って配列された複数の配線と、信号線と走査線との交点近傍のそれぞれに設けられ、一方の電流電極が信号線に、制御電極が走査線にそれぞれ接続されたトランジスタと、配線に接続される容量と、配線に接続され、容量に駆動信号を供給する駆動回路とを備えた画像表示装置である。そして、当該画像表示装置の駆動回路は、構成する能動素子が同一の導電型で、且つ能動素子がトランジスタと同一基板上に同時に形成され、所定の信号に基づき、駆動信号の電圧レベルを切り換える第1切換信号及び第2切換信号を生成し、出力する切換え回路と、第1切換信号及び第2切換信号の電圧レベルを繰り返し信号に基づき所定期間保持する出力レベル保持回路と、第1切換信号及び第2切換信号に基づいて駆動信号を生成し、駆動信号を配線に出力する出力回路とを備える。
本発明に記載の画像表示装置及び駆動回路は、駆動回路が切換え回路と、出力レベル保持回路と、出力回路とを備えるので、画像表示装置及び駆動回路で消費する電力を低減できる。
(実施の形態1)
図1に、本実施の形態1に係る画像表示装置のブロック図を示す。図1に示すブロック図では、本発明に係る画像表示装置の代表例として液晶表示装置10の構成を示している。なお、本発明に係る画像表示装置は、図1に示す液晶表示装置10に限定されない。
図1に、本実施の形態1に係る画像表示装置のブロック図を示す。図1に示すブロック図では、本発明に係る画像表示装置の代表例として液晶表示装置10の構成を示している。なお、本発明に係る画像表示装置は、図1に示す液晶表示装置10に限定されない。
まず、図1に示す液晶表示装置10は、液晶アレイ部20と、ゲート線駆動回路(走査線駆動回路)30と、ソースドライバ40とを備えている。さらに、図1に示す液晶表示装置10では、後で詳しく説明する補償信号生成回路である容量線駆動回路90を備えている。なお、図1に示す液晶表示装置10では、容量線駆動回路90が液晶アレイ部20の右側に設けられているが、本発明はこれに限られず、ゲート線駆動回路30が液晶アレイ部20の基板上に形成されている場合、容量線駆動回路90を液晶アレイ部20の左側に設けても良い。さらに、容量線駆動回路90は、ゲート線駆動回路30で使用される電源線,信号線を共用化し、ゲート線駆動回路30と一体化する構成でも良い。
液晶アレイ部20は、行列状に配設された複数の画素25を備えている。さらに、液晶アレイ部20には、画素の行(以下、画素ラインともいう)毎に、ゲート線GL1,GL2・・・(これらを総称してゲート線GLという)が配設されている。また、液晶アレイ部20には、画素の列(以下、画素列ともいう)毎に、データ線DL1,DL2・・・(これらを総称してデータ線DLともいう)が配設されている。なお、図1では、第1行及び第2行の第1列及び第2列に設けられた画素25と、それに対応して配設されたゲート線GL1,GL2、データ線DL1,DL2及び容量線CCL0,CCL1,CCL2・・・(これらを総称して容量線CCLともいう)が代表的に図示されている。
各画素25は、対応するデータ線DLと画素電極Npとの間に画素スイッチ素子26、画素電極Npと容量線CCLとの間に保持容量素子27、画素電極Npと共通電極ノードNcとの間に液晶表示素子28を有している。液晶表示素子28は、画素電極Npと共通電極ノードNcとの間に生じる電位差に応じて、挟持された液晶の配向性を変化させて表示輝度を変化する。これにより、各画素25の輝度は、データ線DL及び画素スイッチ素子26を介して画素電極Npへ伝達される表示電圧によってコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素電極Npと共通電極ノードNcとの間に印加することによって、各画素25は中間的な輝度を得ることができる。従って、図1に示す液晶表示装置10は、上記表示電圧を段階的に設定することにより階調的な輝度を表示することが可能となる。
次に、ゲート線駆動回路30は、所定の走査周期に基づき、ゲート線GLを順に選択して駆動する。そして、ゲート線GLのそれぞれは、対応する画素スイッチ素子26のゲートに接続されている。ゲート線駆動回路30が特定のゲート線GLを選択している間、当該ゲート線GLに接続されている画素は、画素スイッチ素子26が導通状態となり画素電極Npと対応するデータ線DLとが接続される。そのため、画素電極Npには、データ線DLを介して表示信号に対応した表示電圧が供給される。
そして、画素電極Npでは、供給された表示電圧が保持容量素子27によりそのレベルが調整されると共に保持される。なお、画素スイッチ素子26は、一般的に液晶表示素子28と同一の絶縁基板(ガラス基板や樹脂基板等)上に形成されたTFT(Thin Film Transistor)で構成される。
次に、ソースドライバ40は、Nビットのデジタル信号である表示信号SIGによって段階的に設定された表示電圧を、データ線DLへ出力する。ここで、表示信号SIGが例えば6ビットの信号とすると、表示信号SIGは表示信号ビットDB0〜DB5により構成される。6ビットの表示信号SIGに基づくと、各画素25は、26=64段階の階調表示が可能となる。さらに、画素25がR(Red),G(Green)及びB(Blue)の3色で1つの表示単位を構成すれば、約26万色のカラー表示が可能となる。
また、図1に示すソースドライバ40は、シフトレジスタ50と、データラッチ回路52,54と、階調電圧生成回路60と、デコード回路70と、アナログアンプ80とを備えている。表示信号SIGは、各々の画素25の表示輝度に対応する表示信号ビットDB0〜DB5がシリアルに生成されて構成されている。即ち、各タイミングにおける表示信号ビットDB0〜DB5は、液晶アレイ部20中のいずれか1つの画素25における表示輝度を示している。
次に、シフトレジスタ50は、表示信号SIGの設定を切り換える周期に同期したタイミングで、データラッチ回路52に対し表示信号ビットDB0〜DB5の取込みを指示する。データラッチ回路52は、シリアルに生成された表示信号ビットDB0〜DB5で構成された表示信号SIGを順に取り込み、1つの画素ライン分の表示信号SIGを保持する。
一方、データラッチ回路54には、ラッチ信号LTが入力される。このラッチ信号LTは、データラッチ回路52に1つの画素ライン分の表示信号SIGが取り込まれるタイミングで活性化する。つまり、データラッチ回路54は、ラッチ信号LTの活性化するタイミングに応答して、データラッチ回路52に保持されている1つの画素ライン分の表示信号SIGを取り込む。
階調電圧生成回路60は、高電圧VDHと低電圧VDLとの間に直列に接続された63個の分圧抵抗で構成されている。そして、階調電圧生成回路60は、この63個の分圧抵抗を用いて64段階の階調電圧V1〜V64を生成する。
デコード回路70は、データラッチ回路54で保持されている表示信号SIGをデコードする。そして、デコード回路70は、当該デコード結果に基づいて各デコード出力ノードNd1,Nd2・・・(これらを総称してデコード出力ノードNdという)に出力する電圧を、階調電圧生成回路60で生成した階調電圧V1〜V64の内から選択する。
その結果、データラッチ回路54に保持された1つの画素ライン分の表示信号SIGに対応した表示電圧(階調電圧V1〜V64のいずれか1つの電圧)が同時に(パラレルに)デコード出力ノードNdから出力される。なお、図1では、第1列目及び第2列目のデータ線DL1,DL2に対応するデコード出力ノードNd1,Nd2が代表的に図示されている。
次に、アナログアンプ80は、デコード回路70からデコード出力ノードNdに出力された各表示電圧に対応したアナログ電圧に増幅して、データ線DLに出力する。
以上のように、本実施の形態に係る液晶表示装置10は、ソースドライバ40が、所定の走査周期に基づいて、一連の表示信号SIGに対応する表示電圧を1画素ライン分ずつデータ線DLへ出力し、ゲート線駆動回路30がその走査周期に同期してゲート線GLを順に駆動することにより液晶アレイ部20に表示信号SIGに基づいた画像を表示させる。
なお、図1に示す液晶表示装置10では、容量線駆動回路90、ゲート線駆動回路30及びソースドライバ40が液晶アレイ部20を同一の絶縁体基板上に一体として形成される構成であった。しかし、本発明はこれに限られず、ゲート線駆動回路30及びソースドライバ40は、液晶アレイ部20の外部回路として設けても良い。
例えば、図2に、ソースドライバ40の代わりに、単結晶シリコン基板上に形成された半導体集積回路によるソースドライバIC100を外部回路として設け、ゲート線駆動回路30、容量線駆動回路90及び液晶アレイ部20を同一の絶縁体基板11上に形成する構成を示す。
また、図3に、ソースドライバ40及びゲート線駆動回路30の代わりに、半導体集積回路によるソースドライバIC100及びゲートドライバIC110を外部回路として設け、容量線駆動回路90及び液晶アレイ部20を同一の絶縁体基板11上に形成する構成を示す。
なお、ゲート線の走査方法には、一般的に図1中の上方から下方又は下方から上方のいずれか一方方向に走査する方法と、使用条件に応じて両方向を切換えて走査する方法とがある。それぞれのゲート線の走査方法は、本発明に係る画像表示装置に適用することができるが、以下に説明する本実施の形態に係る画像表示装置では、まず単一方向の走査方法を用いた場合について説明する。
また、容量結合駆動には、特許文献1の実施の形態1で説明されているゲート線選択信号が選択状態から非選択状態になったタイミングから1水平期間(H)後に補償信号が入力される場合と、特許文献1の実施の形態2で説明されているゲート線選択信号が選択状態から非選択状態になった直後のタイミングに補償信号が入力される場合とがある。いずれの容量結合駆動も本発明に係る画像表示装置に適用することが可能であるが、以下に説明する本実施の形態に係る画像表示装置では、ゲート線選択信号が選択状態から非選択状態になったタイミングから1水平期間(H)後に補償信号が入力される場合について説明する。
次に、本実施の形態に係る画像表示装置の容量線駆動回路90を図4に示す。図4に示す容量線駆動回路90は、画素ラインの奇数行におけるゲート線駆動信号に対応する容量線駆動回路90を示している。図4に示す容量線駆動回路90に用いられているトランジスタは、ポリシリコンTFT,アモルファスシリコンTFT,有機TFTのいずれであっても良い。但し、アモルファスシリコンTFT及び有機TFTは、当該TFTのゲートとソースとの間に直流的なバイアスが継続的に印加されると、当該TFTのしきい値電圧がシフトし誤動作を起こす可能性がある。そのため、アモルファスシリコンTFT及び有機TFTを用いる場合は、しきい値電圧のシフトに対して何らかの対策を考慮する必要がある。
以下で説明する本実施の形態に係る画像表示装置では、しきい値電圧のシフトが生じ難いポリシリコンTFTについて説明する。また、本実施の形態では、アモルファスシリコンTFT及び有機TFTを用いた場合、しきい値電圧のシフトについて対策した回路については後の実施の形態で説明する。もちろん、当該回路を、ポリシリコンTFTに用いても良い。
また、図4に示す容量線駆動回路90に用いられているトランジスタはN型とし、そのしきい値電圧Vthは全て等しいと仮定する。N型のトランジスタは、ゲートがソースに対しH(High)レベルになると活性(オン)状態となり、L(Low)レベルになると非活性(オフ)状態となる。なお、図4に示す容量線駆動回路90に用いられているトランジスタはN型としたが、本発明の容量線駆動回路90に用いられているトランジスタはP型トランジスタで構成しても良い。P型のトランジスタは、ゲートがソースに対しL(Low)レベルになると活性(オン)状態となり、H(High)レベルになると非活性(オフ)状態となる。
一般的に、画像表示装置の基準電位は、画素に書き込まれる表示信号の電位を基準に設定されるが、本実施の形態に係る画像表示装置の基準電位では、説明を容易にするために容量線駆動回路90の低電位電源の電位を便宜的に基準電位VSSとする。同様に、本実施の形態に係る画像表示装置の高電位電源VDD1,VDD2の電位は同一としてVDDとする。本実施の形態に係る画像表示装置の制御信号であるVFR信号及び/VFR信号は、HレベルをVDD,LレベルをVSSとする。さらに、本実施の形態に係る画像表示装置のクロック信号(CLK,/CLK)も、HレベルをVDD,LレベルをVSSとする。また、図4に示すVCCH及びVCCLは、容量線CCLを駆動する補償信号CCnに対し、Hレベル及びLレベルをそれぞれ供給する電圧源である。
次に、図4に示す容量線駆動回路90は、出力レベル切換え回路1と、出力レベル保持回路2と、出力回路3とを備えている。出力レベル切換え回路1は、出力信号のプルアップ、プルダウンを決定する。図4に示す出力レベル切換え回路1は、基準電位VSSと接続される端子S1と高電位電源VDD1と接続される端子S2のとの間に直列接続されたトランジスタQ1,Q2及びトランジスタQ3,Q4と、入力信号の端子IN1と基準電位VSSと接続される端子S1との間に直列接続されたトランジスタQ5,Q6及びトランジスタQ7,Q8とを備えている。トランジスタQ1,トランジスタQ4及びトランジスタQ8は、ゲートにVFR信号が、トランジスタQ2,トランジスタQ3及びトランジスタQ6は、ゲートに/VFR信号がそれぞれ入力される。トランジスタQ5は、トランジスタQ1とトランジスタQ2との共通接続ノードであるノードN1の出力がゲートに入力され、トランジスタQ6との共通接続ノードであるノードN3の出力が切換信号GA1となる。また、トランジスタQ7は、トランジスタQ3とトランジスタQ4との共通接続ノードであるノードN2の出力がゲートに入力され、トランジスタQ8との共通接続ノードであるノードN4の出力が切換信号GB1となる。
出力レベル保持回路2は、出力レベル切換え回路1の出力信号に駆動能力を与え、且つその出力レベルを1フレーム間保持する。図4に示す出力レベル保持回路2は、端子S1と高電位電源VDD2と接続される端子S3のとの間に直列接続されたトランジスタQ9,Q13、トランジスタQ15,Q10、トランジスタQ11,Q14及びトランジスタQ16,Q12と、高電位電源VDD2がゲートに接続されたトランジスタQ17及びトランジスタQ18とを備えている。トランジスタQ9及びトランジスタQ12は、ゲートにノードN3の出力である切換信号GA1が、トランジスタQ11及びトランジスタQ10は、ゲートにノードN4の出力である切換信号GB1がそれぞれ入力される。トランジスタQ9とトランジスタQ13との共通接続ノードであるノードN5の出力は、出力信号GA2となり、トランジスタQ11とトランジスタQ14との共通接続ノードであるノードN6の出力は、出力信号GB2となる。また、トランジスタQ15のゲートと、トランジスタQ17のドレインとの共通接続ノードであるノードN7は、容量素子C1を介してクロック信号/CLKが入力される端子CKに接続されている。トランジスタQ16のゲートと、トランジスタQ18のドレインとの共通接続ノードであるノードN8は、容量素子C2を介してクロック信号/CLKが入力される端子CKに接続されている。
出力回路3は、出力レベル保持回路2の出力を受けてより高い駆動能力を持つ補償信号CCnを出力する。図4に示す出力回路3は、電源VCCLと接続される端子S4と電源VCCHと接続される端子S5との間に直列接続されたトランジスタQ19,Q20を備える。トランジスタQ19のゲートにはノードN5の出力である出力信号GA2が、トランジスタQ20のゲートにはノードN6の出力である出力信号GB2がそれぞれ入力される。トランジスタQ19とトランジスタQ20との共通接続ノードである出力ノードOUTから補償信号CCnが容量線CCLnに対して出力される。
図5に、本実施の形態に係る容量線駆動回路90の動作波形図を示す。図5に示す動作波形においてVFR信号と/VFR信号とは互いに相補の信号であり、画像表示装置のブランキング期間において、1フレーム毎にそのレベルが交番する。図5に示す動作波形では、VFR信号がHレベルの期間を奇数フレーム、Lレベルの期間を偶数フレームと定義する。
図5に示す動作波形においてクロック信号CLK,/CLKは、一定周期で交番する繰り返し信号である。クロック信号CLK,/CLKには、例えば、ゲート線駆動回路30において、ゲート線駆動信号Gnを生成するために用いられるクロック信号を用いても良い。図5に示すクロック信号CLK,/CLKには、ゲート線駆動回路30に用いられるクロック信号を用いている。
図4に示す容量線駆動回路90の入力信号は、補償信号CCnに対応するゲート線駆動信号Gnの2行後のゲート線駆動信号Gn+2である。本実施の形態では、容易に得ることができるゲート線GLn+2に供給されているゲート線駆動信号Gn+2を容量線駆動回路90の入力信号として直接用いているが、同じタイミングで且つ所定の電圧レベルを持つ信号であればゲート線駆動信号Gn+2に限らない。
次に、図5の動作波形を参照して、図4に示す容量線駆動回路90の動作を説明する。まず、時刻t1では、VFR信号,/VFR信号のレベルがそれぞれ変化すると、図4に示すトランジスタQ1がオン、トランジスタQ2がオフとなりノードN1が高電位電源VDD1によりVDD−Vthの電位に充電される。ノードN1の電位がVDD−Vthとなると、トランジスタQ5がオンする。
また、時刻t1では、トランジスタQ3がオフ、Q4がオンとなりノードN2がVSSの電位に放電され、トランジスタQ7がオフとなる。さらに、時刻t1では、トランジスタQ6がオフ、トランジスタQ8がオンとなる。この時、入力信号であるゲート線駆動信号Gn+2(以下、単にGn+2信号ともいう)はLレベルなので、ノードN3はトランジスタQ5を介してLレベルに、ノードN4はトランジスタQ8を介してLレベルにそれぞれ設定される。
次に、時刻t2では、ゲート線駆動信号GnがHレベルとなり、その2水平期間(2H)後の時刻t3にゲート線駆動信号Gn+2がHレベルになる。Gn+2信号がHレベルになると、オン状態のトランジスタQ5を通してノードN3の電圧レベル(GA1)が上昇する。この時、トランジスタQ5のゲート・チャネル間容量を介してノードN3ので電圧レベル変化(GA1)がノードN1に結合して、ノードN1のレベルが上昇する。この結果、トランジスタQ5は、非飽和領域で動作し、ノードN3の出力電圧(GA1)はVth損失のないHレベル(VDD)になる。
出力レベル切換え回路1の出力信号がHレベル(VDD)の場合、出力レベル保持回路2は、トランジスタQ9とトランジスタQ12とがオンとなる。トランジスタQ9がオンとなることで、ノードN5の電圧レベル(GA2)が上昇し、トランジスタQ12がオンとなることでノードN6の電圧レベル(GB2)が降下する。この結果、ノードN5は、Hレベル(VDD−Vth)となり、ノードN6がLレベル(VSS)となる。即ち、時刻t3では、トランジスタQ9がオン、トランジスタQ10及びトランジスタQ13がオフ、トランジスタQ11がオフ、トランジスタQ12がオンとなるので、高電位電源VDD2とVSS電位との間には貫通電流は流れない。
ここで、トランジスタQ9(Q11),Q12(Q10)は、ノードN5,N6を所定時間内で充放電するよう十分な駆動能力を与えられている。つまり、トランジスタQ9(Q11),Q12(Q10)は、バッファ回路としても働く。
次に、時刻t4では、Gn+2信号がLレベルになり、トランジスタQ5がオン状態なので、トランジスタQ5を通してノードN3が放電する。この結果、時刻t4では、トランジスタQ9,Q12がオフとなる。ノードN5が充電されHレベルとなり、それに伴いトランジスタQ14がオンとなると、ノードN5はHレベル、ノードN6はLレベルをそれぞれ保持することになる。しかし、時間が経過すると、ノードN5とS1端子との間のリーク電流によりノードN5のレベルが低下し、Hレベルを維持できなくなる。そこで、トランジスタQ15,Q17、容量素子C1は、ノードN5のHレベルを保持するためのレベル保持回路を構成している。
時刻t4の直後、クロック信号/CLKが立ち上がると、クロック端子CKの電圧変化分であるVDDの電位が容量素子C1を介してノードN7に結合する。ノードN7は、既にノードN5からトランジスタQ17を通してVDD−Vthの電位に充電されているので、ノードN7の電圧はVDD−Vthの略2倍(2・VDD−Vth)に昇圧される。ノードN7が昇圧されると、トランジスタQ15がオンとなり、高電位電源VDD2によりノードN5がVDDの電位に充電され、リーク電流によるノードN5のレベル低下を補償する。
次に、時刻t5では、クロック信号/CLKがLレベルになると、ノードN7の電圧レベルが再びVDD−Vthとなる。すると、トランジスタQ15のソース(ノードN5)は、ゲート(ノードN7)の電圧レベルよりも高くなるのでトランジスタQ15はオフとなり、ノードN5はリーク電流により再び降下を始める。しかし、時刻t5の1水平期間(H)後にクロック信号/CLKが再びHレベルに変化するので、ノードN5の電圧レベルはVDDの電位に復帰する。即ち、ノードN5のHレベルは、クロック信号/CLKにより一定期間(クロック信号周期)でリフレッシュされて保持される。
また、トランジスタQ16,Q18及び容量素子C2で構成される回路は、ノードN6がLレベルなので、ノードN8もLレベルとなっている。そのため、クロック信号/CLKが立上ると、容量素子C2を介した結合によりノードN8のレベルも上昇するが、トランジスタQ14がオンしているので、一定レベルまで上昇した後、瞬時にLレベルに低下する。つまり、ノードN8には、スパイク状の電圧が生成されることになる。このスパイク状の電圧は、トランジスタQ14のオン抵抗値と容量素子C2の容量値とを適切に設定することにより、小さくすることができる。そのため、トランジスタQ16も、オフ状態を維持することができる。即ち、ノードN6はLレベルに保つことができる。また、トランジスタQ16とトランジスタQ14との間にも貫通電流は流れず、無効な電力消費はない。
上記では、ノードN5(N6)がHレベルを保持するためのクロック信号/CLKとしてゲート線駆動回路30に用いるクロック信号を採用した場合について説明を行った。しかし、本発明はこれに限られず、リーク電流によるレベルの低下を補償することができれば、より周波数の低いクロック信号を用いても良い。なお、より周波数の低いクロック信号を用いる場合、クロック信号による電力消費を低減することができる。
再び、時刻t3に戻り図4に示す容量線駆動回路90の動作を説明する。時刻t3において、ノードN5がHレベル、ノードN6がLレベルになると、トランジスタQ19がオン、トランジスタQ20がオフとなり、出力ノードOUTが電源VCCHにより充電され、VCCHの電圧が出力される。
即ち、出力ノードOUTのレベルは、時刻t3以前VCCLであったが、時刻t3になりVCCHに変化し、この電圧変化分(VCCH−VCCL)が補償信号CCnとして容量線CCLを介して画素の保持容量素子27に供給される。電圧変化分(VCCH−VCCL)の補償信号CCnは、画素の保持容量素子27を介して画素電極Npに結合して画素電極Npの電位を所望のレベルにする。なお、画素電極Npと出力ノードOUTとは容量結合をしているので、電圧変化分(VCCH−VCCL)が所定の値になっていれば、その絶対値は問題とならない。
従って、出力ノードOUTのレベルは、駆動する上で都合の良い条件に設定することができる。例えば、VCCLの電位を表示装置のグランド電位(画素書き込み信号の基準レベル)にすれば、VCCL電源を新たに準備する必要がなく、表示装置のコスト低減ができる。この場合、正極性側のVCCH電源も他の電源から比較的容易に流用することが一般的に可能である。
また、図4に示す容量線駆動回路90にアモルファスシリコンTFTを用いる場合、その駆動能力はポリシリコンTFTに比べて低いので、トランジスタQ19のゲート・ソース間電圧をできるだけ大きくするためにVSSの電位をVCCL電源とすれば、トランジスタの駆動能力を最も高くすることができる。この場合、VCCL電源が不要となる。
ノードN5,N6のレベルは、次に反転される(図5では1フレーム後)まで、出力レベル保持回路2により保持される。そのため、出力ノードOUTは、高インピーダンス(フローティング)になることはない。
次に、時刻t6では、VFR信号がLレベル,/VFR信号がHレベルに変化し、出力レベル切換え回路1が時刻t1と逆の動作を行う。つまり、ノードN1がLレベル、ノードN2がHレベル(VDD−Vth)となるが、ノードN3は、トランジスタQ6がオンとなるのでLレベルを維持し、ノードN4は、トランジスタQ7がオンとなるのでLレベルを維持する。従って、時刻t6では、図5に示すように、出力レベル保持回路2のそれぞれの出力レベル(GA2,GB2)は変化せず、出力回路3の出力ノードOUTのレベル(CCn)も変化しない。
次に、時刻t7では、ゲート線駆動信号GnがHレベルとなり、その2水平期間(2H)後の時刻t3にゲート線駆動信号Gn+2がHレベルになる。時刻t8でゲート線駆動信号Gn+2がHレベルになると、オンしているトランジスタQ7を通してノードN4のレベルが上昇しHレベル(VDD)になる。ノードN4がHレベルになることにより、出力レベル保持回路2のトランジスタQ11及びトランジスタQ10がオンする。トランジスタQ11がオンすることで、ノードN6のレベルが上昇し、トランジスタQ10がオンすることでノードN5のレベルが降下する。この結果、時刻t8では、ノードN6がHレベル(VDD−Vth)、ノードN5がLレベル(VSS)になり、出力レベル保持回路2の出力レベル(GA2,GB2)が図5に示すように反転する。
時刻t9では、Gn+2信号がLレベルになるが、時刻t4と同様、出力レベル保持回路2の出力状態は変化しない。以降、トランジスタQ16,Q18及び容量素子C2からなる回路とクロック信号/CLKにより、出力レベル保持回路2の出力レベル(GA2,GB2)は保持される。
時刻t8では、ノードN5がLレベル、ノードN6がHレベルになると、トランジスタQ19がオフ、トランジスタQ20がオンとなり、出力ノードOUTはVCCL電源により放電され、VCCLの電圧が出力される。即ち、出力ノードOUTのレベル(CCn)は、VCCHからVCCLに変化し、この電圧変化分(VCCH−VCCL)が補償信号CCnとして容量線CCLnを介して画素の保持容量素子27に供給される。電圧変化分(VCCH−VCCL)の補償信号CCnは、画素の保持容量素子27を介して画素電極Npに結合して画素電極Npの電位を所望のレベルにする。
以上は、奇数行に対応する容量線駆動回路90について説明したが、図6に偶数行に対する容量線駆動回路90の回路図を示す。図6に示す容量線駆動回路90は、図4に示す容量線駆動回路90と同様に、対応するゲート線の2行後のゲート線駆動信号が入力信号として入力される。図6に示す容量線駆動回路90では、例えば、対応する偶数行をゲート線GLn+1と仮定すると、ゲート線駆動信号Gn+3(以下、単にGn+3信号ともいう)を入力信号として入力している。
しかし、図6に示す容量線駆動回路90は、図4に示す容量線駆動回路90と異なり、クロック端子CKにGn+3信号と活性レベルが重ならないクロック信号CLKが入力される。また、図6に示す容量線駆動回路90の回路構成は、図4に示す容量線駆動回路90と基本的に同じであるが、図4に示す容量線駆動回路90の反転出力を得るために、例えば出力回路3のトランジスタQ19,Q20のゲート入力を互に交換している。あるいは、図6に示す容量線駆動回路90が、図4に示す容量線駆動回路90の反転出力を得るために、ノードN3,N4の出力信号を互に交換しても良い。
即ち、図6に示す容量線駆動回路90は、図4に示す容量線駆動回路90の場合と逆に、補償信号CCnが奇数フレーム(VFR信号がHレベル)の時に立下り、偶数フレーム(VFR信号がLレベル)の時に立上る。図7に、奇数行及び偶数行をまとめて図示した表示装置の動作波形を示す。なお、図7には、VFR信号,/VFR信号、入力信号(Gn,Gn+1,Gn2)及び補償信号(CCn,CCn+1,CCn+2)の時間変化が図示されている。
(変形例)
次に、本実施の形態に係る容量線駆動回路90の変形例について説明する。以下の説明では、説明を容易にするために、奇数行に対応する回路を代表的に説明するが、当該内容は偶数行に対する回路にも適用できる。
次に、本実施の形態に係る容量線駆動回路90の変形例について説明する。以下の説明では、説明を容易にするために、奇数行に対応する回路を代表的に説明するが、当該内容は偶数行に対する回路にも適用できる。
まず、図8に、容量線駆動回路90の第1の変形例の回路図を示す。図8に示す容量線駆動回路90では、図4に示す容量線駆動回路90と異なり、出力レベル切換え回路1におけるトランジスタQ1のドレインとトランジスタQ2のソースとにVFR信号が供給されている。また、図8に示す容量線駆動回路90では、図4に示す容量線駆動回路90と異なり、出力レベル切換え回路1におけるトランジスタQ3のドレインとトランジスタQ4のソースとに/VFR信号が供給されている。
そのため、図8に示す容量線駆動回路90では、高電位電源VDD1やVSSへの配線が不要になるので、レイアウト設計が容易になる。なお、図8では、トランジスタQ1(Q3),Q2(Q4)へのVFR(/VFR)信号の供給はまとめて行われているが、本発明はこれに限られず個別に行っても良い。
図9に、容量線駆動回路90の第2の変形例の回路図を示す。図9に示す容量線駆動回路90では、図4に示す容量線駆動回路90と異なり、出力レベル切換え回路1におけるトランジスタQ1を通してトランジスタQ5のゲートにVFRを供給している。また、図9に示す容量線駆動回路90では、図4に示す容量線駆動回路90と異なり、出力レベル切換え回路1におけるトランジスタQ3を通してトランジスタQ7のゲートに/VFR信号を供給している。
そのため、図9に示す容量線駆動回路90では、図4に示す出力レベル切換え回路1のトランジスタQ2,Q4が不要となりトランジスタ数を削減できるので、回路面積を小さくすることができる。
図10に、容量線駆動回路90の第3の変形例の回路図を示す。図10に示す容量線駆動回路90では、図4に示す容量線駆動回路90と異なり、出力レベル保持回路2の昇圧容量素子C1,C2に、MOS容量を用いている。このMOS容量は、チャネルが形成されないと容量とならないので、出力レベルがLレベル側では容量が見かけ上存在しないことになる。そのため、MOS容量を図10に示す容量線駆動回路90に用いる場合、クロック信号/CLKの立上り時ノードN5,N6に生じるスパイク電圧を無くすことができる。なお、以下に述べるいずれの実施の形態についても、容量素子C1,C2にMOS容量を適用することができる。
図11に、容量線駆動回路90の第4の変形例の回路図を示す。図11に示す容量線駆動回路90では、図4に示す容量線駆動回路90と異なり、出力レベル保持回路2において昇圧容量素子C1,C2とノードN5,N6とを直接結合していない。そのため、図11に示す容量線駆動回路90は、リフレッシュ時において、クロック信号/CLKによる出力Lレベルの上昇を防止することができる。また、図11に示す容量線駆動回路90では、トランジスタQ15(Q16)のゲートに、トランジスタQ21(Q22),Q17(Q18)からなるインバータの出力信号が入力される。
図11に示すノードN5がLレベル、ノードN6がHレベルとすると、容量素子C1を介したクロック信号/CLKの結合は、ノードN6のHレベルによりオン状態のトランジスタQ17によってS1端子へ放電されるので、ノードN5へは直接影響しない。
他方、図11に示すノードN8は、ノードN6のHレベルにより、初期はVDD−2・Vthの電位に充電されるが、容量素子C2を介したクロック信号/CLKの結合により略2・VDD−2・Vthの電位に昇圧される。そのため、トランジスタQ16は非飽和領域でオンして、ノードN6のレベルがリフレッシュされると同時に、VDDの電位に上昇する。
なお、図11に示すノードN8もトランジスタQ18のオフリーク電流により、レベルが低下する。しかし、図11に示すノードN8は、クロック信号/CLKがLレベルになってレベルがVDD−Vthの電位以下になった時、トランジスタQ22を通してVDD−Vthの電位にリフレッシュされる。
図12に、容量線駆動回路90の第5の変形例の回路図を示す。図12に示す容量線駆動回路90では、図4に示す容量線駆動回路90と異なり、出力レベル保持回路2における出力レベルの保持を電源電圧VDDがゲートに供給されたトランジスタQ15,Q16で行う。そのため、図12に示す容量線駆動回路90では、出力レベル保持のための回路素子数が少なくなるので、回路面積を小さくできる。
図13に、容量線駆動回路90の第6の変形例の回路図を示す。図13に示す容量線駆動回路90では、図12に示す容量線駆動回路90と異なり、トランジスタQ15,Q16のゲートにクロック信号/CLKを供給している。そのため、図13に示す容量線駆動回路90では、クロック信号/CLKの活性期間のみ電流が流れるので、図12に示す容量線駆動回路90よりも消費電力を低減できる。
(実施の形態2)
図14に、本実施の形態に係る画像表示装置の容量線駆動回路90の回路図を示す。なお、本実施の形態に係る画像表示装置の構成は、図1,図2,図3に示した構成と同じであるため、詳細な説明は省略する。また、図14に示す容量線駆動回路90において、図4に示す容量線駆動回路90と共通する構成については同一の参照符号を付して詳細な説明を省略する。さらに、図14に示す容量線駆動回路90は、アモルファスシリコンTFTを用いる場合に有効である。以下の説明では、説明を容易にするために、奇数行に対応する回路を代表的に説明するが、当該内容は偶数行に対する回路にも適用できる。
図14に、本実施の形態に係る画像表示装置の容量線駆動回路90の回路図を示す。なお、本実施の形態に係る画像表示装置の構成は、図1,図2,図3に示した構成と同じであるため、詳細な説明は省略する。また、図14に示す容量線駆動回路90において、図4に示す容量線駆動回路90と共通する構成については同一の参照符号を付して詳細な説明を省略する。さらに、図14に示す容量線駆動回路90は、アモルファスシリコンTFTを用いる場合に有効である。以下の説明では、説明を容易にするために、奇数行に対応する回路を代表的に説明するが、当該内容は偶数行に対する回路にも適用できる。
まず、図14に示す出力レベル切換え回路1では、ノードN3,N4のそれぞれを充電するトランジスタQ5,Q7のしきい値Vthのシフトを軽減するために、トランジスタQ5,Q7のゲートがHレベルになる時間を短縮している。即ち、トランジスタQ5(Q7)のゲートに接続されるノードN1(N2)を充電するトランジスタQ1(Q3)を入力信号Gn+2の1水平期間(1H)前のGn+1信号でオンさせる。同じくノードN1を放電するトランジスタQ2(Q4)をGn+2信号の1水平期間(1H)後のGn+3信号でオンさせる。よって、トランジスタQ5(Q7)のゲートがHレベルになる時間は、2水平期間(2H)となる。なお、上記の駆動にGn+1信号より以前の信号や、Gn+3信号より以降の信号を用いても良いが、トランジスタQ5(Q7)のゲートは、Hレベルである時間に応じてしきい値Vthのシフト量が大きくなる。
次に、図14に示す出力レベル保持回路2では、ノードN5,N6のそれぞれを初期充電するトランジスタQ9,Q11のしきい値Vthの負側のシフトを軽減するために、トランジスタQ9,Q11のドレインをゲートに接続している。つまり、図14に示すノードN3,N4は、1水平期間(1H)Hレベルになった後にLレベルに保たれる。そのため、図4に示す出力レベル保持回路2では、アモルファスシリコンTFTを用いると、出力がHレベルとなるトランジスタQ9,Q11のゲートがLレベル、ドレイン及びソースがHレベルのバイアスが加わり、トランジスタQ9,Q11のしきい値Vthが負側にシフトする。トランジスタQ9,Q11のしきい値Vthが負側にシフトすると、トランジスタQ9,Q11はノーマリオン状態となる。一方、図14に示す出力レベル保持回路2では、アモルファスシリコンTFTを用いたとしても、トランジスタQ9,Q11のドレインをゲートに接続させているので、上記の条件を回避している。
図14に示すトランジスタQ15,Q16は、ゲート・ソース間が正側にバイアスされるのでしきい値Vthが正側にシフトするが、交流的なバイアスであり、最大値までシフトをしてもトランジスタQ15,Q16はオンする。また、トランジスタQ15,Q16は、ノードN5,N6のリーク電流によるレベル低下を補償すれば良いので、しきい値Vthは問題とならない。図14に示すトランジスタQ23,Q24は、ノードN3,N4がLレベルの高インピーダンス状態になって回路が誤動作することを回避するためのトランジスタである。図14に示すトランジスタQ23,Q24は、Lレベルであるべきノードを低インピーダンスのLレベルにする。
図14に示すトランジスタQ21,Q22は、ゲートがLレベルの時、ソース(ノードN7,N8)はLレベルで、ドレイン(S3端子)のみに正バイアスが印加されるので、しきい値Vthのシフト量は少なく問題とならない。また、図14に示すトランジスタQ21,Q22は、ゲートがHレベルの時、ドレイン(ノードN7,N8)は交流的なHレベルで、ソース(S3端子)がゲートと同じHレベルとなるので、しきい値Vthのシフト量は少なく問題とならない。
なお、上記以外の図14に示す出力レベル保持回路2のトランジスタは、ゲート・ソース間が1フレーム毎にHレベルとLレベルとが交流的にバイアスされしきい値Vthがシフトするが、放電動作のため問題とならない。
次に、図14に示す出力回路3では、トランジスタQ19,Q20が1フレーム毎に交流的にバイアスされ、しきい値Vthがゲート電圧の振幅の略1/2までシフトする。トランジスタQ20は放電動作をするので、放電時間が所定時間で行われるようにトランジスタQ20のゲート幅を設定すれば、しきい値Vthのシフトは問題とならない。
トランジスタQ19は充電動作をするが、出力するHレベル(=VCCH)は通常VCCLに近い値に設定されている(例えば3V程度)。しかし、VCCHよりも十分高いHレベル(=VDD、例えば30V程度)がトランジスタQ19のゲート電圧に設定されているので、トランジスタQ19にしきい値Vthのシフトが生じても、トランジスタQ19は非飽和領域で動作する。従って、充電時間が所定時間で行われるようにトランジスタQ19のゲート幅を設定すれば、しきい値Vthのシフトは問題とならない。
(変形例)
次に、本実施の形態に係る容量線駆動回路90の変形例について説明する。まず、図15に、容量線駆動回路90の第1の変形例の回路図を示す。図15に示す容量線駆動回路90では、図14に示す容量線駆動回路90と異なり、出力レベル保持回路2におけるトランジスタQ21のゲートとドレインとがノードN3に、トランジスタQ22のゲートとドレインとがノードN4にそれぞれ接続されている。さらに、図15に示す容量線駆動回路90では、トランジスタQ17がノードN7とノードN5との間に、トランジスタQ18がノードN8とノードN6との間にそれぞれ接続されている。
次に、本実施の形態に係る容量線駆動回路90の変形例について説明する。まず、図15に、容量線駆動回路90の第1の変形例の回路図を示す。図15に示す容量線駆動回路90では、図14に示す容量線駆動回路90と異なり、出力レベル保持回路2におけるトランジスタQ21のゲートとドレインとがノードN3に、トランジスタQ22のゲートとドレインとがノードN4にそれぞれ接続されている。さらに、図15に示す容量線駆動回路90では、トランジスタQ17がノードN7とノードN5との間に、トランジスタQ18がノードN8とノードN6との間にそれぞれ接続されている。
図15に示すトランジスタQ21,Q22は、初期においてノードN7,N8をそれぞれHレベルに充電するために用いられる。また、図15に示すトランジスタQ17,Q18は、ノードN7,N8をそれぞれ選択的に放電するために用いられる。
図15に示す出力レベル保持回路2は、ノードN5,N6のそれぞれがLレベルの時にノードN7,N8の放電が行われ、Hレベルの時には行われない。ノードN5,N6のそれぞれがHレベルの時、ノードN7,N8は昇圧され、ノードN5,N6のそれぞれがVDDに充電される。ノードN5,N6がHレベルになると、トランジスタQ17,Q18を通してノードN7,N8をそれぞれ充電し、ノードN7,N8のリーク電流によるHレベルの低下を補償する。
図15に示すトランジスタQ17,Q18は、ノードN5,N6がLレベルの時、ゲート・ソース間に正バイアスが印加され、しきい値Vthは正側にシフトするが、リーク電流の補償動作に対して問題とならない。
図16に、容量線駆動回路90の第2の変形例の回路図を示す。図16に示す容量線駆動回路90では、図14に示す容量線駆動回路90と異なり、出力レベル切換え回路1のノードN1,N2とS1端子間にトランジスタQ25,Q26をそれぞれ設けている。
図14に示すノードN1,N2において、Gn+2信号が立上る時、非選択側は高インピーダンスのLレベルとなる。また、図14に示すトランジスタQ5又はトランジスタQ7のゲート・ドレイン間にオーバラップ容量(図示せず)が存在しているため、Gn+2信号の立上り時における電圧変化により、非選択側トランジスタのゲート電圧が上昇し、当該トランジスタがオンし選択状態になる場合があった。
そこで、図16に示す出力レベル切換え回路1では、ノードN1,N2とS1端子間のそれぞれに、トランジスタQ25,Q26を設け、選択側の電位によりオンさせることで、非選択側トランジスタのゲート電位を低インピーダンスのLレベルに設定して、出力レベル回路3の誤動作を防止している。なお、図16に示す出力レベル切換え回路1の構成は、もちろん図15に示す容量線駆動回路90にも適用することができる。
(実施の形態3)
上記の実施形態に係る画像表示装置では、ゲート線駆動回路30が一方向に操作する場合について説明したが、本実施の形態に係る画像表示装置では、ゲート線駆動回路30が双方向に走査する機能を有する場合について説明する。
上記の実施形態に係る画像表示装置では、ゲート線駆動回路30が一方向に操作する場合について説明したが、本実施の形態に係る画像表示装置では、ゲート線駆動回路30が双方向に走査する機能を有する場合について説明する。
しかし、ゲート線が逆方向に走査された場合、図4に示す容量線駆動回路90は、Gn信号の1水平期間(1H)後に入力されるべき入力信号が1水平期間(1H)前のGn−2信号である必要があるため、正常に動作しない。
ところで、単一チャネルのトランジスタを用いた双方向のゲート線駆動回路(シフトレジスタ)の構成については、特開2001−350438の図13に開示されている。当該構成では、2種類の電圧信号V1,V2のレベルを切り換えることでシフト方向を切り換えている。即ち、電圧信号V1がHレベルで、且つ電圧信号V2がLレベルの時はゲート線が順方向に走査され、電圧信号V1がLレベルで、且つ電圧信号V2がHレベルの時はゲート線が逆方向に走査される。
そこで、本実施の形態に係る画像表示装置では、図17に示す容量線駆動回路90を採用している。図17に示す容量線駆動回路90は、出力レベル切換え回路1,出力レベル保持回路2及び出力回路3に加えて、走査方向切換え回路4を備えている。なお、図17に示す容量線駆動回路90は、図4に示す出力レベル切換え回路1,出力レベル保持回路2及び出力回路3を採用しているが、本発明はこれに限られず、上記の実施の形態で説明した回路構成(図8〜図16)を採用しても良い。
図17に示す走査方向切換え回路4は、トランジスタQ27〜Q30による回路が構成されている。ここで、図17においてGn−2,Gn+2の走査順を示す添字は、順方向走査を基準としている。
順方向走査の場合、電圧信号V1がHレベル(VDD)になりノードN9をVDD−Vthに充電するので、トランジスタQ27はオンとなる。一方、電圧信号V2は、Lレベル(VSS)となりノードN10をVSSに放電するので、トランジスタQ28はオフとなる。トランジスタQ28がオフとなると、ゲート線駆動信号Gn−2はノードN11に伝達されない。
従って、ノードN11にはゲート線駆動信号Gn+2のレベルが入力される。いま、Gn+2信号がLレベルからHレベルに変化した時、このレベル変化はトランジスタQ27のゲート・チャネル間容量を介してノードN9に結合し、ノードN9のレベルを上昇させる。その結果、トランジスタQ27は非飽和領域で動作し、ノードN11にはVDDの電位のHレベル信号が出力される。
逆方向走査の場合、電圧信号V2がHレベル(VDD)になりノードN10をVDD−Vthに充電するので、トランジスタQ28はオンとなる。トランジスタQ28がオンし、ゲート線駆動信号Gn−2がノードN11に入力され、当該Gn−2信号が順方向走査のGn+2信号と同じ働きをする。順方向走査及び逆方向走査の場合における出力レベル切換え回路1,出力レベル保持回路2及び出力回路3の動作は、実施の形態1で説明した図4の回路と同じであるため、説明を省略する。
走査方向切換え回路4は、図17に示す回路構成に限定されず、例えば図18及び図19に示す回路構成を採用しても良い。図18に示す走査方向切換え回路4は、トランジスタQ31,Q32が追加され、トランジスタQ29,Q32のゲートに電圧信号V1が供給され、トランジスタQ30,Q31のゲートに電圧信号V2が供給されている。また、図18に示す走査方向切換え回路4では、トランジスタQ29,Q30のドレインが高電位電源VDD1に、トランジスタQ31,Q32のソースがVSSに、トランジスタQ29のソースとトランジスタQ31のドレインとがノードN9に、トランジスタQ30のソースとトランジスタQ32のドレインとがノードN10にそれぞれ接続されている。
図19に示す走査方向切換え回路4は、図18に示す走査方向切換え回路4の回路構成においてトランジスタQ29のドレインとトランジスタQ31のソースとをトランジスタQ29のゲートに、トランジスタQ30のドレインとトランジスタQ32のソースとをトランジスタQ30のゲートにそれぞれ接続した回路構成である。
(変形例)
図17〜図19に示す走査方向切換え回路4では、トランジスタQ27,Q28のゲート・ソース/ドレイン間が継続的に直流バイアスが印加されるので、アモルファスシリコンTFTを用いた場合、しきい値Vthのシフトが起こり、回路が誤動作ことが考えられる。そこで、本変形例に係る容量線駆動回路90では、しきい値Vthのシフトを軽減する容量線駆動回路90を採用している。図20に、容量線駆動回路90の変形例の回路図を示す。
図17〜図19に示す走査方向切換え回路4では、トランジスタQ27,Q28のゲート・ソース/ドレイン間が継続的に直流バイアスが印加されるので、アモルファスシリコンTFTを用いた場合、しきい値Vthのシフトが起こり、回路が誤動作ことが考えられる。そこで、本変形例に係る容量線駆動回路90では、しきい値Vthのシフトを軽減する容量線駆動回路90を採用している。図20に、容量線駆動回路90の変形例の回路図を示す。
図20に示す走査方向切換え回路4では、順方向走査の場合、電圧信号V1=Hレベル,電圧信号V2=Lレベルである。ノードN10側では、電圧信号V2がLレベルなので、Gn−1信号がHレベルになってもトランジスタQ28はオフである。一方、ノードN9側では、Gn+1信号がHレベルになると、ノードN9がHレベルに充電される。Gn+1信号がLレベルになった後、Gn+2信号がHレベルになるとノードN9が昇圧され、トランジスタQ27を通してノードN11がHレベル(VDD)になる。Gn+2信号がLレベルになると、ノードN11はLレベルになる。つまり、図12に示す容量線駆動回路90において、IN1端子にGn+2信号が入力された状態と等価になる。
図20に示す出力レベル切換え回路1では、VFR信号がHレベル,/VFR信号がLレベルの場合、ノードN2側では、/VFR信号がLレベルなのでGn−1信号,Gn+1信号がHレベルになってもノードN2はLレベルであり、トランジスタQ7はオフとなる。ノードN1側では、Gn−1信号がHレベルになると、トランジスタQ33を通してノードN1がHレベルに充電され、トランジスタQ5がオンする。しかし、この時ノードN9は、トランジスタQ37を通してクロック信号/CLKにより、LレベルにプルダウンされているのでノードN3はLレベルに維持される。
次に、Gn+1信号がHレベルになると、トランジスタQ1を通してノードN1がHレベルに充電されトランジスタQ5がオンする。この時ノードN11はGn+2信号によりHレベルとなり、トランジスタQ5を通してノードN3がHレベルになる。なお、Gn+2信号とクロック信号/CLKは互いにその活性レベルの位相が異なるので、クロック信号/CLKによりノードN11はHレベルを低下することはない。以降の動作は、実施の形態2の図12に示した容量線駆動回路90と同じ動作が行われる。
図21に、走査方向切換え回路4の別の回路構成を示す。図21に示す走査方向切換え回路4は、図20に示す走査方向切換え回路4を改良したものであり、図20に示す走査方向切換え回路4と置き換えることができる。
図20に示す走査方向切換え回路4では、ノードN9,N10において、Gn−2信号が立上る時、非選択側は高インピーダンスのLレベルとなっている。トランジスタQ27あるいはQ28のゲート・ドレイン(ノードN11)間にはオーバラップ容量(図示せず)が存在している。そのため、Gn+2信号の立上り時における電圧変化により、非選択側トランジスタのゲート電圧が上昇してトランジスタがオンとなり、ノードN11のレベルが低下する場合がある。図21に示す走査方向切換え回路4では、トランジスタQ38,Q39をそれぞれノードN9,N10とS1端子間に設け、選択側の電位によりオンさせることで、非選択側トランジスタのゲート電位を低インピーダンスのLレベルに設定して、回路の誤動作を防止している。
(実施の形態4)
図22に、本実施の形態に係る画像表示装置の一部のブロック図を示す。図22に示すブロック図では、シフトレジスタ5と、容量線駆動回路90とを備え、ゲート線駆動信号Gnから補償信号CCnを生成する様子を示している。実施の形態1〜3に示す容量線駆動回路90では、入力信号としてゲート線駆動信号Gnから2行後のゲート線駆動信号Gn+2等を用いていた。しかし、本実施の形態に係る画像表示装置では、ゲート線駆動信号Gn+2を直接入力信号として利用するのではなく、図22に示すようにゲート線駆動信号Gnから入力信号を生成する機能を有している。
図22に、本実施の形態に係る画像表示装置の一部のブロック図を示す。図22に示すブロック図では、シフトレジスタ5と、容量線駆動回路90とを備え、ゲート線駆動信号Gnから補償信号CCnを生成する様子を示している。実施の形態1〜3に示す容量線駆動回路90では、入力信号としてゲート線駆動信号Gnから2行後のゲート線駆動信号Gn+2等を用いていた。しかし、本実施の形態に係る画像表示装置では、ゲート線駆動信号Gn+2を直接入力信号として利用するのではなく、図22に示すようにゲート線駆動信号Gnから入力信号を生成する機能を有している。
図22に示すシフトレジスタ5では、ゲート線駆動信号Gnが選択状態になってから所定時間後の信号(他の実施の形態との整合性を図るため、当該信号をGn+2信号と記載する。)を生成し、当該信号(Gn+2信号)を容量線駆動回路90に入力する。本実施の形態では、ゲート線駆動信号Gnから遅延信号を生成することで、走査方向とは無関係に所定時間遅延させた入力信号(Gn+2信号)を生成できる。従って、図17に示したように走査方向切換え回路4を必要としないので、信号配線や回路のレイアウト設計が容易になる。
なお、シフトレジスタ5の入力信号は、ゲート線駆動信号Gnに限定されず、同等の位相と所定の電圧レベルを持つ信号であれば、他の信号であっても良い。また、本実施の形態に係る画像表示装置の構成は、図1,図2,図3に示した構成と同じであるため、詳細な説明は省略する。本実施の形態に係る容量線駆動回路90は、走査方向切換え回路4を持たない図4等の容量線駆動回路90を適用する。
図23に、本実施の形態に係るシフトレジスタ5の回路図を示す。図23に示す単一導電型のTFTによるシフトレジスタ5は例示であり、当該回路に限定されない。図23に示すシフトレジスタ5は、前段5aと後段5bの2段の単位シフトレジスタから構成され、2水平期間(2H)の周期を持つ互いに相補の2相クロック信号で動作する。
図23に示すシフトレジスタ5は、Gn信号の立上りから2水平期間(2H)後にその出力が立上り、略1水平期間(1H)の幅のパルスを出力する。なお、図23に示す昇圧容量素子C1は、トランジスタQ1のゲート・チャネル間容量で代用することもできるため必須の回路要素ではない。また、電圧源VDD3の電圧はVDDと仮定する。
次に、図23に示す前段5aは、Gn信号がHレベルになると、トランジスタQ3がオンする。同時にGn信号と同位相のクロック信号CLKがトランジスタQ4のゲートに入力されるが、トランジスタQ4のソースにGn信号が入力されているので、トランジスタQ4はオフとなる。従って、ノードN1はVDD−Vthの電位に充電され、トランジスタQ7がオンする。トランジスタQ6及びトランジスタQ7で構成されるインバータは、トランジスタQ6,Q7のオン抵抗比が所定の割合に設定されたレシオ回路を構成している。これにより、ノードN2がLレベルになり、トランジスタQ5,Q2がオフとなる。同時にトランジスタQ1がオンして、出力ノードOUTはクロック信号/CLKのLレベルに従いLレベルとなる。
次に、図23に示す前段5aは、Gn信号がLレベルになると、トランジスタQ3はオフとなる。しかし、ノードN1は、Hレベルを維持する。従って、ノードN2のLレベルも維持され、トランジスタQ5,Q2はオフを維持する。
次に、図23に示す前段5aは、クロック信号/CLKがHレベルになると、トランジスタQ1を通して出力ノードOUTがHレベルとなる。出力ノードOUTの電圧変化分は、昇圧容量C1を介してノードN1に結合し、ノードN1のレベルが昇圧され、トランジスタQ1が非飽和領域で動作し、出力ノードOUTはVDDの電位を持つHレベルになる。
次に、図23に示す前段5aは、クロック信号/CLKがLレベルになると、トランジスタQ1がオンであるので、出力ノードOUTはLレベルになる。よって、図23に示す前段5aは、Gn信号から1水平期間遅延したGn+1信号を出力する。
次に、図23に示す前段5aは、クロック信号CLKがHレベルになると、既にGn信号がLレベルになっているので、トランジスタQ4がオンとなり、ノードN1に残るVDD−Vthに相当する電荷をLレベルに放電する。これにより、次のクロック信号/CLKがHレベルになった時に、出力ノードOUTがHレベルになることを防止することができる。また、トランジスタQ7がオフするので、トランジスタQ6によりノードN2がHレベルとなり、トランジスタQ5,Q2がオンする。そして、ノードN1及び出力ノードOUTは、低インピーダンスのLレベルを維持し、シフトレジスタ5の動作を安定化させる。
図23に示す後段5bは、前段5aと同じ回路構成であり、その動作はクロック信号CLKの位相1水平期間(1H)分遅延させた前段5aの動作と等価である。従って、後段5aの出力信号のGn+2信号は、図23に示す前段5aの出力信号のGn+1信号を1水平期間(1H)分遅延させた信号であり、前段5aの入力信号のGn信号から2水平期間(2H)分遅延させた信号である。
(変形例)
図24に、本実施の形態に係るシフトレジスタ5の変形例の回路図を示す。図24に示すシフトレジスタ5は、図23に示すシフトレジスタ5に比べて消費電力を低減したものである。図24に示すシフトレジスタ5は、前段5aのトランジスタQ4のゲート入力をクロック信号CLKではなく、後段5bからの出力信号とすることで、トランジスタQ4のゲート容量が充放電する際の消費電力を削減している。
図24に、本実施の形態に係るシフトレジスタ5の変形例の回路図を示す。図24に示すシフトレジスタ5は、図23に示すシフトレジスタ5に比べて消費電力を低減したものである。図24に示すシフトレジスタ5は、前段5aのトランジスタQ4のゲート入力をクロック信号CLKではなく、後段5bからの出力信号とすることで、トランジスタQ4のゲート容量が充放電する際の消費電力を削減している。
なお、上記で説明した図23及び図24に示すシフトレジスタ5は、Gn信号の立上りから2水平期間(2H)後に立上る信号(Gn+2信号)を生成する例を示すが、1水平期間(1H)後に立上る信号で良ければ、前段5aのみの回路構成で良い。
(実施の形態5)
図25に、本実施の形態に係るシフトレジスタ5の回路図を示す。本実施の形態に係るシフトレジスタ5は、特にアモルファスシリコンTFTを用いた場合に有効な構成である。図25に示すシフトレジスタ5を備える表示装置は、図20に示す容量線駆動回路90のように、走査方向切換え回路4が不要で、且つ6つのゲート線駆動信号及び2つの電圧信号V1,V2を必要としないので、回路及び信号配線のレイアウト設計が容易になる。なお、本実施の形態に係る画像表示装置では、図25に示すシフトレジスタ5の構成以外は、実施の形態4に係る画像表示装置の構成と同じである。
図25に、本実施の形態に係るシフトレジスタ5の回路図を示す。本実施の形態に係るシフトレジスタ5は、特にアモルファスシリコンTFTを用いた場合に有効な構成である。図25に示すシフトレジスタ5を備える表示装置は、図20に示す容量線駆動回路90のように、走査方向切換え回路4が不要で、且つ6つのゲート線駆動信号及び2つの電圧信号V1,V2を必要としないので、回路及び信号配線のレイアウト設計が容易になる。なお、本実施の形態に係る画像表示装置では、図25に示すシフトレジスタ5の構成以外は、実施の形態4に係る画像表示装置の構成と同じである。
図25に示すシフトレジスタ5は、図23に示すシフトレジスタ5と同じく前段5aと後段5bの2段の単位シフトレジスタから構成され、2水平期間(2H)の周期を持つ互いに相補の2相クロック信号で動作する。
図25に示すシフトレジスタ5は、Gn信号の立上りから2水平期間(2H)後にその出力が立上り、略1水平期間(1H)の幅のパルスを出力する。図25に示すシフトレジスタ5では、各トランジスタに直流的なバイアス印加が回避できるように構成されており、しきい値Vthのシフトを軽減できる。なお、図25に示す昇圧容量素子C1は、トランジスタQ1のゲート・チャネル間容量で代用することもできるため必須の回路要素ではない。
図25に示す前段5aは、Gn信号がHレベルになると、トランジスタQ3がオンする。同時に、Gn信号と同位相のクロック信号CLKがトランジスタQ4のゲートに入力されるが、トランジスタQ4のソースにはGn信号が入力されているので、トランジスタQ4はオフとなる。従って、ノードN1は、VDD−Vthの電位に充電され、トランジスタQ7がオンとなる。これにより、ノードN2がLレベルとなり、トランジスタQ5,Q2がオフとなる。同時に、トランジスタQ1,Q6がオンとなり、出力ノードOUTはLレベルとなる。
次に、図25に示す前段5aは、Gn信号がLレベルになると、トランジスタQ3がオフとなる。しかし、ノードN1は、Hレベルを維持する。従って、ノードN2のLレベルも維持され、トランジスタQ5,Q2はオフを維持することになる。
次に、図25に示す前段5aは、クロック信号/CLKがHレベルになると、ノードN2が容量素子C2を介してクロック信号/CLKと結合する。しかし、トランジスタQ7がオンしているので、ノードN2はLレベルを維持し、トランジスタQ5,Q2はオフ状態を維持する。同時に、トランジスタQ1を通して出力ノードOUTがHレベルとなる。出力ノードOUTの電圧変化分は、昇圧容量C1を介してノードN1に結合し、ノードN1のレベルが昇圧されて、トランジスタQ1が非飽和領域で動作するので、出力ノードOUTはVDDの電位のHレベルとなる。
次に、図25に示す前段5aは、クロック信号/CLKがLレベルになると、トランジスタQ1がオンするので、出力ノードOUTはLレベルとなる。よって、図25に示す前段5aは、Gn信号から1水平期間遅延したGn+1信号を出力する。
次に、図25に示す前段5aは、クロック信号CLKがHレベルになると、Gn信号がLレベルになっているのでトランジスタQ4がオンとなり、ノードN1に残るVDD−Vthの電位に相当する電荷をLレベルに放電する。これにより、図25に示す前段5aは、次にクロック信号/CLKがHレベルになった際に、出力ノードOUTがHレベルになることを防止している。
次に、図25に示す前段5aは、クロック信号CLKがLレベルになった後、クロック信号/CLKがHレベルになると、容量素子C2を介した結合によりノードN2がHレベルとなり、トランジスタQ5,Q2をオンにする。以降、図25に示す前段5aは、クロック信号CLK,/CLKにより、トランジスタQ2とQ6を交互にオンして出力ノードOUTを低インピーダンスのLレベルにすることで動作の安定化を図っている。
図25に示す後段5bは、前段5aと同じ回路構成であり、その動作はクロック信号CLKの位相1水平期間(1H)分遅延させた前段5aの動作と等価である。従って、後段5aの出力信号のGn+2信号は、図25に示す前段5aの出力信号のGn+1信号を1水平期間(1H)分遅延させた信号であり、前段5aの入力信号のGn信号から2水平期間(2H)分遅延させた信号である。
以上の動作において、図25に示すシフトレジスタ5は、いずれのトランジスタのゲートも交流的なバイアスが印加され、直流的なバイアスが印加されることがないのでしきい値Vthのシフトを軽減できる。
(変形例)
図26に、本実施の形態に係るシフトレジスタ5の変形例の回路図を示す。図26に示すシフトレジスタ5は、図25に示すシフトレジスタ5に比べて消費電力を低減したものである。図26に示すシフトレジスタ5は、前段5aのトランジスタQ4のゲート入力をクロック信号CLKではなく、後段5bからの出力信号とすることで、トランジスタQ4のゲート容量が充放電する際の消費電力を削減している。
図26に、本実施の形態に係るシフトレジスタ5の変形例の回路図を示す。図26に示すシフトレジスタ5は、図25に示すシフトレジスタ5に比べて消費電力を低減したものである。図26に示すシフトレジスタ5は、前段5aのトランジスタQ4のゲート入力をクロック信号CLKではなく、後段5bからの出力信号とすることで、トランジスタQ4のゲート容量が充放電する際の消費電力を削減している。
なお、上記で説明した図25及び図26に示すシフトレジスタ5は、Gn信号の立上りから2水平期間(2H)後に立上る信号(Gn+2信号)を生成する例を示すが、1水平期間(1H)後に立上る信号で良ければ、前段5aのみの回路構成で良い。
(実施の形態6)
図27は、本実施の形態に係る画像表示装置の容量線駆動回路の回路図である。図27に示す容量線駆動回路は、図4に示す容量線駆動回路と同じ機能を有するが、より少数のトランジスタで構成されている点が異なる。図27に示すように、本実施の形態に係る容量線駆動回路は、回路の占有面積を小さくすることができる効果を有している。
図27は、本実施の形態に係る画像表示装置の容量線駆動回路の回路図である。図27に示す容量線駆動回路は、図4に示す容量線駆動回路と同じ機能を有するが、より少数のトランジスタで構成されている点が異なる。図27に示すように、本実施の形態に係る容量線駆動回路は、回路の占有面積を小さくすることができる効果を有している。
次に、図27に示す容量線駆動回路90は、図4と同様、出力レベル切換え回路1と、出力レベル保持回路2と、出力回路3とを備えている。出力レベル切換え回路1は、出力信号のプルアップ、プルダウンを決定する。図27に示す出力レベル切換え回路1は、端子IN1がゲートに、端子IN2がソースにそれぞれ接続されたトランジスタQ5と、端子IN1がゲートに、端子IN3がソースにそれぞれ接続されたトランジスタQ7とを備えている。端子IN1には入力信号であるゲート線駆動信号Gn+2が、端子IN2にはVFR信号が、端子IN3には/VFR信号がそれぞれ入力される。また、トランジスタQ5のドレインから切換信号GAが、トランジスタQ7のドレインから切換信号GBがそれぞれ出力される。
出力レベル保持回路2は、出力レベル切換え回路1の出力信号に駆動能力を与え、且つその出力レベルを1フレーム間保持する。図27に示す出力レベル保持回路2は、基準電位VSSに接続される端子S1と高電位電源VDD2に接続される端子S3のとの間に直列接続されたトランジスタQ15及びトランジスタQ16と、高電位電源VDD2がゲートに接続されたトランジスタQ17及びトランジスタQ18とを備えている。出力レベル切換え回路1の出力である切換信号GAがノードN5に、出力レベル切換え回路1の出力である切換信号GBがノードN6にそれぞれ入力される。
また、トランジスタQ15のゲートと、トランジスタQ17のドレインとの共通接続ノードであるノードN7は、容量素子C1を介してクロック信号/CLKが入力される端子CKに接続されている。トランジスタQ16のゲートと、トランジスタQ18のドレインとの共通接続ノードであるノードN8は、容量素子C2を介してクロック信号/CLKが入力される端子CKに接続されている。
出力回路3は、出力レベル保持回路2の出力を受けてより高い駆動能力を持つ補償信号CCnを出力する。図27に示す出力回路3は、電源VCCLと接続される端子S4と電源VCCHと接続される端子S5との間に直列接続されたトランジスタQ19,Q20を備える。トランジスタQ19のゲートにはノードN5の出力である出力信号GAが、トランジスタQ20のゲートにはノードN6の出力である出力信号GBがそれぞれ入力される。トランジスタQ19とトランジスタQ20との共通接続ノードである出力ノードOUTから補償信号CCnが容量線CCLnに対して出力される。
図28に、本実施の形態に係る容量線駆動回路の動作波形図を示す。図28に示す動作波形においてVFR信号と/VFR信号とは互いに相補の信号であり、画像表示装置のブランキング期間において、1フレーム毎にそのレベルが交番する。図28に示す動作波形では、VFR信号がHレベルの期間を奇数フレーム、Lレベルの期間を偶数フレームと定義する。
図28に示す動作波形においてクロック信号CLK,/CLKは、一定周期で交番する繰り返し信号である。クロック信号CLK,/CLKには、例えば、ゲート線駆動回路30において、ゲート線駆動信号Gnを生成するために用いられるクロック信号を用いても良い。図28に示すクロック信号CLK,/CLKには、ゲート線駆動回路30に用いられるクロック信号を用いている。
図27に示す容量線駆動回路の入力信号は、補償信号CCnに対応するゲート線駆動信号Gnの2行後のゲート線駆動信号Gn+2である。本実施の形態では、容易に得ることができるゲート線GLn+2に供給されているゲート線駆動信号Gn+2を容量線駆動回路の入力信号として直接用いているが、同じタイミングで且つ所定の電圧レベルを持つ信号であればゲート線駆動信号Gn+2に限らない。
次に、図28の動作波形を参照して、図27に示す容量線駆動回路の動作を説明する。まず、時刻t1では、VFR信号,/VFR信号のレベルがそれぞれ変化すると、入力端子IN2がVDDの電圧レベルに、入力端子IN3がVSSの電圧レベルにそれぞれ設定される。ノードN5〜ノードN8,出力ノードOUTの電圧レベルは前フレームの動作によって決まっており、ここではノードN5,N7,出力ノードOUTがVSSの電圧レベル(以下、Lレベルともいう)、ノードN6,N8がVDDの電圧レベル(以下、Hレベルともいう)である。
時刻t2では、ゲート線駆動信号GnがHレベルとなり、その1水平期間(1H)後にLレベルとなる。時刻t3では、ゲート線駆動信号Gn+2がHレベルになると、トランジスタQ5,Q7がオン状態となる。まず、切換え信号GBがLレベルになり、トランジスタQ13,Q20をオフ状態にする。それとほぼ同時に、切換え信号GAはHレベルとなり、トラトランジスタQ14,Q19をオン状態にする。これに対応して、ノードN8がLレベルに、ノードN7がHレベルになる。トランジスタQ19のゲートには、トランジスタQ19が非飽和領域で動作する電圧が供給されるので、出力ノードOUTは電源VCCHのレベルになる。
時刻t4では、ゲート線駆動信号Gn+2がLレベルになると、トランジスタQ5,Q7がオフ状態となり、ノードN5,N6と入力端子IN2,IN3がそれぞれ電気的に分離される。即ち、入力端子IN2,IN3に入力されたVFR信号,/VFR信号はゲート線駆動信号Gn+2の立下る時刻t4で、それぞれノードN5,N6にラッチされる。このことからVFR信号,/VFR信号は、必ずしも1フレーム間HレベルあるいはLレベルの状態を維持する必要がないことを意味している。つまり、ゲート線駆動信号Gn+2がLレベルになる時にVFR信号,/VFR信号が所定のレベルに設定されていればよい。但し、VFR信号,/VFR信号の電圧レベルが交番することにより消費電力が増大することになる。
さらに、時刻t4にクロック信号/CLKがHレベルになる。クロック信号/CLKの電圧変化分となるVDDは、容量素子C1を介してノードN7に結合される。ノードN7は、既にノードN5からトランジスタQ17を介してVDD−Vthの電圧レベルに充電されているので、電圧レベルがさらに略2・VDD−Vthに昇圧される。ノードN7がさらに昇圧されると、トランジスタQ15が非飽和領域でオン状態となり、ノードN5が高電位電源VDD2によりVDDの電圧レベルまで充電される。
他方、トランジスタQ16,Q18,容量素子C2から構成される回路では、ノードN6がLレベルなので、ノードN8もLレベルとなっている。クロック信号/CLKが立上ると、容量素子C2を介して結合されたノードN8の電圧レベルが上昇する。しかし、トランジスタQ14がオン状態なので、ノードN6,N8の電圧レベルは、一定レベル上昇後、瞬時にLレベルに低下する。即ち、ノードN6,N8には、スパイク状の電圧が生成される。トランジスタQ14及びトランジスタQ18のオン抵抗値と容量素子C2の容量値を適切に設定することにより、このスパイク電圧は小さくすることができ、トランジスタQ16のオフ状態を維持することができる。即ち、ノードN6はLレベルに保たれると同時に、トランジスタQ16とトランジスタQ14を通して電源VDD2とVSSとの間に貫通電流は殆ど流れず、電力は殆ど消費されない。
以上のように本実施の形態に係る容量線駆動回路では、電力を殆ど消費することなく、出力はHレベル側のみがプルアップされ、Lレベル側はプルアップされない選択的プルアップ動作が行われる。
時刻t5では、クロック信号/CLKがLレベルになると、ノードN7の電圧レベルは再びVDD−Vthとなり、ノードN5は高インピーダンス状態のVDDレベルとなる。
以降、ノードN7はクロック信号/CLKがHレベルに変化する度に略2・VDD−Vthに昇圧され、これに応じてトランジスタQ15がオン状態となりノードN5が高電位電源VDD2によりVDDの電圧レベルに充電され、リーク電流によるノードN5のレベル低下を補償している。この結果、出力ノードOUTは低インピーダンスのHレベルを1フレーム間維持することができる。さらに、この期間、高電位電源VDD2と低電位電源VSS間に貫通電流は殆ど流れず、低消費電力状態も維持できる。
ここで、切換え信号GA(GB)のHレベルを保持するためのクロック信号としてゲート線駆動回路に用いられるクロック信号を用いる場合について説明したが、リーク電流による電圧レベルの低下を補償することができれば、より周波数の低いクロック信号を用いて電力消費を低減してもよい。
時刻t6では、VFR信号,/VFR信号がそれぞれLレベル,Hレベルに変化するが、トランジスタQ5,Q7のオフ状態が維持されているので、ノードN5,N6,出力ノードOUTの電圧レベルは維持される。
時刻t7でゲート線駆動信号GnがHレベルになった後、時刻t8では、ゲート線駆動信号Gn+2がHレベルになり、トランジスタQ5,Q7がオン状態となって、出力レベル切換え回路1において、時刻t2と逆の動作が行われる。つまり、切換え信号GAがLレベル、切換え信号GBがHレベルとなり、これに応じて出力ノードOUTが電源VCCLの電圧レベルになる。
時刻t8,t9では、時刻t3,t4においてノードN5,N6,出力ノードOUTの電圧レベルを反転させたのと同じ動作が行われる。時刻t9以降、ノードN6でのVDDの電圧レベルがクロック信号/CLKにより保持され、これに応じてノードN5及び出力ノードOUTが低インピーダンスのLレベルを1フレーム間維持できる。
(変形例)
以上で説明した図27に示す容量線駆動回路は、奇数行に対応する補償信号を生成する回路に関するものである。本変形例では、偶数行に対応する補償信号を生成する回路を図29,図30に示す。図29,図30に示す回路にも奇数行に対応する図27に示す回路と同様に、対応するゲート線の2行後のゲート線駆動信号が入力信号として入力される。例えば、対応する偶数行をGLn+1と仮定すると、補償信号の生成する回路の入力としてゲート線駆動信号Gn+3が入力される。また、クロック端子CKには、ゲート線駆動信号Gn+3と活性期間の重ならないクロック信号CLKが入力される。
以上で説明した図27に示す容量線駆動回路は、奇数行に対応する補償信号を生成する回路に関するものである。本変形例では、偶数行に対応する補償信号を生成する回路を図29,図30に示す。図29,図30に示す回路にも奇数行に対応する図27に示す回路と同様に、対応するゲート線の2行後のゲート線駆動信号が入力信号として入力される。例えば、対応する偶数行をGLn+1と仮定すると、補償信号の生成する回路の入力としてゲート線駆動信号Gn+3が入力される。また、クロック端子CKには、ゲート線駆動信号Gn+3と活性期間の重ならないクロック信号CLKが入力される。
図29,図30に示す回路構成は、奇数行に対応する図27に示す回路と基本的に同じであるが、図29に示す回路では、図27に示す回路に対して反転出力が得られるように、出力回路3のトランジスタQ19,Q20のゲートへの入力が互に交換されている。
また、図30に示す回路では、図27に示す回路に対して反転出力が得られるように、入力端子IN2,IN3に入力されるVFR信号,/VFR信号を互に交換している。図29,図30に示す回路では、奇数行の場合と逆に、補償信号は奇数フレーム(VFR信号がHレベル)の時立下り、偶数フレーム(VFR信号がLレベル)の時に立上る。
なお、以下で説明する実施の形態に係る容量線駆動回路についても、説明を容易にするために、奇数行に対応する回路(実施の形態6では図27)を代表して説明する。その場合であっても、図29,図30に示す回路構成で用いた変更を適用することで、同様に偶数行に対応する容量線駆動回路とすることができる。
図31に、本実施の形態に係る容量線駆動回路の別の変形例を示す。図31に示す回路は、出力レベル保持回路2の昇圧容量素子C1,C2に、MOS容量素子を用いている点が、図27に示す回路と異なる。このMOS容量素子は、ゲートとソース/ドレイン間の電圧がしきい値電圧Vth以上であればチャネルが形成され、容量が形成される。
そして、図31に示す回路では、MOS容量のゲート端子がノードN7,N8に、ソース/ドレイン端子がクロック端子CKに接続されている。そのため、切換え信号GA,GBの電圧レベルがHレベルの場合、ゲートとソース/ドレイン間の電圧はVth以上となり容量が形成されるので、切換え信号GA,GBのHレベルはプルアップされる。
逆に、切換え信号GA,GBの電圧レベルがLレベルの場合、ゲートとソース/ドレイン間の電圧はVth以下となり容量が形成されず、容量が見かけ上存在しないことになり、クロック信号/CLKの立上り時に出力ノードOUTに生じるスパイク電圧を無くすことができる。また、この場合、Lレベル出力側で消費されるクロック信号による交流電力も削減される。
なお、以下に説明する実施の形態に係る容量線駆動回路についても、同様に容量素子C1,C2をMOS容量素子に変更することができる。
(実施の形態7)
図32、本実施の形態に係る容量線駆動回路の回路図である。図32に示す回路は、図27に示す回路とは異なり、昇圧容量素子C1,C2とノードN5,N6とがそれぞれ直接結合しないようにして、リフレッシュ時にクロック信号による出力レベルの上昇を防止した回路である。具体的に、図32に示す回路では、トランジスタQ15(Q16)のゲートにトランジスタQ21,Q17(Q22,Q18)からなるインバータの出力信号が入力される点が図27に示す回路と異なる。
図32、本実施の形態に係る容量線駆動回路の回路図である。図32に示す回路は、図27に示す回路とは異なり、昇圧容量素子C1,C2とノードN5,N6とがそれぞれ直接結合しないようにして、リフレッシュ時にクロック信号による出力レベルの上昇を防止した回路である。具体的に、図32に示す回路では、トランジスタQ15(Q16)のゲートにトランジスタQ21,Q17(Q22,Q18)からなるインバータの出力信号が入力される点が図27に示す回路と異なる。
図32に示す回路では、ノードN5がLレベル、ノードN6がHレベルとすると、昇圧容量素子C1を介したクロック信号/CLKが、ノードN6のHレベルによりオンしているトランジスタQ17により端子S1へ放電され、ノードN5へ直接影響しない。また、ノードN8は、ノードN6がHレベルであることにより、初期はVDD−2・Vthに充電されているが、その後、容量素子C2を介したクロック信号/CLKにより略2・VDD−2・Vthに昇圧される。これに応じてトランジスタQ16は非飽和領域でオン状態となり、ノードN6の電圧レベルがプルアップされると同時に、ノードN6の電圧レベルはVDDに上昇する。
ノードN6の電圧レベルがVDDレベルになった後、クロック信号/CLKがLレベルになって、ノードN8の電圧レベルが再び初期のVDD−2・Vthに向かって低下する。そして、ノードN6の電圧レベル(VDD)により、ノードN8の電圧レベルがトランジスタQ22を通してVDD−Vthレベルに引き上げられる。
以降、ノードN8もトランジスタQ18のオフリーク電流によりそのレベルが低下するが、クロック信号/CLKがLレベルになってノードN8の電圧レベルがVDD−Vth以下になった場合、トランジスタQ22を通してVDD−Vthレベルにリフレッシュされる。
(変形例)
図33に、本実施の形態に係る変形例の容量線駆動回路の回路図を示す。図33に示す回路は、図32に示す回路の昇圧容量素子C1,C2にMOS容量素子を採用した構成である。図33に示すMOS容量素子は、ゲート端子がノードN7,N8に、ソース/ドレイン端子がクロック端子CKにそれぞれ接続されている。
図33に、本実施の形態に係る変形例の容量線駆動回路の回路図を示す。図33に示す回路は、図32に示す回路の昇圧容量素子C1,C2にMOS容量素子を採用した構成である。図33に示すMOS容量素子は、ゲート端子がノードN7,N8に、ソース/ドレイン端子がクロック端子CKにそれぞれ接続されている。
トランジスタQ15又はトランジスタQ16がオフの時に、ゲートにスパイク電圧が生じ難いので、貫通電流を少なくでき低消費電力化ができる。同時に、トランジスタQ17又はトランジスタQ18を通して流れるクロック信号/CLKによる無効電流も削減できる。
(実施の形態8)
次に、本実施の形態では、図27に示す容量線駆動回路を採用する画像表示装置が、双方向に走査するゲート線駆動回路を備えている場合について説明する。
次に、本実施の形態では、図27に示す容量線駆動回路を採用する画像表示装置が、双方向に走査するゲート線駆動回路を備えている場合について説明する。
図34に、本実施の形態に係る容量線駆動回路の回路図を示す。図34に示す回路では、図27に示す回路の入力部にゲート線駆動回路が双方向走査することに対応するための走査方向切換え回路4を備えている。つまり、図34に示すトランジスタQ27〜Q30で構成される回路が、走査方向切換え回路4である。ここで、ゲート線駆動信号Gn+2,Gn−2の添字は、順方向走査を基準としている。
図34に示す回路では、高電位電源VDD1の電圧レベルをVDDとすると、順方向走査の場合、電圧信号V1がH(VDD)レベルになりノードN9の電圧レベルをVDD−Vthに充電するのでトランジスタQ27はオン状態となる。一方、電圧信号V2がL(VSS)レベルになりノードN10の電圧レベルがVSSに放電されると、トランジスタQ28はオフ状態となる。そのため、図34に示す回路では、上記の場合、ノードN11にゲート線駆動信号Gn+2が伝達され、ゲート線駆動信号Gn−2が伝達されない。
いま、Lレベルのゲート線駆動信号Gn+2がHレベルに変化した場合、当該電圧レベルの変化がトランジスタQ27のゲート−チャネル間容量を介してノードN9に結合し、ノードN9の電圧レベルが上昇する。この結果、トランジスタQ27は非飽和領域で動作し、ノードN11の電圧レベルがVDDのHレベル信号として出力される。
逆方向走査の場合は、トランジスタQ28がオン状態となり、ゲート線駆動信号Gn−2がノードN11に入力され、これが順方向走査のゲート線駆動信号Gn+2と同じ働きをする。その他の回路の構成及び動作は、図27に示す回路と同じであるので、詳細な説明は省略する。なお、図34に示す回路では、走査方向切換え回路4以外の回路構成を図27に示す回路としたが、本発明はこれに限られず、図27に示す回路の替わりに図29,図30,図31,図32,図33に示す回路を採用しても良い。さらに、走査方向切換え回路4の回路構成に、図18又は図19に示した回路を採用しても良い。
(実施の形態9)
図35に、本実施の形態に係る容量線駆動回路の回路図を示す。図27に示す回路では、トランジスタQ15,Q16のドレインに電圧源VDD2を供給しているが、図35に示す回路では、電圧源VDD2の替わりに電圧源VDD4を供給している。電圧源VDD4は、図36に示すようにチャージポンプ回路で構成されており、VDD以上の電圧値を持つ電圧源である。図36に示すチャージポンプ回路は、トランジスタQ40,Q41をダイオード接続した構成で、ノードN12に容量素子C3を介してクロック端子CKに接続され、トランジスタQ41のドレインが容量素子C4を介して端子S1に接続されている。そして、図36に示すチャージポンプ回路では、端子S8入力する電圧源VDD5の電圧値をVDDとすると、出力する電圧源VDD4の電圧値が2・VDD−2・Vthとなる。
図35に、本実施の形態に係る容量線駆動回路の回路図を示す。図27に示す回路では、トランジスタQ15,Q16のドレインに電圧源VDD2を供給しているが、図35に示す回路では、電圧源VDD2の替わりに電圧源VDD4を供給している。電圧源VDD4は、図36に示すようにチャージポンプ回路で構成されており、VDD以上の電圧値を持つ電圧源である。図36に示すチャージポンプ回路は、トランジスタQ40,Q41をダイオード接続した構成で、ノードN12に容量素子C3を介してクロック端子CKに接続され、トランジスタQ41のドレインが容量素子C4を介して端子S1に接続されている。そして、図36に示すチャージポンプ回路では、端子S8入力する電圧源VDD5の電圧値をVDDとすると、出力する電圧源VDD4の電圧値が2・VDD−2・Vthとなる。
図35に示す回路では、例えばノードN7が昇圧された場合、その電圧レベルが理想的には2・VDD−Vthとなるので、ノードN5の電圧レベルが2・VDD−2・Vthまで上昇することが可能になる。従って、図35に示す回路では、図36のように、電圧源VDD4の電圧レベルを2・VDD−2・Vthとすることにより、ノードN5のHレベルを2・VDD−2・Vthにすることができる。このことは、出力トランジスタQ19(Q20)のゲート電圧を高くすることを意味するので、そのオン抵抗を低下させることができる。つまり、同じ抵抗値に設定した場合、その寸法(ゲート幅)を小さくすることができるので、回路の占有面積を小さくすることができる。
次に、図37に、本実施の形態に係る容量線駆動回路の別の回路図を示す。図37に示す回路では、図32に示す回路における電圧源VDD2の替わりに電圧源VDD4を供給している。この電圧源VDD4は、図36に示すチャージポンプ回路で生成される2・VDD−2・Vthの電圧値を持つ電圧源である。
図37に示す回路では、例えばノードN7が昇圧された場合、1回目の昇圧ではノードN7の電圧レベルがVDD−2・Vthから2・VDD−2・Vthに上昇する。この結果、ノードN5の電圧レベルは、トランジスタQ15により2・VDD−3・Vthとなる。クロック信号/CLKがLレベルになると、当該クロック信号/CLKの電圧レベルによりノードN7の電圧レベルが2・VDD−4・Vthとなる。そして、クロック信号/CLKが再びH(VDD)レベルになると、ノードN7が昇圧され、その電圧レベルが3・VDD−4・Vthとなる。この結果、トランジスタQ15が非飽和領域で動作して、ノードN5の電圧レベルが電圧源VDD4と同じ、2・VDD−2・Vthとなり、図35に示す回路と同様にトランジスタQ19(Q20)の寸法を小さくすることができる。
(変形例)
図38に、本実施の形態に係る変形例のチャージポンプ回路の回路図を示す。図38に示す回路図は、3・VDD−3・Vthの電圧を生成するチャージポンプ回路である。図38に示すチャージポンプ回路は、トランジスタQ40,Q41,Q42をダイオード接続した構成で、ノードN12に容量素子C3を介してクロック端子CKに、ノードN13に容量素子C5を介してクロック端子CKにそれぞれ接続され、トランジスタQ42のドレインが容量素子C4を介して端子S1に接続されている。そして、図38に示すチャージポンプ回路では、端子S8入力する電圧源VDD5の電圧値をVDDとすると、出力する電圧源VDD4の電圧値が3・VDD−3・Vthとなる。
図38に、本実施の形態に係る変形例のチャージポンプ回路の回路図を示す。図38に示す回路図は、3・VDD−3・Vthの電圧を生成するチャージポンプ回路である。図38に示すチャージポンプ回路は、トランジスタQ40,Q41,Q42をダイオード接続した構成で、ノードN12に容量素子C3を介してクロック端子CKに、ノードN13に容量素子C5を介してクロック端子CKにそれぞれ接続され、トランジスタQ42のドレインが容量素子C4を介して端子S1に接続されている。そして、図38に示すチャージポンプ回路では、端子S8入力する電圧源VDD5の電圧値をVDDとすると、出力する電圧源VDD4の電圧値が3・VDD−3・Vthとなる。
図37に示す電圧源VDD4に図38に示すチャージポンプ回路を採用して3・VDD−3・Vthの電圧を供給した場合、上述したようにノードN7の電圧レベルが3・VDD−4・Vthであるので、ノードN5の電圧レベルが3・VDD−5・Vthまで上昇する。従って、図37に示す回路図では、トランジスタQ19(Q20)の寸法をより小さくすることができる。
なお、図36,図38に示すチャージポンプ回路では、ダイオード接続されたトランジスタQ40,Q41,Q42及び容量素子C3,C4,C5が容量線駆動回路と同一基板上で同時に形成されることを想定しているが、本発明はこれに限られず、基板外部に例えば、ディスクリートのダイオード素子、容量素子を用いて図36,図38に示すチャージポンプ回路を構成しても良い。
実施の形態1から実施の形態9までの説明では、1行の走査線に接続される全画素に対し、列毎交互に2つの補償信号を画素電極に容量結合して駆動する例を示した。しかし、本発明に係る画像表示装置はこれに限られず、表示装置の画質を重視しない場合、図39に示す画像表示装置のように1行の走査線に接続される全画素に対し、列毎に区別することなく1つの補償信号を容量結合して駆動する構成でも良い。
図39に示す画像表示装置では、走査線と容量線が交差しないので画素のレイアウト設計が容易になる。また、図39に示す構成は、図1乃至図3に示した画像表示装置の構成に適用しても良い。
さらに、実施の形態1から実施の形態9までの説明では、奇数行と偶数行で容量線駆動回路の出力が反転する例を示したが、本発明はこれに限られず、奇数行と偶数行とで出力を反転させずにフレーム毎に出力を反転させる構成でも良い。なお、フレーム毎に出力を反転させる構成の場合、奇数行と偶数行で同一の容量線駆動回路を用いれば良い。
(実施の形態10)
実施の形態9までの画像表示装置は、主に全画面共通のコモン電極と、ライン毎の容量線CCLとを備える構成であって、容量線駆動回路90が容量線CCLを介して保持容量素子27を駆動する容量結合駆動を行っていた。しかし、本発明に係る画像表示装置はこれに限られず、ライン毎に独立したコモン電極を備え、容量線駆動回路に替えて共通電極駆動回路が当該コモン電極を駆動するライン毎独立コモン駆動方式を採用する画像表示装置でも良い。以下の実施の形態では、ライン毎独立コモン駆動方式を採用する画像表示装置について説明する。
実施の形態9までの画像表示装置は、主に全画面共通のコモン電極と、ライン毎の容量線CCLとを備える構成であって、容量線駆動回路90が容量線CCLを介して保持容量素子27を駆動する容量結合駆動を行っていた。しかし、本発明に係る画像表示装置はこれに限られず、ライン毎に独立したコモン電極を備え、容量線駆動回路に替えて共通電極駆動回路が当該コモン電極を駆動するライン毎独立コモン駆動方式を採用する画像表示装置でも良い。以下の実施の形態では、ライン毎独立コモン駆動方式を採用する画像表示装置について説明する。
図40に、本実施の形態10に係る画像表示装置のブロック図を示す。図40に示すブロック図では、本発明に係る画像表示装置の代表例として液晶表示装置10の構成を示している。なお、本発明に係る画像表示装置は、図40に示す液晶表示装置10に限定されない。
まず、図40に示す液晶表示装置10は、液晶アレイ部20と、ゲート線駆動回路(走査線駆動回路)30と、ソースドライバ40とを備えている。さらに、図40に示す液晶表示装置10では、後で詳しく説明する共通電極駆動回路91を備えている。なお、図40に示す液晶表示装置10では、共通電極駆動回路91が液晶アレイ部20の右側に設けられているが、本発明はこれに限られず、ゲート線駆動回路30が液晶アレイ部20の基板上に形成されている場合、共通電極駆動回路91を液晶アレイ部20の左側に設けても良い。さらに、共通電極駆動回路91は、ゲート線駆動回路30で使用される電源線,信号線を共用化し、ゲート線駆動回路30と一体化する構成でも良い。また、一体化する構成において、画像表示装置の解像度が高くなり、後述の画素25の領域が小さくなって、共通電極駆動回路91のピッチが画素25のピッチよりも大きくなった場合、共通電極駆動回路91を液晶アレイ部20の両側に配置しても良い。この場合、奇数行の画素は左側の一体化回路で、偶数行の画素は右側の一体化回路で駆動する構成で良い。
液晶アレイ部20は、行列状に配設された複数の画素25を備えている。さらに、液晶アレイ部20には、画素の行(以下、画素ラインともいう)毎に、ゲート線GL1,GL2・・・(これらを総称してゲート線GLという)が配設されている。また、液晶アレイ部20には、画素の列(以下、画素列ともいう)毎に、データ線DL1,DL2・・・(これらを総称してデータ線DLともいう)が配設されている。なお、図40では、第1行及び第2行の第1列及び第2列に設けられた画素25、それに対応して配設されたゲート線GL1,GL2、データ線DL1,DL2及びゲート線GL1,GL2に対応する共通電極線COML1,COML2・・・(これらを総称して共通電極線COMLともいう)が代表的に図示されている。
各画素25は、対応するデータ線DLと画素電極Npとの間に画素スイッチ素子26、画素電極Npと共通電極線COMLとの間に保持容量素子27、画素電極Npと共通電極線COMLとの間に液晶表示素子28を有している。液晶表示素子28は、画素電極Npと共通電極線COMLとの間に生じる電位差に応じて、挟持された液晶の配向性を変化させて表示輝度を変化する。これにより、各画素25の輝度は、データ線DL及び画素スイッチ素子26を介して画素電極Npへ伝達される表示電圧によってコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素電極Npと共通電極線COMLとの間に印加することによって、各画素25は中間的な輝度を得ることができる。従って、図40に示す液晶表示装置10は、上記表示電圧を段階的に設定することにより階調的な輝度を表示することが可能となる。また、液晶表示素子28は、画素電極Npと共通電極線COMLとの間で、電気的な容量素子として働くことになる。
次に、ゲート線駆動回路30は、所定の走査周期に基づき、ゲート線GLを順に選択して駆動する。そして、ゲート線GLのそれぞれは、対応する画素スイッチ素子26のゲートに接続されている。ゲート線駆動回路30が特定のゲート線GLを選択している間、当該ゲート線GLに接続されている画素は、画素スイッチ素子26が導通状態となり画素電極Npと対応するデータ線DLとが接続される。そのため、画素電極Npには、データ線DLを介して表示信号に対応した表示電圧が供給される。
そして、画素電極Npでは、供給された表示電圧が保持容量素子27によりそのレベルが保持される。なお、画素スイッチ素子26は、一般的に液晶表示素子28と同一の絶縁基板(ガラス基板や樹脂基板等)上に形成されたTFT(Thin Film Transistor)で構成される。
次に、共通電極線COMLは、ゲート線GLに沿って配置され、対応するゲート線GLに接続された各画素25の液晶表示素子28の共通電極に接続される。共通電極駆動回路91は、当該共通電極線COMLに対して、画素電極Npに書き込まれた表示電圧の極性に応じた電圧を供給する。
次に、ソースドライバ40は、Nビットのデジタル信号である表示信号SIGによって段階的に設定された表示電圧を、データ線DLへ出力する。ここで、表示信号SIGが例えば6ビットの信号とすると、表示信号SIGは表示信号ビットDB0〜DB5により構成される。6ビットの表示信号SIGに基づくと、各画素25は、26=64段階の階調表示が可能となる。さらに、画素25がR(Red),G(Green)及びB(Blue)の3色で1つの表示単位を構成すれば、約26万色のカラー表示が可能となる。
また、図40に示すソースドライバ40は、シフトレジスタ50と、データラッチ回路52,54と、階調電圧生成回路60と、デコード回路70と、アナログアンプ80とを備えている。表示信号SIGは、各々の画素25の表示輝度に対応する表示信号ビットDB0〜DB5がシリアルに生成されて構成されている。即ち、各タイミングにおける表示信号ビットDB0〜DB5は、液晶アレイ部20中のいずれか1つの画素25における表示輝度を示している。
次に、シフトレジスタ50は、表示信号SIGの設定を切り換える周期に同期したタイミングで、データラッチ回路52に対し表示信号ビットDB0〜DB5の取込みを指示する。データラッチ回路52は、シリアルに生成された表示信号ビットDB0〜DB5で構成された表示信号SIGを順に取り込み、1つの画素ライン分の表示信号SIGを保持する。
一方、データラッチ回路54には、ラッチ信号LTが入力される。このラッチ信号LTは、データラッチ回路52に1つの画素ライン分の表示信号SIGが取り込まれるタイミングで活性化する。つまり、データラッチ回路54は、ラッチ信号LTの活性化するタイミングに応答して、データラッチ回路52に保持されている1つの画素ライン分の表示信号SIGを取り込む。
階調電圧生成回路60は、高電圧VDHと低電圧VDLとの間に直列に接続された63個の分圧抵抗で構成されている。そして、階調電圧生成回路60は、この63個の分圧抵抗を用いて64段階の階調電圧V1〜V64を生成する。
デコード回路70は、データラッチ回路54で保持されている表示信号SIGをデコードする。そして、デコード回路70は、当該デコード結果に基づいて各デコード出力ノードNd1,Nd2・・・(これらを総称してデコード出力ノードNdという)に出力する電圧を、階調電圧生成回路60で生成した階調電圧V1〜V64の内から選択する。
その結果、データラッチ回路54に保持された1つの画素ライン分の表示信号SIGに対応した表示電圧(階調電圧V1〜V64のいずれか1つの電圧)が同時に(パラレルに)デコード出力ノードNdから出力される。なお、図40では、第1列目及び第2列目のデータ線DL1,DL2に対応するデコード出力ノードNd1,Nd2が代表的に図示されている。
次に、アナログアンプ80は、デコード回路70からデコード出力ノードNdに出力された各表示電圧に対応したアナログ電圧に増幅して、データ線DLに出力する。
以上のように、本実施の形態に係る液晶表示装置10は、ソースドライバ40が、所定の走査周期に基づいて、一連の表示信号SIGに対応する表示電圧を1画素ライン分ずつデータ線DLへ出力し、ゲート線駆動回路30がその走査周期に同期してゲート線GLを順に駆動することにより液晶アレイ部20に表示信号SIGに基づいた画像を表示させる。
なお、液晶アレイ部20の構成は、図40に示す構成に限られず、例えば、図41に示す液晶アレイ部20の構成であっても良い。図41に示す液晶アレイ部20は、保持容量素子27の一端を、共通電極駆動回路91ではなく、任意の電圧レベルを持つ電源VCSに接続する構成である。この電源VCSは、保持容量素子27が画素電極Npにおける電位を交流的に安定化すればよいので、低インピーダンスの一定電圧源であれば良い。図41に示す液晶アレイ部20の構成により、共通電極駆動回路91の負荷を小さくすることができ、共通電極駆動回路91を小型化して消費電力を削減することができる。
また、図40に示す液晶表示装置10では、共通電極駆動回路91、ゲート線駆動回路30及びソースドライバ40が液晶アレイ部20を同一の絶縁体基板上に一体として形成される構成であった。しかし、本発明はこれに限られず、ゲート線駆動回路30及びソースドライバ40は、液晶アレイ部20の外部回路として設けても良い。
例えば、図42に、ソースドライバ40の代わりに、単結晶シリコン基板上に形成された半導体集積回路によるソースドライバIC100を外部回路として設け、ゲート線駆動回路30、共通電極駆動回路91及び液晶アレイ部20を同一の絶縁体基板11上に形成する構成を示す。
また、図43に、ソースドライバ40及びゲート線駆動回路30の代わりに、半導体集積回路によるソースドライバIC100及びゲートドライバIC110を外部回路として設け、共通電極駆動回路91及び液晶アレイ部20を同一の絶縁体基板11上に形成する構成を示す。
なお、ゲート線の走査方法には、一般的に図40中の上方から下方又は下方から上方のいずれか一方方向に走査する方法と、使用条件に応じて両方向を切換えて走査する方法とがある。それぞれのゲート線の走査方法は、本発明に係る画像表示装置に適用することができるが、以下に説明する本実施の形態に係る画像表示装置では、まず単一方向の走査方法を用いた場合について説明する。
以下に、本実施の形態に係る画像表示装置の説明を行うが、特許文献4に示されるように、ライン毎独立コモン駆動方式では、ゲートライン反転駆動、フレーム反転駆動が可能である。本実施の形態に係る画像表示装置についても両駆動を適用することが可能であるが、説明を簡単にするために、ゲートライン反転駆動を適用した画像表示装置について説明する。
図44に、本実施の形態に係る共通電極駆動回路91の回路図を示す。図44に示す共通電極駆動回路は、画素ラインの奇数行におけるのゲート線駆動信号に対応する共通電極駆動回路91を示している。図44に示す共通電極駆動回路91に用いられるトランジスタは、ポリシリコンTFT、アモルファスシリコンTFT、有機TFTのいずれであっても良い。
また、図44に示す共通電極駆動回路91に用いられるトランジスタはN型とし、そのしきい値電圧Vthは全て等しいと仮定する。N型のトランジスタは、ゲートがソースに対しH(High)レベルになると活性(オン)状態となり、L(Low)レベルになると非活性(オフ)状態となる。なお、図44に示す共通電極駆動回路91に用いられているトランジスタはN型としたが、本発明の共通電極駆動回路91に用いられているトランジスタはP型トランジスタで構成しても良い。P型のトランジスタは、ゲートがソースに対しL(Low)レベルになると活性(オン)状態となり、H(High)レベルになると非活性(オフ)状態となる。
一般的に、画像表示装置の基準電位は、画素に書き込まれる表示信号の電位を基準に設定されるが、本実施の形態に係る画像表示装置の基準電位では、説明を容易にするために共通電極駆動回路91の低電位電源の電位を便宜的に基準電位VSSとする。同様に、本実施の形態に係る画像表示装置の高電位電源VDD2の電位は同一としてVDDとする。本実施の形態に係る画像表示装置の極性制御信号VFR,/VFRは、HレベルをVDD,LレベルをVSSとする。さらに、本実施の形態に係る画像表示装置のクロック信号(CLK,/CLK)も、HレベルをVDD,LレベルをVSSとする。また、図44に示すVCOMH及びVCOMLは、共通電極線COMLを駆動する共通電極駆動信号COMnに対し、Hレベル及びLレベルをそれぞれ供給する電圧源である。
次に、図44に示す共通電極駆動回路91は、極性切換え回路7と、出力レベル保持回路2と、出力回路3とを備えている。なお、図44に示す共通電極駆動回路91は、上述の実施の形態で説明した構成要素と同じ機能を有するものは同じ符号を付して説明する。以下の図面も同様である。
まず、極性切換え回路7は、出力信号の極性を決定する。図44に示す極性切換え回路7は、端子IN1がゲートに、端子IN2がソースにそれぞれ接続されたトランジスタQ5と、端子IN1がゲートに、端子IN3がソースにそれぞれ接続されたトランジスタQ7とを備えている。端子IN1には入力信号であるゲート線駆動信号Gn−2が、端子IN2には極性制御信号VFRが、端子IN3には極性制御信号/VFRがそれぞれ入力される。また、トランジスタQ5のドレインから極性切換信号PCが、トランジスタQ7のドレインから極性切換信号/PCがそれぞれ出力される。
出力レベル保持回路2は、極性切換え回路7の出力信号(PC,/PC)に駆動能力を与え、且つその出力レベルを1フレーム間低インピーダンスで保持する。図44に示す出力レベル保持回路2は、基準電位VSSに接続される端子S1と高電位電源VDD2に接続される端子S3のとの間に直列接続されたトランジスタQ15及びトランジスタQ16と、高電位電源VDD2がゲートに接続されたトランジスタQ17及びトランジスタQ18とを備えている。極性切換え回路7の出力である極性切換信号PCがノードN5に、極性切換え回路7の出力である極性切換信号/PCがノードN6にそれぞれ入力される。
また、トランジスタQ15のゲートと、トランジスタQ17のドレインとの共通接続ノードであるノードN7は、容量素子C1を介してクロック信号CLKが入力される端子CKに接続されている。トランジスタQ16のゲートと、トランジスタQ18のドレインとの共通接続ノードであるノードN8は、容量素子C2を介してクロック信号CLKが入力される端子CKに接続されている。
出力回路3は、出力レベル保持回路2の出力を受けてより高い駆動能力を持つ共通電極駆動信号COMnを出力する。図44に示す出力回路3は、電源VCOMLと接続される端子S4と電源VCOMHと接続される端子S5との間に直列接続されたトランジスタQ19,Q20を備える。トランジスタQ19のゲートにはノードN5の出力である極性切換信号PCが、トランジスタQ20のゲートにはノードN6の出力である極性切換信号/PCがそれぞれ入力される。トランジスタQ19とトランジスタQ20との共通接続ノードである出力ノードOUTから共通電極駆動信号COMnが共通電極線COMLnに対して出力される。
図45に、本実施の形態に係る共通電極駆動回路91の動作波形図を示す。図45に示す動作波形において極性制御信号VFRと極性制御信号/VFRは、画素25に書き込まれるデータの極性に応じてそのレベルが決定される信号で、互いに相補の信号であり、画像表示装置のブランキング期間において、1フレーム毎にそのレベルが交番する。図45に示す動作波形では、極性制御信号VFRがHレベルの期間を奇数フレーム、Lレベルの期間を偶数フレームと定義する。
図45に示す動作波形においてクロック信号CLK,/CLKは、一定周期で交番する繰り返し信号である。クロック信号CLK,/CLKには、例えば、ゲート線駆動回路30において、ゲート線駆動信号Gnを生成するために用いられるクロック信号を用いても良い。図45に示すクロック信号CLK,/CLKには、ゲート線駆動回路30に用いられるクロック信号を用いている。
図44に示す共通電極駆動回路91の入力信号は、共通電極駆動信号COMnに対応するゲート線駆動信号Gnの1行前のゲート線駆動信号Gn−1である。本実施の形態では、容易に得ることができるゲート線GLn−1に供給されているゲート線駆動信号Gn−1を共通電極駆動回路91の入力信号として直接用いているが、同じタイミングで且つ所定の電圧レベルを持つ信号であればゲート線駆動信号Gn−1に限らない。
次に、図45の動作波形を参照して、図44に示す共通電極駆動回路91の動作を説明する。まず、時刻t1では、極性制御信号VFR,/VFRのレベルがそれぞれ変化すると、入力端子IN2がVDDの電圧レベルに、入力端子IN3がVSSの電圧レベルにそれぞれ設定される。ノードN5〜ノードN8,出力ノードOUTの電圧レベルは前フレームの動作によって決まっており、ここではノードN5,N7,出力ノードOUTがVSSの電圧レベル(以下、Lレベルともいう)、ノードN6,N8がVDDの電圧レベル(以下、Hレベルともいう)である。
時刻t2では、ゲート線駆動信号Gn−1がHレベル(VDD)になると、トランジスタQ5,Q7がオン状態となる。まず、極性切換信号/PCがLレベル(VSS)になり、トランジスタQ13,Q20をオフ状態にする。それとほぼ同時に、極性切換信号PCはHレベル(VDD−Vth)となり、トラトランジスタQ14,Q19をオン状態にする。これに対応して、ノードN8がLレベル(VSS)に、ノードN7がHレベル(VDD−Vth)になる。トランジスタQ19のゲートには、トランジスタQ19が非飽和領域で動作する電圧が供給されるので、出力ノードOUTは電源VCOMHのレベルになる。
時刻t3では、ゲート線駆動信号Gn−1がLレベルになると、トランジスタQ5,Q7がオフ状態となり、ノードN5,N6と入力端子IN2,IN3がそれぞれ電気的に分離される。即ち、入力端子IN2,IN3に入力された極性制御信号VFR,/VFRはゲート線駆動信号Gn−1の立下る時刻t4で、それぞれノードN5,N6にラッチされる。このことから極性制御信号VFR,/VFRは、必ずしも1フレーム間HレベルあるいはLレベルの状態を維持する必要がないことを意味している。つまり、ゲート線駆動信号Gn−1がLレベルになる時に極性制御信号VFR、/VFRが所定のレベルに設定されていればよい。但し、極性制御信号VFR、/VFRの電圧レベルが交番することにより消費電力が増大することになる。
さらに、時刻t3にクロック信号/CLKがHレベルになる。クロック信号/CLKの電圧変化分となるVDDは、容量素子C1を介してノードN7に結合される。ノードN7は、既にノードN5からトランジスタQ17を介してVDD−Vthの電圧レベルに充電されているので、電圧レベルがさらに略2・VDD−Vthに昇圧される。ノードN7がさらに昇圧されると、トランジスタQ15が非飽和領域でオン状態となり、ノードN5が高電位電源VDD2によりVDDの電圧レベルまで充電される。
他方、トランジスタQ16,Q18,容量素子C2から構成される回路では、ノードN6がLレベルなので、ノードN8もLレベルとなっている。クロック信号/CLKが立上ると、容量素子C2を介して結合されたノードN8の電圧レベルが上昇する。しかし、トランジスタQ14がオン状態なので、ノードN6,N8の電圧レベルは、一定レベル上昇後、瞬時にLレベルに低下する。即ち、ノードN6,N8には、スパイク状の電圧が生成される。トランジスタQ14及びトランジスタQ18のオン抵抗値と容量素子C2の容量値を適切に設定することにより、このスパイク電圧は小さくすることができ、トランジスタQ16のオフ状態を維持することができる。即ち、ノードN6はLレベルに保たれると同時に、トランジスタQ16とトランジスタQ14を通して電源VDD2とVSSとの間に貫通電流は殆ど流れず、電力は殆ど消費されない。
以上のように本実施の形態に係る容量線駆動回路では、電力を殆ど消費することなく、出力はHレベル側のみがプルアップされ、Lレベル側はプルアップされない選択的プルアップ動作が行われる。
時刻t4では、クロック信号/CLKがLレベルになると、ノードN7の電圧レベルは再びVDD−Vthとなり、ノードN5は高インピーダンス状態のVDDレベルとなる。
以降、ノードN7はクロック信号/CLKがHレベルに変化する度に略2・VDD−Vthに昇圧され、これに応じてトランジスタQ15がオン状態となりノードN5が高電位電源VDD2によりVDDの電圧レベルに充電され、リーク電流によるノードN5のレベル低下を補償している。この結果、出力ノードOUTは低インピーダンスのHレベルを1フレーム間維持することができる。さらに、この期間、高電位電源VDD2と低電位電源VSS間に貫通電流は殆ど流れず、低消費電力状態も維持できる。
ここで、極性切換え信号PC(/PC)のHレベルを保持するためのクロック信号としてゲート線駆動回路に用いられるクロック信号を用いる場合について説明したが、リーク電流による電圧レベルの低下を補償することができれば、より周波数の低いクロック信号を用いて電力消費を低減してもよい。
時刻t5では、極性制御信号VFR,/VFRがそれぞれLレベル,Hレベルに変化するが、トランジスタQ5,Q7のオフ状態が維持されているので、ノードN5,N6,出力ノードOUTの電圧レベルは維持される。
時刻t6でゲート線駆動信号Gn−1がHレベルになると、トランジスタQ5,Q7がオン状態となって、極性切換え回路2において、時刻t2と逆の動作が行われる。つまり、極性切換え信号PCがLレベル(VSS)、極性切換え信号/PCがHレベル(VDD−Vth)となり、これに応じて出力ノードOUTが電源VCCLの電圧レベルになる。
時刻t7,t8では、時刻t3,t4においてノードN5,N6,出力ノードOUTの電圧レベルを反転させたのと同じ動作が行われる。時刻t8以降、ノードN6でのVDDの電圧レベルがクロック信号/CLKにより保持され、これに応じてノードN5及び出力ノードOUTが低インピーダンスのLレベルを1フレーム間維持できる。
本実施の形態に係る画像表示装置では、共通電極駆動回路91におけるトランジスタのゲート電圧を低消費電力でかつ低インピーダンスで供給するようにしたので、トランジスタのリーク電流による共通電極駆動信号の電圧レベルの不安定性を防止することができ、表示異常を防ぐことができる。
(変形例)
以上で説明した図44に示す共通電極駆動回路91は、奇数行に対応する共通電極駆動信号を生成する回路に関するものである。本変形例では、偶数行に対応する共通電極駆動信号を生成する回路を図46,図47に示す。図46,図47に示す回路にも奇数行に対応する図44に示す回路と同様に、対応するゲート線の1行前のゲート線駆動信号が入力信号として入力される。例えば、対応する偶数行をGLn+1と仮定すると、共通電極駆動信号の生成する回路の入力としてゲート線駆動信号Gnが入力される。また、クロック端子CKには、ゲート線駆動信号Gnと活性期間の重ならないクロック信号CLKが入力される。
以上で説明した図44に示す共通電極駆動回路91は、奇数行に対応する共通電極駆動信号を生成する回路に関するものである。本変形例では、偶数行に対応する共通電極駆動信号を生成する回路を図46,図47に示す。図46,図47に示す回路にも奇数行に対応する図44に示す回路と同様に、対応するゲート線の1行前のゲート線駆動信号が入力信号として入力される。例えば、対応する偶数行をGLn+1と仮定すると、共通電極駆動信号の生成する回路の入力としてゲート線駆動信号Gnが入力される。また、クロック端子CKには、ゲート線駆動信号Gnと活性期間の重ならないクロック信号CLKが入力される。
図46,図47に示す回路構成は、奇数行に対応する図44に示す回路と基本的に同じであるが、図46に示す回路では、図44に示す回路に対して反転出力が得られるように、出力回路3のトランジスタQ19,Q20のゲートへの入力が互に交換されている。
また、図47に示す回路では、図44に示す回路に対して反転出力が得られるように、入力端子IN2,IN3に入力される極性制御信号VFR,/VFRを互に交換している。図46,図47に示す回路では、奇数行の場合と逆に、共通電極駆動信号は奇数フレーム(極性制御信号VFRがHレベル)の時立下り、偶数フレーム(極性制御信号VFRがLレベル)の時に立上る。
図48に示す波形は、奇数行、偶数行の両方をまとめた画像表示装置の動作波形である。図48に示す波形では、ゲート線駆動信号Gn−1,Gn,Gn+1に対し、対応の共通線駆動信号COMn−1,COMn,COMn+1が1行前にその極性が反転し、且つ1行毎に共通線駆動信号COMn−1,COMn,COMn+1の極性が反転していることが分かる。
なお、以下で説明する実施の形態に係る共通電極駆動回路91についても、説明を容易にするために、奇数行に対応する回路(実施の形態10では図44)を代表して説明する。その場合であっても、図46,図47に示す回路構成で用いた変更を適用することで、同様に偶数行に対応する容量線駆動回路とすることができる。
また、本実施の形態では、画素電極25へのデータの書き込みが終了するまでに共通電極線COMLnが所定のレベルに設定されるように前段のゲート線駆動信号Gnを用いて共通電極駆動信号COMnを生成している共通電極駆動回路91について説明した。しかし、本発明はこれに限られず、画素電極25へのデータの書き込みが終了するまでに共通電極線COMLnが所定のレベルに設定されれば、同一行のゲート線駆動信号Gnを用いて共通電極駆動信号COMnを生成しても良い。
具体的に、本実施の形態の変形例となる奇数行の共通電極駆動回路91の回路図を図49に示す。図49に示す回路は、図44に示す回路とは異なり、入力端子IN1に同一行のゲート線駆動信号Gn、クロック端子CKにゲート線駆動信号Gnと活性期間が重ならないクロック信号/CLKが入力される。
図49に示す回路は、後述の双方向走査型ゲート線駆動回路を構成する場合、回路構成を単純化できる利点がある。また、図49に示す回路は、前述のゲートライン反転駆動方式や、フレーム反転駆動方式にも適用することが可能である。
図50に、図49に示す回路の動作波形を示す。図50に示す波形では、ゲート線駆動信号Gnが立下がるまで(時刻t3)に、共通電極駆動信号COMnが所定のレベルに達している。図50に示す動作波形を得るためには、図44に示す回路に比べてゲート幅が広いトランジスタを図49に示す回路に採用して、回路動作を高速化する必要がある。
図51に、本実施の形態に係る共通電極駆動回路91の別の変形例を示す。図51に示す回路は、出力レベル保持回路2の昇圧容量素子C1,C2に、MOS容量素子を用いている点が、図44に示す回路と異なる。このMOS容量素子は、ゲートとソース/ドレイン間の電圧がしきい値電圧Vth以上であればチャネルが形成され、容量が形成される。
そして、図51に示す回路では、MOS容量のゲート端子がノードN7,N8に、ソース/ドレイン端子がクロック端子CKに接続されている。そのため、極性切換え信号PC,/PCの電圧レベルがHレベルの場合、ゲートとソース/ドレイン間の電圧はVth以上となり容量が形成されるので、極性切換え信号PC,/PCのHレベルはプルアップされる。
逆に、極性切換え信号PC,/PCの電圧レベルがLレベルの場合、ゲートとソース/ドレイン間の電圧はVth以下となり容量が形成されず、容量が見かけ上存在しないことになり、クロック信号CLKの立上り時に出力ノードOUTに生じるスパイク電圧を無くすことができる。また、この場合、Lレベル出力側で消費されるクロック信号による交流電力も削減される。
なお、以下に説明する実施の形態に係る共通電極駆動回路91についても、同様に容量素子C1,C2をMOS容量素子に変更することができる。
(実施の形態11)
図52、本実施の形態に係る共通電極駆動回路91の回路図である。図52に示す回路は、図44に示す回路とは異なり、昇圧容量素子C1,C2とノードN5,N6とがそれぞれ直接結合しないようにして、リフレッシュ時にクロック信号による出力レベルの上昇を防止した回路である。具体的に、図52に示す回路では、トランジスタQ15(Q16)のゲートにトランジスタQ21,Q17(Q22,Q18)からなるインバータの出力信号が入力される点が図44に示す回路と異なる。
図52、本実施の形態に係る共通電極駆動回路91の回路図である。図52に示す回路は、図44に示す回路とは異なり、昇圧容量素子C1,C2とノードN5,N6とがそれぞれ直接結合しないようにして、リフレッシュ時にクロック信号による出力レベルの上昇を防止した回路である。具体的に、図52に示す回路では、トランジスタQ15(Q16)のゲートにトランジスタQ21,Q17(Q22,Q18)からなるインバータの出力信号が入力される点が図44に示す回路と異なる。
図52に示す回路では、ノードN5がLレベル、ノードN6がHレベルとすると、昇圧容量素子C1を介したクロック信号CLKが、ノードN6のHレベルによりオンしているトランジスタQ17により端子S1へ放電され、ノードN5へ直接影響しない。また、ノードN8は、ノードN6がHレベルであることにより、初期はVDD−2・Vthに充電されているが、その後、容量素子C2を介したクロック信号CLKにより略2・VDD−2・Vthに昇圧される。これに応じてトランジスタQ16は非飽和領域でオン状態となり、ノードN6の電圧レベルがプルアップされると同時に、ノードN6の電圧レベルはVDDに上昇する。
ノードN6の電圧レベルがVDDレベルになった後、クロック信号CLKがLレベルになって、ノードN8の電圧レベルが再び初期のVDD−2・Vthに向かって低下する。そして、ノードN6の電圧レベル(VDD)により、ノードN8の電圧レベルがトランジスタQ22を通してVDD−Vthレベルに引き上げられる。
以降、ノードN8もトランジスタQ18のオフリーク電流によりそのレベルが低下するが、クロック信号CLKがLレベルになってノードN8の電圧レベルがVDD−Vth以下になった場合、トランジスタQ22を通してVDD−Vthレベルにリフレッシュされる。
(変形例)
図53に、本実施の形態に係る変形例の共通電極駆動回路91の回路図を示す。図53に示す回路は、図52に示す回路の昇圧容量素子C1,C2にMOS容量素子を採用した構成である。図53に示すMOS容量素子は、ゲート端子がノードN7,N8に、ソース/ドレイン端子がクロック端子CKにそれぞれ接続されている。
図53に、本実施の形態に係る変形例の共通電極駆動回路91の回路図を示す。図53に示す回路は、図52に示す回路の昇圧容量素子C1,C2にMOS容量素子を採用した構成である。図53に示すMOS容量素子は、ゲート端子がノードN7,N8に、ソース/ドレイン端子がクロック端子CKにそれぞれ接続されている。
トランジスタQ15又はトランジスタQ16がオフの時に、ゲートにスパイク電圧が生じ難いので、貫通電流を少なくでき低消費電力化ができる。同時に、トランジスタQ17又はトランジスタQ18を通して流れるクロック信号CLKによる無効電流も削減できる。
(実施の形態12)
次に、本実施の形態では、図44に示す共通電極駆動回路91を採用する画像表示装置が、双方向に走査するゲート線駆動回路を備えている場合について説明する。
次に、本実施の形態では、図44に示す共通電極駆動回路91を採用する画像表示装置が、双方向に走査するゲート線駆動回路を備えている場合について説明する。
ゲート線駆動回路が逆方向に走査された場合、図44に示す回路では、ゲート線駆動信号Gnの順方向の1行前に入力されるべきゲート線駆動信号Gn−1が、逆方向の1行後のゲート線駆動信号となるため回路が正常に動作しない。
また、単一チャネルのトランジスタを用いた双方向ゲート線駆動回路(シフトレジスタ)の技術が特許文献5に開示されており、当該回路構成は2種類の電圧信号V1,V2のレベルを切換えることで信号のシフト方向を切換えている。即ち、当該回路構成は、電圧信号V1がHレベルで電圧信号V2がLレベルの時、ゲート線が順方向に走査され、電圧信号V1がLレベルで電圧信号V2がHレベルの時、ゲート線が逆方向に走査される。
図54に、本実施の形態に係る共通電極駆動回路91の回路図を示す。図54に示す回路では、図44に示す回路の入力部にゲート線駆動回路が双方向走査することに対応するための走査方向切換え回路4を備えている。つまり、図54に示すトランジスタQ27〜Q30で構成される回路が、走査方向切換え回路4である。ここで、ゲート線駆動信号Gn+1,Gn−1の添字は、順方向走査を基準としている。
図54に示す回路では、高電位電源VDD1の電圧レベルをVDDとすると、順方向走査の場合、電圧信号V1がH(VDD)レベルになりノードN9の電圧レベルをVDD−Vthに充電するのでトランジスタQ27はオン状態となる。一方、電圧信号V2がL(VSS)レベルになりノードN10の電圧レベルがVSSに放電されると、トランジスタQ28はオフ状態となる。そのため、図54に示す回路では、上記の場合、ノードN11にゲート線駆動信号Gn−1が伝達され、ゲート線駆動信号Gn+1が伝達されない。
いま、Lレベルのゲート線駆動信号Gn−1がHレベルに変化した場合、当該電圧レベルの変化がトランジスタQ27のゲート−チャネル間容量を介してノードN9に結合し、ノードN9の電圧レベルが上昇する。この結果、トランジスタQ27は非飽和領域で動作し、ノードN11の電圧レベルがVDDのHレベル信号として出力される。
逆方向走査の場合は、トランジスタQ28がオン状態となり、ゲート線駆動信号Gn+1がノードN11に入力され、これが順方向走査のゲート線駆動信号Gn−1と同じ働きをする。その他の回路の構成及び動作は、図44に示す回路と同じであるので、詳細な説明は省略する。なお、図54に示す回路では、走査方向切換え回路4以外の回路構成を図44に示す回路としたが、本発明はこれに限られず、図44に示す回路の替わりに図46,図47,図51,図52,図53に示す回路を採用しても良い。なお、図49に示す回路には、走査方向切換え回路4は不要である。
走査方向切換え回路4は、図54に示す回路構成に限定されず、例えば図55及び図56に示す回路構成を採用しても良い。図55に示す走査方向切換え回路4は、トランジスタQ31,Q32が追加され、トランジスタQ29,Q32のゲートに電圧信号V1が供給され、トランジスタQ30,Q31のゲートに電圧信号V2が供給されている。また、図55に示す走査方向切換え回路4では、トランジスタQ29,Q30のドレインが高電位電源VDD2に、トランジスタQ31,Q32のソースがVSSに、トランジスタQ29のソースとトランジスタQ31のドレインとがノードN9に、トランジスタQ30のソースとトランジスタQ32のドレインとがノードN10にそれぞれ接続されている。
図56に示す走査方向切換え回路4は、図55に示す走査方向切換え回路4の回路構成においてトランジスタQ29のドレインとトランジスタQ31のソースとをトランジスタQ29のゲートに、トランジスタQ30のドレインとトランジスタQ32のソースとをトランジスタQ30のゲートにそれぞれ接続した回路構成である。
(実施の形態13)
図57に、本実施の形態に係る共通電極駆動回路91の回路図を示す。図44に示す回路では、トランジスタQ15,Q16のドレインに電圧源VDD2を供給しているが、図57に示す回路では、電圧源VDD2の替わりに電圧源VDD4を供給している。電圧源VDD4は、図58に示すようにチャージポンプ回路で構成されており、VDD以上の電圧値を持つ電圧源である。図58に示すチャージポンプ回路は、トランジスタQ40,Q41をダイオード接続した構成で、ノードN12に容量素子C3を介してクロック端子CKに接続され、トランジスタQ41のドレインが容量素子C4を介して端子S1に接続されている。そして、図58に示すチャージポンプ回路では、端子S8入力する電圧源VDD5の電圧値をVDDとすると、出力する電圧源VDD4の電圧値が2・VDD−2・Vthとなる。
図57に、本実施の形態に係る共通電極駆動回路91の回路図を示す。図44に示す回路では、トランジスタQ15,Q16のドレインに電圧源VDD2を供給しているが、図57に示す回路では、電圧源VDD2の替わりに電圧源VDD4を供給している。電圧源VDD4は、図58に示すようにチャージポンプ回路で構成されており、VDD以上の電圧値を持つ電圧源である。図58に示すチャージポンプ回路は、トランジスタQ40,Q41をダイオード接続した構成で、ノードN12に容量素子C3を介してクロック端子CKに接続され、トランジスタQ41のドレインが容量素子C4を介して端子S1に接続されている。そして、図58に示すチャージポンプ回路では、端子S8入力する電圧源VDD5の電圧値をVDDとすると、出力する電圧源VDD4の電圧値が2・VDD−2・Vthとなる。
図57に示す回路では、例えばノードN7が昇圧された場合、その電圧レベルが理想的には2・VDD−Vthとなるので、ノードN5の電圧レベルが2・VDD−2・Vthまで上昇することが可能になる。従って、図57に示す回路では、図58のように、電圧源VDD4の電圧レベルを2・VDD−2・Vthとすることにより、ノードN5のHレベルを2・VDD−2・Vthにすることができる。このことは、出力トランジスタQ19(Q20)のゲート電圧を高くすることを意味するので、そのオン抵抗を低下させることができる。つまり、同じ抵抗値に設定した場合、その寸法(ゲート幅)を小さくすることができるので、回路の占有面積を小さくすることができる。
次に、図59に、本実施の形態に係る共通電極駆動回路91の別の回路図を示す。図59に示す回路では、図52に示す回路における電圧源VDD2の替わりに電圧源VDD4を供給している。この電圧源VDD4は、図58に示すチャージポンプ回路で生成される2・VDD−2・Vthの電圧値を持つ電圧源である。
図59に示す回路では、例えばノードN7が昇圧された場合、1回目の昇圧ではノードN7の電圧レベルがVDD−2・Vthから2・VDD−2・Vthに上昇する。この結果、ノードN5の電圧レベルは、トランジスタQ15により2・VDD−3・Vthとなる。クロック信号CLKがLレベルになると、当該クロック信号CLKの電圧レベルによりノードN7の電圧レベルが2・VDD−4・Vthとなる。そして、クロック信号CLKが再びH(VDD)レベルになると、ノードN7が昇圧され、その電圧レベルが3・VDD−4・Vthとなる。この結果、トランジスタQ15が非飽和領域で動作して、ノードN5の電圧レベルが電圧源VDD4と同じ、2・VDD−2・Vthとなり、図57に示す回路と同様にトランジスタQ19(Q20)の寸法を小さくすることができる。
(変形例)
図60に、本実施の形態に係る変形例のチャージポンプ回路の回路図を示す。図60に示す回路図は、3・VDD−3・Vthの電圧を生成するチャージポンプ回路である。図60に示すチャージポンプ回路は、トランジスタQ40,Q41,Q42をダイオード接続した構成で、ノードN12に容量素子C3を介してクロック端子CKに、ノードN13に容量素子C5を介してクロック端子CKにそれぞれ接続され、トランジスタQ42のドレインが容量素子C4を介して端子S1に接続されている。そして、図60に示すチャージポンプ回路では、端子S8入力する電圧源VDD5の電圧値をVDDとすると、出力する電圧源VDD4の電圧値が3・VDD−3・Vthとなる。
図60に、本実施の形態に係る変形例のチャージポンプ回路の回路図を示す。図60に示す回路図は、3・VDD−3・Vthの電圧を生成するチャージポンプ回路である。図60に示すチャージポンプ回路は、トランジスタQ40,Q41,Q42をダイオード接続した構成で、ノードN12に容量素子C3を介してクロック端子CKに、ノードN13に容量素子C5を介してクロック端子CKにそれぞれ接続され、トランジスタQ42のドレインが容量素子C4を介して端子S1に接続されている。そして、図60に示すチャージポンプ回路では、端子S8入力する電圧源VDD5の電圧値をVDDとすると、出力する電圧源VDD4の電圧値が3・VDD−3・Vthとなる。
図59に示す電圧源VDD4に図60に示すチャージポンプ回路を採用して3・VDD−3・Vthの電圧を供給した場合、上述したようにノードN7の電圧レベルが3・VDD−4・Vthであるので、ノードN5の電圧レベルが3・VDD−5・Vthまで上昇する。従って、図59に示す回路図では、トランジスタQ19(Q20)の寸法をより小さくすることができる。
なお、図58,図60に示すチャージポンプ回路では、ダイオード接続されたトランジスタQ40,Q41,Q42及び容量素子C3,C4,C5が共通電極駆動回路91と同一基板上で同時に形成されることを想定しているが、本発明はこれに限られず、基板外部に例えば、ディスクリートのダイオード素子、容量素子を用いて図58,図60に示すチャージポンプ回路を構成しても良い。
なお、実施の形態1から実施の形態13までにおいて説明したトランジスタとは、それぞれ制御電極(ゲート)と、一方の電流電極(ドレイン又はソース)と、他方の電流(ソース又はドレイン)とを含む少なくとも3つの電極を有する素子で、ゲートに所定の電圧を印加することによりドレインとソースとの間にチャネルが形成されスイッチング素子として機能する。そして、ドレインとソースは、基本的に同一の構造で、印加される電圧条件によって互いにその呼称が変わる。例えば、N型トランジスタの場合、相対的に電位の高い電極をドレイン、低い電極をソースと呼称する。P型トランジスタの場合は逆になる。
また、実施の形態1から実施の形態13までにおいて説明した回路構成において、素子間、ノード間あるいは素子とノード間の接続は、他の素子やスイッチなどが配置されていても実質的に同一の機能が果たされていれば、同じ接続であるとみなすことができる。
実施の形態1から実施の形態9までにおいて説明した容量線駆動回路90と、実施の形態10から実施の形態13までにおいて説明した共通電極駆動回路91とは対象とする画像表示装置の構成が異なることによる違いのみで基本的な回路構成は共通する。具体的に、実施の形態1から実施の形態9までの画像表示装置は画素電極と容量線とで形成された保持容量素子を介して画素を制御するのに対して、実施の形態10から実施の形態13までの画像表示装置は共通電極線で直接液晶容量に作用して画素を制御している。そのため、容量線と共通電極線とは、画素を制御する駆動信号(補償信号又は共通電極信号)を供給する配線として共通する。また、保持容量素子と液晶容量とは、画素を制御する容量として共通する。従って、配線である容量線や共通電極線に駆動信号を供給する点で、容量線駆動回路90や共通電極駆動回路91は画像表示装置を駆動する駆動回路で共通する。
1 出力レベル切換え回路、2 出力レベル保持回路、3 出力回路、4 走査方向切換え回路、5 シフトレジスタ、7 極性切換え回路、10 液晶表示装置、11 絶縁体基板、20 液晶アレイ部、25 画素、26 画素スイッチ素子、27 保持容量素子、28 液晶表示素子、30 ゲート線駆動回路、40 ソースドライバ、50 シフトレジスタ、52,54 データラッチ回路、60 階調電圧生成回路、70 デコード回路、80 アナログアンプ、90 容量線駆動回路、91 共通電極駆動回路、100 ソースドライバIC。
Claims (42)
- 複数の信号線と、
前記信号線と直交する複数の走査線と、
前記走査線に沿って配列された複数の配線と、
前記信号線と前記走査線との交点近傍のそれぞれに設けられ、一方の電流電極が前記信号線に、制御電極が前記走査線にそれぞれ接続されたトランジスタと、
前記配線に接続される容量と、
前記配線に接続され、前記容量に駆動信号を供給する駆動回路とを備えた画像表示装置において、
前記駆動回路は、構成する能動素子が同一の導電型で、且つ前記能動素子が前記トランジスタと同一基板上に同時に形成され、
所定の信号に基づき、前記駆動信号の電圧レベルを切り換える第1切換信号及び第2切換信号を生成し、出力する切換え回路と、
前記第1切換信号及び前記第2切換信号の電圧レベルを繰り返し信号に基づき所定期間保持する出力レベル保持回路と、
前記第1切換信号及び前記第2切換信号に基づいて前記駆動信号を生成し、前記駆動信号を前記配線に出力する出力回路とを備えることを特徴とする画像表示装置。 - 複数の信号線と、
前記信号線と直交する複数の走査線と、
前記走査線に沿って配列された複数の容量線と、
前記信号線と前記走査線との交点近傍のそれぞれに設けられ、一方の電流電極が前記信号線に、制御電極が前記走査線にそれぞれ接続されたトランジスタと、
前記トランジスタの他方の電流電極に接続された画素電極と、
前記画素電極と対応する前記容量線との間に接続された保持容量素子と、
前記容量線に接続され、前記保持容量素子に補償信号を供給する容量線駆動回路とを備えた画像表示装置において、
前記容量線駆動回路は、構成する能動素子が同一の導電型で、且つ前記能動素子が前記トランジスタと同一基板上に同時に形成され、
所定の信号に基づき、前記補償信号の電圧レベルを切り換える第1切換信号及び第2切換信号を生成し、出力する出力レベル切換え回路と、
前記第1切換信号及び前記第2切換信号の電圧レベルを繰り返し信号に基づき所定期間保持する出力レベル保持回路と、
前記第1切換信号及び前記第2切換信号に基づいて前記補償信号を生成し、前記補償信号を前記容量線に出力する出力回路とを備えることを特徴とする画像表示装置。 - 請求項2に記載の画像表示装置であって、
前記出力回路は、
第1電圧源と、
前記第1電圧源と異なる電圧値を有する第2電圧源と、
前記第1電圧源と前記第2電圧源との間に直列接続され、共通接続ノードが前記容量線に接続された第1能動素子及び第2能動素子とを備えることを特徴とする画像表示装置。 - 請求項2又は請求項3に記載の画像表示装置であって、
前記出力レベル保持回路は、
前記第1切換信号を前記出力回路へ出力する第1出力ノードと、
前記第2切換信号を前記出力回路へ出力する第2出力ノードとを備えることを特徴とする画像表示装置。 - 請求項2乃至請求項4のいずれか1つに記載の画像表示装置であって、
前記出力レベル切換え回路は、
前記所定の信号の電圧レベルが第1電圧レベルから第2電圧レベルに変化したとき、第1制御信号を、第1切換信号として前記第1出力ノードにラッチする第1ラッチ回路と、
前記所定の信号の電圧レベルが第2電圧レベルから第1電圧レベルに変化したとき、第2制御信号を、第2切換信号として前記第2出力ノードにラッチする第2ラッチ回路とを備えることを特徴とする画像表示装置。 - 請求項5に記載の画像表示装置であって、
前記第1制御信号及び前記第2制御信号は、第3電圧レベル又は第4電圧レベルのいずれかの電圧レベルを有し、且つ前記第1制御信号と前記第2制御信号とは異なる電圧レベルとなることを特徴とする画像表示装置。 - 請求項2又は請求項3に記載の画像表示装置であって、
前記出力レベル保持回路は、前記第1切換信号及び前記第2切換信号の電圧レベルを所定期間保持することに替えて、前記第1切換信号及び前記第2切換信号に基づいて、フレーム時間で反転する相補の第1出力信号及び第2出力信号を生成し、前記第1出力信号及び前記第2出力信号の電圧レベルを所定期間保持することを特徴とする画像表示装置。 - 請求項7に記載の画像表示装置であって、
前記出力レベル保持回路は、
前記第1出力信号を出力する第1出力ノードと、
前記第2出力信号を出力する第2出力ノードとを備えることを特徴とする画像表示装置。 - 請求項4乃至請求項6、請求項8のいずれか1つに記載の画像表示装置であって、
前記出力レベル保持回路は、前記第1切換信号に基づき、前記第1出力ノードが活性化されるとともに第2出力ノードが非活性化され、前記第2切換信号に基づき、前記第2出力ノードが活性化されるとともに前記第1出力ノードが非活性化されることを特徴とする画像表示装置。 - 請求項9に記載の画像表示装置であって、
前記出力レベル保持回路は、前記第1出力ノードの電圧レベルを保持する第1レベル保持回路と、前記第2出力ノードの電圧レベルを保持する第2レベル保持回路とを備え、活性化された前記第1出力ノード又は第2出力ノードは、所定の周期を持つ前記繰り返し信号で充電されることを特徴とする画像表示装置。 - 請求項10に記載の画像表示装置であって、
前記第1出力レベル保持回路及び第2出力レベル保持回路は、
第3電圧源と前記第1出力ノードとの間に接続された第3能動素子と、
前記第3電圧源と前記第2出力ノードとの間に接続された第4能動素子と、
前記第3能動素子の制御電極に、前記第1出力ノードの電圧レベルに応じた電圧を供給する第1電位供給回路と、
前記第4能動素子の制御電極に、前記第2出力ノードの電圧レベルに応じた電圧を供給する第2電位供給回路と、
前記第3能動素子の制御電極に一端が接続された第1容量素子と、
前記第4能動素子の制御電極に一端が接続された第2容量素子と、
前記第1容量素子及び前記第2容量素子の他端のそれぞれに接続され、所定の周期を持つ前記繰り返し信号が入力される端子とを備えることを特徴とする画像表示装置。 - 請求項11に記載の画像表示装置であって、
前記第1電位供給回路は、前記第3能動素子の制御電極と前記第1出力ノードとの間に接続された第5能動素子をさらに備え、
前記第2電位供給回路は、前記第4能動素子の制御電極と前記第2出力ノードとの間に接続された第6能動素子をさらに備えることを特徴とする画像表示装置。 - 請求項11に記載の画像表示装置であって、
前記第1電位供給回路は、前記第3能動素子の制御電極に出力端子が接続され、入力端子が前記第2出力ノードに接続された第1のインバータと、
前記第2電位供給回路は、前記第4能動素子の制御電極に出力端子が接続され、入力端子が前記第1出力ノードに接続された第2のインバータとを備えることを特徴とする画像表示装置。 - 請求項11に記載の画像表示装置であって、
前記第1容量素子及び前記第2容量素子は、MOS容量素子であることを特徴とする画像表示装置。 - 請求項14に記載の画像表示装置であって、
前記MOS容量素子は、制御電極が前記第3能動素子又は前記第4能動素子の制御電極に接続され、電流電極に前記繰り返し信号が入力されることを特徴とする画像表示装置。 - 請求項11に記載の画像表示装置であって、
前記第3電圧源の電圧と基準電圧の差の絶対値が、前記第1制御信号あるいは前記第2制御信号の電圧レベルである前記第3電圧レベルと前記第4電圧レベルとの差の絶対値よりも大きいことを特徴とする画像表示装置。 - 請求項11に記載の画像表示装置であって、
前記第1電位供給回路は、第1容量素子と前記第1出力ノードとが直接結合されない回路構成を有し、
前記第2電位供給回路は、第2容量素子と前記第2出力ノードとが直接結合されない回路構成を有することを特徴とする画像表示装置。 - 請求項8に記載の画像表示装置であって、
前記出力レベル保持回路は、前記第1切換信号に基づき、前記第1出力ノードが活性化されるとともに第2出力ノードが非活性化され、前記第2切換信号に基づき、前記第2出力ノードが活性化されるとともに前記第1出力ノードが非活性化され、
前記第1出力ノードの電圧レベルを保持する第1レベル保持回路と、前記第2出力ノードの電圧レベルを保持する第2レベル保持回路とを備え、活性化された前記第1出力ノード又は第2出力ノードは、所定の周期を持つ前記繰り返し信号で充電され、
前記第1レベル保持回路及び前記第2レベル保持回路が、制御電極に一定電圧源が接続された前記能動素子で構成されていることを特徴とする画像表示装置。 - 請求項8に記載の画像表示装置であって、
前記出力レベル保持回路は、前記第1切換信号に基づき、前記第1出力ノードが活性化されるとともに第2出力ノードが非活性化され、前記第2切換信号に基づき、前記第2出力ノードが活性化されるとともに前記第1出力ノードが非活性化され、
前記第1出力ノードの電圧レベルを保持する第1レベル保持回路と、前記第2出力ノードの電圧レベルを保持する第2レベル保持回路とを備え、活性化された前記第1出力ノード又は第2出力ノードは、所定の周期を持つ前記繰り返し信号で充電され、
前記第1レベル保持回路及び前記第2レベル保持回路は、クロック信号で制御された前記能動素子で構成されていることを特徴とする画像表示装置。 - 請求項8に記載の画像表示装置であって、
前記出力レベル保持回路は、前記第1切換信号に基づき、前記第1出力ノードが活性化されるとともに第2出力ノードが非活性化され、前記第2切換信号に基づき、前記第2出力ノードが活性化されるとともに前記第1出力ノードが非活性化され、
非活性化された前記第1出力ノードの電圧レベルを保持する第7能動素子と、非活性化された前記第2出力ノードの電圧レベルを保持する第8能動素子とをさらに備えたことを特徴とする画像表示装置。 - 請求項7、請求項8、請求項18乃至請求項20のいずれか1つに記載の画像表示装置であって、
前記出力レベル切換え回路は、
第3及び第4出力ノードと、
前記容量線に対応する前記走査線より供給された走査信号が選択状態から非選択状態に変化してから所定時間経過後に活性化する入力信号が入力される入力端子と、
互いに相補となる第1制御信号及び第2制御信号が入力される制御入力端子とを備え、
前記第1制御信号及び前記第2制御信号の電圧レベルに応じ、前記入力信号が活性化されるタイミングで、前記第3出力ノード又は前記第4出力ノードを活性化させることを特徴とする画像表示装置。 - 請求項21に記載の画像表示装置であって、
前記出力レベル切換え回路は、
前記入力端子と前記第3出力ノードとの間に接続された第9能動素子と、
前記入力端子と前記第4出力ノードとの間に接続された第10能動素子とを備え、
前記入力信号が活性化される少なくとも1水平期間前に前記第9能動素子又は第10能動素子を活性化し、且つ前記入力信号が非活性化された後少なくとも1水平期間以内に前記第9能動素子又は第10能動素子を非活性化することを特徴とする画像表示装置。 - 請求項2乃至請求項22のいずれか1つに記載の画像表示装置であって、
前記容量線駆動回路は、前記走査線を駆動する走査線駆動信号の走査方向に応じて、前記出力レベル切換え回路に入力する前記所定の信号を切換える走査方向切換え回路をさらに備えることを特徴とする画像表示装置。 - 請求項23に記載の画像表示装置であって、
前記走査方向切換え回路は、
第1電圧信号が第5電圧レベル、第2電圧信号が第6電圧レベルの場合、第1方向に走査する第1ゲート線駆動信号を前記所定の信号とし、
第1電圧信号が第6電圧レベル、第2電圧信号が第5電圧レベルの場合、第2方向に走査する第2ゲート線駆動信号を前記所定の信号とすることを特徴とする画像表示装置。 - 請求項7、請求項8、請求項18乃至請求項20のいずれか1つに記載の画像表示装置であって、
前記容量線駆動回路は、前記走査線の走査方向に応じて、前記出力レベル切換え回路に入力する信号を切り換える走査方向切換え回路をさらに備えることを特徴とする画像表示装置。 - 請求項7、請求項8、請求項18乃至請求項20のいずれか1つに記載の画像表示装置であって、
前記走査線より供給された走査信号に応じたタイミングで入力される信号を、所定時間遅延させて前記容量線駆動回路に入力させるシフトレジスタをさらに備えたことを特徴とする画像表示装置。 - 複数の信号線と、
前記信号線と直交する複数の走査線と、
前記走査線に沿って配列された複数の共通電極線と、
前記信号線と前記走査線との交点近傍のそれぞれに設けられ、一方の電流電極が前記信号線に、制御電極が前記走査線にそれぞれ接続されたトランジスタと、
前記トランジスタの他方の電流電極と、対応する前記共通電極線との間に接続された液晶容量と、
前記共通電極線に接続され、前記液晶容量に共通電極駆動信号を供給する共通電極駆動回路とを備えた画像表示装置において、
前記共通電極駆動回路は、構成する能動素子が同一の導電型で、且つ前記能動素子が前記トランジスタと同一基板上に同時に形成され、
所定の信号に基づき、前記共通電極駆動信号の電圧レベルを切り換える第1切換信号及び第2切換信号を生成し、出力する極性切換え回路と、
前記第1切換信号及び前記第2切換信号の電圧レベルを繰り返し信号に基づき所定期間保持する出力レベル保持回路と、
前記第1切換信号及び前記第2切換信号に基づいて前記共通電極駆動信号を生成し、前記共通電極駆動信号を前記共通電極線に出力する出力回路とを備えることを特徴とする画像表示装置。 - 請求項27に記載の画像表示装置であって、
前記出力回路は、
第1電圧源と、
前記第1電圧源と異なる電圧値を有する第2電圧源と、
前記第1電圧源と前記第2電圧源との間に直列接続され、共通接続ノードが前記共通電極線に接続された第1能動素子及び第2能動素子とを備えることを特徴とする画像表示装置。 - 請求項27又は請求項28に記載の画像表示装置であって、
前記出力レベル保持回路は、
前記第1切換信号を前記出力回路へ出力する第1出力ノードと、
前記第2切換信号を前記出力回路へ出力する第2出力ノードとを備えることを特徴とする画像表示装置。 - 請求項27乃至請求項29のいずれか1つに記載の画像表示装置であって、
前記極性切換え回路は、
前記所定の信号の電圧レベルが第1電圧レベルから第2電圧レベルに変化したとき、第1極性制御信号を、第1切換信号として前記第1出力ノードにラッチする第1ラッチ回路と、
前記所定の信号の電圧レベルが第2電圧レベルから第1電圧レベルに変化したとき、第2極性制御信号を、第2切換信号として前記第2出力ノードにラッチする第2ラッチ回路とを備えることを特徴とする画像表示装置。 - 請求項30に記載の画像表示装置であって、
前記第1極性制御信号及び前記第2極性制御信号は、第3電圧レベル又は第4電圧レベルのいずれかの電圧レベルを有し、且つ前記第1極性制御信号と前記第2極性制御信号とは異なる電圧レベルとなることを特徴とする画像表示装置。 - 請求項29乃至請求項31のいずれか1つに記載の画像表示装置であって、
前記出力レベル保持回路は、前記第1切換信号に基づき、前記第1出力ノードが活性化されるとともに第2出力ノードが非活性化され、前記第2切換信号に基づき、前記第2出力ノードが活性化されるとともに前記第1出力ノードが非活性化されることを特徴とする画像表示装置。 - 請求項32に記載の画像表示装置であって、
前記出力レベル保持回路は、前記第1出力ノードの電圧レベルを保持する第1レベル保持回路と、前記第2出力ノードの電圧レベルを保持する第2レベル保持回路とを備え、活性化された前記第1出力ノード又は第2出力ノードは、所定の周期を持つ前記繰り返し信号で充電されることを特徴とする画像表示装置。 - 請求項33に記載の画像表示装置であって、
前記第1出力レベル保持回路及び第2出力レベル保持回路は、
第3電圧源と前記第1出力ノードとの間に接続された第3能動素子と、
前記第3電圧源と前記第2出力ノードとの間に接続された第4能動素子と、
前記第3能動素子の制御電極に、前記第1出力ノードの電圧レベルに応じた電圧を供給する第1電位供給回路と、
前記第4能動素子の制御電極に、前記第2出力ノードの電圧レベルに応じた電圧を供給する第2電位供給回路と、
前記第3能動素子の制御電極に一端が接続された第1容量素子と、
前記第4能動素子の制御電極に一端が接続された第2容量素子と、
前記第1容量素子及び前記第2容量素子の他端のそれぞれに接続され、所定の周期を持つ前記繰り返し信号が入力される端子とを備えることを特徴とする画像表示装置。 - 請求項34に記載の画像表示装置であって、
前記第1電位供給回路は、前記第3能動素子の制御電極と前記第1出力ノードとの間に接続された第5能動素子をさらに備え、
前記第2電位供給回路は、前記第4能動素子の制御電極と前記第2出力ノードとの間に接続された第6能動素子をさらに備えることを特徴とする画像表示装置。 - 請求項34に記載の画像表示装置であって、
前記第1電位供給回路は、前記第3能動素子の制御電極に出力端子が接続され、入力端子が前記第2出力ノードに接続された第1のインバータと、
前記第2電位供給回路は、前記第4能動素子の制御電極に出力端子が接続され、入力端子が前記第1出力ノードに接続された第2のインバータとを備えることを特徴とする画像表示装置。 - 請求項34に記載の画像表示装置であって、
前記第1容量素子及び前記第2容量素子は、MOS容量素子であることを特徴とする画像表示装置。 - 請求項37に記載の画像表示装置であって、
前記MOS容量素子は、制御電極が前記第3能動素子又は前記第4能動素子の制御電極に接続され、電流電極に前記繰り返し信号が入力されることを特徴とする画像表示装置。 - 請求項34に記載の画像表示装置であって、
前記第3電圧源の電圧と基準電圧の差の絶対値が、前記第1極性制御信号あるいは前記第2極性制御信号の電圧レベルである前記第3電圧レベルと前記第4電圧レベルとの差の絶対値よりも大きいことを特徴とする画像表示装置。 - 請求項27乃至請求項39のいずれか1つに記載の画像表示装置であって、
前記共通電極駆動回路は、前記走査線を駆動する走査線駆動信号の走査方向に応じて、前記極性切換え回路に入力する前記所定の信号を切換える走査方向切換え回路をさらに備えることを特徴とする画像表示装置。 - 請求項40に記載の画像表示装置であって、
前記走査方向切換え回路は、
第1電圧信号が第5電圧レベル、第2電圧信号が第6電圧レベルの場合、第1方向に走査する第1ゲート線駆動信号を前記所定の信号とし、
第1電圧信号が第6電圧レベル、第2電圧信号が第5電圧レベルの場合、第2方向に走査する第2ゲート線駆動信号を前記所定の信号とすることを特徴とする画像表示装置。 - 複数の信号線と、前記信号線と直交する複数の走査線と、前記走査線に沿って配列された複数の配線と、前記信号線と前記走査線との交点近傍のそれぞれに設けられ、一方の電流電極が前記信号線に、制御電極が前記走査線にそれぞれ接続されたトランジスタと、前記配線に接続される容量とを備えた画像表示装置の前記配線に接続され、前記容量に駆動信号を供給する駆動回路であって、
前記駆動回路は、構成する能動素子が同一の導電型で、且つ前記能動素子が前記トランジスタと同一基板上に同時に形成され、
所定の信号に基づき、前記駆動信号の電圧レベルを切り換える第1切換信号及び第2切換信号を生成し、出力する切換え回路と、
前記第1切換信号及び前記第2切換信号の電圧レベルを繰り返し信号に基づき所定期間保持する出力レベル保持回路と、
前記第1切換信号及び前記第2切換信号に基づいて前記駆動信号を生成し、前記駆動信号を前記配線に出力する出力回路とを備えることを特徴とする駆動回路。
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