JP5170706B2 - スピン注入磁化反転ｍｔｊを用いた不揮発性ｓｒａｍ／ラッチ回路 - Google Patents

Description

本発明は、記憶回路、ラッチ回路およびフリップフロップ回路に関し、特に双安定回路と強磁性トンネル接合素子とを有する記憶回路、ラッチ回路およびフリップフロップ回路に関する。

電子機器等に用いられる揮発性の記憶回路として、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｍｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がよく知られている。図１はＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を用いたＳＲＡＭのメモリセルを示す回路図である。メモリセルは、双安定回路３０、２つの入出力トランジスタｍ５、ｍ６を有している。双安定回路３０は、ＣＭＯＳインバータ１０（第１インバータ回路）およびＣＭＯＳインバータ２０（第２インバータ回路）がリング状に接続されている。インバータ１０は、ｐ型ＭＯＳＦＥＴｍ１とｎ型ＭＯＳＦＥＴｍ２とを有している。ＦＥＴｍ１とＦＥＴｍ２において、ソースがそれぞれ電源Ｖｓｕｐｐｌｙおよびグランドに、ゲートが共通にノードＱに、ドレインが共通にノードＱＢに接続されている。インバータ２０はｐ型ＭＯＳＦＥＴｍ３とｎ型ＭＯＳＦＥＴｍ４とを有している。ＦＥＴｍ３とＦＥＴｍ４において、ソースがそれぞれ電源Ｖｓｕｐｐｌｙおよびグランドに、ゲートが共通にノードＱＢに、ドレインが共通にノードＱに接続されている。このように、インバータ１０およびインバータ２０はリング状に接続されている。ノードＱはｎ型ＦＥＴｍ５を介しデータ入出力線ＤＩＮに接続され、ノードＱＢはｎ型ＦＥＴｍ６を介しデータ入出力線ＤＩＮＢに接続されている。ＦＥＴｍ５およびｍ６のゲートはワード線ＷＬに接続されている。

このような構成により、双安定回路３０にデータを書き込み、保持し、読み出すことができる。しかしながら、ＳＲＡＭはデータを保持している間は電力を消費する。また、電源を遮断すると、双安定回路３０に記憶していたデータは消失してしまう。双安定回路３０は対称構造を有しており、対称的に動作するため、電源遮断後、ノードＱおよびＱＢが一旦同電位となると、電源を復帰させてもデータを復帰させることができない。これは、電源を復帰させる際、ノードＱおよびＱＢの電位が同電位のまま推移し、ある時点で、外来ノイズ等により電源遮断前のデータに関係なく、データが決定されるためである。

また、電子機器等に用いられる揮発性のラッチ回路がよく知られている。ラッチ回路の一例として、図２はＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を用いたＤラッチ回路の回路図である。Ｄラッチ回路は、双安定回路３０、パスゲート８０および９０を有している。双安定回路３０は、ＣＭＯＳインバータ１０（第１インバータ回路）およびＣＭＯＳインバータ２０（第２インバータ回路）がパスゲート９０を介してリング状に接続されている。インバータ１０は、ｐ型ＭＯＳＦＥＴｍ１とｎ型ＭＯＳＦＥＴｍ２とを有している。ＦＥＴｍ１とＦＥＴｍ２において、ソースがそれぞれ電源Ｖｓｕｐｐｌｙおよびグランドに、ゲートが共通にノードＱに、ドレインが共通にノードＱＢに接続されている。インバータ２０はｐ型ＭＯＳＦＥＴｍ３とｎ型ＭＯＳＦＥＴｍ４とを有している。ＦＥＴｍ３とＦＥＴｍ４において、ソースがそれぞれ電源Ｖｓｕｐｐｌｙおよびグランドに、ゲートが共通にノードＱＢに、ドレインが共通にパスゲート９０を介してノードＱに接続されている。このように、インバータ１０およびインバータ２０はリング状に接続されている。

パスゲート８０（第１入力スイッチ）は、入力線ＤＩＮとノードＱとの間に接続されている。パスゲート８０はｐ型ＭＯＳＦＥＴｍ５とｎ型ＭＯＳＦＥＴｍ６とを有している。ＦＥＴｍ５とｍ６のソースとドレイン同士が接続されている。ＦＥＴｍ５のゲートにはクロック補信号ＣＬＫＢが入力し、ＦＥＴｍ６のゲートにはクロック信号ＣＬＫが入力する。クロック信号ＣＬＫとしてハイレベルが入力すると、ＦＥＴｍ５とｍ６とは共に導通し、パスゲート８０は導通する。パスゲート９０（第２入力スイッチ）は、ノードＱとインバータ２０との間に接続されている。パスゲート９０は、ｐ型ＭＯＳＦＥＴｍ７とｎ型ＭＯＳＦＥＴｍ８とを有している。ＦＥＴｍ７のゲートにはクロック信号ＣＬＫが入力し、ＦＥＴｍ８のゲートにはクロック補信号ＣＬＫＢが入力する。クロック信号ＣＬＫとしてローレベルが入力すると、ＦＥＴｍ７とｍ８とは共に導通し、パスゲート９０は導通する。その他の接続および動作はパスゲート８０と同じである。

このような構成により、クロック信号ＣＬＫがハイレベルのとき、パスゲート８０は導通し、パスゲート９０は遮断状態となる。これにより、入力線ＤＩＮのデータが双安定回路３０に書き込まれる。クロック信号ＣＬＫがローレベルのとき、パスゲート８０は遮断状態となり、パスゲート９０は導通する。これにより、双安定回路３０がデータを保持する。双安定回路３０に記憶されたデータはノードＱまたはＱＢからデータを出力することができる。揮発性のＤラッチ回路はデータを保持している間においても電力を消費する。また、電源を遮断すると、双安定回路３０に記憶していたデータは消失してしまう。双安定回路３０はパスゲート９０が遮断状態のとき、双安定回路としては機能せず、一方でパスゲート８０が導通状態にあるので、ノードＱには入力線ＤＩＮのデータが書き込まれ、ノードＱＢにはノードＱの論理反転データが書き込まれる。したがって、電源遮断前のデータに関係なく、ノードＱおよびＱＢのデータが決定される。また、双安定回路３０はパスゲート９０が導通状態の場合においてインバータ１０とインバータ２０の入力と出力が互いに接続される対称構造を有しており、対称的に動作するため、電源遮断後、ノードＱおよびＱＢが一旦同電位となると、電源を復帰させてもデータを復帰させることができない。これは、電源を復帰させる際、ノードＱおよびＱＢの電位が同電位のまま推移し、ある時点で、外来ノイズ等により電源遮断前のデータに関係なく、ノードＱおよびＱＢのデータが決定されるためである。

電源を遮断してもデータが消失しない不揮発性の記憶回路として、フラッシュメモリ、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）およびＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等が知られている。これらの記憶回路においては、電源を遮断してもデータが消失しないため、その後電源を復帰すれば、データを読み出すことができる。

特許文献１には、ラッチ回路の相補的なノードにそれぞれ強磁性トンネル接合素子が接続されたＭＲＡＭが開示されている。
特開２００６−１９００８号公報

ＳＲＡＭは、高速にデータを書き込み、読み出しすることができる。一方、フラッシュメモリ、ＭＲＡＭ、ＦｅＲＡＭおよびＰＲＡＭ等は、データを書き込み、読み出しする速度が遅い。このように、ＳＲＡＭは高速であるが、電源を遮断するとデータが消失してしまう。一方、従来の不揮発性メモリは、電源を遮断してもデータは消失しないが、高速動作は難しい。

ＳＲＡＭはデータアクセスのなされていない記憶保持状態（待機状態）においてもリーク電流によって電力消費を生じる。不揮発性のＳＲＡＭが実現できれば、待機時消費電力の削減と、データの書き込み、読み出しの高速動作を両立することができる。

また、図２のようにＣＭＯＳを用いたラッチ回路は、高速にデータを書き込むことができ、いつでも出力線を駆動し、データ出力が可能である。一方、フラッシュメモリ、ＭＲＡＭ、ＦｅＲＡＭおよびＰＲＡＭ等の不揮発性メモリは、データを書き込み、読み出しする速度が遅い。さらに、記憶素子から、外部出力線へ取り出す操作（読み出し操作）が必要である。このように、ＣＭＯＳを用いたラッチ回路は高速で電源供給時にはいつでも出力線を駆動できるという利点があるが、電源を遮断するとデータが消失してしまう。一方、従来の不揮発性メモリは、電源を遮断してもデータは消失しないが、高速動作は難しい。さらに、記憶素子から、外部出力線へ取り出す操作（読み出し操作）が必要である。

ラッチ回路はデータ入力ゲートであるパスゲート８０が遮断された記憶保持状態（待機状態）においてもリーク電流によって電力消費を生じる。不揮発性のラッチ回路が実現できれば、待機時消費電力の削減と、データの書き込み、出力の高速動作、電源供給時においていつでも出力線を駆動しデータ出力が可能であるという長所を全て達成することができる。

本発明は、上記課題に鑑みなされたものであり、高速動作可能で、かつ電源を遮断した後電源を復帰しても電源遮断前に記憶されたデータを読み出し可能な記憶回路、ラッチ回路およびフリップフロップ回路を提供することを目的とする。

本発明は、データを記憶する双安定回路と、双安定回路に記憶されたデータを強磁性電極フリー層の磁化方向に応じ不揮発的にストアする強磁性トンネル接合素子と、を具備し、前記強磁性トンネル接合素子に不揮発的に記憶されたデータを前記双安定回路にリストア可能であることを特徴とする記憶回路である。本発明によれば、双安定回路へのデータの書き込みおよび読み出しを高速に行うことができる。また、電源が遮断されても強磁性トンネル接合素子に不揮発的にストアされたデータを双安定回路にリストアすることが可能である。よって、電源を遮断した後電源を復帰しても電源遮断前に記憶されたデータを読み出し可能となる。したがって、待機状態において電源遮断を行うことにより記憶回路の消費電力を削減することができる。

上記構成において、前記強磁性トンネル接合素子は、スピン注入磁化反転法により、前記強磁性電極フリー層の磁化方向を変更する構成とすることができる。

上記構成において、前記双安定回路は、第１インバータ回路と第２インバータ回路とがリング状に接続されており、前記強磁性トンネル接合素子は前記第１インバータ回路と前記第２インバータ回路とが接続されるノードに接続されている構成とすることができる。

上記構成において、前記強磁性トンネル接合素子は、前記ノードと制御線との間に接続され、前記ノードと前記制御線との間に電流が流れることにより高抵抗となり、前記電流と反対方向に電流が流れることにより低抵抗となる構成とすることができる。この構成によれば、強磁性トンネル接合素子にデータをストアすることができる。

上記構成において、前記データを前記双安定回路から前記強磁性トンネル接合素子にデータをストアする際に、前記制御線は前記強磁性トンネル接合素子にハイレベルの電圧を印加しさらにローレベルの電圧を印加する構成とすることができる。この構成によれば、強磁性トンネル接合素子にデータをストアすることができる。

上記構成において、前記データを前記強磁性トンネル接合素子から前記双安定回路にリストアする際に、前記制御線は前記強磁性トンネル接合素子にローレベルまたはハイレベルの電圧を印加する構成とすることができる。この構成によれば、双安定回路にデータをリストアすることができる。

上記構成において、前記ノードと前記強磁性トンネル接合素子との間に接続され、前記データを前記双安定回路から前記強磁性トンネル接合素子にストアする際および前記データを前記強磁性トンネル接合素子から前記双安定回路にリストアする際に導通するスイッチを具備する構成とすることができる。この構成によれば、スイッチにより消費電力を削減することができる。

上記構成において、前記スイッチは、ＭＯＳＦＥＴを含む構成とすることができる。この構成によれば、スイッチを簡単に構成することができる。

上記構成において、前記ノードは互いに相補ノードである第１ノードと第２ノードを含み、前記強磁性トンネル接合素子は、前記第１ノードと前記制御線との間に接続された第１強磁性トンネル接合素子と、前記第２ノードと前記制御線との間に接続された第２強磁性トンネル接合素子とを含む構成とすることができる。この構成によれば、第１強磁性トンネル接合素子と第２強磁性トンネル接合素子とにより安定な動作を行うことができる。

上記構成において、前記第１ノードと前記第１強磁性トンネル接合素子との間に、前記データを前記双安定回路から前記第１強磁性トンネル接合素子にストアする際および前記データを前記第１トンネル接合素子から前記双安定回路にリストアする際に導通する第１スイッチと、前記第２ノードと前記第２強磁性トンネル接合素子との間に、前記データを前記第２強磁性トンネル接合素子から前記双安定回路にストアする際および前記データを前記第２強磁性トンネル接合素子から前記双安定回路にリストアする際に導通する第２スイッチと、を具備する構成とすることができる。この構成によれば、第１スイッチおよび第２スイッチにより消費電力を削減することができる。

上記構成において、前記第１スイッチおよび前記第２スイッチは、それぞれＭＯＳＦＥＴを含む構成とすることができる。この構成によれば、スイッチを簡単に構成することができる。この構成によれば、第１スイッチおよび第２スイッチを簡単に構成することができる。

上記構成において、前記制御線とローレベルまたはハイレベルの電力線との間に接続された第３スイッチを具備し、前記第３スイッチは、前記データを前記双安定回路から前記第１強磁性トンネル接合素子および第２強磁性トンネル接合素子にストアする際に遮断し、前記データを前記第１強磁性トンネル接合素子および第２強磁性トンネル接合素子から前記双安定回路にリストアする際に導通する構成とすることができる。この構成によれば、高速な動作が可能となる。

上記構成において、前記ノードにデータを入出力するための入出力スイッチを具備する構成とすることができる。

上記構成において、前記入出力スイッチはワード線のレベルに応じ、前記ノードにデータを入出力する構成とすることができる。

上記構成において、前記入出力スイッチは、前記第１ノードにデータを入出力するための第１入出力スイッチと、前記第２ノードにデータを入出力するための第２入出力スイッチとを有する構成とすることができる。

上記構成において、前記第１インバータ回路および前記第２インバータ回路はインバータ回路である構成とすることができる。

上記構成において、前記強磁性トンネル接合素子は、強磁性電極フリー層と、強磁性電極ピン層と、前記強磁性電極フリー層と前記強磁性電極ピン層との間に設けられたトンネル絶縁膜とを有する構成とすることができる。

本発明は、１以上の入力と１以上の出力を有する第１論理回路と、１以上の入力と１以上の出力を有する第２論理回路と、を有し、データを記憶する双安定回路と、前記第１論理回路の出力のうち１つと前記第２論理回路の入力のうち１つとが接続された第１ノードと、前記第２論理回路の出力のうち１つと前記第１論理回路の入力のうち１つとが接続された第２ノードと、前記第１ノードおよび前記第２ノードの少なくとも一方に接続され、前記双安定回路に記憶されたデータを強磁性電極フリー層の磁化方向に応じ不揮発的にストアする強磁性トンネル接合素子と、を具備し、前記データを前記双安定回路から前記強磁性トンネル接合素子にストアする際には記憶すべき相補的なデータがそれぞれ前記第１論理回路と前記第２論理回路から前記第１ノードおよび前記第２ノードに出力され、および前記データを前記強磁性トンネル接合素子から前記双安定回路にリストアする際は、前記第１論理回路の前記第２ノードに接続された入力以外の入力には前記第１論理回路が前記第１ノードに前記第２ノードの論理反転を出力するような信号が入力され、前記第２論理回路の前記第１ノードに接続された入力以外の入力には前記第２論理回路が前記第２ノードに前記第１ノードの論理反転を出力するような信号が入力されていることを特徴とするラッチ回路である。本発明によれば、双安定回路へのデータの書き込みおよび出力を高速に行うことができ、電源供給時において常に出力線を駆動することができる。また、電源が遮断されても強磁性トンネル接合素子に不揮発的にストアされたデータを双安定回路にリストアすることが可能である。よって、電源を遮断した後電源を復帰しても電源遮断前のデータを出力可能となる。したがって、待機状態において電源遮断を行うことによりラッチ回路の消費電力を削減することができる。

本発明は、第１インバータ回路と第２インバータ回路とがリング状に接続され、データを記憶する双安定回路と、前記第１インバータ回路と前記第２インバータ回路とが接続され互いに相補ノードである第１ノードおよび第２ノードと、前記双安定回路に入力線から前記データを書き込むための第１入力スイッチと、前記第１入力スイッチと相補的に動作し、前記双安定回路のデータを保持するための第２入力スイッチと、前記双安定回路に記憶されたデータを強磁性電極フリー層の磁化方向に応じ不揮発的にストアする強磁性トンネル接合素子と、を具備し、前記強磁性トンネル接合素子に不揮発的に記憶されたデータを前記双安定回路にリストア可能であることを特徴とするラッチ回路である。本発明によれば、双安定回路へのデータの書き込みおよび出力を高速に行うことができる。また、電源が遮断されても強磁性トンネル接合素子に不揮発的にストアされたデータを双安定回路にリストアすることが可能である。よって、電源を遮断した後電源を復帰しても電源遮断前のデータを出力可能となる。したがって、待機状態において電源遮断を行うことによりラッチ回路の消費電力を削減することができる。

上記構成において、前記強磁性トンネル接合素子は、スピン注入磁化反転法により、前記強磁性電極フリー層の磁化方向を変更する構成とすることができる。

上記構成において、前記強磁性トンネル接合素子は、前記第１ノードおよび前記第２ノードの少なくとも一方のノードに接続されている構成とすることができる。

上記構成において、前記強磁性トンネル接合素子は、前記少なくとも一方のノードと制御線との間に接続され、前記少なくとも一方のノードと前記制御線との間に電流が流れることにより高抵抗となり、前記電流と反対方向に電流が流れることにより低抵抗となる構成とすることができる。この構成によれば、強磁性トンネル接合素子にデータをストアすることができる。

上記構成において、前記データを前記双安定回路から前記強磁性トンネル接合素子にデータをストアする際に、前記制御線は前記強磁性トンネル接合素子にハイレベルの電圧を印加しさらにローレベルの電圧を印加する構成とすることができる。この構成によれば、強磁性トンネル接合素子にデータをストアすることができる。

上記構成において、前記データを前記強磁性トンネル接合素子から前記双安定回路にリストアする際に、前記制御線は前記強磁性トンネル接合素子にローレベルまたはハイレベルの電圧を印加する構成とすることができる。この構成によれば、双安定回路にデータをリストアすることができる。

上記構成において、前記少なくとも一方のノードと前記強磁性トンネル接合素子との間に接続され、前記データを前記双安定回路から前記強磁性トンネル接合素子にストアする際および前記データを前記強磁性トンネル接合素子から前記双安定回路にリストアする際に導通するスイッチを具備する構成とすることができる。この構成によれば、スイッチにより消費電力を削減することができる。

上記構成において、前記スイッチは、ＭＯＳＦＥＴを含む構成とすることができる。この構成によれば、スイッチを簡単に構成することができる。

上記構成において、前記強磁性トンネル接合素子は、前記第１ノードと前記制御線との間に接続された第１強磁性トンネル接合素子と、前記第２ノードと前記制御線との間に接続された第２強磁性トンネル接合素子とを含む構成とすることができる。この構成によれば、第１強磁性トンネル接合素子と第２強磁性トンネル接合素子とにより安定な動作を行うことができる。

上記構成において、前記第１ノードと前記第１強磁性トンネル接合素子との間に設けられ、前記データを前記双安定回路から前記第１強磁性トンネル接合素子にストアする際および前記データを前記第１強磁性トンネル接合素子から前記双安定回路にリストアする際に導通する第１スイッチと、前記第２ノードと前記第２強磁性トンネル接合素子との間に設けられ、前記データを前記第２強磁性トンネル接合素子にストアさせる際および前記データを前記双安定回路にリストアする際に導通する第２スイッチと、を具備する構成とすることができる。この構成によれば、第１スイッチおよび第２スイッチにより消費電力を削減することができる。

上記構成において、前記第１スイッチおよび前記第２スイッチは、それぞれＭＯＳＦＥＴを含む構成とすることができる。この構成によれば、スイッチを簡単に構成することができる。この構成によれば、第１スイッチおよび第２スイッチを簡単に構成することができる。

上記構成において、前記制御線とローレベルまたはハイレベルの電力線との間に接続された第３スイッチを具備し、前記第３スイッチは、前記データを前記双安定回路から前記第１強磁性トンネル接合素子および第２強磁性トンネル接合素子にストアする際に遮断し、前記データを前記第１強磁性トンネル接合素子および第２強磁性トンネル接合素子から前記双安定回路にリストアする際に導通することを構成とすることができる。この構成によれば、高速な動作が可能となる。

上記構成において、前記強磁性トンネル接合素子は、強磁性電極フリー層と、強磁性電極ピン層と、前記強磁性電極フリー層と前記強磁性電極ピン層との間に設けられたトンネル絶縁膜とを有する構成とすることができる。

本発明は、上記ラッチ回路を有するフリップフロップ回路である。

本発明によれば、双安定回路へのデータの書き込みおよび読み出しを高速に行うことができる。また、電源が遮断されても強磁性トンネル接合素子に不揮発的にストアされたデータを双安定回路にリストアすることが可能である。よって、電源を遮断した後電源を復帰しても電源遮断前に記憶されたデータを読み出し可能となる。

図１は、ＳＲＡＭに用いられる記憶回路の回路図である。 図２は、集積回路に用いられるラッチ回路の回路図である。 図３は、実施例１に係る記憶回路のブロック図である。 図４（ａ）から図４（ｃ）は、強磁性トンネル接合素子を説明するための図である。 図５は、実施例２に係る記憶回路の回路図である。 図６（ａ）および図６（ｂ）は、データのストアを説明するための図（その１）である。 図７（ａ）および図７（ｂ）は、データのストアを説明するための図（その２）である。 図８は、データのリストアを説明するための図（その１）である。 図９（ａ）から図９（ｃ）は、データのリストアを説明するための図（その２）である。 図１０は、データのリストアを説明するための図（その３）である。 図１１（ａ）から図１１（ｃ）は、データのリストアを説明するための図（その４）である。 図１２は、ＩＮＶ１およびＩＮＶ２を示す図である。 図１３（ａ）および図１３（ｂ）は、インバータの入出力特性を示す図である。 図１４（ａ）から図１４（ｄ）は、データのリストアを説明するための図（その５）である。 図１５は、実施例２のタイミングチャートである。 図１６は、シミュレーションに用いた強磁性トンネル接合素子の電流−電圧特性を示す図である。 図１７（ａ）から図１７（ｄ）は、実施例２のシミュレーション結果を示す図である。 図１８は、実施例３に係る記憶回路の回路図である。 図１９（ａ）から図１９（ｄ）は、実施例３のシミュレーション結果を示す図（その１）である。 図２０（ａ）および図２０（ｂ）は、実施例３のシミュレーション結果を示す図（その２）である。 図２１（ａ）および図２１（ｂ）は、実施例４に係る記憶回路の回路図である。 図２２（ａ）および図２２（ｂ）は、実施例５に係る記憶回路の回路図である。 図２３（ａ）および図２３（ｂ）は、実施例６に係る記憶回路の回路図である。 図２４は、実施例７に係る記憶回路の回路図である。 図２５は、実施例８に係る記憶回路の回路図である。 図２６は、実施例８のタイミングチャートである。 図２７（ａ）から図２７（ｄ）は、実施例８のシミュレーション結果を示す図である。 図２８は、実施例９に係る記憶回路の回路図である。 図２９（ａ）から図２９（ｄ）は、実施例９のシミュレーション結果を示す図である。 図３０は、実施例１０に係る記憶回路の回路図である。 図３１は、実施例１１に係る記憶回路の回路図である。 図３２は、実施例１２に係る記憶回路の回路図である。 図３３は、実施例１２のタイミングチャートである。 図３４は、実施例１３に係るラッチ回路の回路図である。 図３５（ａ）および図３５（ｂ）は、データのストアを説明するための図（その１）である。 図３６（ａ）および図３６（ｂ）は、データのストアを説明するための図（その２）である。 図３７は、データのリストアを説明するための図（その１）である。 図３８（ａ）から図３８（ｃ）は、データのリストアを説明するための図（その２）である。 図３９は、ＩＮＶ１およびＩＮＶ２を示す図である。 図４０（ａ）および図４０（ｂ）は、インバータの入出力特性を示す図である。 図４１（ａ）から図４１（ｄ）は、データのリストアを説明するための図（その３）である。 図４２は、実施例１３のタイミングチャートである。 図４３は、シミュレーションに用いた強磁性トンネル接合素子の電流−電圧特性を示す図である。 図４４（ａ）から図４４（ｄ）は、実施例１３のシミュレーション結果を示す図である。 図４５は、実施例１４に係るラッチ回路の回路図である。 図４６（ａ）から図４６（ｄ）は、実施例１４のシミュレーション結果を示す図（その１）である。 図４７（ａ）および図４７（ｂ）は、実施例１４のシミュレーション結果を示す図（その２）である。 図４８（ａ）および図４８（ｂ）は、実施例１５に係るラッチ回路の回路図である。 図４９（ａ）および図４９（ｂ）は、実施例１６に係るラッチ回路の回路図である。 図５０（ａ）および図５０（ｂ）は、実施例１７に係るラッチ回路の回路図である。 図５１は、実施例１８に係るラッチ回路の回路図である。 図５２は、実施例１９に係るラッチ回路の回路図である。 図５３は、実施例１９のタイミングチャートである。 図５４（ａ）から図５４（ｄ）は、実施例１９のシミュレーション結果を示す図である。 図５５は、実施例２０に係るラッチ回路の回路図である。 図５６（ａ）から図５６（ｄ）は、実施例２０のシミュレーション結果を示す図である。 図５７は、実施例２１に係るラッチ回路の回路図である。 図５８は、実施例２２に係るラッチ回路の回路図である。 図５９は、実施例２３に係るフリップフロップ回路の回路図である。 図６０は、実施例２４に係るラッチ回路の回路図である。 図６１（ａ）および図６１（ｂ）は、第１論理回路および第２論理回路の例を示す回路図である。 図６２は、実施例２５に係るラッチ回路の回路図である。 図６３は、実施例２５のタイミングチャートである。

以下、本発明の実施例について図面を参照に説明する。

図３は、実施例１に係る記憶回路のブロック図であり、本発明の原理を説明するための図である。実施例１に係る記憶回路は、第１インバータ回路１５、第２インバータ回路２５、強磁性トンネル接合（ＴＭＪ）素子５０および入出力スイッチ６０を有している。第１インバータ回路１５と第２インバータ回路２５はリング状に接続され双安定回路３０を構成している。第１インバータ回路１５および第２インバータ回路２５は、例えば図１のインバータ１０および２０である。第１インバータ回路１５と第２インバータ回路２５が接続されたノードがそれぞれノードＱ、ＱＢである。ノードＱとノードＱＢとは互いに相補ノードであり、双安定回路３０は、ノードＱおよびノードＱＢがそれぞれハイレベルおよびローレベル、または、ノードＱおよびノードＱＢがそれぞれローレベルおよびハイレベルとなることにより安定状態となる。双安定回路３０は、安定状態となることにより、データを記憶することができる。強磁性トンネル接合素子５０は、後述するように強磁性電極フリー層の磁化方向に応じ双安定回路３０に記憶されたデータを不揮発的にストアする。また、強磁性トンネル接合素子５０に不揮発的に記憶されたデータは双安定回路３０にリストア可能である。入出力スイッチ６０は入出力線とノードＱとを遮断または導通させる。入出力スイッチ６０が導通することにより、双安定回路３０に入出力線のデータを記憶させることができる。また、双安定回路３０のデータを入出力線に読み出すことができる。

実施例１によれば、双安定回路３０へのデータの書き込みおよび読み出しは強磁性トンネル接合素子５０の無い回路と同様、高速に書き込みおよび読み出すことができる。双安定回路３０に記憶されたデータを、強磁性トンネル接合素子５０が不揮発的にストアする。これにより、電源が遮断しても強磁性トンネル接合素子５０に不揮発的にストアされたデータを双安定回路３０にリストアすることが可能である。よって、電源を遮断した後電源を復帰しても電源遮断前に記憶されたデータを読み出し可能となる。

図４（ａ）は、強磁性トンネル接合素子の一例を示す図である。強磁性トンネル接合素子４０は、強磁性電極フリー層４２と、強磁性電極ピン層４６と、強磁性電極フリー層４２と強磁性電極ピン層４６との間に設けられたトンネル絶縁膜４４とを有する。強磁性電極フリー層４２および強磁性電極ピン層４６は、強磁性金属、ハーフメタル強磁性体または強磁性半導体からなる。強磁性電極フリー層４２は、磁化方向を変更することができる。一方、強磁性電極ピン層４６は、磁化方向が固定されている。強磁性電極フリー層４２と強磁性電極ピン層４６との磁化方向が平行な状態を平行磁化、反平行な場合を反平行磁化という。

図４（ｂ）は、強磁性トンネル接合素子４０の電流−電圧特性を示す図である。図４（ａ）のように、強磁性電極ピン層４６に対し強磁性電極フリー層４２に印加される電圧Ｖおよび強磁性電極フリー層４２から強磁性電極ピン層４６に流れる電流Ｉで定義する。このときの強磁性トンネル接合素子４０のシンボルを図４（ｃ）のように定義する。図４（ｂ）を参照に、平行磁化状態の強磁性トンネル接合素子４０の抵抗Ｒｐは、反平行磁化状態の強磁性トンネル接合素子４０の抵抗Ｒａｐより小さくなる。一般に、ＲｐとＲａｐは強磁性トンネル接合に印加される電圧の関数であるが、以下では近似的には抵抗値が一定の抵抗として取り扱う。ＲｐとＲａｐが一定抵抗でない場合でも以下の議論は同様に成り立つ。反平行磁化状態において、強磁性トンネル接合素子４０に印加される電圧Ｖが大きくなると、電流Ｉは抵抗Ｒａｐの逆数の傾きで大きくなる（図４（ｂ）のＡ）。電流Ｉが閾値電流Ｉ_ＴＦを越えると、強磁性電極ピン層４６から強磁性電極フリー層４２に注入される強磁性電極ピン層４６の多数スピンの電子により、強磁性電極フリー層４２の磁化が反転し、平行磁化状態となる（図４（ｂ）のＢ）。これにより、強磁性トンネル接合素子４０の抵抗はＲｐとなる。一方、平行磁化状態で負の電流Ｉが流れ（図４（ｂ）のＣ）、閾値電流Ｉ_ＴＲを負に越えると、強磁性電極フリー層４２から強磁性電極ピン層４６に注入される電子のうち、強磁性電極フリー層４２の少数スピンの電子は強磁性電極ピン層４６によって反射される。これにより、強磁性電極フリー層４２の磁化が反転し、反平行磁化状態となる（図４（ｂ）のＤ）。このように、スピン偏極した電荷の注入により磁化方向を変更させる強磁性電極フリー層の磁化方向を反転させる方法をスピン注入磁化反転法という。スピン注入磁化反転法は、磁界を発生させ磁化方向を変更する方法に比べ、磁化方向の変更に要する消費電力を削減できる可能性がある。また、磁場を発生させ磁化方向を変更する方法に比べると、漏洩磁場の問題がないことから、選択セル以外のセルに誤書き込みや誤消去を発生するディスターブの影響を受け難く、高密度集積化に向いている。

図５は実施例２に係る記憶回路の回路図である。図５を参照に、実施例１に係る記憶回路は、図１のＳＲＡＭセルに加え、ｎ型ＦＥＴｍ７、ｍ８、強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２を有している。ノードＱと制御線ＣＴＲＬとの間にＦＥＴｍ７と強磁性トンネル接合素子ＭＴＪ１とが接続され、ノードＱＢと制御線ＣＴＲＬとの間にＦＥＴｍ８と強磁性トンネル接合素子ＭＴＪ２とが接続されている。ＦＥＴｍ７およびｍ８のゲートはスイッチ線ＳＴに接続されている。

実施例２に係る記憶回路の動作について説明する。双安定回路３０へのデータの書き込みおよび読み出しは、従来のＳＲＡＭと同じように行われる。すなわち、ワード線ＷＬをハイレベルとしＦＥＴｍ５およびｍ６を導通状態とすることにより、双安定回路３０に入出力線ＤＩＮおよびＤＩＮＢのデータが書き込まれる。また、入出力線ＤＩＮおよびＤＩＮＢを等電位の浮遊状態としワード線ＷＬをハイレベルとしＦＥＴｍ５およびｍ６を導通状態とすることにより、双安定回路３０のデータを入出力線ＤＩＮおよびＤＩＮＢに読み出すことができる。ＦＥＴｍ５およびｍ６を遮断状態とすることにより、双安定回路３０のデータが保持される。なお、双安定回路３０へのデータの書き込み、読み出し、保持の際、スイッチ線ＳＴはローレベルとし、ＦＥＴｍ７およびｍ８は遮断状態とすることが好ましい。これにより、ノードＱおよびＱＢと制御線ＣＴＲＬ間の電流を抑制し、消費電力を削減することができる。

双安定回路３０に記憶されたデータを強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２に不揮発的にストアする方法を説明する。まず、ノードＱがハイレベル“Ｈ”、ノードＱＢがローレベル“Ｌ”のデータが保持されている場合について説明する。なお、以降の回路図のうち図６、図７、図９、図１１において、導通状態のＦＥＴ等は実線、非導通状態のＦＥＴ等は破線で示す。図６（ａ）および図６（ｂ）を参照に、ワード線ＷＬをローレベルとする。これにより、ＦＥＴｍ５およびｍ６は遮断状態となり、双安定回路３０にデータが保持される。図６（ａ）を参照に、スイッチ線ＳＴをハイレベルとし制御線ＣＴＲＬをローレベルとする。ノードＱからＦＥＴｍ７を介し制御線ＣＴＲＬに電流Ｉ_ＭＴＪ１が流れる。電流Ｉ_ＭＴＪ１が閾値電流Ｉ_ＴＲを越えるように設定しておくと、強磁性トンネル接合素子ＭＴＪ１の抵抗は高抵抗Ｒａｐとなる。ノードＱＢはローレベルのため、強磁性トンネル接合素子ＭＴＪ２には電流は流れない。図６（ｂ）を参照に、スイッチ線ＳＴをハイレベルとし、制御線ＣＴＲＬをハイレベルとする。制御線ＣＴＲＬからノードＱＢに電流Ｉ_ＭＴＪ２が流れる。電流Ｉ_ＭＴＪ２が閾値電流Ｉ_ＴＦを越えるように設定しておくと、強磁性トンネル接合素子ＭＴＪ２の抵抗は低抵抗Ｒｐとなる。ノードＱはハイレベルのため、強磁性トンネル接合素子ＭＴＪ１には電流は流れない。上記一連の動作が完了すると、強磁性トンネル接合素子ＭＴＪ１の抵抗は高抵抗Ｒａｐに、強磁性トンネル接合素子ＭＴＪ２の抵抗は低抵抗Ｒｐになる。なお、図６（ａ）および図６（ｂ）のいずれのステップを先に行ってもよい。

図７（ａ）および図７（ｂ）を参照に、ノードＱがローレベル、ノードＱＢがハイレベルのデータが保持されている場合について説明する。図７（ａ）を参照に、スイッチ線ＳＴをハイレベルとし制御線ＣＴＲＬをローレベルとすると、ノードＱＢから制御線ＣＴＲＬに電流Ｉ_ＭＴＪ２が流れるため、強磁性トンネル接合素子ＭＴＪ２は高抵抗Ｒａｐとなる。ノードＱはローレベルのため、強磁性トンネル接合素子ＭＴＪ１には電流は流れない。図７（ｂ）を参照に、スイッチ線ＳＴをハイレベルとし制御線ＣＴＲＬをハイレベルとすると、制御線ＣＴＲＬからノードＱに電流Ｉ_ＭＴＪ１が流れるため、強磁性トンネル接合素子ＭＴＪ１は低抵抗Ｒｐとなる。ノードＱＢはハイレベルのため、強磁性トンネル接合素子ＭＴＪ２には電流は流れない。上記一連の動作が完了すると、強磁性トンネル接合素子ＭＴＪ１の抵抗は低抵抗Ｒｐに、強磁性トンネル接合素子ＭＴＪ２の抵抗は高抵抗Ｒａｐになる。以上のようにして、双安定回路３０のデータを強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２に不揮発的にストアすることができる。

電源Ｖｓｕｐｐｌｙが遮断され、双安定回路３０のデータが消失した場合であっても、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２の抵抗は不揮発的に保持される。その後、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２からデータを双安定回路３０にリストアする方法を説明する。図８は、双安定回路３０へのデータリストアの際の時間に対するノードＱおよびＱＢの電圧を示した図である。図９（ａ）から図９（ｃ）はそれぞれ図８の時間ｔ１からｔ３のときの記憶回路の状態を説明する図である。図９（ａ）から図９（ｃ）において、ノードＱおよびＱＢには、それぞれ容量Ｃ_ＱおよびＣ_ＱＢが接続されている。容量Ｃ_ＱおよびＣ_ＱＢは例えば、配線容量やトランジスタの寄生容量である。

図９（ａ）を参照に、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２はそれぞれ高抵抗Ｒａｐおよび低抵抗Ｒｐである。時間ｔ１において、スイッチ線ＳＴをハイレベルとする。電源電圧をローレベルからハイレベルに立ち上げる。ノードＱおよびＱＢはローレベルとなっているため、インバータ１０、２０においては、ＦＥＴｍ１、ｍ３を介し、電源ＶｓｕｐｐｌｙからノードＱおよびＱＢにそれぞれ電流Ｉ_ｍ１およびＩ_ｍ３が流れる。強磁性トンネル接合素子ＭＴＪ１は高抵抗Ｒａｐなため、ノードＱからローレベルの制御線ＣＴＲＬに流れる電流Ｉ_ＭＴＪ１は小さい。強磁性トンネル接合素子ＭＴＪ2は低抵抗Ｒｐなため、ノードＱＢからローレベルの制御線ＣＴＲＬに流れる電流Ｉ_ＭＴＪ２は大きい。

ノードＱおよびＱＢの電圧Ｖ_ＱおよびＶ_ＱＢは、以下の式で表される。
Ｖ_Ｑ＝∫（Ｉ_ｍ３−Ｉ_ｍ４−Ｉ_ＭＴＪ１）ｄｔ／Ｃ_Ｑ 式１
Ｖ_ＱＢ＝∫（Ｉ_ｍ１−Ｉ_ｍ２−Ｉ_ＭＴＪ２）ｄｔ／Ｃ_ＱＢ 式２
また、各電流の大きさの関係は以下である。
Ｉ_ｍ１＝Ｉ_ｍ３＞＞Ｉ_ｍ２＝Ｉ_ｍ４ 式３
Ｉ_ＭＴＪ１＜Ｉ_ＭＴＪ２ 式４
また、容量Ｃ_ＱおよびＣ_ＱＢの容量値Ｃ_ＱおよびＣ_ＱＢは以下である。
Ｃ_Ｑ＝Ｃ_ＱＢ 式５
以上より、ノードＱから容量Ｃ_Ｑを充電する電流はＩ_ｍ３−Ｉ_ＭＴＪ１であり、ノードＱＢから容量Ｃ_ＱＢを充電する電流はＩ_ｍ１−Ｉ_ＭＴＪ２である。
よって、
Ｖ_Ｑ＞Ｖ_ＱＢ
となる。
これにより、図８の時間ｔ１と時間ｔ２との間では、電圧Ｖ_ＱおよびＶ_ＱＢはともに増加するが、Ｖ_ＱはＶ_ＱＢより大きい。

図９（ｂ）を参照に、図８の時間ｔ２において、Ｖ_Ｑがインバータ１０を構成するＦＥＴｍ２の閾値電圧より高くなると、ＦＥＴｍ２が導通状態となり、ＦＥＴｍ２には電流Ｉ_ｍ２が流れる。容量Ｃ_ＱＢを充電する電流は、Ｉ_ｍ１−Ｉ_ＭＴＪ２−Ｉ_ｍ２となる。電流Ｉ_ｍ２が大きくなると、容量Ｃ_ＱＢから放電され、ノードＱＢの電圧は０になる。

図９（ｃ）を参照に、図８の時間ｔ３において、定常状態となると、Ｉ_ｍ３＝Ｉ_ＭＴＪ１となり、容量Ｃ_Ｑは充電された状態となり、容量Ｃ_ＱＢは放電された状態となる。以上により、ノードＱはハイレベル、ノードＱＢはローレベルとなり、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２から双安定回路３０へのデータのリストアが完了する。

図１０は、図８とは逆に、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２がそれぞれ低抵抗Ｒｐおよび高抵抗Ｒａｐの場合のデータの双安定回路３０へのリストアを示す図である。図１１（ａ）から図１１（ｃ）はそれぞれ図１０の時間ｔ１からｔ３のときの記憶回路の状態を説明する図である。

図１１（ａ）を参照に、電源電圧をローレベルからハイレベルに立ち上げると、電圧Ｖ_ＱおよびＶ_ＱＢはともに増加するが、Ｖ_ＱＢはＶ_Ｑより大きい。図１１（ｂ）を参照に、Ｖ_ＱＢがインバータ２０を構成するＦＥＴｍ４の閾値電圧より高くなるとＦＥＴｍ４が導通状態となり電流Ｉ_ｍ４が流れる。ノードＱの電圧Ｖ_Ｑは低下する。図１１（ｃ）を参照に、定常状態となると、ノードＱはローレベル、ノードＱＢはハイレベルとなる。以上により、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２から双安定回路３０へのデータのリストアが完了する。

次に、インバータに着目して強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２から双安定回路３０へのデータの復帰について説明する。図１２のように、インバータ１０と強磁性トンネル接合素子ＭＴＪ１からなる回路をインバータＩＮＶ１、インバータ２０と強磁性トンネル接合素子ＭＴＪ１からなる回路をインバータＩＮＶ２、強磁性トンネル接合素子が付加されていないインバータ１０または２０をインバータＩＮＶ０とする。

図１３（ａ）は、強磁性トンネル接合素子ＭＴＪ１が高抵抗Ｒａｐ、強磁性トンネル接合素子ＭＴＪ２が低抵抗Ｒｐの場合のインバータの入出力特性を示した概念図である。強磁性トンネル接合素子が付加されていないインバータＩＮＶ０に対し、強磁性トンネル接合素子が付加されたインバータＩＮＶ１およびＩＮＶ２は論理閾値が低くなる。強磁性トンネル接合素子ＭＴＪ２が低抵抗ＲｐのインバータＩＮＶ１は強磁性トンネル接合素子ＭＴＪ１が高抵抗ＲａｐのインバータＩＮＶ２に対し論理閾値がさらに低くなる。図１３（ｂ）を参照に、強磁性トンネル接合素子ＭＴＪ１が低抵抗Ｒｐ、強磁性トンネル接合素子ＭＴＪ２が高抵抗Ｒａｐの場合、インバータＩＮＶ２はインバータＩＮＶ１に対し論理閾値が低くなる。

図１４（ａ）は、強磁性トンネル接合素子が接続されていないインバータＩＮＶ０、ＩＮＶ０´からなる双安定回路の特性曲線の概念図である。インバータＩＮＶ０、ＩＮＶ０´の特性は等しいため、双安定回路３０のスイッチ点Ｃ´´はＶ_Ｑ＝Ｖ_ＱＢ上にある。Ｖ_ＱＢが電源電圧Ｖｓｐ３のときの点Ａ´´とスイッチ点Ｃ´´間の特性曲線のループと、Ｖ_Ｑが電源電圧Ｖｓｐ３´のときの点Ｂ´´と点Ｃ´´間の特性曲線のループと、は対称である。

図１４（ｂ）は、強磁性トンネル接合素子ＭＴＪ１が高抵抗Ｒａｐ、強磁性トンネル接合素子ＭＴＪ２が低抵抗Ｒｐの場合の双安定回路３０の特性曲線の概念図である。インバータＩＮＶ１とＩＮＶ２の入出力特性が非対称なため、双安定回路３０のスイッチ点ＣはＶ_Ｑ＝Ｖ_ＱＢの直線より上側にある。Ｖ_ＱＢが電源電圧Ｖ_ｓｐ１のときの点Ａとスイッチ点Ｃ間の特性曲線のループは、Ｖ_Ｑが電源電圧_{Ｖｓｐ１´}のときの点Ｂと点Ｃ間の特性曲線のループより小さくなる。電源電圧Ｖｓｕｐｐｌｙを接地電圧０Ｖから電圧Ｖ_ｓｐ１、Ｖ_ｓｐ１´に立ち上げる過程を考える。このとき、強磁性トンネル接合素子ＭＴＪ２に流れる電流Ｉ_ＭＴＪ２は閾値電流Ｉ_ＴＲを越えないようにする。電源電圧Ｖｓｕｐｐｌｙがインバータに使用されているｐ型ＭＯＳＦＥＴの閾値電圧の絶対値を少し越えた電圧Ｖ_ｓｐ５、Ｖ_ｓｐ５´の場合、インバータＩＮＶ１およびインバータＩＮＶ２の特性曲線はＩＮＶ１´およびＩＮＶ２´となる。インバータＩＮＶ２はインバータＩＮＶ１より閾値電圧が低い。すなわち、インバータＩＮＶ１、ＩＮＶ２への入力電圧（インバータＩＮＶ１の場合ノードＱの電圧、インバータＩＮＶ１の場合ノードＱＢの電圧）が同じ場合、インバータＩＮＶ２の方が出力ノード（インバータＩＮＶ１の場合ノードＱＢ、インバータＩＮＶ１の場合ノードＱＢ）からグランドへ多くの電流が流れる。よって、入力電圧が０Vのときの出力電圧もインバータＩＮＶ１よりもインバータＩＮＶ２の方が低くなる。したがって、双安定回路の動的動作点は電源電圧Ｖｓｕｐｐｌｙの立ち上げ速度等に依存するものの、静的安定点が常にＶ_Ｑ＝Ｖ_ＱＢの下側に存在するので、点線矢印の軌跡をたどり点Ｂに収束する。

図１４（ｃ）は、強磁性トンネル接合素子ＭＴＪ１が低抵抗Ｒｐ、強磁性トンネル接合素子ＭＴＪ２が高抵抗Ｒａｐの場合の双安定回路３０の特性曲線の概念図である。双安定回路３０のスイッチ点Ｃ´はＶ_Ｑ＝Ｖ_ＱＢの直線より下側にある。Ｖ_ＱＢが電源電圧Ｖ_ｓｐ２のときの点Ａ´とスイッチ点Ｃ´間の特性曲線のループは、Ｖ_Ｑが電源電圧Ｖ_ｓｐ２´のときの点Ｂ´と点Ｃ´間の特性曲線のループより大きくなる。このとき、強磁性トンネル接合素子ＭＴＪ１に流れる電流Ｉ_ＭＴＪ１が閾値電流Ｉ_ＴＲを越えないように電源電圧Ｖｓｕｐｐｌｙを０ＶからＶ_ｓｐ２、Ｖ_ｓｐ２´に立ち上げる。双安定回路３０の動的動作点は、静的安定点が常にＶ_Ｑ＝Ｖ_ＱＢの上側にあるため、点線矢印の軌跡をたどり点Ａ´に収束する。

図１４（ｂ）および図１４（ｃ）において、電源電圧を立ち上げる際に、動的な動作点がＶ_Ｑ＝Ｖ_ＱＢとなったとしても、その直前までＶ_Ｑ＝Ｖ_ＱＢの直線の上側又は下側の特性ループ内にあるため、収束する動作点の方向は変わらず、点Ｂまたは点Ａ´に収束する。

図１４（ｂ）または図１４（ｃ）において、強磁性トンネル接合素子ＭＴＪ１またはＭＴＪ２の電流Ｉ_ＭＴＪ１またはＩ_ＭＴＪ２が閾値電流Ｉ_ＴＲを一度でも越えると、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２は高抵抗Ｒａｐとなる。よって、図１４（ｄ）のように、インバータＩＮＶ１とＩＮＶ２の論理閾値は同じとなり、スイッチ点Ｃ´´´はＶ_Ｑ＝Ｖ_ＱＢ上となる。このため、電源電圧Ｖｓｕｐｐｌｙを０Ｖから電圧Ｖ_ｓｐ４、Ｖ_ｓｐ４´に立ち上げた場合、静的安定点は、点Ａ´´´に収束するか点Ｂ´´´に収束するか確定しなくなってしまう。以上のように、データを復帰させる際は、電流Ｉ_ＭＴＪ１およびＩ_ＭＴＪ２が閾値電流Ｉ_ＴＲを越えないようにすることが好ましい。

図１５は、実施例２に係る記憶回路の制御を示すタイミングチャートである。なお、ハッチ領域はハイレベルかローレベルか定かではないことを示す。図１５を参照に、電源電圧Ｖｓｕｐｐｌｙが供給され、制御線ＣＴＲＬおよびスイッチ線ＳＴはローレベルである。双安定回路３０へのデータの書き込みは、ワード線ＷＬをハイレベル、入出力線ＤＩＮ、ＤＩＮＢをハイレベルまたはローレベルとすることにより行われる。双安定回路３０から強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２へのデータのストアは、期間Ｔ１においてスイッチ線ＳＴおよび制御線ＣＴＲＬをハイレベルとし（図６（ｂ）および図７（ｂ）に相当）、期間Ｔ２において、スイッチ線ＳＴをハイレベルとし制御線ＣＴＲＬをローレベルとする（図６（ａ）および図７（ａ）に相当）ことにより行われる。

その後、電源電圧Ｖｓｕｐｐｌｙを０Ｖとすることにより、記憶回路はスリープ状態となる。このとき、記憶回路に電流が流れないため、消費電力を抑制することができる。強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２から双安定回路３０へのデータのリストアは、期間Ｔ３において制御線ＣＴＲＬをローレベルとしスイッチ線ＳＴをハイレベルとした状態で電源電圧Ｖｓｕｐｐｌｙを０Ｖから立ち上げる（図８から図１１（ｃ）に相当）ことにより行われる。双安定回路３０からのデータの読み出しは、ワード線ＷＬをハイレベルとすることにより行われる。

次に、実施例２に係る記憶回路のシミュレーションを行った。図１６は、シミュレーションに用いた強磁性トンネル接合素子の電流電圧特性を示す図である。閾値電流Ｉ_ＴＦおよびＩ_ＴＲはそれぞれ３０μＡおよび−３０μＡ、抵抗ＲａｐおよびＲｐはそれぞれ１６．７ｋΩおよび８．３３ｋΩとした。各ＦＥＴのチャネル長Ｌ＝０．０７μｍであり、ｎ型ＦＥＴのチャネル幅Ｗｎ＝１．０μｍ、ｐ型ＦＥＴのチャネル幅Ｗｐ＝１．５μｍとした。

図１７（ａ）から図１７（ｄ）は、シミュレーション結果を示すタイミングチャートである。図１７（ａ）は、ノードＱがハイレベルのときにストアする際のタイミングチャート、図１７（ｂ）は、図１７（ａ）後にリストアする際のタイミングチャートである。図１７（ｃ）は、ノードＱがローレベルのときにストアする際のタイミングチャート、図１７（ｄ）は、図１７（ｃ）後にリストアする際のタイミングチャートである。各図では、ノードＱのレベルに１．５Ｖ、スイッチ線ＳＴのレベルに３Ｖ、制御線ＣＴＲＬのレベルに４．５Ｖ、電源電圧Ｖｓｕｐｐｌｙに６Ｖ、ワード線ＷＬのレベルに７．５Ｖを加え表示している。ストアの方法、リストアの方法は前述の通りである。

図１７（ａ）において、ノードＱがハイレベル、ノードＱＢがローレベルの状態を強磁性トンネル接合素子にストアする。図１７（ｂ）において、ノードＱにハイレベル、ノードＱＢにローレベルがリストアされている。同様に、図１７（ｃ）において、ノードＱがローレベル、ノードＱＢがハイレベルの状態を強磁性トンネル接合素子にストアする。図１７（ｄ）において、ノードＱにローレベル、ノードＱＢにハイレベルがリストアされている。以上のように、実施例２に係る記憶回路においては、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２にストアしたデータを、電源再投入後に双安定回路３０にリストアできることが確認できた。

図１８は、実施例３に係る記憶回路の回路図である。実施例３においては、実施例２の図に対し、ＦＥＴｍ７およびＦＥＴｍ８が設けられていない。このように、ＦＥＴｍ７（第１スイッチ）およびＦＥＴｍ８（第２スイッチ）はなくてもよい。しかしながら、双安定回路３０から制御線ＣＴＲＬに流れる電流を抑制するためには、ＦＥＴｍ７およびＦＥＴｍ８を設ける方が好ましい。

図１９（ａ）から図１９（ｄ）は、実施例３に係る記憶回路について、実施例２の図１７（ａ）から図１７（ｄ）と同じシミュレーションを行った結果を示す図である。なお、各図では、ノードＱのレベルに１．５Ｖ、制御線ＣＴＲＬのレベルに３Ｖ、電源電圧Ｖｓｕｐｐｌｙに４．５Ｖ、ワード線ＷＬのレベルに６Ｖを加え表示している。

図１９（ａ）において、ノードＱがハイレベル、ノードＱＢがローレベルの状態を強磁性トンネル接合素子にストアする。図１９（ｂ）において、ノードＱにハイレベル、ノードＱＢにローレベルがリストアされている。同様に、図１９（ｃ）において、ノードＱがローレベル、ノードＱＢがハイレベルの状態を強磁性トンネル接合素子にストアする。図１９（ｄ）において、ノードＱにローレベル、ノードＱＢにハイレベルがリストアされている。以上のように、実施例３に係る記憶回路においては、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２にストアしたデータを、電源再投入後に双安定回路３０にリストアできることが確認できた。

図２０（ａ）は、シミュレーション開始時の強磁性トンネル接合素子ＭＴＪ１の抵抗が高抵抗Ｒａｐであり強磁性トンネル接合素子ＭＴＪ２が低抵抗Ｒｐの場合の双安定回路３０のシミュレーション特性曲線を示している。図２０（ｂ）は、シミュレーション開始時の強磁性トンネル接合素子ＭＴＪ１が低抵抗Ｒｐであり強磁性トンネル接合素子ＭＴＪ２が高抵抗Ｒａｐの場合の双安定回路３０のシミュレーション特性曲線を示している。実線はインバータＩＮＶ１に相当する曲線、破線はインバータＩＮＶ２に相当する曲線であり、それぞれの入出力を切り離した状態のインバータ単体でシミュレーションを行っている。矢印は掃印方向を示している。電源電圧Ｖｓｕｐｐｌｙが１．０Ｖ、０．５Ｖおよび０．３Ｖのときの曲線を示している。点線の矢印は、インバータＩＮＶ１とインバータＩＮＶ２の入出力を相互に接続性し双安定回路３０を構成して、電源電圧を０Ｖから１．０Ｖまで立ち上げたとき（図１９（ｂ）および図１９（ｄ）においてリストアを行ったとき）の動的動作点の軌跡を示している。

図２０（ａ）および図２０（ｂ）を参照に、電源電圧Ｖｓｕｐｐｌｙが０．３Ｖ、０．５Ｖのとき特性曲線は非対称である。これにより、電源電圧Ｖｓｕｐｐｌｙが高くなると、図２０（ａ）では動的安定点はノードＱがローレベルにノードＱＢがハイレベルに収束する。図２０（ｂ）では動的動作点はノードＱがハイレベルにノードＱＢがローレベルに収束する。電源電圧Ｖｓｕｐｐｌｙが１．０Ｖ固定のときは、図２０（ａ）にあってはインバータＩＮＶ２の入力電圧、図２０（ｂ）にあってはインバータＩＮＶ１の入力電圧をそれぞれ０Ｖから１Ｖ、１Ｖから０Ｖまで掃印すると、強磁性トンネル接合素子ＭＴＪ１またはＭＴＪ２を流れる電流Ｉ_ＭＴＪ１またはＩ_ＭＴＪ２が閾値電流Ｉ_ＴＲを越えるため、特性曲線は対称になってしまう。このように、電流Ｉ_ＭＴＪ１またはＩ_ＭＴＪ２が閾値電流Ｉ_ＴＲをリストア動作中に越えないように、電源電圧Ｖｓｕｐｐｌｙ、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２の抵抗値ＲｐおよびＲａｐなどを設定することが好ましい。

実施例２および実施例３のように、強磁性トンネル接合素子にストアしたデータを双安定回路３０のデータにリストアできるのは、図１２のインバータＩＮＶ１とＩＮＶ２の論理閾値がストアされたデータに応じ逆転するためである（図１３（ａ）および図１３（ｂ）参照）。よって、双安定回路３０を構成するインバータ１０とインバータ２０に強磁性トンネル接合素子ＭＴＪ１を付加したインバータＩＮＶ２との論理閾値がストアされたデータに応じ異なるようにすれば、強磁性トンネル接合素子が１つの構成においても、データのリストアが可能となる。以下に、強磁性トンネル接合素子が１つの構成の例を説明する。

図２１（ａ）および図２１（ｂ）は実施例４に係る記憶回路の回路図である。実施例４においては、実施例２および実施例３に対し、インバータ２０のＦＥＴｍ４´のチャネル幅をインバータ１０のＦＥＴｍ３のチャネル幅より狭くしている。また、強磁性トンネル接合素子ＭＴＪ２およびＦＥＴｍ８が設けられていない。これにより、強磁性トンネル接合素子ＭＴＪ１の抵抗が高抵抗Ｒａｐの場合と低抵抗Ｒｐの場合とで、インバータ１０の入出力特性とインバータＩＮＶ２の入出力特性とで、論理閾値が逆転する。よって、実施例２および実施例３と同様に、強磁性トンネル接合素子ＭＴＪ１にストアされたデータを双安定回路３０にリストアすることができる。ＦＥＴｍ７は図２１（ａ）のように、設けてもよいし、図２１（ｂ）のように設けなくてもよい。

図２２（ａ）および図２２（ｂ）は実施例５に係る記憶回路の回路図である。実施例５においては、実施例２および実施例３に対し、強磁性トンネル接合素子ＭＴＪ２が抵抗Ｒ１に置き換わっている。抵抗Ｒ１は強磁性トンネル接合素子ＭＴＪ１の高抵抗Ｒａｐと低抵抗Ｒｐとの間になるように設定する。これにより、強磁性トンネル接合素子ＭＴＪ１の抵抗が高抵抗Ｒａｐの場合と低抵抗Ｒｐの場合とで、インバータ１０に抵抗Ｒ１を付加したインバータＩＮＶ１の入出力特性とインバータＩＮＶ２の入出力特性とで、論理閾値が逆転する。よって、実施例２および実施例３と同様に、強磁性トンネル接合素子ＭＴＪ１にストアされたデータを双安定回路３０にリストアすることができる。ＦＥＴｍ７およびＦＥＴｍ８は、図２２（ａ）のように、設けてもよいし、図２２（ｂ）のように設けなくてもよい。

図２３（ａ）および図２３（ｂ）は実施例６に係る記憶回路の回路図である。実施例６においては、実施例５に対し、抵抗Ｒ１が接地されている。双安定回路３０のデータを強磁性トンネル接合素子ＭＴＪ１にストアするため、制御線ＣＴＲＬをハイレベルにした場合に抵抗Ｒ１に電流が流れなくてもよい。よって、抵抗Ｒ１は接地してもよい。実施例５と同じように抵抗Ｒ１は強磁性トンネル接合素子ＭＴＪ１の高抵抗Ｒａｐと低抵抗Ｒｐとの間になるように設定する。また、ＦＥＴｍ７およびＦＥＴｍ８は、図２３（ａ）のように、設けてもよいし、図２３（ｂ）のように設けなくてもよい。

図２４は実施例７に係る記憶回路の回路図である。実施例７においては、実施例２の図５の制御線ＣＴＲＬにＦＥＴｍ９からｍ１２よりなるインバータ２段の増幅回路７０の出力が接続されている。増幅回路７０の入力は外部制御線ＥＸＴ−ＣＴＲＬが接続されている。制御線ＣＴＲＬにより多くの記憶回路を同時に制御すると、動作が遅くなってしまう。実施例７によれば、増幅回路７０により外部制御線ＥＸＴ−ＣＴＲＬの信号を増幅するため、記憶回路におけるストアおよびリストアを高速に行うことができる。

図２５は、実施例８に係る記憶回路の回路図である。実施例８においては、ｎ型ＭＯＳＦＥＴｍ１３が制御線ＣＴＲＬとグランドとの間に接続され、ＦＥＴｍ１３のゲートが第２制御線ＲＣＬに接続されている。図２６は、実施例８に係る記憶回路のタイミングチャートである。ストアの際は、第２制御線ＲＣＬのレベルをローレベルとする。ＦＥＴｍ１３は遮断状態となる。よって、ノードＱとＱＢのどちらかがハイレベルの電位、もう一方がローレベルの電位であるから、強磁性トンネル接合素子ＭＴＪ１と強磁性トンネル接合素子ＭＴＪ２との間に電流が流れ、双安定回路３０のデータが強磁性トンネル接合素子ＭＴＪ１とＭＴＪ２にストアされる。このとき、制御線ＣＴＲＬの電圧はハイレベルとローレベルとの中間となる。リストアの際は、第２制御線ＲＣＬを導通状態とする。制御線ＣＴＲＬはローレベルとなり、実施例２と同様にリストアすることができる。これにより、制御線ＣＴＲＬの駆動能力によらず、記憶回路におけるストアおよびリストアを高速に行うことができる。

図２７（ａ）から図２７（ｄ）は、実施例８に係る記憶回路について、実施例２の図１７（ａ）から図１７（ｄ）と同じシミュレーションを行った結果を示す図である。なお、シミュレーションに用いたパラメータのうち、強磁性トンネル接合素子の閾値電流Ｉ_ＴＦおよびＩ_ＴＲをそれぞれ１５μＡおよび−１５μＡとし、その他のパラメータは実施例２と同じとした。各図では、ノードＱのレベルに１．５Ｖ、制御線ＣＴＲＬのレベルに３Ｖ、第２制御線ＲＣＬに４．５Ｖ、スイッチ線ＳＴに６Ｖ、電源電圧Ｖｓｕｐｐｌｙに７．５Ｖ、ワード線ＷＬのレベルに９Ｖを加え表示している。

図２７（ａ）において、ノードＱがハイレベル、ノードＱＢがローレベルの状態を強磁性トンネル接合素子にストアする。図２７（ｂ）において、ノードＱにハイレベル、ノードＱＢにローレベルがリストアされている。同様に、図２７（ｃ）において、ノードＱがローレベル、ノードＱＢがハイレベルの状態を強磁性トンネル接合素子にストアする。図２７（ｄ）において、ノードＱにローレベル、ノードＱＢにハイレベルがリストアされている。以上のように、実施例８に係る記憶回路においては、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２にストアしたデータを、電源再投入後に双安定回路３０にリストアできることが確認できた。

図２８は、実施例９に係る記憶回路の回路図である。実施例９においては、実施例８に対しＦＥＴｍ７およびｍ８が設けられていない。その他の構成は実施例８と同じである。図２９（ａ）から図２９（ｄ）は、実施例９に係る記憶回路について、実施例８の図２７（ａ）から図２７（ｄ）と同じシミュレーションを行った結果を示す図である。なお、シミュレーションに用いたパラメータのうち、強磁性トンネル接合素子の閾値電流Ｉ_ＴＦおよびＩ_ＴＲをそれぞれ６μＡおよび−６μＡとし、高抵抗値Ｒａｐおよび低抵抗値Ｒｐをそれぞれ５０ｋΩおよび２５ｋΩとし、その他のパラメータは実施例２と同じとした。

図２９（ａ）において、ノードＱがハイレベル、ノードＱＢがローレベルの状態を強磁性トンネル接合素子にストアする。図２９（ｂ）において、ノードＱにハイレベル、ノードＱＢにローレベルがリストアされている。同様に、図２９（ｃ）において、ノードＱがローレベル、ノードＱＢがハイレベルの状態を強磁性トンネル接合素子にストアする。図２９（ｄ）において、ノードＱにローレベル、ノードＱＢにハイレベルがリストアされている。以上のように、ＦＥＴｍ７およびｍ８を設けない実施例９に係る記憶回路においても、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２にストアしたデータを、電源再投入後に双安定回路３０にリストアできることが確認できた。

図３０は実施例１０に係る記憶回路の回路図である。実施例１０においては、実施例２の図５に対し、相補的なワード線ＷＬおよびＷＬＢが設けられている。ノードＱと入出力線ＤＩＮとの間にはパスゲートｍ５´、ノードＱＢと入出力線ＤＩＮＢとの間にはパスゲートｍ６´が接続されている。パスゲートｍ５´およびｍ６´は、ｎ型ＦＥＴおよびｐ型ＦＥＴのソースとドレイン同士を接続した構成である。

図３１は実施例１１に係る記憶回路の回路図である。実施例１１においては、実施例２の図５に対し、強磁性トンネル接合素子ＭＴＪ１およびＦＥＴｍ７がスピンＦＥＴ１に、強磁性トンネル接合素子ＭＴＪ２およびＦＥＴｍ８がスピンＦＥＴ２に、置き換わっている。このように、強磁性トンネル接合素子はスピンＦＥＴを用いてもよい。なお、スピンＦＥＴは、磁化方向によりコンダクタンスを不揮発的に変更できるトランジスタであり、ゲート等の制御端子によりスイッチング機能も有している。例えば、国際公開第２００４／０７９８２７パンフレットまたは電子情報通信学会誌 Ｖｏｌ．８８． Ｎｏ．７． ２００５ ＰＰ．５４１−５５０に記載されているスピンＦＥＴを用いることができる。

図３２は実施例１２に係る記憶回路の回路図である。実施例１２は実施例２に対し、インバータ１０および２０が電源線ＶＤＤとＶＳＳとの間に接続されている。また、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２の極性が実施例２とは逆である。これにより、ノードＱまたはＱＢから制御線ＣＴＲＬに電流が流れることにより、強磁性トンネル接合素子ＭＴＪ１またはＭＴＪ２は低抵抗Ｒｐとなり、制御線ＣＴＲＬからノードＱまたはＱＢに電流が流れることにより、強磁性トンネル接合素子ＭＴＪ１またはＭＴＪ２は高抵抗Ｒａｐとなる。さらに、ＦＥＴｍ７およびｍ８がｐ型ＭＯＳＦＥＴである。その他の構成は実施例２の図５と同じである。

図３３は実施例１２のタイミングチャートである。実施例１２では、電源の遮断はＶＳＳをハイレベル（ＶＤＤのレベル）とすることにより行われる。制御線ＣＴＲＬのレベルおよびスイッチ線ＳＴのレベルは書き込み、スリープおよび読み出しの際はハイレベルである。ストアの際の期間Ｔ１において、スイッチ線ＳＴおよび制御線ＣＴＲＬがローレベルとなり、期間Ｔ２において、スイッチ線ＳＴがローレベル、制御線ＣＴＲＬがハイレベルとなる。これにより、双安定回路３０のデータが強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２にストアされる。リストアの際の期間Ｔ３において、スイッチ線ＳＴをローレベルとすることにより、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２のデータが双安定回路３０にリストアされる。

実施例１２において、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２の極性を実施例２と逆にする理由は以下による。例えば、ノードＱをハイレベルにする場合、ＦＥＴｍ２およびｍ４の放電電流に対し、ノードＱを制御線ＣＴＲＬから充電するため、強磁性トンネル接合素子ＭＴＪ１は低抵抗Ｒｐであることが好ましい。しかるに、強磁性トンネル接合素子ＭＴＪ１が実施例２と同じ極性であると、高抵抗Ｒａｐとなってしまうためである。また、ＦＥＴｍ７およびｍ８をｐＭＯＳＦＥＴとする理由は以下である。リストアの初期段階において、ＦＥＴｍ７およびｍ８のソースおよびドレインはともにハイレベルに近い。このとき、ＦＥＴｍ７およびｍ８がｐＭＯＳＦＥＴであると、スイッチ線ＳＴをローレベルとすることにより、ＦＥＴｍ７およびｍ８を確実に導通状態とすることができる。

実施例３から実施例１１においても、インバータ１０および２０を電源線ＶＤＤとＶＳＳとの間に接続し、強磁性トンネル接合素子ＭＴＪ１またはＭＴＪ２の極性を実施例１２と同じとすることもできる。

実施例２から実施例１２によれば、強磁性トンネル接合素子ＭＴＪ１またはＭＴＪ２は、ノードＱまたはＱＢと制御線ＣＴＲＬとの間に接続されている。強磁性トンネル接合素子ＭＴＪ１またはＭＴＪ２は、ノードＱまたはＱＢと制御線ＣＴＲＬとの間に電流が流れることにより高抵抗となり、反対方向に電流が流れることにより低抵抗となる。これにより、ノードＱまたはＱＢのレベルに応じ制御線ＣＴＲＬとノードＱまたはＱＢとの間に電流を流すことにより、双安定回路３０のデータを強磁性トンネル接合素子にストアすることができる。

また、図１５および図３３のように、データを双安定回路３０にストアさせる際に、制御線ＣＴＲＬは強磁性トンネル接合素子ＭＴＪ１またはＭＴＪ２にハイレベルの電圧とローレベルの電圧を交互に印加する。これにより、双安定回路３０に記憶されたデータを強磁性トンネル接合素子ＭＴＪ１またはＭＴＪ２にストアすることができる。

データを強磁性トンネル接合素子ＭＴＪ１またはＭＴＪ２から双安定回路３０にリストアさせる際に、制御線ＣＴＲＬは電源遮断方法とその対応回路に応じ、強磁性トンネル接合素子ＭＴＪ１またはＭＴＪ２にローレベルまたはハイレバルの電圧を印加する。すなわち、実施例１から実施例１１においては、制御線ＣＴＲＬは、強磁性トンネル接合素子ＭＴＪ１またはＭＴＪ２にローレベルの電圧を印加し、実施例１２においては、ハイレベルの電圧を印加する。これにより、強磁性トンネル接合素子ＭＴＪ１またはＭＴＪ２にストアされたデータを双安定回路３０にリストアすることができる。

実施例２、実施例４の図２１（ａ）、実施例５の図２２（ａ）、実施例６の図２３（ａ）、実施例７、実施例８、実施例１０および実施例１２のように、記憶回路は、ノードＱまたはＱＢと強磁性トンネル接合素子ＭＴＪ１またはＭＴＪ２との間に接続されたスイッチ（ＦＥＴｍ７またはｍ８に相当する）を有してもよい。このスイッチは、ストアおよびリストアの際に導通し、ストアおよびリストア以外に遮断状態となる。これにより、記憶回路の消費電力を削減することができる。

実施例２、実施例３、実施例７から実施例１０、実施例１２のように、ノードＱを第１ノードＱ、ノードＱＢを第２ノードＱＢとし、第１ノードＱと制御線ＣＴＲＬとの間に接続された強磁性トンネル接合素子ＭＴＪ１を第１強磁性トンネル接合素子とし、第２ノードＱＢと制御線ＣＴＲＬとの間に接続された強磁性トンネル接合素子ＭＴＪ２を第２強磁性トンネル接合素子とすることができる。このように２つの強磁性トンネル接合素子を用いることにより、強磁性トンネル接合素子をノードＱおよびＱＢの一方に接続する場合に比べ、インバータ１０および第２強磁性トンネル接合素子ＭＴＪ２からなるインバータＩＮＶ１とインバータ２０および第１強磁性トンネル接合素子ＭＴＪ１からなるインバータＩＮＶ２との論理閾値の差を大きくすることができる。よって、動作速度やノイズマージンの観点から有利であり、より安定に動作することができる。

実施例２、実施例７、実施例８、実施例１０および実施例１２のように、記憶回路は、スイッチとして、第１ノードＱと第１強磁性トンネル接合素子ＭＴＪ１との間に接続され、データのストアおよびリストアの際に導通する第１スイッチ（ＦＥＴｍ７に相当する）と、第２ノードＱＢと第２強磁性トンネル接合素子ＭＴＪ２との間に接続された第２スイッチ（ＦＥＴｍ８に相当する）と、を含んでいる。第１スイッチおよび第２スイッチは、データをストアおよびリストアする際に導通し、ストアおよびリストア以外の際に遮断状態となる。このように、第１強磁性トンネル接合素子ＭＴＪ１および第２強磁性トンネル接合素子ＭＴＪ２とノードＱおよびＱＢとの間両方に、第１スイッチおよび第２スイッチを接続することにより、消費電力をより抑制することができる。

実施例８および実施例９のように、記憶回路は、制御線ＣＴＲＬとローレベルの電力線であるグランドとの間に接続された第３スイッチ（ＦＥＴｍ１３に相当する）を有している。図２６のように、第３スイッチは、データをストアする際に遮断状態となり、データをリストアする際に導通する。これにより、ストアの際に、２つの強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２の間を電流が流れるため、実施例７のような増幅回路７０を設けなくとも、ストアを高速に行うことができる。なお、インバータ１０および２０を電源線ＶＤＤとＶＳＳとの間に接続し、強磁性トンネル接合素子ＭＴＪ１またはＭＴＪ２の極性を実施例１２と同じとする場合は、第３スイッチが接続する電力線はハイレベルであり、第３スイッチにＭＯＳＦＥＴを用いる場合はｐ型ＭＯＳＦＥＴが好ましい。

実施例２から実施例１２のように、記憶回路は、ノードＱまたはＱＢにデータを入出力するための入出力スイッチ（ＦＥＴｍ５もしくはｍ６またはパスゲートｍ５´またはパスゲートｍ６´に相当する）を有している。また、入出力スイッチはワード線ＷＬのレベルに応じ、ノードＱまたはＱＢにデータを入出力する。このように、記憶回路をＳＲＡＭメモリのメモリセルとして用いることができる。

入出力スイッチは、第１ノードＱにデータを入出力するための第１入出力スイッチ（ＦＥＴｍ５またはパスゲートｍ５´に相当する）と、第２ノードＱＢにデータを入出力するための第２入出力スイッチ（ＦＥＴｍ６またはパスゲートｍ６´に相当する）とを有する。このように、第１ノードＱおよび第２ノードＱＢの両方に入出力スイッチを接続することが好ましい。このように、ノードＱまたはＱＢにデータを入出力するための入出力スイッチは、第１ノードＱにデータを入出力するための1つ以上のスイッチと、第２ノードＱＢにデータを入出力するための1つ以上のスイッチと、を有する構成とすることができる。入出力スイッチを多数のスイッチを接続し構成した場合には、外部読み出しおよび書き込み回路の高速化を図ることができる。

図３４は実施例１３に係るラッチ回路の回路図である。図３４を参照に、実施例１３に係るラッチ回路は、図２のＤラッチ回路に加え、ｎ型ＦＥＴｍ９、ｍ１０、強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２を有している。ノードＱと制御線ＣＴＲＬとの間にＦＥＴｍ９と強磁性トンネル接合素子ＭＴＪ１が接続され、ノードＱＢと制御線ＣＴＲＬとの間にＦＥＴｍ１０と強磁性トンネル接合素子ＭＴＪ２が接続されている。ＦＥＴｍ９、ｍ１０のゲートはスイッチ線ＳＴに接続されている。

実施例１３に係るラッチ回路の動作について説明する。双安定回路３０へのデータの書き込みおよびデータの保持は、従来のＤラッチ回路と同じように行われる。すなわち、クロック信号ＣＬＫをハイレベルとしパスゲート８０を導通状態とすることにより、双安定回路３０に入力線ＤＩＮのデータが書き込まれる。また、クロック信号ＣＬＫをローレベルとしパスゲート９０を導通状態とすることにより、双安定回路３０はデータを保持する。なお、双安定回路３０から強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２へのストア動作、および強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２から双安定回路３０へのデータのリストア動作以外の際（データの書き込み、出力、保持の際）、スイッチ線ＳＴはローレベルとし、ＦＥＴｍ９およびｍ１０は遮断状態とすることが好ましい。これにより、ノードＱおよびＱＢと制御線ＣＴＲＬ間の電流を抑制し、消費電力を削減することができる。

双安定回路３０に記憶されたデータを強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２に不揮発的にストアする方法を説明する。まず、ノードＱがハイレベル“Ｈ”、ノードＱＢがローレベル“Ｌ”のデータが保持されている場合について説明する。なお、以降の回路図のうち図３５、図３６および図３８において、導通状態のＦＥＴ等は実線、非導通状態のＦＥＴ等は破線で示す。図３５（ａ）および図３５（ｂ）を参照に、クロック信号ＣＬＫがローレベルとなり、双安定回路３０にデータが保持される。図３５（ａ）を参照に、スイッチ線ＳＴをハイレベルとし制御線ＣＴＲＬをローレベルとする。ノードＱからＦＥＴｍ９を介し制御線ＣＴＲＬに電流Ｉ_ＭＴＪ１が流れる。電流Ｉ_ＭＴＪ１が閾値電流Ｉ_ＴＲを越えるように設定しておくと、強磁性トンネル接合素子ＭＴＪ１の抵抗は高抵抗Ｒａｐとなる。ノードＱＢはローレベルのため、強磁性トンネル接合素子ＭＴＪ２には電流は流れない。図３５（ｂ）を参照に、スイッチ線ＳＴをハイレベルとし、制御線ＣＴＲＬをハイレベルとする。制御線ＣＴＲＬからノードＱＢに電流Ｉ_ＭＴＪ２が流れる。電流Ｉ_ＭＴＪ２が閾値電流Ｉ_ＴＦを越えるように設定しておくと、強磁性トンネル接合素子ＭＴＪ２の抵抗は低抵抗Ｒｐとなる。ノードＱはハイレベルのため、強磁性トンネル接合素子ＭＴＪ１には電流は流れない。上記一連の動作が完了すると、強磁性トンネル接合素子ＭＴＪ１の抵抗は高抵抗Ｒａｐに、強磁性トンネル接合素子ＭＴＪ２の抵抗は低抵抗Ｒｐになる。なお、図３５（ａ）および図３５（ｂ）のいずれのステップを先に行ってもよい。

図３６（ａ）および図３６（ｂ）を参照に、ノードＱがローレベル、ノードＱＢがハイレベルのデータが保持されている場合について説明する。図３６（ａ）を参照に、スイッチ線ＳＴをハイレベルとし制御線ＣＴＲＬをローレベルとすると、ノードＱＢから制御線ＣＴＲＬに電流Ｉ_ＭＴＪ２が流れるため、強磁性トンネル接合素子ＭＴＪ２は高抵抗Ｒａｐとなる。ノードＱはローレベルのため、強磁性トンネル接合素子ＭＴＪ１には電流は流れない。図３６（ｂ）を参照に、スイッチ線ＳＴをハイレベルとし制御線ＣＴＲＬをハイレベルとすると、制御線ＣＴＲＬからノードＱに電流Ｉ_ＭＴＪ１が流れるため、強磁性トンネル接合素子ＭＴＪ１は低抵抗Ｒｐとなる。ノードＱＢはハイレベルのため、強磁性トンネル接合素子ＭＴＪ２には電流は流れない。上記一連の動作が完了すると、強磁性トンネル接合素子ＭＴＪ１の抵抗は低抵抗Ｒｐに、強磁性トンネル接合素子ＭＴＪ２の抵抗は高抵抗Ｒａｐになる。以上のようにして、双安定回路３０のデータを強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２に不揮発的にストアすることができる。

電源Ｖｓｕｐｐｌｙが遮断され、双安定回路３０のデータが消失した場合であっても、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２の抵抗は不揮発的に保持される。その後、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２からデータを双安定回路３０にリストアする方法を説明する。図３７は、双安定回路３０へのデータリストアの際の時間に対するノードＱおよびＱＢの電圧を示した図である。図３８（ａ）から図３８（ｃ）はそれぞれ図３７の時間ｔ１からｔ３のときのラッチ回路の状態を説明する図である。図３８（ａ）から図３８（ｃ）において、ノードＱおよびＱＢには、それぞれ容量Ｃ_ＱおよびＣ_ＱＢが接続されている。容量Ｃ_ＱおよびＣ_ＱＢは例えば、配線容量やトランジスタの寄生容量である。

図３８（ａ）を参照に、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２はそれぞれ高抵抗Ｒａｐおよび低抵抗Ｒｐである。クロック信号ＣＬＫはローレベルとなっており、パスゲート８０は遮断状態、パスゲート９０は導通状態である。時間ｔ１において、スイッチ線ＳＴをハイレベルとする。電源電圧をローレベルからハイレベルに立ち上げる。ノードＱおよびＱＢはローレベルとなっているため、インバータ１０、２０においては、ＦＥＴｍ１、ｍ３を介し、電源ＶｓｕｐｐｌｙからノードＱおよびＱＢにそれぞれ電流Ｉ_ｍ１およびＩ_ｍ３が流れる。強磁性トンネル接合素子ＭＴＪ１は高抵抗Ｒａｐなため、ノードＱからローレベルの制御線ＣＴＲＬに流れる電流Ｉ_ＭＴＪ１は小さい。強磁性トンネル接合素子ＭＴＪ2は低抵抗Ｒｐなため、ノードＱＢからローレベルの制御線ＣＴＲＬに流れる電流Ｉ_ＭＴＪ２は大きい。

ノードＱおよびＱＢの電圧Ｖ_ＱおよびＶ_ＱＢは、以下の式で表される。
Ｖ_Ｑ＝∫（Ｉ_ｍ３−Ｉ_ｍ４−Ｉ_ＭＴＪ１）ｄｔ／Ｃ_Ｑ 式６
Ｖ_ＱＢ＝∫（Ｉ_ｍ１−Ｉ_ｍ２−Ｉ_ＭＴＪ２）ｄｔ／Ｃ_ＱＢ 式７
また、各電流の大きさの関係は以下である。
Ｉ_ｍ１＝Ｉ_ｍ３＞＞Ｉ_ｍ２＝Ｉ_ｍ４ 式８
Ｉ_ＭＴＪ１＜Ｉ_ＭＴＪ２ 式９
また、容量Ｃ_ＱおよびＣ_ＱＢの容量値Ｃ_ＱおよびＣ_ＱＢは以下である。
Ｃ_Ｑ＝Ｃ_ＱＢ 式１０
以上より、ノードＱから容量Ｃ_Ｑを充電する電流はＩ_ｍ３−Ｉ_ＭＴＪ１であり、ノードＱＢから容量Ｃ_ＱＢを充電する電流はＩ_ｍ１−Ｉ_ＭＴＪ２である。
よって、
Ｖ_Ｑ＞Ｖ_ＱＢ
となる。
これにより、図３７の時間ｔ１と時間ｔ２との間では、電圧Ｖ_ＱおよびＶ_ＱＢはともに増加するが、Ｖ_ＱはＶ_ＱＢより大きい。

図３８（ｂ）を参照に、図３７の時間ｔ２において、Ｖ_Ｑがインバータ１０を構成するＦＥＴｍ２の閾値電圧より高くなると、ＦＥＴｍ２が導通状態となり、ＦＥＴｍ２には電流Ｉ_ｍ２が流れる。容量Ｃ_ＱＢを充電する電流は、Ｉ_ｍ１−Ｉ_ＭＴＪ２−Ｉ_ｍ２となる。電流Ｉ_ｍ２が大きくなると、容量Ｃ_ＱＢから放電され、ノードＱＢの電圧は０になる。

図３８（ｃ）を参照に、図３７の時間ｔ３において、定常状態となると、Ｉ_ｍ３＝Ｉ_ＭＴＪ１となり、容量Ｃ_Ｑは充電された状態となり、容量Ｃ_ＱＢは放電された状態となる。以上により、ノードＱはハイレベル、ノードＱＢはローレベルとなり、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２から双安定回路３０へのデータのリストアが完了する。

強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２がそれぞれ低抵抗Ｒｐおよび高抵抗Ｒａｐの場合のデータの双安定回路３０へのリストアも図３７から図３８（ｃ）のノードＱおよびＱＢが入れ替わる以外は同様に行うことができる。

次に、インバータに着目して強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２から双安定回路３０へのデータの復帰について説明する。図３９のように、インバータ１０と強磁性トンネル接合素子ＭＴＪ２からなる回路をインバータＩＮＶ１、インバータ２０と強磁性トンネル接合素子ＭＴＪ１からなる回路をインバータＩＮＶ２、強磁性トンネル接合素子が付加されていないインバータ１０または２０をインバータＩＮＶ０とする。

図４０（ａ）は、強磁性トンネル接合素子ＭＴＪ１が高抵抗Ｒａｐ、強磁性トンネル接合素子ＭＴＪ２が低抵抗Ｒｐの場合のインバータの入出力特性を示した概念図である。強磁性トンネル接合素子が付加されていないインバータＩＮＶ０に対し、強磁性トンネル接合素子が付加されたインバータＩＮＶ１、ＩＮＶ２は論理閾値が低くなる。強磁性トンネル接合素子ＭＴＪ２が低抵抗ＲｐのインバータＩＮＶ１は強磁性トンネル接合素子ＭＴＪ１が高抵抗ＲａｐのインバータＩＮＶ２に対し論理閾値がさらに低くなる。図４０（ｂ）を参照に、強磁性トンネル接合素子ＭＴＪ１が低抵抗Ｒｐ、強磁性トンネル接合素子ＭＴＪ２が高抵抗Ｒａｐの場合、インバータＩＮＶ２はインバータＩＮＶ１に対し論理閾値が低くなる。

図４１（ａ）は、強磁性トンネル接合素子が接続されていないインバータＩＮＶ０、ＩＮＶ０´からなる双安定回路の特性曲線の概念図である。インバータＩＮＶ０、ＩＮＶ０´の特性は等しいため、双安定回路３０のスイッチ点Ｃ´´はＶ_Ｑ＝Ｖ_ＱＢ上にある。Ｖ_ＱＢが電源電圧Ｖｓｐ３のときの点Ａ´´とスイッチ点Ｃ´´間の特性曲線のループと、Ｖ_Ｑが電源電圧Ｖｓｐ３´のときの点Ｂ´´と点Ｃ´´間の特性曲線のループと、は対称である。

図４１（ｂ）は、強磁性トンネル接合素子ＭＴＪ１が高抵抗Ｒａｐ、強磁性トンネル接合素子ＭＴＪ２が低抵抗Ｒｐの場合の双安定回路３０の特性曲線の概念図である。インバータＩＮＶ１とＩＮＶ２の入出力特性が非対称なため、双安定回路３０のスイッチ点ＣはＶ_Ｑ＝Ｖ_ＱＢの直線より上側にある。Ｖ_ＱＢが電源電圧Ｖ_ｓｐ１のときの点Ａとスイッチ点Ｃ間の特性曲線のループは、Ｖ_Ｑが電源電圧_{Ｖｓｐ１´}のときの点Ｂと点Ｃ間の特性曲線のループより小さくなる。電源電圧Ｖｓｕｐｐｌｙを接地電圧０Ｖから電圧Ｖ_ｓｐ１、Ｖ_ｓｐ１´に立ち上げる過程を考える。このとき、強磁性トンネル接合素子ＭＴＪ２に流れる電流Ｉ_ＭＴＪ２は閾値電流Ｉ_ＴＲを越えないようにする。電源電圧Ｖｓｕｐｐｌｙがインバータに使用されているｐ型ＭＯＳＦＥＴの閾値電圧の絶対値を少し越えた電圧Ｖ_ｓｐ５、Ｖ_ｓｐ５´の場合、インバータＩＮＶ１およびインバータＩＮＶ２の特性曲線はＩＮＶ１´およびＩＮＶ２´となる。インバータＩＮＶ２はインバータＩＮＶ１より閾値電圧が低い。すなわち、インバータＩＮＶ１、ＩＮＶ２への入力電圧（インバータＩＮＶ１の場合ノードＱの電圧、インバータＩＮＶ１の場合ノードＱＢの電圧）が同じ場合、インバータＩＮＶ２の方が出力ノード（インバータＩＮＶ１の場合ノードＱＢ、インバータＩＮＶ１の場合ノードＱＢ）からグランドへ多くの電流が流れる。よって、入力電圧が０Ｖのときの出力電圧もインバータＩＮＶ１よりもインバータＩＮＶ２の方が低くなる。したがって、双安定回路の動的動作点は電源電圧Ｖｓｕｐｐｌｙの立ち上げ速度等に依存するものの、静的安定点が常にＶ_Ｑ＝Ｖ_ＱＢの下側に存在するので、点線矢印の軌跡をたどり点Ｂに収束する。

図４１（ｃ）は、強磁性トンネル接合素子ＭＴＪ１が低抵抗Ｒｐ、強磁性トンネル接合素子ＭＴＪ２が高抵抗Ｒａｐの場合の双安定回路３０の特性曲線の概念図である。双安定回路３０のスイッチ点Ｃ´はＶ_Ｑ＝Ｖ_ＱＢの直線より下側にある。Ｖ_ＱＢが電源電圧Ｖ_ｓｐ２のときの点Ａ´とスイッチ点Ｃ´間の特性曲線のループは、Ｖ_Ｑが電源電圧Ｖ_ｓｐ２´のときの点Ｂ´と点Ｃ´間の特性曲線のループより大きくなる。このとき、強磁性トンネル接合素子ＭＴＪ１に流れる電流Ｉ_ＭＴＪ１が閾値電流Ｉ_ＴＲを越えないように電源電圧Ｖｓｕｐｐｌｙを０ＶからＶ_ｓｐ２、Ｖ_ｓｐ２´に立ち上げる。双安定回路３０の動的動作点は、静的安定点が常にＶ_Ｑ＝Ｖ_ＱＢの上側にあるため、点線矢印の軌跡をたどり点Ａ´に収束する。

図４１（ｂ）および図４１（ｃ）において、電源電圧を立ち上げる際に、動的な動作点がＶ_Ｑ＝Ｖ_ＱＢとなったとしても、その直前までＶ_Ｑ＝Ｖ_ＱＢの直線の上側又は下側の特性ループ内にあるため、収束する安定点の方向は変わらず、点Ｂまたは点Ａ´に収束する。

図４１（ｂ）または図４１（ｃ）において、強磁性トンネル接合素子ＭＴＪ１またはＭＴＪ２の電流Ｉ_ＭＴＪ１またはＩ_ＭＴＪ２が閾値電流Ｉ_ＴＲを一度でも越えると、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２は高抵抗Ｒａｐとなる。よって、図４１（ｄ）のように、インバータＩＮＶ１とＩＮＶ２の論理閾値は同じとなり、スイッチ点Ｃ´´´はＶ_Ｑ＝Ｖ_ＱＢ上となる。このため、電源電圧Ｖｓｕｐｐｌｙを０Ｖから電圧Ｖ_ｓｐ４、Ｖ_ｓｐ４´に立ち上げた場合、静的安定点は、点Ａ´´´に収束するか点Ｂ´´´に収束するか確定しなくなってしまう。以上のように、データを復帰させる際は、電流Ｉ_ＭＴＪ１およびＩ_ＭＴＪ２が閾値電流Ｉ_ＴＲを越えないようにすることが好ましい。

図４２は、実施例１３に係るラッチ回路の制御を示すタイミングチャートである。なお、ハッチ領域はハイレベルかローレベルか定かではないことを示す。図４２を参照に、電源電圧Ｖｓｕｐｐｌｙが供給され、制御線ＣＴＲＬおよびスイッチ線ＳＴはローレベルである。双安定回路３０へのデータの書き込みは、クロック信号ＣＬＫをハイレベル、入力線ＤＩＮをハイレベルまたはローレベルとすることにより行われる。双安定回路３０から強磁性トンネル接合素子ＭＴＪ１、ＭＴＪ２へのデータのストアは、期間Ｔ１においてスイッチ線ＳＴおよび制御線ＣＴＲＬをハイレベルとし（図３５（ｂ）および図３６（ｂ）に相当）、期間Ｔ２において、スイッチ線ＳＴをハイレベルとし制御線ＣＴＲＬをローレベルとする（図３５（ａ）および図３６（ａ）に相当）ことにより行われる。

その後、電源電圧Ｖｓｕｐｐｌｙを０Ｖとすることにより、ラッチ回路はスリープ状態となる。このとき、ラッチ回路に電流が流れないため、消費電力を抑制することができる。強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２から双安定回路３０へのデータのリストアは、期間Ｔ３において制御線ＣＴＲＬをローレベルとしスイッチ線ＳＴをハイレベルとしクロック信号ＣＬＫをローレベルとしクロック補信号ＣＬＫＢをハイレベルとした状態で電源電圧Ｖｓｕｐｐｌｙを０Ｖから立ち上げる（図３７から図３８（ｃ）に相当）ことにより行われる。

次に、実施例１３に係るラッチ回路のシミュレーションを行った。図４３は、シミュレーションに用いた強磁性トンネル接合素子の電流電圧特性を示す図である。閾値電流Ｉ_ＴＦおよびＩ_ＴＲはそれぞれ３０μＡおよび−３０μＡ、抵抗ＲａｐおよびＲｐはそれぞれ１６．７ｋΩおよび８．３３ｋΩとした。各ＦＥＴのチャネル長Ｌ＝０．０７μｍであり、ｎ型ＦＥＴのチャネル幅Ｗｎ＝１．０μｍ、ｐ型ＦＥＴのチャネル幅Ｗｐ＝１．５μｍとした。

図４４（ａ）から図４４（ｄ）は、シミュレーション結果を示すタイミングチャートである。図４４（ａ）は、ノードＱがハイレベルのときにストアする際のタイミングチャート、図４４（ｂ）は、図４４（ａ）後にリストアする際のタイミングチャートである。図４４（ｃ）は、ノードＱがローレベルのときにストアする際のタイミングチャート、図４４（ｄ）は、図４４（ｃ）後にリストアする際のタイミングチャートである。各図では、ノードＱのレベルに１．５Ｖ、スイッチ線ＳＴのレベルに３Ｖ、制御線ＣＴＲＬのレベルに４．５Ｖ、電源電圧Ｖｓｕｐｐｌｙに６Ｖ、クロック補信号ＣＬＫＢのレベルに７．５Ｖ、クロック信号ＣＬＫのレベルに９．０Ｖを加え表示している。ストアの方法、リストアの方法は前述の通りである。

図４４（ａ）において、ノードＱがハイレベル、ノードＱＢがローレベルの状態を強磁性トンネル接合素子にストアする。図４４（ｂ）において、ノードＱにハイレベル、ノードＱＢにローレベルがリストアされている。同様に、図４４（ｃ）において、ノードＱがローレベル、ノードＱＢがハイレベルの状態を強磁性トンネル接合素子にストアする。図４４（ｄ）において、ノードＱにローレベル、ノードＱＢにハイレベルがリストアされている。以上のように、実施例１３に係るラッチ回路においては、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２にストアしたデータを、電源再投入後に双安定回路３０にリストアできることが確認できた。

図４５は、実施例１４に係るラッチ回路の回路図である。実施例１４においては、実施例１３の図３に対し、ＦＥＴｍ９およびＦＥＴｍ１０が設けられていない。このように、ＦＥＴｍ９（第１スイッチ）およびＦＥＴｍ１０（第２スイッチ）はなくてもよい。しかしながら、双安定回路３０から制御線ＣＴＲＬに流れる電流を抑制するためには、ＦＥＴｍ９およびＦＥＴｍ１０を設ける方が好ましい。

図４６（ａ）から図４６（ｄ）は、実施例１４に係るラッチ回路について、実施例１３の図４４（ａ）から図４４（ｄ）と同じシミュレーションを行った結果を示す図である。なお、各図では、ノードＱのレベルに１．５Ｖ、制御線ＣＴＲＬのレベルに３Ｖ、電源電圧Ｖｓｕｐｐｌｙに４．５Ｖ、クロック補信号ＣＬＫＢのレベルに６Ｖ、クロック信号ＣＬＫに７．５Ｖを加え表示している。

図４６（ａ）において、ノードＱがハイレベル、ノードＱＢがローレベルの状態を強磁性トンネル接合素子にストアする。図４６（ｂ）において、ノードＱにハイレベル、ノードＱＢにローレベルがリストアされている。同様に、図４６（ｃ）において、ノードＱがローレベル、ノードＱＢがハイレベルの状態を強磁性トンネル接合素子にストアする。図４６（ｄ）において、ノードＱにローレベル、ノードＱＢにハイレベルがリストアされている。以上のように、実施例１４に係るラッチ回路においては、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２にストアしたデータを、電源再投入後に双安定回路３０にリストアできることが確認できた。

図４７（ａ）は、シミュレーション開始時の強磁性トンネル接合素子ＭＴＪ１の抵抗が高抵抗Ｒａｐであり強磁性トンネル接合素子ＭＴＪ２が低抵抗Ｒｐの場合の双安定回路３０のシミュレーション特性曲線を示している。図４７（ｂ）は、シミュレーション開始時の強磁性トンネル接合素子ＭＴＪ１が低抵抗Ｒｐであり強磁性トンネル接合素子ＭＴＪ２が高抵抗Ｒａｐの場合の双安定回路３０のシミュレーション特性曲線を示している。実線はインバータＩＮＶ１に相当する曲線、破線はインバータＩＮＶ２に相当する曲線であり、それぞれの入出力を切り離した状態のインバータ単体でシミュレーションを行っている。矢印は掃印方向を示している。電源電圧Ｖｓｕｐｐｌｙが１．０Ｖ、０．５Ｖおよび０．３Ｖのときの曲線を示している。点線の矢印は、インバータＩＮＶ１とインバータＩＮＶ２の入出力を相互に接続性し双安定回路３０を構成して、電源電圧を０Ｖから１．０Ｖまで立ち上げたとき（図４６（ｂ）および図４６（ｄ）においてリストアを行ったとき）の動的動作点の軌跡を示している。

図４７（ａ）および図４７（ｂ）を参照に、電源電圧Ｖｓｕｐｐｌｙが０．３Ｖ、０．５Ｖのとき特性曲線は非対称である。これにより、電源電圧Ｖｓｕｐｐｌｙが高くなると、図４７（ａ）では動的動作点はノードＱがローレベルにノードＱＢがハイレベルに収束する。図４７（ｂ）では動的動作点はノードＱがハイレベルにノードＱＢがローレベルに収束する。電源電圧Ｖｓｕｐｐｌｙが１．０Ｖ固定のときは図４７（ａ）にあってはインバータＩＮＶ２の入力電圧、図４７（ｂ）にあってはインバータＩＮＶ１の入力電圧をそれぞれ０Ｖから１Ｖ、１Ｖから０Ｖまで掃印すると、強磁性トンネル接合素子ＭＴＪ１またはＭＴＪ２を流れる電流Ｉ_ＭＴＪ１またはＩ_ＭＴＪ２が閾値電流Ｉ_ＴＲを越えるため、特性曲線は対称になってしまう。このように、電流Ｉ_ＭＴＪ１またはＩ_ＭＴＪ２が閾値電流Ｉ_ＴＲをリストア動作中に越えないように、電源電圧Ｖｓｕｐｐｌｙ、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２の抵抗値ＲｐおよびＲａｐなどを設定することが好ましい。

実施例１３および実施例１４のように、強磁性トンネル接合素子にストアしたデータを双安定回路３０のデータにリストアできるのは、図３９のインバータＩＮＶ１とＩＮＶ２の論理閾値がストアされたデータに応じ逆転するためである（図４０（ａ）および図４０（ｂ）参照）。よって、双安定回路３０を構成するインバータ１０とインバータ２０に強磁性トンネル接合素子ＭＴＪ１を付加したインバータＩＮＶ２との論理閾値がストアされたデータに応じ異なるようにすれば、強磁性トンネル接合素子が１つの構成においても、データのリストアが可能となる。以下に、強磁性トンネル接合素子が１つの構成の例を説明する。

図４８（ａ）および図４８（ｂ）は実施例１５に係るラッチ回路の回路図である。実施例１５においては、実施例１３および実施例１４に対し、インバータ２０のＦＥＴｍ４´のチャネル幅をインバータ１０のＦＥＴｍ３のチャネル幅より狭くしている。また、強磁性トンネル接合素子ＭＴＪ２およびＦＥＴｍ１０が設けられていない。これにより、強磁性トンネル接合素子ＭＴＪ１の抵抗が高抵抗Ｒａｐの場合と低抵抗Ｒｐの場合とで、インバータ１０の入出力特性とインバータＩＮＶ２の入出力特性とで、論理閾値が逆転する。よって、実施例１３および実施例１４と同様に、強磁性トンネル接合素子ＭＴＪ１にストアされたデータを双安定回路３０にリストアすることができる。ＦＥＴｍ９は図４８（ａ）のように、設けてもよいし、図４８（ｂ）のように設けなくてもよい。

図４９（ａ）および図４９（ｂ）は実施例１６に係るラッチ回路の回路図である。実施例１６においては、実施例１３および実施例１４に対し、強磁性トンネル接合素子ＭＴＪ２が抵抗Ｒ１に置き換わっている。抵抗Ｒ１は強磁性トンネル接合素子ＭＴＪ１の高抵抗Ｒａｐと低抵抗Ｒｐとの間になるように設定する。これにより、強磁性トンネル接合素子ＭＴＪ１の抵抗が高抵抗Ｒａｐの場合と低抵抗Ｒｐの場合とで、インバータ１０に抵抗Ｒ１を付加したインバータＩＮＶ１の入出力特性とインバータＩＮＶ２の入出力特性とで、論理閾値が逆転する。よって、実施例１３および実施例１４と同様に、強磁性トンネル接合素子ＭＴＪ１にストアされたデータを双安定回路３０にリストアすることができる。ＦＥＴｍ９およびＦＥＴｍ１０は、図４９（ａ）のように、設けてもよいし、図４９（ｂ）のように設けなくてもよい。

図５０（ａ）および図５０（ｂ）は実施例１７に係るラッチ回路の回路図である。実施例１７においては、実施例１６に対し、抵抗Ｒ１が接地されている。双安定回路３０のデータを強磁性トンネル接合素子ＭＴＪ１にストアするため、制御線ＣＴＲＬをハイレベルにした場合に抵抗Ｒ１に電流が流れなくてもよい。よって、抵抗Ｒ１は接地してもよい。実施例１６と同じように抵抗Ｒ１は強磁性トンネル接合素子ＭＴＪ１の高抵抗Ｒａｐと低抵抗Ｒｐとの間になるように設定する。また、ＦＥＴｍ９およびＦＥＴｍ１０は、図５０（ａ）のように、設けてもよいし、図５０（ｂ）のように設けなくてもよい。

図５１は実施例１８に係るラッチ回路の回路図である。実施例１８においては、実施例１３の図３の制御線ＣＴＲＬにＦＥＴｍ１１からｍ１４よりなるインバータ２段の増幅回路の出力が接続されている。増幅回路７０の入力は外部制御線ＥＸＴ−ＣＴＲＬが接続されている。制御線ＣＴＲＬにより多くのラッチ回路を同時に制御すると、動作が遅くなってしまう。実施例１８によれば、増幅回路７０により外部制御線ＥＸＴ−ＣＴＲＬの信号を増幅するため、ラッチ回路におけるストアおよびリストアを高速に行うことができる。

図５２は、実施例１９に係るラッチ回路の回路図である。実施例１９においては、ｎ型ＭＯＳＦＥＴｍ１５が制御線ＣＴＲＬとグランドとの間に接続され、ＦＥＴｍ１５のゲートが第２制御線ＲＣＬに接続されている。図５３は、実施例１９に係るラッチ回路のタイミングチャートである。ストアの際は、第２制御線ＲＣＬのレベルをローレベルとする。ＦＥＴｍ１５は遮断状態となる。よって、ノードＱとＱＢのどちらかがハイレベルの電位、もう一方がローレベルの電位であるから、強磁性トンネル接合素子ＭＴＪ１と強磁性トンネル接合素子ＭＴＪ２との間に電流が流れ、双安定回路３０のデータが強磁性トンネル接合素子ＭＴＪ１とＭＴＪ２にストアされる。制御線ＣＴＲＬのレベルはハイレベルとローレベルとの間となる。リストアの際は、第２制御線ＲＣＬを導通状態とする。制御線ＣＴＲＬはローレベルとなり、実施例１３と同様にリストアすることができる。これにより、制御線ＣＴＲＬの駆動能力によらず、ラッチ回路におけるストアおよびリストアを高速に行うことができる

図５４（ａ）から図５４（ｄ）は、実施例１９に係るラッチ回路について、実施例１３の図４４（ａ）から図４４（ｄ）と同じシミュレーションを行った結果を示す図である。なお、シミュレーションに用いたパラメータのうち、強磁性トンネル接合素子の高抵抗値Ｒａおよび低抵抗値Ｒｐをそれぞれ６．６７ｋΩおよび３．３３ｋΩとし、その他のパラメータは実施例１３と同じとした。各図では、ノードＱのレベルに１．５Ｖ、第２制御線ＲＣＬに３．０Ｖ、スイッチ線ＳＴに４．５Ｖ、電源電圧Ｖｓｕｐｐｌｙに６．０Ｖ、クロック補信号ＣＬＫＢのレベルに７．５Ｖ、クロック信号ＣＬＫのレベルに９．０Ｖを加え表示している。

図５４（ａ）において、ノードＱがハイレベル、ノードＱＢがローレベルの状態を強磁性トンネル接合素子にストアする。図５４（ｂ）において、ノードＱにハイレベル、ノードＱＢにローレベルがリストアされている。同様に、図５４（ｃ）において、ノードＱがローレベル、ノードＱＢがハイレベルの状態を強磁性トンネル接合素子にストアする。図５４（ｄ）において、ノードＱにローレベル、ノードＱＢにハイレベルがリストアされている。以上のように、実施例２０に係るラッチ回路においては、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２にストアしたデータを、電源再投入後に双安定回路３０にリストアできることが確認できた。

図５５は、実施例２０に係るラッチ回路の回路図である。実施例２０においては、実施例１９に対しＦＥＴｍ９およびｍ１０が設けられていない。その他の構成は実施例１９と同じである。図５６（ａ）から図５６（ｄ）は、実施例２０に係るラッチ回路について、実施例１９の図５４（ａ）から図５４（ｄ）と同じシミュレーションを行った結果を示す図である。なお、シミュレーションに用いたパラメータのうち、強磁性トンネル接合素子の高抵抗値Ｒａｐおよび低抵抗値Ｒｐをそれぞれ１０．６７ｋΩおよび５．３３ｋΩとし、その他のパラメータは実施例１３と同じとした。

図５６（ａ）において、ノードＱがハイレベル、ノードＱＢがローレベルの状態を強磁性トンネル接合素子にストアする。図５６（ｂ）において、ノードＱにハイレベル、ノードＱＢにローレベルがリストアされている。同様に、図５６（ｃ）において、ノードＱがローレベル、ノードＱＢがハイレベルの状態を強磁性トンネル接合素子にストアする。図５６（ｄ）において、ノードＱにローレベル、ノードＱＢにハイレベルがリストアされている。以上のように、ＦＥＴｍ９およびｍ１０を設けない実施例２０に係るラッチ回路においても、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２にストアしたデータを、電源再投入後に双安定回路３０にリストアできることが確認できた。

図５６は実施例２１に係るラッチ回路の回路図である。実施例２１においては、実施例１３の図３に対し、トライステートインバータ２１はｐ型ＭＯＳＦＥＴｍ３、ｍ７、ｎ型ＭＯＳＦＥＴｍ４およびｍ８を有している。ｐ型ＭＯＳＦＥＴｍ３のドレインとノードＱとの間にｐ型ＭＯＳＦＥＴｍ７が接続されている。ｎ型ＭＯＳＦＥＴｍ４のドレインとノードＱとの間にｎ型ＭＯＳＦＥＴｍ８が接続されている。ＦＥＴｍ７およびｍ８のゲートはそれぞれクロック信号ＣＬＫおよびクロック補信号ＣＬＫＢに接続されている。実施例２１においても実施例１３と同様の機能を有することができる。

図５８は実施例２２に係るラッチ回路の回路図である。実施例２２においては、実施例１３の図３に対し、強磁性トンネル接合素子ＭＴＪ１およびＦＥＴｍ９がスピンＦＥＴ１に、強磁性トンネル接合素子ＭＴＪ２およびＦＥＴｍ１０がスピンＦＥＴ２に、置き換わっている。このように、強磁性トンネル接合素子はスピンＦＥＴを用いてもよい。なお、スピンＦＥＴは、磁化方向によりコンダクタンスを不揮発的に変更できるトランジスタであり、ゲート等の制御端子によりスイッチング機能も有している。例えば、国際公開第２００４／０７９８２７パンフレットまたは電子情報通信学会誌 Ｖｏｌ．８８． Ｎｏ．７． ２００５ ＰＰ．５４１−５５０に記載されているスピンＦＥＴを用いることができる。

実施例２３はＤラッチ回路が複数接続されたマスタスレーブ型フリップフロップ回路の例である。図５９は実施例２３に係るラッチ回路の回路図である。図２のＤラッチ回路１００ｂと実施例１３のＤラッチ回路１００ａが接続されている。Ｄラッチ回路１００ｂのノードＱＢ´がＤラッチ回路１００ａのパスゲート８０ａに入力する。Ｄラッチ回路１００ａと１００ｂとでは、パスゲートに入力するクロック信号ＣＬＫおよびクロック補信号ＣＬＫＢが逆になっている。このように、マスタスレーブ型フリップフロップの後段のＤラッチ回路１００ａに強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２を設け、データを不揮発的にストアすることができる。また、データをリストアすることができる。強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２へのデータのストア、リストア時においては、Ｄラッチ回路１００ａのパスゲート８０ａは実施例１３と同様に遮断状態である。このため、Ｄラッチ回路１００ｂの動作はＤラッチ回路１００ａにおけるデータのストアおよびリストアに影響を及ぼさない。

実施例２４は、論理回路を用いて双安定回路を構成する例である。図６０を参照に、双安定回路３０は、第１論理回路１００、第２論理回路１１０を有している。第１論理回路１００は、１以上の入力Ａ１〜Ａｎと１以上の出力Ｃ１〜Ｃｊとを有している。第２論理回路１１０は、１以上の入力Ｂ１〜Ｂｍと１以上の出力Ｄ１〜Ｄｋとを有している。第１論理回路１００の出力Ｃ１と第２論理回路１１０の入力Ｂ１は第１ノードＱに接続されている。第２論理回路１１０の出力Ｄ１と第１論理回路１００の入力Ａ１は第２ノードＱＢに接続されている。第１ノードＱには、ＦＥＴｍ９を介し第１強磁性トンネル接合素子ＭＴＪ１が接続され、第２ノードＱＢには、ＦＥＴｍ１０を介し第２強磁性トンネル接合素子ＭＴＪ２が接続されている。

双安定回路３０のデータを強磁性トンネル接合素子ＭＴＪ１またはＭＴＪ２にストアする際には記憶すべき相補的なデータがそれぞれ第１論理回路１００と第２論理回路１１０から第１ノードＱおよび第２ノードＱＢに出力される。データを強磁性トンネル接合素子ＭＴＪ１またはＭＴＪ２から双安定回路３０にリストアする際は、第１論理回路１００の入力Ａ２〜Ａｎ（すなわち第２ノードＱＢに接続された入力Ａ１以外の入力）には第１論理回路１００が第１ノードＱに第２ノードＱＢの論理反転を出力するような信号が入力される。第２論理回路１１０の入力Ｂ２〜Ｂｍ（すなわち第１ノードＱに接続された入力Ｂ１以外の入力）には第２論理回路１１０が第２ノードＱＢに第１ノードＱ１の論理反転を出力するような信号が入力されている。

このような構成においても、実施例１３と同じ効果を得ることができる。例えば、実施例２１においては、第１論理回路１００は図６１（ａ）の回路に相当し、第２論理回路１１０は図６１（ｂ）の回路に相当する。データのストアおよびリストアの際に、第１論理回路１００においては、図６１（ａ）中の入力Ａ１の論理反転が出力Ｃ１に出力されるように、入力Ａ２〜Ａ４に信号を印加する。第２論理回路１１０においては、図６１（ｂ）のように入力Ｂ１の論理反転が出力Ｄ１に出力される。このように、実施例２１に係るラッチ回路は、実施例２４に係るラッチ回路に含まれる。

実施例２４によれば、論理回路を用いて双安定回路を構成することができる。これにより、Ｄラッチ回路以外にも、セット、リセット機能を有するラッチ回路やフリップフロップ回路に強磁性トンネル接合素子を用い、不揮発性ラッチ回路および不揮発性フリップフロップ回路を実現することもできる。なお、第１論理回路１００および第２論理回路１１０としてＣＭＯＳを用いた例を示したが、抵抗負荷やＤモード負荷を用いてもよい。また、実施例１３から実施例２３の双安定回路３０を実施例２４ように第１論理回路１００および第２論理回路１１０を用いた双安定回路とすることもできる。

図６２は実施例２５に係るラッチ回路の回路図である。実施例２５は実施例１３に対し、インバータ１０および２０が電源線ＶＤＤとＶＳＳとの間に接続されている。また、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２の極性が実施例１３とは逆である。これにより、ノードＱまたはＱＢから制御線ＣＴＲＬに電流が流れることにより、強磁性トンネル接合素子ＭＴＪ１またはＭＴＪ２は低抵抗Ｒｐとなり、制御線ＣＴＲＬからノードＱまたはＱＢに電流が流れることにより、強磁性トンネル接合素子ＭＴＪ１またはＭＴＪ２は高抵抗Ｒａｐとなる。さらに、ＦＥＴｍ９およびｍ１０がｐ型ＭＯＳＦＥＴである。その他の構成は実施例１３の図３と同じである。

図６３は実施例２５のタイミングチャートである。実施例２５では、電源の遮断はＶＳＳをハイレベル（ＶＤＤのレベル）とすることにより行われる。制御線ＣＴＲＬのレベルおよびスイッチ線ＳＴのレベルは書き込みおよびスリープの際はハイレベルである。ストアの際の期間Ｔ１において、スイッチ線ＳＴおよび制御線ＣＴＲＬがローレベルとなり、期間Ｔ２において、スイッチ線ＳＴがローレベル、制御線ＣＴＲＬがハイレベルとなる。これにより、双安定回路３０のデータが強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２にストアされる。リストアの際の期間Ｔ３において、スイッチ線ＳＴをローレベルとすることにより、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２のデータが双安定回路３０にリストアされる。

実施例２５において、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２の極性を実施例１３と逆にする理由は以下による。例えば、ノードＱをハイレベルにする場合、ＦＥＴｍ２およびｍ４の放電電流に対し、ノードＱを制御線ＣＴＲＬから充電するため、強磁性トンネル接合素子ＭＴＪ１は低抵抗Ｒｐであることが好ましい。しかるに、強磁性トンネル接合素子ＭＴＪ１が実施例１４と同じ極性であると、高抵抗Ｒａｐとなってしまうためである。また、ＦＥＴｍ９およびｍ１０をｐＭＯＳＦＥＴとする理由は以下である。リストアの初期段階において、ＦＥＴｍ９およびｍ１０のソースおよびドレインはともにハイレベルに近い。このとき、ＦＥＴｍ９およびｍ１０がｐ型ＦＥＴであると、スイッチ線ＳＴをローレベルとすることにより、ＦＥＴｍ９およびｍ１０を確実に導通状態とすることができる。

実施例１４から実施例２４においても、インバータ１０および２０を電源線ＶＤＤとＶＳＳとの間に接続し、強磁性トンネル接合素子ＭＴＪ１またはＭＴＪ２の極性を実施例２５と同じとすることもできる。

実施例１３から実施例２０、実施例２２、実施例２３および実施例２５によれば、ラッチ回路は、双安定回路３０に入力線ＤＩＮからデータを書き込むためのパスゲート８０（第１入力スイッチ）と、パスゲート８０と相補的に動作し、双安定回路３０のデータを保持するためのパスゲート９０（第２入力スイッチ）とを有している。また、ラッチ回路は、双安定回路３０に記憶されたデータを強磁性電極フリー層の磁化方向に応じ不揮発的にストアする強磁性トンネル接合素子ＭＴＪ１またはＭＴＪ２と、を有し、強磁性トンネル接合素子ＭＴＪ１またはＭＴＪ２に不揮発的に記憶されたデータは双安定回路３０にリストア可能である。これにより、双安定回路３０へのデータの書き込みおよび出力を高速に行うことができる。また、電源が遮断されても強磁性トンネル接合素子ＭＴＪ１またはＭＴＪ２に不揮発的にストアされたデータを双安定回路３０にリストアすることが可能である。よって、電源を遮断した後電源を復帰しても電源遮断前のデータを出力可能となる。

強磁性トンネル接合素子ＭＴＪ１またはＭＴＪ２は、ノードＱまたはＱＢと制御線ＣＴＲＬとの間に接続されている。強磁性トンネル接合素子ＭＴＪ１またはＭＴＪ２は、ノードＱまたはＱＢと制御線ＣＴＲＬとの間に電流が流れることにより高抵抗となり、反対方向に電流が流れることにより低抵抗となる。これにより、ノードＱまたはＱＢのレベルに応じ制御線ＣＴＲＬとノードＱまたはＱＢとの間に電流を流すことにより、双安定回路３０のデータを強磁性トンネル接合素子にストアすることができる。

また、図４２および図５３のように、データを双安定回路３０にストアさせる際に、制御線ＣＴＲＬは強磁性トンネル接合素子ＭＴＪ１またはＭＴＪ２にハイレベルの電圧を印加し、さらにローレベルの電圧を印加する。これにより、双安定回路３０に記憶されたデータを強磁性トンネル接合素子ＭＴＪ１またはＭＴＪ２にストアすることができる。

データを強磁性トンネル接合素子ＭＴＪ１またはＭＴＪ２から双安定回路３０にリストアさせる際に、制御線ＣＴＲＬは電源遮断方法とその対応回路に応じ、強磁性トンネル接合素子ＭＴＪ１またはＭＴＪ２にローレベルまたはハイレバルの電圧を印加する。すなわち、実施例１３から実施例２４においては、制御線ＣＴＲＬは、強磁性トンネル接合素子ＭＴＪ１またはＭＴＪ２にローレベルの電圧を印加し、実施例２５においては、ハイレベルの電圧を印加する。これにより、強磁性トンネル接合素子ＭＴＪ１またはＭＴＪ２にストアされたデータを双安定回路３０にリストアすることができる。

実施例１３、実施例１５の図４８（ａ）、実施例１６の図４９（ａ）、実施例１７の図５０（ａ）、実施例１８、実施例１９、実施例２１、実施例２３から実施例２５のように、ラッチ回路は、ノードＱまたはＱＢと強磁性トンネル接合素子ＭＴＪ１またはＭＴＪ２との間に接続されたスイッチ（ＦＥＴｍ９またはｍ１０に相当する）を有してもよい。このスイッチは、ストアおよびリストアの際に導通し、ストアおよびリストア以外に遮断状態となる。これにより、ラッチ回路の消費電力を削減することができる。

実施例１３、実施例１４、実施例１８から実施例２１、実施例２３から実施例２５のように、ノードＱを第１ノードＱ、ノードＱＢを第２ノードＱＢとし、第１ノードＱと制御線ＣＴＲＬとの間に接続された強磁性トンネル接合素子ＭＴＪ１を第１強磁性トンネル接合素子とし、第２ノードＱＢと制御線ＣＴＲＬとの間に接続された強磁性トンネル接合素子ＭＴＪ２を第２強磁性トンネル接合素子とすることができる。このように２つの強磁性トンネル接合素子を用いることにより、強磁性トンネル接合素子をノードＱおよびＱＢの一方に接続する場合に比べ、インバータ１０および第２強磁性トンネル接合素子ＭＴＪ２からなるインバータＩＮＶ１とインバータ２０および第１強磁性トンネル接合素子ＭＴＪ１からなるインバータＩＮＶ２との論理閾値の差を大きくすることができる。よって、動作速度やノイズマージンの観点から有利であり、より安定に動作することができる。

実施例１３、実施例１８、実施例１９、実施例２１、実施例２３から実施例２５のように、ラッチ回路は、スイッチとして、第１ノードＱと第１強磁性トンネル接合素子ＭＴＪ１との間に接続され、データのストアおよびリストアの際に導通する第１スイッチ（ＦＥＴｍ９に相当する）と、第２ノードＱＢと第２強磁性トンネル接合素子ＭＴＪ２との間に接続された第２スイッチ（ＦＥＴｍ１０に相当する）と、を含んでいる。第１スイッチおよび第２スイッチは、データをストアおよびリストアする際に導通し、ストアおよびリストア以外の際に遮断状態となる。このように、第１強磁性トンネル接合素子ＭＴＪ１および第２強磁性トンネル接合素子ＭＴＪ２とノードＱおよびＱＢとの間両方に、第１スイッチおよび第２スイッチを接続することにより、消費電力をより抑制することができる。

実施例１９および実施例２０のように、ラッチ回路は、制御線ＣＴＲＬとローレベルの電力線であるグランドとの間に接続された第３スイッチ（ＦＥＴｍ１５に相当する）を有している。図５３のように、第３スイッチは、データをストアする際に遮断状態となり、データをリストアする際に導通する。これにより、ストアの際に、２つの強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２の間を電流が流れるため、実施例１８のような増幅回路７０を設けなくとも、ストアを高速に行うことができる。なお、インバータ１０および２０を電源線ＶＤＤとＶＳＳとの間に接続し、強磁性トンネル接合素子ＭＴＪ１またはＭＴＪ２の極性を実施例２５と同じとする場合は、第３スイッチが接続する電力線はハイレベルであり、第３スイッチにＭＯＳＦＥＴを用いる場合はｐ型ＭＯＳＦＥＴを用いることが好ましい。

実施例２３のように、実施例１３から実施例２２、実施例２４および実施例２５に係るラッチ回路を用いフリップフロップ回路を構成することもできる。

なお、インバータ１０および２０としてＣＭＯＳを用いたインバータの例、トライステートインバータ２１の例としてＣＭＯＳを用いたトライステートインバータの例を示したが、抵抗負荷やＤモード負荷を用いたインバータでもよい。第１入力スイッチおよび第２入力スイッチとしてパスゲートを例に説明したが、導通状態と遮断状態とを切り換えることが可能な素子であればよい。また、第１スイッチおよび第２スイッチとしてＦＥＴを例に説明したが、導通状態と遮断状態とを切り換えることが可能な素子であればよい。

以上、発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

Claims (29)

1. データを記憶する双安定回路と、
   前記双安定回路に記憶されたデータを強磁性電極フリー層の磁化方向に応じ不揮発的にストアする強磁性トンネル接合素子と、を具備し、
   前記強磁性トンネル接合素子に不揮発的に記憶されたデータを前記双安定回路にリストア可能であり、
   前記双安定回路は、第１インバータ回路と第２インバータ回路とがリング状に接続されており、
   前記強磁性トンネル接合素子は前記第１インバータ回路と前記第２インバータ回路とが接続されるノードに接続され、
   前記強磁性トンネル接合素子は、前記ノードと制御線との間に接続され、前記ノードと前記制御線との間に電流が流れることにより高抵抗となり、前記電流と反対方向に電流が流れることにより低抵抗となることを特徴とする記憶回路。
2. 前記強磁性トンネル接合素子は、スピン注入磁化反転法により、前記強磁性電極フリー層の磁化方向を変更することを特徴とする請求項１記載の記憶回路。
3. 前記データを前記双安定回路から前記強磁性トンネル接合素子にデータをストアする際に、前記制御線は前記強磁性トンネル接合素子にハイレベルの電圧を印加しさらにローレベルの電圧を印加することを特徴とする請求項１または２記載の記憶回路。
4. 前記データを前記強磁性トンネル接合素子から前記双安定回路にリストアする際に、前記制御線は前記強磁性トンネル接合素子にローレベルまたはハイレベルの電圧を印加することを特徴とする請求項１から３のいずれか一項記載の記憶回路。
5. 前記ノードと前記強磁性トンネル接合素子との間に接続され、前記データを前記双安定回路から前記強磁性トンネル接合素子にストアする際および前記データを前記強磁性トンネル接合素子から前記双安定回路にリストアする際に導通するスイッチを具備することを特徴とする請求項１から４のいずれか一項記載の記憶回路。
6. 前記スイッチは、ＭＯＳＦＥＴを含むことを特徴とする請求項５記載の記憶回路。
7. 前記ノードは互いに相補ノードである第１ノードと第２ノードを含み、
   前記強磁性トンネル接合素子は、前記第１ノードと前記制御線との間に接続された第１強磁性トンネル接合素子と、前記第２ノードと前記制御線との間に接続された第２強磁性トンネル接合素子とを含むことを特徴とする請求項１から４のいずれか一項記載の記憶回路。
8. 前記第１ノードと前記第１強磁性トンネル接合素子との間に、前記データを前記双安定回路から前記第１強磁性トンネル接合素子にストアする際および前記データを前記第１トンネル接合素子から前記双安定回路にリストアする際に導通する第１スイッチと、
   前記第２ノードと前記第２強磁性トンネル接合素子との間に、前記データを前記第２強磁性トンネル接合素子から前記双安定回路にストアする際および前記データを前記第２強磁性トンネル接合素子から前記双安定回路にリストアする際に導通する第２スイッチと、を具備することを特徴とする請求項７記載の記憶回路。
9. 前記第１スイッチおよび前記第２スイッチは、それぞれＭＯＳＦＥＴを含むことを特徴とする請求項８記載の記憶回路。
10. 前記制御線とローレベルまたはハイレベルの電力線との間に接続された第３スイッチを具備し、
    前記第３スイッチは、前記データを前記双安定回路から前記第１強磁性トンネル接合素子および第２強磁性トンネル接合素子にストアする際に遮断し、前記データを前記第１強磁性トンネル接合素子および第２強磁性トンネル接合素子から前記双安定回路にリストアする際に導通することを特徴とする請求項７から９のいずれか一項記載の記憶回路。
11. 前記ノードにデータを入出力するための入出力スイッチを具備することを特徴とする請求項１から１０のいずれか一項記載の記憶回路。
12. 前記入出力スイッチはワード線のレベルに応じ、前記ノードにデータを入出力することを特徴とする請求項１１記載の記憶回路。
13. 前記入出力スイッチは、前記第１ノードにデータを入出力するための第１入出力スイッチと、前記第２ノードにデータを入出力するための第２入出力スイッチとを有することを特徴とする請求項７から１０のいずれか一項記載の記憶回路。
14. 前記強磁性トンネル接合素子は、強磁性電極フリー層と、強磁性電極ピン層と、前記強磁性電極フリー層と前記強磁性電極ピン層との間に設けられたトンネル絶縁膜とを有することを特徴とする請求項１から１３のいずれか一項記載の記憶回路。
15. １以上の入力と１以上の出力を有する第１論理回路と、１以上の入力と１以上の出力を有する第２論理回路と、を有し、データを記憶する双安定回路と、
    前記第１論理回路の出力のうち１つと前記第２論理回路の入力のうち１つとが接続された第１ノードと、
    前記第２論理回路の出力のうち１つと前記第１論理回路の入力のうち１つとが接続された第２ノードと、
    前記第１ノードおよび前記第２ノードの少なくとも一方に接続され、前記双安定回路に記憶されたデータを強磁性電極フリー層の磁化方向に応じ不揮発的にストアする強磁性トンネル接合素子と、を具備し、
    前記データを前記双安定回路から前記強磁性トンネル接合素子にストアする際には記憶すべき相補的なデータがそれぞれ前記第１論理回路と前記第２論理回路から前記第１ノードおよび前記第２ノードに出力され、前記データを前記強磁性トンネル接合素子から前記双安定回路にリストアする際は、前記第１論理回路の前記第２ノードに接続された入力以外の入力には前記第１論理回路が前記第１ノードに前記第２ノードの論理反転を出力するような信号が入力され、前記第２論理回路の前記第１ノードに接続された入力以外の入力には前記第２論理回路が前記第２ノードに前記第１ノードの論理反転を出力するような信号が入力されており、
    前記強磁性トンネル接合素子は、前記第１ノードおよび前記第２ノードの少なくとも一方のノードに接続されており、
    前記強磁性トンネル接合素子は、前記少なくとも一方のノードと制御線との間に接続され、前記少なくとも一方のノードと前記制御線との間に電流が流れることにより高抵抗となり、前記電流と反対方向に電流が流れることにより低抵抗となることを特徴とするラッチ回路。
16. 第１インバータ回路と第２インバータ回路とがリング状に接続され、データを記憶する双安定回路と、
    前記第１インバータ回路と前記第２インバータ回路とが接続され互いに相補ノードである第１ノードおよび第２ノードと、
    前記双安定回路に入力線から前記データを書き込むための第１入力スイッチと、
    前記第１入力スイッチと相補的に動作し、前記双安定回路のデータを保持するための第２入力スイッチと、
    前記双安定回路に記憶されたデータを強磁性電極フリー層の磁化方向に応じ不揮発的にストアする強磁性トンネル接合素子と、を具備し、
    前記強磁性トンネル接合素子に不揮発的に記憶されたデータを前記双安定回路にリストア可能であり、
    前記強磁性トンネル接合素子は、前記第１ノードおよび前記第２ノードの少なくとも一方のノードに接続されており、
    前記強磁性トンネル接合素子は、前記少なくとも一方のノードと制御線との間に接続され、前記少なくとも一方のノードと前記制御線との間に電流が流れることにより高抵抗となり、前記電流と反対方向に電流が流れることにより低抵抗となることを特徴とするラッチ回路。
17. 前記強磁性トンネル接合素子は、スピン注入磁化反転法により、前記強磁性電極フリー層の磁化方向を変更することを特徴とする請求項１５または１６記載のラッチ回路。
18. 前記データを前記双安定回路から前記強磁性トンネル接合素子にデータをストアする際に、前記制御線は前記強磁性トンネル接合素子にハイレベルの電圧を印加しさらにローレベルの電圧を印加することを特徴とする請求項１５から１７のいずれか一項記載のラッチ回路。
19. 前記データを前記強磁性トンネル接合素子から前記双安定回路にリストアする際に、前記制御線は前記強磁性トンネル接合素子にローレベルまたはハイレベルの電圧を印加することを特徴とする請求項１５から１８のいずれか一項記載のラッチ回路。
20. 前記少なくとも一方のノードと前記強磁性トンネル接合素子との間に接続され、前記データを前記双安定回路から前記強磁性トンネル接合素子にストアする際および前記データを前記強磁性トンネル接合素子から前記双安定回路にリストアする際に導通するスイッチを具備することを特徴とする請求項１５から１９のいずれか一項記載のラッチ回路。
21. 前記スイッチは、ＭＯＳＦＥＴを含むことを特徴とする請求項２０記載のラッチ回路。
22. 前記強磁性トンネル接合素子は、前記第１ノードと前記制御線との間に接続された第１強磁性トンネル接合素子と、前記第２ノードと前記制御線との間に接続された第２強磁性トンネル接合素子とを含むことを特徴とする請求項１５から１９のいずれか一項記載のラッチ回路。
23. 前記第１ノードと前記第１強磁性トンネル接合素子との間に設けられ、前記データを前記双安定回路から前記第１強磁性トンネル接合素子にストアする際および前記データを前記第１強磁性トンネル接合素子から前記双安定回路にリストアする際に導通する第１スイッチと、
    前記第２ノードと前記第２強磁性トンネル接合素子との間に設けられ、前記データを前記第２強磁性トンネル接合素子にストアさせる際および前記データを前記双安定回路にリストアする際に導通する第２スイッチと、を具備することを特徴とする請求項２２記載のラッチ回路。
24. 前記第１スイッチおよび前記第２スイッチは、それぞれＭＯＳＦＥＴを含むことを特徴とする請求項２３記載のラッチ回路。
25. 前記制御線とローレベルまたはハイレベルの電力線との間に接続された第３スイッチを具備し、
    前記第３スイッチは、前記データを前記双安定回路から前記第１強磁性トンネル接合素子および第２強磁性トンネル接合素子にストアする際に遮断し、前記データを前記第１強磁性トンネル接合素子および第２強磁性トンネル接合素子から前記双安定回路にリストアする際に導通することを特徴とする請求項２２から２４のいずれか一項記載のラッチ回路。
26. 前記強磁性トンネル接合素子は、強磁性電極フリー層と、強磁性電極ピン層と、前記強磁性電極フリー層と前記強磁性電極ピン層との間に設けられたトンネル絶縁膜とを有することを特徴とする請求項１５から２５のいずれか一項記載のラッチ回路。
27. 請求項１５から２６のいずれか一項記載のラッチ回路を有するフリップフロップ回路。
28. データを記憶する双安定回路と、
    前記双安定回路に記憶されたデータを不揮発的にストアするスピントランジスタと、を具備し、
    前記スピントランジスタに不揮発的に記憶されたデータを前記双安定回路にリストア可能であり、
    前記双安定回路は、第１インバータ回路と第２インバータ回路とがリング状に接続されており、
    前記スピントランジスタのソースおよびドレインの一方は、前記第１インバータ回路と前記第２インバータ回路とが接続されるノードに接続され、
    前記スピントランジスタのソースおよびドレインの他方は、制御線に接続されることを特徴とする記憶回路。
29. １以上の入力と１以上の出力を有する第１論理回路と、１以上の入力と１以上の出力を有する第２論理回路と、を有し、データを記憶する双安定回路と、
    前記第１論理回路の出力のうち１つと前記第２論理回路の入力のうち１つとが接続された第１ノードと、
    前記第２論理回路の出力のうち１つと前記第１論理回路の入力のうち１つとが接続された第２ノードと、
    前記第１ノードおよび前記第２ノードの少なくとも一方に接続され、前記双安定回路に記憶されたデータを強磁性電極フリー層の磁化方向に応じ不揮発的にストアするスピントランジスタと、を具備し、
    前記データを前記双安定回路から前記スピントランジスタにストアする際には記憶すべき相補的なデータがそれぞれ前記第１論理回路と前記第２論理回路から前記第１ノードおよび前記第２ノードに出力され、前記データを前記スピントランジスタから前記双安定回路にリストアする際は、前記第１論理回路の前記第２ノードに接続された入力以外の入力には前記第１論理回路が前記第１ノードに前記第２ノードの論理反転を出力するような信号が入力され、前記第２論理回路の前記第１ノードに接続された入力以外の入力には前記第２論理回路が前記第２ノードに前記第１ノードの論理反転を出力するような信号が入力されており、
    前記スピントランジスタのソースおよびドレインの一方は、前記第１ノードおよび前記第２ノードの少なくとも一方のノードに接続され、
    前記スピントランジスタのソースおよびドレインの他方は、制御線に接続されることを特徴とするラッチ回路。

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