JP6213092B2 - 不揮発性フリップフロップ、不揮発性ラッチおよび不揮発性メモリ素子 - Google Patents
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Description
図1は、この発明の第1実施形態である不揮発性フリップフロップ200の構成を示す回路図である。また、図2は、通常のフリップフロップの構成例を示す回路図である。本実施形態による不揮発性フリップフロップの特徴の理解を容易にするため、まず、図2を参照し、通常のフリップフロップについて説明する。
以上が本実施形態におけるスレーブラッチ部1S_1の構成の詳細である。
<不揮発性フリップフロップ200のトランジスタ数>
インバータ 3個 トランジスタ数 6個
クロックトインバータ 5個 トランジスタ数 20個
2入力NANDゲート 2個 トランジスタ数 8個
2入力NORゲート 1個 トランジスタ数 4個
Nチャネルトランジスタ 1個
合計 39個
図8はこの発明の第2実施形態である不揮発性フリップフロップ200Aの構成を示す回路図である。この不揮発性フリップフロップ200Aは、マスターラッチ部1M_2およびスレーブラッチ部1S_2からなる揮発性フリップフロップ部と、不揮発性記憶部2_2と、制御ロジック部3_2とを有する。マスターラッチ部1M_2、スレーブラッチ部1S_2および制御ロジック部3_2の構成は、上記第1実施形態のマスターラッチ部1M_1、スレーブラッチ部1S_1および制御ロジック部3_1と同様である。上記第1実施形態における不揮発性記憶部2_1では、キャパシタC1およびC2が抵抗変化型素子209および210の各フリー層と接地GNDとの間に各々介挿されていた。これに対し、本実施形態における不揮発性記憶部2_2では、キャパシタC1およびC2が抵抗変化型素子209および210の各フリー層と高電位電源VDDとの間に各々介挿されている。本実施形態のそれ以外の構成は上記第1実施形態と同様である。
本実施形態においても上記第1実施形態と同様な効果が得られる。
図9はこの発明の第3実施形態である不揮発性フリップフロップ200Cの構成を示す回路図である。この不揮発性フリップフロップ200Cは、揮発性フリップフロップ部1_3と、不揮発性記憶部2_3と、制御ロジック部3_3とにより構成されている。また、揮発性フリップフロップ部1_3は、マスターラッチ部1M_3とスレーブラッチ部1S_3とにより構成されている。
以上が本実施形態の詳細である。
図11はこの発明の第4実施形態である不揮発性フリップフロップ200Dの構成を示す回路図である。この不揮発性フリップフロップ200Dは、マスターラッチ部1M_4およびスレーブラッチ部1S_4からなる揮発性フリップフロップ部と、不揮発性記憶部2_4と、制御ロジック部3_4とを有する。マスターラッチ部1M_4、スレーブラッチ部1S_4および制御ロジック部3_4の構成は、上記第3実施形態のマスターラッチ部1M_3、スレーブラッチ部1S_3および制御ロジック部3_3と同様である。上記第3実施形態における不揮発性記憶部2_3では、キャパシタC1およびC2が抵抗変化型素子209および210の各フリー層と接地GNDとの間に各々介挿されていた。これに対し、本実施形態における不揮発性記憶部2_4では、キャパシタC1およびC2が抵抗変化型素子209および210の各フリー層と高電位電源VDDとの間に各々介挿されている。本実施形態のそれ以外の構成は上記第3実施形態と同様である。
本実施形態においても上記第3実施形態と同様な効果が得られる。
図12はこの発明の第5実施形態である不揮発性ラッチ600の構成を示す回路図である。この不揮発性ラッチ600は、揮発性ラッチ部1L_5と、不揮発性記憶部2_5と、制御ロジック部3_5とにより構成されている。
図13はこの発明の第6実施形態である不揮発性ラッチ600Aの構成を示す回路図である。この不揮発性ラッチ600Aは、揮発性ラッチ部1L_6と、不揮発性記憶部2_6と、制御ロジック部3_6とを有する。揮発性ラッチ部1L_6および制御ロジック部3_6の構成は、上記第5実施形態の揮発性ラッチ部1L_5および制御ロジック部3_5と同様である。上記第5実施形態における不揮発性記憶部2_5では、キャパシタC1およびC2が抵抗変化型素子209および210の各フリー層と接地GNDとの間に各々介挿されていた。これに対し、本実施形態における不揮発性記憶部2_6では、キャパシタC1およびC2が抵抗変化型素子209および210の各フリー層と高電位電源VDDとの間に各々介挿されている。本実施形態のそれ以外の構成は上記第5実施形態と同様である。
本実施形態においても上記第5実施形態と同様な効果が得られる。
図14はこの発明の第7実施形態である不揮発性ラッチ600Cの構成を示す回路図である。この不揮発性ラッチ600Cは、揮発性ラッチ部1L_7と、不揮発性記憶部2_7と、制御ロジック部3_7とにより構成されている。
図15はこの発明の第8実施形態である不揮発性ラッチ600Dの構成を示す回路図である。この不揮発性ラッチ600Dは、揮発性ラッチ部1L_8と、不揮発性記憶部2_8と、制御ロジック部3_8とを有する。揮発性ラッチ部1L_8および制御ロジック部3_8の構成は、上記第7実施形態の揮発性ラッチ部1L_7および制御ロジック部3_7と同様である。上記第7実施形態における不揮発性記憶部2_7では、キャパシタC1およびC2が抵抗変化型素子209および210の各フリー層と接地GNDとの間に各々介挿されていた。これに対し、本実施形態における不揮発性記憶部2_8では、キャパシタC1およびC2が抵抗変化型素子209および210の各フリー層と高電位電源VDDとの間に各々介挿されている。本実施形態のそれ以外の構成は上記第7実施形態と同様である。
本実施形態においても上記第7実施形態と同様な効果が得られる。
図16はこの発明の第9実施形態である不揮発性シフトレジスタの構成を示すブロック図である。この例では、上記第1実施形態による不揮発性フリップフロップ200を4個使用し、入力データDをクロックCLKに同期して順次シフトする4ビットのシフトレジスタを構成している。
なお、シフトレジスタを構成する不揮発性フリップフロップとして、上記第1実施形態のものの他、上記第2〜第4実施形態のものを採用してもよい。
図17はこの発明の第10実施形態である不揮発性レジスタの構成を示すブロック図である。この例では、上記第1実施形態による不揮発性フリップフロップ200を4個使用し、4ビットのレジスタを構成している。
図18はこの発明の第11実施形態である不揮発性カウンタの構成を示すブロック図である。本実施形態では、4個のフリップフロップ200と、図示のXORゲートおよびANDゲートにより4ビットのアップカウンタが構成されている。なお、このカウンタ自体は周知の構成であるので説明を省略する。
上記第1〜第11実施形態では、不揮発性記憶部のスイッチとして、トランジスタ(例えば図1ではトランジスタ211、図12ではトランジスタ608)を使用した。これに対し、第12実施形態以降の各実施形態では、所定の閾値以上の絶対値を持った電圧の印加によりONとなる双方向の閾素子を不揮発性記憶部のスイッチとして使用する。
図23はこの発明の第12実施形態である不揮発性フリップフロップ200Eの構成を示す回路図である。この不揮発性フリップフロップ200Eは、マスターラッチ部1M_12およびスレーブラッチ部1S_12からなる揮発性フリップフロップ部1_12と、不揮発性記憶部2_12と、制御ロジック部3_12とを有する。マスターラッチ部1M_12、スレーブラッチ部1S_12の構成は、上記第1実施形態(図1)のマスターラッチ部1M_1、スレーブラッチ部1S_1と同様である。制御ロジック部3_12は、上記第1実施形態の制御ロジック部3_1からNORゲート214を削除した構成となっている。不揮発性記憶部2_12は、上記第1実施形態における不揮発性記憶部2_1のNチャネルトランジスタ211をダイオードD1およびD2からなる閾素子に置き換えた構成となっている。すなわち、抵抗変化型素子209のフリー層にはダイオードD1のアノードおよびダイオードD2のカソードが接続され、抵抗変化型素子210のフリー層にはダイオードD1のカソードおよびダイオードD2のアノードが接続されている。
書き込み動作(ストア)および読み出し動作(リコール)では、図24に示すように、SREB(ストアイネーブル)=“0”(0V)とする。これによりクロックトインバータ204は出力ディセーブル状態となり、クロックトインバータ205および206は出力イネーブル状態となる。
以上のストア動作が完了すると、電源VDDを遮断する。
本実施形態においても上記第1実施形態と同様な効果が得られる。また、本実施形態では、上記第1実施形態のNチャネルトランジスタ211が不要であり、このNチャネルトランジスタ211に制御信号STEを供給する配線も不要であるので、回路全体をコンパクトにすることができるという効果がある。
図30はこの発明の第13実施形態である不揮発性フリップフロップ200Fの構成を示す回路図である。この不揮発性フリップフロップ200Fは、マスターラッチ部1M_13およびスレーブラッチ部1S_13からなる揮発性フリップフロップ部と、不揮発性記憶部2_13と、制御ロジック部3_13とを有する。マスターラッチ部1M_13、スレーブラッチ部1S_13および制御ロジック部3_13の構成は、上記第12実施形態(図23)のマスターラッチ部1M_12、スレーブラッチ部1S_12および制御ロジック部3_12の構成と同様である。上記第12実施形態における不揮発性記憶部2_12では、キャパシタC1およびC2の各一端が接地されたが、本実施形態における不揮発性記憶部2_13では、キャパシタC1およびC2の各一端は電源VDDに接続されている。他の構成は上記第12実施形態と同様である。本実施形態においても上記第12実施形態と同様な効果が得られる。
図31はこの発明の第14実施形態である不揮発性フリップフロップ200Gの構成を示す回路図である。この不揮発性フリップフロップ200Gは、マスターラッチ部1M_14およびスレーブラッチ部1S_14からなる揮発性フリップフロップ部1_14と、不揮発性記憶部2_14と、制御ロジック部3_14とを有する。マスターラッチ部1M_14、スレーブラッチ部1S_14の構成は、上記第3実施形態(図9)のマスターラッチ部1M_3、スレーブラッチ部1S_3と同様である。制御ロジック部3_14は、NANDゲート212Cおよびインバータ213Cにより構成されている。この制御ロジック部3_14の機能は上記第12実施形態の制御ロジック部3_12と同様である。不揮発性記憶部2_14は、上記第3実施形態における不揮発性記憶部2_3のNチャネルトランジスタ211をダイオードD1およびD2からなる閾素子に置き換えた構成となっている。本実施形態では、要素201C〜208C、212C、213Cは、他の回路とは電源が分離されており、電源電圧VDDとは独立に制御可能な電源電圧VDDCが供給される。
従って、本実施形態によれば、上記第3実施形態と同様な効果が得られる。
図33はこの発明の第15実施形態である不揮発性フリップフロップ200Hの構成を示す回路図である。この不揮発性フリップフロップ200Hは、マスターラッチ部1M_15およびスレーブラッチ部1S_15からなる揮発性フリップフロップ部と、不揮発性記憶部2_15と、制御ロジック部3_15とを有する。マスターラッチ部1M_15、スレーブラッチ部1S_15および制御ロジック部3_15の構成は、上記第14実施形態(図31)のマスターラッチ部1M_14、スレーブラッチ部1S_14および制御ロジック部3_14の構成と同様である。上記第14実施形態における不揮発性記憶部2_14では、キャパシタC1およびC2の各一端が接地されたが、本実施形態における不揮発性記憶部2_15では、キャパシタC1およびC2の各一端は電源VDDに接続されている。他の構成は上記第14実施形態と同様である。本実施形態においても上記第14実施形態と同様な効果が得られる。
図34はこの発明の第16実施形態である不揮発性ラッチ600Eの構成を示す回路図である。この不揮発性ラッチ600Eは、揮発性ラッチ部1L_16と、不揮発性記憶部2_16と、制御ロジック部3_16とを有する。揮発性ラッチ部1L_16の構成は、上記第5実施形態(図12)の揮発性ラッチ部1L_15と同様である。制御ロジック部3_16は、上記第5実施形態の制御ロジック部3_5からNORゲート611を削除した構成となっている。不揮発性記憶部2_16は、上記第5実施形態における不揮発性記憶部2_5のNチャネルトランジスタ608がダイオードD1およびD2からなる閾素子に置き換えられている。
図35はこの発明の第17実施形態である不揮発性ラッチ600Fの構成を示す回路図である。この不揮発性ラッチ600Fは、揮発性ラッチ部1L_17と、不揮発性記憶部2_17と、制御ロジック部3_17とを有する。揮発性ラッチ部1L_17および制御ロジック部3_17の構成は、上記第16実施形態(図34)の揮発性ラッチ部1L_16および制御ロジック部3_16の構成と同様である。上記第16実施形態における不揮発性記憶部2_16では、キャパシタC1およびC2の各一端が接地されたが、本実施形態における不揮発性記憶部2_17では、キャパシタC1およびC2の各一端は電源VDDに接続されている。他の構成は上記第16実施形態と同様である。本実施形態においても上記第16実施形態と同様な効果が得られる。
図36はこの発明の第18実施形態である不揮発性ラッチ600Gの構成を示す回路図である。この不揮発性ラッチ600Gは、揮発性ラッチ部1L_18と、不揮発性記憶部2_18と、制御ロジック部3_18とを有する。揮発性ラッチ部1L_18の構成は、上記第7実施形態(図14)の揮発性ラッチ部1L_7と同様である。制御ロジック部3_18は、NANDゲート609Cおよびインバータ610Cにより構成されている。この制御ロジック部3_18の機能は上記第16実施形態の制御ロジック部3_16と同様である。不揮発性記憶部2_18は、上記第7実施形態における不揮発性記憶部2_7のNチャネルトランジスタ211をダイオードD1およびD2からなる閾素子に置き換えた構成となっている。本実施形態では、要素601C〜605C、609C、610Cは、他の回路とは電源が分離されており、電源電圧VDDとは独立に制御可能な電源電圧VDDCが供給される。
図37はこの発明の第19実施形態である不揮発性ラッチ600Hの構成を示す回路図である。この不揮発性ラッチ600Hは、揮発性ラッチ部1L_19と、不揮発性記憶部2_19と、制御ロジック部3_19とを有する。揮発性ラッチ部1L_19および制御ロジック部3_19の構成は、上記第18実施形態(図36)の揮発性ラッチ部1L_18および制御ロジック部3_18の構成と同様である。上記第18実施形態における不揮発性記憶部2_18では、キャパシタC1およびC2の各一端が接地されたが、本実施形態における不揮発性記憶部2_19では、キャパシタC1およびC2の各一端は電源VDDに接続されている。他の構成は上記第18実施形態と同様である。本実施形態においても上記第18実施形態と同様な効果が得られる。
図38はこの発明の第20実施形態である不揮発性シフトレジスタの構成を示すブロック図である。この例では、上記第12実施形態による不揮発性フリップフロップ200Eを4個使用し、入力データDをクロックCLKに同期して順次シフトする4ビットのシフトレジスタを構成している。
なお、シフトレジスタを構成する不揮発性フリップフロップとして、上記第12実施形態のものの他、上記第13〜第15実施形態のものを採用してもよい。
本実施形態によれば上記第9実施形態と同様な効果が得られる。
図39はこの発明の第21実施形態である不揮発性レジスタの構成を示すブロック図である。この例では、上記第12実施形態による不揮発性フリップフロップ200Eを4個使用し、4ビットのレジスタを構成している。
本実施形態によれば上記第10実施形態と同様な効果が得られる。
図40はこの発明の第22実施形態である不揮発性カウンタの構成を示すブロック図である。本実施形態では、4個のフリップフロップ200Eと、図示のXORゲートおよびANDゲートにより4ビットのアップカウンタが構成されている。なお、このカウンタ自体は周知の構成であるので説明を省略する。
本実施形態によれば上記第11実施形態と同様な効果が得られる。
図41は第12〜第22実施形態において使用する不揮発性メモリ素子の断面構造を示す図である。この図では、前掲図23のダイオードD1、D2、抵抗変化型素子209の断面構造が示されている。図41においてNチャネルトランジスタTRは、図23におけるクロックトインバータ205を構成するNチャネルトランジスタであってもよいし、クロックトインバータ206を構成するNチャネルトランジスタであってもよい。このNチャネルトランジスタTRの上にノードSLAに相当する第1メタル層1Mが形成されている。この第1メタル層1M(SLA)上にダイオードD1のカソードおよびダイオードD2のアノードが配置されている。そして、ダイオードD1のアノードとダイオードD2のカソードは、第1ビアコンタクトV1を各々介して、ノードSLBに相当する第2メタル層2Mに接続されている。この第2メタル層2M(SLB)の上に抵抗変化型素子209のフリー層が配置されている。そして、この抵抗変化型素子209のピン層は第2ビアコンタクトV2を介してノードDSnに相当する第3メタル層3Mに接続されている。一方、ノードSLAに相当する第1メタル層1Mは、第1ビアコンタクトV1を介して、第2メタル層2Mに接続されている。この第2メタル層2Mの上には抵抗変化型素子210のフリー層が配置されている。そして、抵抗変化型素子210のピン層は、第2ビアコンタクトV2を介してノードDSに相当する第3メタル層3Mに接続されている。
Claims (31)
- マスターラッチ部とスレーブラッチ部とからなる揮発性フリップフロップ部と、
不揮発性記憶部とを有し、
前記スレーブラッチ部は、互いに相手の出力信号を各々に対する入力信号とする第1および第2のインバータを含み、クロックに同期して前記マスターラッチ部から入力データを取り込む動作と取り込んだ入力データを前記第1および第2のインバータにより保持する動作を行うものであり、
前記不揮発性記憶部は、前記第1および第2のインバータの各出力端に各々の一端が接続された第1および第2の抵抗変化型素子と、前記第1および第2の抵抗変化型素子の各々の他端の間に介挿されたスイッチと、前記第1の抵抗変化型素子および前記スイッチの接続点と基準電圧源との間に介挿された第1のキャパシタと、前記第2の抵抗変化型素子および前記スイッチの接続点と前記基準電圧源との間に介挿された第2のキャパシタとを有し、
前記第1および第2の抵抗変化型素子は、前記スイッチがONとされ、前記第1のインバータの出力ノードから前記第2のインバータの出力ノードに向かう電流が流れたとき、前記第1の抵抗変化型素子の抵抗値が第1の方向に、前記第2の抵抗変化型素子の抵抗値が前記第1の方向と逆方向の第2の方向に各々変化し、前記第2のインバータの出力ノードから前記第1のインバータの出力ノードに向かう電流が流れたとき、前記第1の抵抗変化型素子の抵抗値が前記第2の方向に、前記第2の抵抗変化型素子の抵抗値が前記第1の方向に各々変化する抵抗変化型素子であることを特徴とする不揮発性フリップフロップ。 - 前記第1および第2の抵抗変化型素子は、磁気トンネル接合素子または電界誘起巨大抵抗変化の発生する抵抗素子であることを特徴とする請求項1に記載の不揮発性フリップフロップ。
- 前記スイッチが電界効果トランジスタであることを特徴とする請求項1または2に記載の不揮発性フリップフロップ。
- 前記スイッチが所定の閾値電圧以上の電圧印加によりONとなる双方向の閾素子であり、前記揮発性フリップフロップ部の電源電圧を高くすることにより前記閾素子をONさせることを特徴とする請求項1または2に記載の不揮発性フリップフロップ。
- 前記閾素子が逆並列接続された2個のダイオードであることを特徴とする請求項4に記載の不揮発性フリップフロップ。
- 前記閾素子がツェナーダイオードであることを特徴とする請求項4に記載の不揮発性フリップフロップ。
- 前記スレーブラッチ部から前記不揮発性記憶部にデータを書き込むストアを行う場合に、前記クロックにより前記スレーブラッチ部が前記マスターラッチ部から遮断され、前記スイッチがONとされることにより、前記第1および第2の抵抗変化型素子の抵抗値の大小関係が前記第1および第2のインバータの各出力信号に応じた大小関係となることを特徴とする請求項1〜6のいずれか1の請求項に記載の不揮発性フリップフロップ。
- 前記不揮発性記憶部からデータを読み出して前記スレーブラッチ部に書き込むリコールを行う場合に、前記クロックにより前記スレーブラッチ部が前記マスターラッチ部から遮断され、前記スイッチがOFFとされ、前記揮発性フリップフロップ部に対する電源電圧が立ち上げられることにより、前記第1および第2のインバータの各出力信号の高低関係が前記第1および第2の抵抗変化型素子の抵抗値の大小関係に応じた高低関係となることを特徴とする請求項1〜7のいずれか1の請求項に記載の不揮発性フリップフロップ。
- 前記第1および第2のインバータが互いに同じサイズの電界効果トランジスタにより構成されたことを特徴とする請求項1〜8のいずれか1の請求項に記載の不揮発性フリップフロップ。
- 前記揮発性フリップフロップ部に対する電源電圧の供給系統が他の回路に対する電源電圧の供給系統に対して独立に設けられており、他の回路に対する電源電圧の供給/遮断と独立して前記揮発性フリップフロップ部に対する電源電圧の供給/遮断を行うように構成したことを特徴とする請求項1〜9のいずれか1の請求項に記載の不揮発性フリップフロップ。
- 前記揮発性フリップフロップ部に対する電源電圧の遮断を行う前に、前記揮発性フリップフロップ部から前記不揮発性記憶部へデータを書き込むストア動作を行うことを特徴とする請求項10に記載の不揮発性フリップフロップ。
- 前記スイッチをOFFさせて前記揮発性フリップフロップ部に対する電源電圧の供給を開始することにより前記不揮発性記憶部から前記揮発性フリップフロップ部へデータを書き込むリコール動作を行うことを特徴とする請求項10または11に記載の不揮発性フリップフロップ。
- 揮発性ラッチ部と、不揮発性記憶部とを有し、
前記揮発性ラッチ部は、互いに相手の出力信号を各々に対する入力信号とする第1および第2のインバータを含み、クロックに同期して入力データを前記第1および第2のインバータにより保持するものであり、
前記不揮発性記憶部は、前記第1および第2のインバータの各出力端に各々の一端が接続された第1および第2の抵抗変化型素子と、前記第1および第2の抵抗変化型素子の各々の他端の間に介挿されたスイッチと、前記第1の抵抗変化型素子および前記スイッチの接続点と基準電圧源との間に介挿された第1のキャパシタと、前記第2の抵抗変化型素子および前記スイッチの接続点と前記基準電圧源との間に介挿された第2のキャパシタとを有し、
前記第1および第2の抵抗変化型素子は、前記スイッチがONとされ、前記第1のインバータの出力ノードから前記第2のインバータの出力ノードに向かう電流が流れたとき、前記第1の抵抗変化型素子の抵抗値が第1の方向に、前記第2の抵抗変化型素子の抵抗値が前記第1の方向と逆方向の第2の方向に各々変化し、前記第2のインバータの出力ノードから前記第1のインバータの出力ノードに向かう電流が流れたとき、前記第1の抵抗変化型素子の抵抗値が前記第2の方向に、前記第2の抵抗変化型素子の抵抗値が前記第1の方向に各々変化する抵抗変化型素子であることを特徴とする不揮発性ラッチ。 - 前記第1および第2の抵抗変化型素子は、磁気トンネル接合素子または電界誘起巨大抵抗変化の発生する抵抗素子であることを特徴とする請求項13に記載の不揮発性ラッチ。
- 前記スイッチが電界効果トランジスタであることを特徴とする請求項13または14に記載の不揮発性ラッチ。
- 前記スイッチが所定の閾値電圧以上の電圧印加によりONとなる双方向の閾素子であり、前記揮発性ラッチ部の電源電圧を高くすることにより前記閾素子をONさせることを特徴とする請求項13または14に記載の不揮発性ラッチ。
- 前記閾素子が逆並列接続された2個のダイオードであることを特徴とする請求項16に記載の不揮発性ラッチ。
- 前記閾素子がツェナーダイオードであることを特徴とする請求項16に記載の不揮発性ラッチ。
- 前記揮発性ラッチ部から前記不揮発性記憶部にデータを書き込むストアを行う場合に、前記第1および第2のインバータが前記入力データの供給元から遮断され、前記スイッチがONとされることにより、前記第1および第2の抵抗変化型素子の抵抗値の大小関係が前記第1および第2のインバータの各出力信号に応じた大小関係となることを特徴とする請求項13〜18のいずれか1の請求項に記載の不揮発性ラッチ。
- 前記不揮発性記憶部からデータを読み出して前記揮発性ラッチ部に書き込むリコールを行う場合に、前記第1および第2のインバータが前記入力データの供給元から遮断され、前記スイッチがOFFとされ、前記揮発性ラッチ部に対する電源電圧が立ち上げられることにより、前記第1および第2のインバータの各出力信号の高低関係が前記第1および第2の抵抗変化型素子の抵抗値の大小関係に応じた高低関係となることを特徴とする請求項13〜19のいずれか1の請求項に記載の不揮発性ラッチ。
- 前記第1および第2のインバータが互いに同じサイズの電界効果トランジスタにより構成されたことを特徴とする請求項13〜20のいずれか1の請求項に記載の不揮発性ラッチ。
- 前記揮発性ラッチ部に対する電源電圧の供給系統が他の回路に対する電源電圧の供給系統に対して独立に設けられており、他の回路に対する電源電圧の供給/遮断と独立して前記揮発性ラッチ部に対する電源電圧の供給/遮断を行うように構成したことを特徴とする請求項13〜21のいずれか1の請求項に記載の不揮発性ラッチ。
- 旧請求項25
前記揮発性ラッチ部に対する電源電圧の遮断を行う前に、前記揮発性ラッチ部から前記不揮発性記憶部へデータを書き込むストア動作を行うことを特徴とする請求項22に記載の不揮発性ラッチ。 - 前記スイッチをOFFさせて前記揮発性ラッチ部に対する電源電圧の供給を開始することにより前記不揮発性記憶部から前記揮発性ラッチ部へデータを書き込むリコール動作を行うことを特徴とする請求項22または23に記載の不揮発性ラッチ。
- 請求項1〜12のいずれか1の請求項に記載の不揮発性フリップフロップを複数設け、各不揮発性フリップフロップに対して共通のクロックを与え、かつ、先行する不揮発性フリップフロップの出力データが後続の不揮発性フリップフロップに入力データとして与えられるように各不揮発性フリップフロップ間を接続し、各揮発性フリップフロップの前記スイッチを統一的に切り換えるようにしたことを特徴とするシフトレジスタ。
- 請求項1〜12のいずれか1の請求項に記載の不揮発性フリップフロップまたは請求項13〜24のいずれか1の請求項に記載の不揮発性ラッチを複数設け、前記複数の不揮発性フリップフロップまたは前記複数の不揮発性ラッチに共通のクロックを与え、前記複数の不揮発性フリップフロップまたは前記複数の不揮発性ラッチの前記スイッチを統一的に切り換えるようにしたことを特徴とするレジスタ。
- カウント値を記憶するための手段として、請求項1〜12のいずれか1の請求項に記載の不揮発性フリップフロップを用いたことを特徴とするカウンタ。
- 第1メタル層および第2メタル層間に並列に介挿された逆極性の第1および第2のダイオードと、
前記第1および第2のダイオードが接続された第1メタル層にビアを介して接続された第2メタル層と第3メタル層との間に介挿された第1の抵抗変化型素子と、
前記第1および第2のダイオードが接続された第2メタル層と前記第3メタル層とは別の第3メタル層との間に介挿された第2の抵抗変化型素子と
を具備することを特徴とする不揮発性メモリ素子。 - 第3メタル層および第2メタル層間に並列に介挿された逆極性の第1および第2のダイオードと、
前記第1および第2のダイオードが接続された第3メタル層にビアを介して接続された第2メタル層と第1メタル層との間に介挿された第1の抵抗変化型素子と、
前記第1および第2のダイオードが接続された第2メタル層と前記第1メタル層とは別の第1メタル層との間に介挿された第2の抵抗変化型素子と
を具備することを特徴とする不揮発性メモリ素子。 - 第1メタル層の第1および第2の配線が形成され、
第2メタル層の第3および第4の配線が形成され、
第3メタル層の第5および第6の配線が形成され、
前記第1の配線と前記第4の配線との間に第1のダイオードが介挿され、
前記第2の配線と前記第3の配線との間に前記第1のダイオードと半導体基板の深さ方向に沿ったP型拡散層およびN型拡散層の並び方向が互いに同じである第2のダイオードが介挿され、
前記第3の配線と前記第5の配線との間に第1の抵抗変化型素子が介挿され、
前記第4の配線と前記第6の配線との間に第2の抵抗変化型素子が介挿されてなることを特徴とする不揮発性メモリ素子。 - 第1メタル層の第1および第2の配線が形成され、
第2メタル層の第3、第4、第5および第6の配線が形成され、
前記第2の配線と前記第3の配線との間に第1のダイオードが介挿され、
前記第1の配線と前記第4の配線との間に前記第1のダイオードと半導体基板の深さ方向に沿ったP型拡散層およびN型拡散層の並び方向が互いに同じである第2のダイオードが介挿され、
前記第3の配線が前記第1の配線と接続され、
前記第4の配線が前記第2の配線と接続され、
前記第1の配線と前記第5の配線との間に第1の抵抗変化型素子が介挿され、
前記第2の配線と前記第6の配線との間に第2の抵抗変化型素子が介挿されてなることを特徴とする不揮発性メモリ素子。
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