JP4231887B2 - 不揮発ラッチ回路および不揮発性フリップフロップ回路 - Google Patents
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LongRun (Jan. 2000) http://www.transmeta.com/index.html Shimizu, T.; Arakawa, F.; Kawahara, T.; VLSI Circuits, 2001. Digest of Technical Papers. 2001 Symposium on 14-16 June 2001 Page(s):55-56
本発明の第1実施形態による不揮発性ラッチ回路を図1に示す。本実施形態の不揮発性ラッチ回路は、論理回路10、20と、スピン注入型MTJ(Magnetic Tunnel Junction)素子R1、R2と、pチャネルトランジスタTr1、Tr2、Tr3と、トランスミッションゲートTMG1、TMG2、TMG3、TMG4と、を備えている。
次に、本発明の第2実施形態による不揮発性ラッチ回路を図6(a)に示す。本実施形態の不揮発性ラッチ回路は、論理回路30、40と、スピン注入型MTJ(Magnetic Tunnel Junction)素子R1、R2と、nチャネルトランジスタTr4、Tr5、Tr6と、トランスミッションゲートTMG1、TMG2、TMG3、TMG4と、を備えている。
次に、本発明の第3実施形態による不揮発性ラッチ回路を図7に示す。本実施形態の不揮発性ラッチ回路は、図1に示す第1実施形態の不揮発性ラッチ回路において、クロスカップルされた論理回路10、20の左右のノードのインピーダンスマッチングをとるために、トランスミッションゲートTMG2と同じサイズのトランスミッションゲートTMG5を論理回路10の出力と論理回路20の入力との間に配置した構成となっている。
次に、本発明の第4施形態による不揮発性ラッチ回路を図8に示す。本実施形態の不揮発性ラッチ回路は、図6(a)に示す第2実施形態の不揮発性ラッチ回路において、クロスカップルされた論理回路30、40の左右のノードのインピーダンスマッチングをとるために、トランスミッションゲートTMG2と同じサイズのトランスミッションゲートTMG5を論理回路30の出力と論理回路40の入力との間に配置した構成となっている。
次に、本発明の第5実施形態による不揮発性フリップフロップ回路を図9に示す。本実施形態の不揮発性フリップフロップ回路は、マスタースレーブ型Dフリップフロップにおいて、マスター側のDラッチを図7に示す第3実施形態の不揮発性ラッチ回路に置き換えた構成となっている。
次に、本発明の第6実施形態による不揮発性フリップフロップ回路を図14に示す。本実施形態の不揮発性フリップフロップ回路は、マスタースレーブ型Dフリップフロップにおいて、スレーブ側のDラッチを図7に示す第3実施形態の不揮発性ラッチ回路に置き換えた構成となっている。この場合、書き込み用のノードはQ、QBではなくC、Dを用いることになる。
次に、本発明の第7実施形態による不揮発性フリップフロップ回路を図15に示す。本実施形態の不揮発性フリップフロップ回路は、マスタースレーブ型Dフリップフロップにおいて、マスター側のDラッチを図8に示す第4実施形態の不揮発性ラッチ回路に置き換えた構成となっている。
次に、本発明の第8実施形態による不揮発性フリップフロップ回路を図16に示す。本実施形態の不揮発性フリップフロップ回路は、マスタースレーブ型Dフリップフロップにおいて、スレーブ側のDラッチを図8に示す第4実施形態の不揮発性ラッチ回路に置き換えた構成となっている。
次に、本発明の第9実施形態による不揮発性フリップフロップ回路を図17に示す。本実施形態の不揮発性フリップフロップ回路は、図7に示す第3実施形態の不揮発性ラッチ回路をClear端子付きフリップフロップの構成要素として用いた構成となっている。
次に、本発明の第10実施形態による不揮発性フリップフロップ回路を図18に示す。本実施形態の不揮発性フリップフロップ回路は、図8に示す第4実施形態の不揮発性ラッチ回路をClear端子付きフリップフロップの構成要素として用いた構成となっている。
次に、本発明の第11実施形態による不揮発性フリップフロップ回路を図19に示す。本実施形態の不揮発性フリップフロップ回路は、図7に示す第3実施形態の不揮発性ラッチ回路をSet端子付きフリップフロップの構成要素として用いた構成となっている。
次に、本発明の第12実施形態による不揮発性フリップフロップ回路を図20に示す。本実施形態の不揮発性フリップフロップ回路は、図8に示す第4実施形態の不揮発性ラッチ回路をSet端子付きフリップフロップの構成要素として用いた構成となっている。
次に、本発明の第13実施形態による不揮発性フリップフロップ回路を図21に示す。本実施形態の不揮発性フリップフロップ回路は、図7に示す第3実施形態の不揮発性ラッチ回路をSet/Clear端子付きフリップフロップの構成要素として用いた構成となっている。
次に、本発明の第14実施形態による不揮発性フリップフロップ回路を図22に示す。本実施形態の不揮発性フリップフロップ回路は、図8に示す第4実施形態の不揮発性ラッチ回路をSet/Clear端子付きフリップフロップの構成要素として用いた構成となっている。
20 論理回路(NOR回路)
30 論理回路(NAND回路)
40 論理回路(NAND回路)
Claims (10)
- 入力信号を受ける入力ノードと、
第1ゲート信号に基づいて前記入力信号の取り込みまたは遮断を制御する第1ゲート部と、
駆動電源に電気的に接続され、前記第1ゲート部から前記入力信号を受ける第1入力端子および第1制御信号を受ける第2入力端子を有し、前記第1制御信号に応じてインバータかまたは一定電圧を出力するゲートとして動作する第1論理ゲートと、
前記駆動電源に電気的に接続され、前記第1論理ゲートの出力を受ける第1入力端子および前記第1制御信号を受ける第2入力端子を有し、前記第1制御信号に応じてインバータかまたは前記一定電圧を出力するゲートとして動作する第2論理ゲートと、
前記第1ゲート信号の反転信号に基づいて前記第2論理ゲートの出力の取り込みまたは遮断を制御し、前記第2論理ゲートの出力を前記第1論理ゲートの前記第1入力端子に送出する第2ゲート部と、
前記駆動電源と、前記第1論理ゲートとの間に設けられ、電流の流れる方向によって抵抗が変化するスピン注入型の第1MTJ素子と、
前記駆動電源と、前記第2論理ゲートとの間に設けられ、電流の流れる方向によって抵抗が変化するスピン注入型の第2MTJ素子と、
入力端子に前記入力信号を受け、出力端子が前記第1MTJ素子と前記第1論理ゲートとの間に接続され、前記第1ゲート信号と異なる第2ゲート信号に基づいて前記入力信号の取り込みまたは遮断を制御する第3ゲート部と、
入力端子に前記入力信号の反転信号を受け、出力端子が前記第2MTJ素子と前記第2論理ゲートとの間に接続され、前記第2ゲート信号に基づいて前記入力信号の反転信号の取り込みまたは遮断を制御する第4ゲート部と、
前記第2論理ゲートの出力を出力信号として出力する第1出力ノードと、
前記第1論理ゲートの出力を前記出力信号の反転信号として出力する第2出力ノードと、
前記第1制御信号に基づいて前記第1および第2MTJ素子と、前記駆動電源との間をショートさせる第1トランジスタと、
第2制御信号に基づいて前記第1および第2論理ゲートと前記駆動電源との間をそれぞれショートさせる第2および第3トランジスタと、
を備えていることを特徴とする不揮発性ラッチ回路。 - 入力信号を受ける入力ノードと、
第1ゲート信号に基づいて前記入力信号の取り込みまたは遮断を制御する第1ゲート部と、
接地電源に電気的に接続され、前記第1ゲート部から前記入力信号を受ける第1入力端子および第1制御信号を受ける第2入力端子を有し、前記第1制御信号に応じてインバータかまたは一定電圧を出力するゲートとして動作する第1論理ゲートと、
前記接地電源に電気的に接続され、前記第1論理ゲートの出力を受ける第1入力端子および前記第1制御信号を受ける第2入力端子を有し、前記第1制御信号に応じてインバータかまたは前記一定電圧を出力するゲートとして動作する第2論理ゲートと、
前記第1ゲート信号の反転信号に基づいて前記第2論理ゲートの出力の取り込みまたは遮断を制御し、前記第2論理ゲートの出力を前記第1論理ゲートの前記第1入力端子に送出する第2ゲート部と、
前記接地電源と、前記第1論理ゲートとの間に設けられ、電流の流れる方向によって抵抗が変化するスピン注入型の第1MTJ素子と、
前記接地電源と、前記第2論理ゲートとの間に設けられ、電流の流れる方向によって抵抗が変化するスピン注入型の第2MTJ素子と、
入力端子に前記入力信号の反転信号を受け、出力端子が前記第1MTJ素子と前記第1論理ゲートとの間に接続され、前記第1ゲート信号と異なる第2ゲート信号に基づいて前記入力信号の反転信号の取り込みまたは遮断を制御する第3ゲート部と、
入力端子に前記入力信号を受け、出力端子が前記第2MTJ素子と前記第2論理ゲートとの間に接続され、前記第2ゲート信号に基づいて前記入力信号の取り込みまたは遮断を制御する第4ゲート部と、
前記第2論理ゲートの出力を出力信号として出力する第1出力ノードと、
前記第1論理ゲートの出力を前記出力信号の反転信号として出力する第2出力ノードと、
前記第1制御信号に基づいて前記第1および第2MTJ素子と、前記接地電源との間をショートさせる第1トランジスタと、
第2制御信号に基づいて前記第1および第2論理ゲートと前記接地電源との間をそれぞれショートさせる第2および第3トランジスタと、
を備えていることを特徴とする不揮発性ラッチ回路。 - 前記第1および第2論理ゲートは、NORゲートであることを特徴とする請求項1または2記載の不揮発性ラッチ回路。
- 前記第1および第2論理ゲートは、直列に接続された第1および第2のpチャネルトランジスタを有する直列回路と、並列に接続された第1および第2のnチャネルトランジスタを有する並列回路とを備え、前記直列回路と前記並列回路が直列に接続されていることを特徴とする請求項3記載の不揮発性ラッチ回路。
- 前記第1および第2論理ゲートは、NANDゲートであることを特徴とする請求項1または2記載の不揮発性ラッチ回路。
- 前記第1および第2論理ゲートは、並列に接続された第1および第2のpチャネルトランジスタを有する並列回路と、直列に接続された第1および第2のnチャネルトランジスタを有する直列回路とを備え、前記並列回路と前記直列回路が直列に接続されていることを特徴とする請求項5記載の不揮発性ラッチ回路。
- 前記第1制御信号により前記第1および第2論理ゲートのそれぞれの第1入力端子を同電位にプリチャージした後、前記第1制御信号を変化させることにより前記第1および第2MTJ素子に保持されたデータを再生することを特徴とする請求項1乃至6のいずれかに記載の不揮発性ラッチ回路。
- 前記第1論理ゲートの出力端子と前記第2論理ゲートの第1入力端子との間に、前記第1論理ゲートの出力端子と前記第2論理ゲートの第1入力端子との間をショートさせる、前記第2ゲート部と実質的に同じサイズの第5ゲート部が設けられていることを特徴とする請求項1乃至7のいずれかに記載の不揮発性ラッチ回路。
- マスター側のラッチ回路と、スレーブ側のラッチ回路とを備え、前記マスター側のラッチ回路は、前記請求項1乃至8のいずれかに記載の不揮発性ラッチ回路を備え、前記第3ゲート部の入力端子にスレーブ側の出力信号を受け、前記第4ゲート部の入力端子にスレーブ側の出力信号の反転信号を受けることを特徴とする不揮発性フリップフロップ回路。
- マスター側のラッチ回路と、スレーブ側のラッチ回路とを備え、前記スレーブ側のラッチ回路は、前記請求項1乃至8のいずれかに記載の不揮発性ラッチ回路を備え、前記第3ゲート部の入力端子にマスター側の出力信号を受け、前記第4ゲート部の入力端子にマスター側の出力信号の反転信号を受けることを特徴とする不揮発性フリップフロップ回路。
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