KR101016437B1 - 스핀 축적과 확산을 이용한 다기능 논리 소자 - Google Patents
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Abstract
본 발명의 일 양태에 따른 논리 소자는, 채널층을 갖는 기판부; 상기 기판부 상에 형성되며, 상기 채널층의 길이 방향을 따라 서로 이격하여 배치되어 논리 게이트의 입력단이 되는 2개의 입력단 강자성체 패턴; 및 상기 기판부 상에 형성되며, 상기 2개의 입력단 강자성체 패턴 사이에 배치되어 논리 게이트의 출력단이 되는 출력단 강자성체를 포함한다. 상기 입력단 강자성체 패턴으로부터 상기 채널층로 주입된 전자 스핀의 축적과 확산을 이용하여 상기 출력단 강자성체에서 출력 전압을 읽는다.
논리 소자, 스핀 소자, 논리 게이트
Description
본 발명은 논리 소자에 관한 것으로, 특히 강자성체에서 채널로 전달하는 스핀 정보를 이용하여 작은 소자 면적으로도 여러가지 기능의 논리 게이트를 구현할 수 있는 스핀 소자 기반의 논리 소자에 관한 것이다.
현재 반도체 논리회로는 많은 전자 장치에서 이용되는 가장 중요하고 부가가치가 높은 분야중의 하나로 많은 연구가 진행되고 있다. 현재 사용되고 있는 논리 회로는 여러 가지 연산의 종류에 따라 각기 다른 구조로 결합되어야 하며 한 가지 연산을 수행하기 위해서도 매우 복잡한 구조를 갖기도 한다. 최근 들어 반도체 소자에서 큰 관심을 갖고 있는 요구사항은 소형화와 다기능화이다. 이 두 가지 요구사항은 서로 결부되어 있는데 기존 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)을 이용한 논리회로는 면적 축소에 있어서 물리적 한계에 거의 접근했으며 다기능의 논리회로를 구성하는 데에도 많은 어려움이 있다.
본 발명의 일 과제는 강자성체에서 채널로 전달하는 스핀 정보를 이용하여 작은 면적으로도 다기능의 논리 게이트를 구현할 수 있는 논리 소자를 제공하는 것이다.
본 발명의 일 양태에 따른 논리 소자는, 채널층을 갖는 기판부; 상기 기판부 상에 형성되며, 상기 채널층의 길이 방향을 따라 서로 이격하여 배치되어 논리 게이트의 입력단이 되는 2개의 입력단 강자성체 패턴; 및 상기 기판부 상에 형성되며, 상기 2개의 입력단 강자성체 패턴 사이에 배치되어 논리 게이트의 출력단이 되는 출력단 강자성체를 포함한다. 상기 입력단 강자성체 패턴으로부터 상기 채널층로 주입된 전자 스핀의 축적과 확산을 이용하여 상기 출력단 강자성체에서 출력 전압을 읽는다.
상기 입력단 강자성체 패턴에 의해 입력되는 입력값은 상기 입력단 강자성체 패턴의 자화방향에 의해 결정될 수 있다.
상기 출력단 강자성체의 자화방향과 기준전압을 변화시킴으로써, 상기 논리 소자는 AND, OR, NOR 및 NAND 게이트로 논리 소자 기능이 변환될 수 있다.
상기 2개의 입력단 강자성체 패턴 아래에서 축적되고 채널을 통해 상기 출력단 강자성체로 확산되어 합쳐진 스핀 정보를 상기 출력단 강자성체가 감지할 수 있다.
상기 논리 소자는 상기 입력단 강자성체 패턴으로부터 외측으로 이격되어 상기 출력단 강자성체의 반대측에 배치된 2개의 전극을 더 포함할 수 있다. 상기 입력단 강자성체 패턴으로부터 상기 채널층을 통해 상기 전극으로 입력 전류가 흐를 수 있다.
상기 전극은 비자성체 패턴으로 되어 있고, 전류가 입력단 강자성체 패턴에서 출력단 강자성체로 흐르는 것을 억제하도록 상기 입력단 강자성체 패턴과 출력단 강자성체 간의 간격보다 좁은 간격을 두고 상기 입력단 강자성체 패턴에 근접하여 배치될 수 있다.
상기 채널층은, 상기 출력단 강자성체가 배치된 중앙부보다 상기 입력단 강자성체 패턴의 외측에서 넓은 폭을 가질 수 있다. 이로써, 전류가 입력단 강자성체 패턴에서 바깥으로 흐르게 하여 전류가 중앙의 출력단 강자성체로 흐르는 것을 방지할 수 있다.
상기 입력단 강자성체 패턴 및 출력단 강자성체 중 적어도 하나는 CoFe, Co, Ni, NiFe 및 이들의 조합으로 이루어진 그룹으로부터 선택될 수 있다.
상기 입력단 강자성체 패턴 및 출력단 강자성체 중 적어도 하나는 (Ga,Mn)As, (In,Mn)As 및 이들의 조합으로 이루어진 그룹으로부터 선택된 자성체 반도체일 수 있다.
상기 채널층은 2차원 전자가스층일 수 있다. 상기 2차원 전자가스층은 GaAs, InAs, InGaAs, InSb 및 이들의 조합으로 이루어진 그룹으로부터 선택된 재료로 형성될 수 있다.
상기 채널층은 n-도프된(n-doped) GaAs, InAs, InGaAs 및 InSb 으로 이루어진 그룹으로부터 선택된 재료로 형성될 수 있고, 상기 기판부는 상기 채널층 상에 형성된 상부층을 포함하되, 상기 상부층은 상기 입력단 강자성체 패턴 및 출력단 강자성체와는 오믹 또는 쇼트키(schottky) 접합될 수 있다.
상기 기판부는 Si 기판을 포함하고, 상기 채널층은 상기 Si 기판 위에 형성될 수 있다. 상기 채널층은 Au, Pt, Ag, Al, Cu, Sb 및 이들의 조합으로 이루어진 그룹으로부터 선택된 금속(metal) 또는 반금속(semi-metal)일 수 있다. 상기 기판부는 상기 Si 기판과 채널층 사이에 형성된 절연층을 더 포함할 수 있다. 상기 절 연층은 SiO2, Al2O3, TaOx, MgO 및 이들의 조합으로 이루어진 그룹으로부터 선택될 수 있다. 상기 채널층은 상기 Si 기판 위에 형성된 그래핀(graphene) 또는 나노선(nano-wire)일 수 있다.
본 발명에 따르면, 강자성체에서 발생하는 전자의 스핀의 축적과 확산을 이용하여 출력단의 자화방향과 기준 전위를 변화시키면서 하나의 소자로 4개의 기능을 갖는 논리 게이트를 구현할 수 있다. 이로써 소자 면적을 줄이면서 다기능을 갖는 논리회로를 용이하게 구현할 수 있게 된다.
본 발명의 실시형태들은 강자성체에서 채널로 전달하는 스핀정보를 논리게이트에 이용하는 것을 기본으로 한다. 입력신호는 두개의 입력 자성체의 자화 방향에 의해서 결정되며 출력단은 두 입력단의 중앙에 위치한 강자성체로 읽게 되는데 이 강자성체의 자화 방향에 따라 논리게이트의 기능을 변화 시킬 수 있다. 스핀정보의 전달은 스핀의 축적과 확산현상에 의해 이루어 진다. 출력단의 자화 방향과 출력 값을 결정하는 기준 전위를 변화시키면 한 소자로 네 개의 기능을 갖는 논리 게이트를 구현할 수 있다. 전자의 스핀을 이용한 스핀소자는 기존 반도체 소자가 단지 전하만을 이용 할 수 있는데 비해 전하와 스핀을 동시에 제어하고 이용할 수 있어 적은 면적으로 다기능의 역할을 할 수 있는 논리회로에 매우 적합하다고 할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
도 1을 참조하면, 본 발명의 실시형태에 따른 논리 소자(1000)는, 채널층(101)을 갖는 반도체 기판(100), 강자성체 패턴(102, 103, 104)과 전극(105, 106)을 포함한다. 입력 전류(Ix, Iy)는 입력단 강자성체 패턴(102, 103)에서 채널층(101)을 통해 전극(105, 106)으로 흐르며, 출력 전압은 중앙에 있는 출력단 강자성체(104)에서 읽게 된다. 2개의 입력단 강자성체 패턴(102, 103)은 채널층의 길이 방향을 따라 서로 이격하여 배치되어 논리 게이트의 입력단이 된다. 이 논리 소자(1000)는 후술하는 바와 같이(도 2 내지 5 참조) 4가지 기능의 논리 게이트를 구현할 수 있다.
도 2a에서는 OR 게이트(2000)의 동작을 설명하고 있다. 다운 스핀을 "0"으로 업 스핀을 "1"로 정의하고 입력단은 두 강자성체 패턴(202, 203)으로 이루어져 있 다. 두 입력단 강자성체 패턴(202, 203)의 입력 값을 X 와 Y 라고 하면 X 와 Y의 입력 값은 강자성체의 자화 방향으로 결정된다. 예를 들어 X="0" Y="0" 인 경우에는 두 입력단 강자성체 패턴(202, 203)에서 모두 다운 스핀이 채널층(201)으로 주입되어 입력단 아래에서 축적되고 가운데의 출력단 강자성체(204)로 확산되어 온다. 이때 출력단 강자성체 패턴(204)은 업 스핀으로 자화되어 있으므로 도 2b에 도시된 바와 같이 낮은 전압값이 읽혀진다. 출력단 강자성체(204)의 자화 방향과 출력단 강자성체(204)로 확산되어 도달한 스핀의 방향이 같은 방향인 경우에는 출력단 강자성체(204)는 높은 전위를 갖게 되고, 반대 방향인 경우에는 낮은 전위를 갖게 된다. 여기서 X와 Y중 하나가 "1" 로 바뀌는 경우에는 입력값이 "1" 인 입력단 지점에서는 업 스핀이 주입되어 출력단(204)에서 업 스핀과 다운스핀이 상쇄되어 스핀 분극된 전자가 없어 전압은 중간값이 된다. X=Y=1인 경우에는 업 스핀만이 출력단 강자성체(204)에 확산, 도달되어 높은 전압값을 읽을 수 있다. 이러한 각 입력 값에 따른 출력 전압(Vread)은 도 2b 에 나타나 있는데 "High" 와 "Low"를 기준전위 (Vref)를 이용하여 정의하면(출력 전압(Vread)이 기준 전위(Vref)보다 높은 경우에는 High, 낮은 경우에는 Low 신호로 출력됨) 입력 값이 X=Y="0" 인 경우를 제외하면 출력값이 모두 "High" 값을 갖게 되어 OR 게이트가 구현 된다. 기준 전위(Vref)의 결정은 간단한 회로를 통해 조정할 수 있다.
도 3a에서는 NAND 게이트(3000)의 동작을 설명하고 있다. 입력단 강자성체 패턴(302, 303)의 스핀분극된 전자의 스핀이 채널층(301)을 통해 출력단 강자성체(304)에서 읽어지는 원리는 위의 OR 게이트와 같다. NAND 게이트를 구현하기 위해서, 상술한 OR 게이트의 출력단 강자성체만을 업 스핀이 아닌 다운 스핀으로 자화시키면 된다. 예를 들어 X="0" Y="0" 인 경우에는 두 입력단 강자성체 패턴(302, 303)에서 모두 다운 스핀이 채널층(301)으로 주입되고 축적되어 가운데의 출력단 강자성체(304)로 확산되어 온다. 이때 출력단 강자성체(304)는 다운 스핀으로 자화되어 있으므로 도 3b에 도시된 바와 같이 높은 전압값을 갖게 된다. 여기서 X와 Y중 하나가 "1" 로 바뀌는 경우에는 입력값이 "1" 인 입력단 지점에서는 업 스핀이 주입되어 출력단 강자성체(304)에서 업 스핀과 다운스핀이 상쇄되어 스핀 분극된 전자가 없어 전압은 중간값이 된다. X=Y="1" 인 경우에는 업 스핀만이 출력단(304)으로 확산되어 출력단은 낮은 전압값을 읽을 수 있다. 이러한 각 입력 값에 대한 출력 전압은 도 3b에 나타나 있는데 "High" 와 ”Low"를 기준전위 (Vref)를 이용하여 정의하면 도 3b에 도시된 바와 같은 논리 값을 갖게 되어 NAND 게이트가 구현 된다.
도 4에서는 AND 게이트의 동작을 설명하고 있다. 도 4의 실시형태에서의 소자 기본 구조와 각 입력 값에 대한 출력 전위는 도 2a 및 도 2b에 도시된 OR 게이트와 같다. 그러나 "High" 와 "Low"를 도 4에 도시된 바와 같은 기준전위(Vref)로 정의하면(즉, 기준전위(Vref)를 (XY)=(11)인 경우의 출력 전위보다 낮고 (XY)=(10) 및 (XY)=(01)인 경우의 출력 전위보다 높게 정하면) AND 게이트가 구현 된다.
도 5에서는 NOR 게이트에 동작을 설명하고 있다. 도 5의 실시형태에서의 소자 기본 구조와 각 입력 값에 대한 출력 전위는 도 3a 및 도 3b에 도시된 NAND 게이트와 같다. 그러나 "High" 와 "Low"를 도 5에 도시된 바와 같은 기준전위 (Vref)로 정의하면(즉, 기준전위(Vref)를 (XY)=(00)인 경우의 출력 전위보다 낮고 (XY)=(10) 및 (XY)=(01)인 경우의 출력 전위보다 높게 정하면) 도 5와 같은 논리 값을 갖게 되어 NOR 게이트가 구현 된다.
위에 도 2 내지 5에서 보는 바와 같이 출력단의 자화 방향과 기준 전위 (Vref) 의 변화로 4가지 기능의 논리 게이트(OR, NAND, AND, NOR 게이트)를 한 소자로 구현할 수 있다는 것을 보여주고 있다.
도 6은 본 발명의 실시형태에 따른 논리 소자(6000)의 평면도를 나타낸다. 이러한 논리회로의 구성에서 고려할 요소로서, 입력단(602, 603)의 전류가 중앙의 출력단(604) 부분으로 흘러들어가서 생기는 간섭을 방지하는 것이 바람직하다. 도 6의 실시예에서는 입력단 강자성체 패턴(602, 603)과 근접한 위치에 전극으로서 비자성 금속 패턴(605, 606)을 위치시켰다. 도 6에서 입력단 강자성체 패턴(602, 603)과 출력단 강자성체(604) 간의 간격(a)을 입력단 강자성체 패턴(602, 603)과 비자성 금속 패턴(605, 606) 간의 간격(b)보다 훨씬 작게 한다. 이러한 구조에서는 입력단(602, 603)에 전류가 근접한 금속 패턴(605, 606)으로 흐르게 하여 소자의 중앙부분(출력단측)으로 전류가 누설 되지 않게한다.
도 7은 입력단(702, 703)의 전류가 중앙의 출력단(704)으로 전류가 흘러들어 가지 않게 하는 또 다른 실시예에 따른 논리 소자(7000)를 나타낸다. 양쪽끝 채널 영역(701a, 701b)의 채널폭을 점차적으로 크게 하여 중앙 부분의 채널 영역(701c)보다 저항을 작게 만들면 대부분의 전류가 양 끝쪽으로 흘러 중앙 부분으로 전류가 거의 흐르지 않게 할 수 있다.
도 8a는 본 발명의 실시형태에 따른 채널에 사용되는 2차원 전자가스로 이루어진 스핀 채널을 갖는 반도체 기판부를 나타내는 단면도이다. 도 8a를 참조하면, 반도체 기판부(100)는 반절연성 InP 기판(801) 상에 순차 적층된 InAlAs 버퍼층(802), n-도프 InAlAs 캐리어 공급층(804), 언도프 InGaAs/InAlAs 하부 클래딩층(805), InAs 채널층(807), 언도프 InAlAs/InGaAs 상부 클래딩층(805') 및 InAs 캡핑층(806)을 포함한다.
하부 및 상부 클래딩층(805, 805') 각각은, 언도프 InGaAs층과 InAlAs층으로 이루어진 2중 클래딩 구조로 되어 있다. 즉, 하부 클래딩층(805)은 InGaAs로 된 제1 하부 클래딩층(805a)과 그 아래에 형성되고 InAlAs로 된 제2 하부 클래딩 층(805b)으로 이루어져 있다. 또한 상부 클래딩층(805')은 InGaAs로 된 제1 상부 클래딩층(805a')와 그 위에 형성되고 InAlAs로 된 제2 상부 클래딩층(805b')으로 이루어져 있다. 제2 하부 클래딩층(805b)은 제1 하부 클래딩층(805a)보다 큰 에너지 밴드갭을 갖고, 제2 상부 클래딩층(805b')은 제1 상부 클래딩층(805a')보다 큰 에너지 밴드갭을 갖는다.
채널층(807)은 상하부 클래딩층(805, 805')의 에너지 배리어에 의해 양자우물을 형성한다. 특히 2중 클래딩 구조의 상부 및 하부 클래딩층(805, 805')에 의해 전자가 채널층(807)에 갇히고, 채널층(807)은 2차원 전자가스(2-DEG)층을 형성하게 된다. 이러한 2차원 전자가스층에서는 전자 이동도가 매우 높아 스핀 전달 거리도 길다. 본 실시형태에서는, 채널층(807)으로서 InAs을 사용하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 2차원 전자가스 구조를 갖는 채널층으로서 GaAs, InGaAs, InSb, InAs 및 이들의 조합 중에서 선택된 반도체 재료를 사용할 수도 있다.
n-도프 InAlAs 캐리어 공급층(804)은 채널층(807) 아래에 형성되어 채널층(807)에 전하를 공급해주며, InAlAs 버퍼층(802)은 InP 기판(801)과 하부 클래딩층(805) 간의 격자 불일치를 완화시킨다. 또한, 반도체 기판부의 맨 위에 있는 InAs 캡핑층(806)은 공정 도중 발생할 수 있는 반도체 기판부의 산화와 변성을 방지하는 역할을 한다.
도 8b는 다른 실시형태에 따른 채널층을 갖는 반도체 기판부 구조를 나타낸다. 반도체 기판부(100')는 GaAs 기판(811) 상에 순차 형성된 버퍼층(812)과 채널층(813)을 갖는다. 상부층(814, 815)은 반도체 기판부(100') 위에 배치되는 강자성체(입력단 또는 출력단)와 쇼트키 배리어(Schottky barrier)를 형성하는데 사용되며 채널층(813)은 도핑농도가 상부층(814, 815)에 비해 낮은 GaAs층이다. 채널층(813)은 GaAs 대신에 InGaAs를 사용할 수도 있다. 본 발명에서 제시한 각 층의 두께는 목적에 따라 다르게 변할 수 있다. 도 8b에서 채널층(813)은 GaAs 대신에, InAs, InGaAs, InSb 및 이들의 조합 중에서 선택된 반도체 재료를 사용할 수도 있으며, 반도체 기판부(100')는 그 위에 배치된 강자성체와 오믹 또는 쇼트키 접합을 이룰 수 있다.
도 8c는 본 발명의 또 다른 실시형태에 따른 논리 소자에 사용되는 단일 층으로 이루어진 스핀 채널(823)을 갖는 기판부(100'')를 나타내는 단면도이다. 스핀 홀 효과가 일어나는 모든 금속, 반도체, 반금속을 채널로 사용할 수 있다. 금속채널로 사용될 수 있는 것은 Au, Pt, Ag, Al, Cu 등이 있고 반금속으로는 Sb, 반도체로는 GaAs, InAs, InGaAs, InSb 를 사용할 수 있다. 도 8c에 도시된 바와 같이 채널(823)과 Si 기판(821) 사이에 산화물층(822)과 같은 절연체를 넣을 수도 있으며 절연체로는 Al2O3, MgO, TaOx, SiO2가 사용 가능하며 이 절연체(산화물층(822))는 생 략할 수도 있다. 또한, 채널(823)로서, 그래핀(graphene) 또는 나노선(nano-wire)을 사용할 수도 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정하고자 한다. 또한, 본 발명은 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게 자명할 것이다.
도 1은 본 발명의 실시형태에 따른 논리소자를 나타내는 사시도이다.
도 2a 내지 도 2b는 본 발명의 실시형태에 따른 OR 게이트의 동작원리를 설명하기 위한 도면이다.
도 3a 내지 도 3b는 본 발명의 실시형태에 따른 NAND 게이트의 동작원리를 설명하기 위한 도면이다.
도 4는 본 발명의 실시형태에 따른 AND 게이트의 동작원리를 설명하기 위한 도면이다.
도 5는 본 발명의 실시형태에 따른 NOR 게이트의 동작원리를 설명하기 위한 도면이다.
도 6은 본 발명의 실시형태에 따른 논리 소자의 평면도로서, 누설전류를 방지하기 위해 전극을 입력단에 근접하여 배치한 경우를 설명하기 위한 도면이다.
도 7은 본 발명의 실시형태에 따른 논리소자의 평면도로서, 누설전류를 방지하기 위해 채널의 모양을 개선한 경우를 설명하기위한 도면이다.
도 8a 내지 8c는 본 발명의 실시형태들에 따른 논리 소자에 구비되는 다양한 채널 구조를 나타내는 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100, 100', 100'': 기판부
101, 201, 301, 601: 채널층
701a, 701b, 701c: 채널 영역
102, 103, 202, 203, 302, 303, 602, 603, 702, 703: 입력단 강자성체 패턴
104, 204, 304, 604, 704: 출력단 강자성체 패턴
105, 106, 605, 606: 전극
1000, 2000, 3000, 6000, 7000: 논리 소자
Claims (17)
- 채널층을 갖는 기판부;상기 기판부 상에 형성되며, 상기 채널층의 길이 방향을 따라 서로 이격하여 배치되어 논리 게이트의 입력단이 되는 2개의 입력단 강자성체 패턴; 및상기 기판부 상에 형성되며, 상기 2개의 입력단 강자성체 패턴 사이에 배치되어 논리 게이트의 출력단이 되는 출력단 강자성체를 포함하고,상기 입력단 강자성체 패턴으로부터 상기 채널층으로 주입된 전자 스핀의 축적과 확산을 이용하여 상기 출력단 강자성체에서 출력 전압을 읽는 것을 특징으로 하는 논리 소자.
- 제1항에 있어서,상기 입력단 강자성체 패턴에 의해 입력되는 입력값은 상기 입력단 강자성체 패턴의 자화방향에 의해 결정되는 것을 특징으로 하는 논리 소자.
- 제1항에 있어서,상기 출력단 강자성체의 자화방향과 기준전압을 변화시킴으로써, 상기 논리 소자는 AND, OR, NOR 및 NAND 게이트로 논리 소자 기능이 변환되는 것을 특징으로 하는 논리 소자.
- 제1항에 있어서,상기 2개의 입력단 강자성체 패턴 아래에 축적되고 채널을 통해 상기 출력단 강자성체로 확산되어 합쳐진 스핀 정보를 상기 출력단 강자성체가 감지하는 것을 특징으로 하는 논리 소자.
- 제1항에 있어서,상기 논리 소자는 상기 입력단 강자성체 패턴으로부터 외측으로 이격되어 상기 출력단 강자성체의 반대측에 배치된 2개의 전극을 더 포함하고, 상기 입력단 강자성체 패턴으로부터 상기 전극으로 입력 전류가 흐르는 것을 특징으로 하는 논리 소자.
- 제5항에 있어서,상기 전극은 비자성체 패턴으로 되어 있고, 전류가 입력단 강자성체 패턴에서 출력단 강자성체로 흐르는 것을 억제하도록 상기 입력단 강자성체 패턴과 출력단 강자성체 간의 간격보다 좁은 간격을 두고 상기 입력단 강자성체 패턴에 근접하 여 배치된 것을 특징으로 하는 논리 소자.
- 제1항에 있어서,상기 채널층은, 상기 출력단 강자성체가 배치된 중앙부보다 상기 입력단 강자성체 패턴의 외측에서 넓은 폭을 갖는 것을 특징으로 하는 논리 소자.
- 제1항에 있어서,상기 입력단 강자성체 패턴 및 출력단 강자성체 중 적어도 하나는 CoFe, Co, Ni, NiFe 및 이들의 조합으로 이루어진 그룹으로부터 선택되는 것을 특징으로 하는 논리 소자.
- 제1항에 있어서,상기 입력단 강자성체 패턴 및 출력단 강자성체 중 적어도 하나는 (Ga,Mn)As, (In,Mn)As 및 이들의 조합으로 이루어진 그룹으로부터 선택된 자성체 반도체인 것을 특징으로 하는 논리 소자.
- 제1항에 있어서,상기 채널층은 2차원 전자가스층인 것을 특징으로 하는 논리 소자.
- 제10항에 있어서,상기 2차원 전자가스층은 GaAs, InAs, InGaAs, InSb 및 이들의 조합으로 이루어진 그룹으로부터 선택된 재료로 형성된 것을 특징으로 하는 논리 소자.
- 제1항에 있어서,상기 채널층은 n-도프된 GaAs, InAs, InGaAs 및 InSb 으로 이루어진 그룹으로부터 선택된 재료로 형성되고, 상기 기판부는 상기 채널층 상에 형성된 상부층을 포함하되, 상기 상부층은 상기 입력단 강자성체 패턴 및 출력단 강자성체와는 오믹 또는 쇼트키(schottky) 접합된 것을 특징으로 하는 논리 소자.
- 제1항에 있어서,상기 기판부는 Si 기판을 포함하고, 상기 채널층은 상기 Si 기판 위에 형성된 것을 특징으로 하는 논리 소자.
- 제13항에 있어서,상기 채널층은 Au, Pt, Ag, Al, Cu, Sb 및 이들의 조합으로 이루어진 그룹으로부터 선택된 금속 또는 반금속인 것을 특징으로 하는 논리 소자.
- 제13항에 있어서,상기 채널층은 상기 Si 기판 위에 형성된 그래핀(graphene) 또는 나노선(nano-wire)으로 형성된 것을 특징으로 하는 논리 소자.
- 제13항에 있어서,상기 기판부는 상기 Si 기판과 채널층 사이에 형성된 절연층을 더 포함하는 것을 특징으로 하는 논리 소자.
- 제16항에 있어서,상기 절연층은 SiO2, Al2O3, TaOx, MgO 및 이들의 조합으로 이루어진 그룹으로부터 선택된 것을 특징으로 하는 논리 소자.
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| KR20060048384A (ko) * | 2004-06-16 | 2006-05-18 | 가부시끼가이샤 도시바 | 스핀트랜지스터, 프로그램가능 논리회로 및 자기메모리 |
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