JP5159776B2 - キャパシタ，共振器、フィルタ装置，通信装置、並びに電気回路 - Google Patents

Description

本発明は、酸化物誘電体薄膜を用いたキャパシタ、同キャパシタを用いた、共振器、フィルタ装置，および通信装置、並びに電気回路に関するものである。

常誘電体であるチタン酸ストロンチウム（ＳｒＴｉＯ_３、以下ＳＴＯ）薄膜や、強誘電体であるチタン酸バリウムストロンチウム（（Ｂａ，Ｓｒ）ＴｉＯ_３、以下ＢＳＴ）薄膜といったペロブスカイト型酸化物誘電体は、ＩＣ用誘電体薄膜キャパシタとして従来より使われている酸化珪素（ＳｉＯ_２）薄膜，窒化珪素（Ｓｉ_３Ｎ_４）薄膜，酸化タリウム（Ｔａ_２Ｏ_５）薄膜に比べ誘電率が高く、ＩＣ用誘電体薄膜キャパシタの小面積化に好適な誘電体材料として期待されている。

これらペロブスカイト型酸化物誘電体薄膜のような酸化物誘電体を形成する方法として、スパッタリング法やＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などがあるが、高誘電率を得るためには、いずれの方法においても、酸素を含む高温の雰囲気中で酸化、結晶化する必要がある。従って、これら誘電体薄膜を狭持する下部電極、上部電極材料として、耐熱性が高く、かつ酸化されにくい材料、もしくは酸化されても導電性を有する酸化物導電体材料が用いられてきた。例えば、Ｐｔ、Ｉｒ、Ｒｕなどである。

その中でも、Ｐｔは耐熱性が高く、ほとんど酸化されないことから最も広く一般的に電極材料として用いられている。しかしながら、Ｐｔは還元反応に対する触媒能が高いため、ペロブスカイト型酸化物誘電体が、キャパシタ作製プロセス中に還元され、特性が劣化することが問題となっている。特に、上部電極にＰｔを用いた場合には、その影響が顕著であり、特性劣化を引き起こさない上部電極材料が求められている。

そこで、Ｐｔに代わる上部電極材料として、酸素を含む電極、あるいは酸化物導電性材料である酸化イリジウムなどを用いたキャパシタが、特に強誘電体メモリを中心に提案されている。

例えば特許文献１には、チタン酸ジルコン酸鉛（ＰＺＴ）などの酸化物誘電体膜上に１０^２０ａｔｍ／ｃｍ^３以上の酸素が含まれているプラチナ、イリジウム、ルテニウムからなる上部電極を形成した例が示されている。

また特許文献２には、上部電極が第１の導電膜である酸化イリジウムと、第２の導電膜であるＰｔあるいはＩｒとの積層構造を有する強誘電体キャパシタが提示されている。
特開平１１−２５１５２３号公報 特開２００６−２２２２２７号公報

上述のように、プロセスダメージの低減のために上部電極に酸化イリジウムなどの導電性酸化物を用いるキャパシタについては、その用途が強誘電体メモリである場合が殆どである。一般に強誘電体メモリを動作させる場合、極性の異なる電圧を印加する。例えば、“０”の状態を書き込む場合の電圧をプラスとした場合、“１”の状態を書き込む場合の電圧は、逆極性のマイナスの電圧となる。

一方で、酸化物誘電体は、強誘電体メモリだけではなく、デカップリングキャパシタ等への利用が考えられる。そのような用途に適用する場合は、同じ極性の電圧が印加され続けることが想定されるため、同じ極性の電圧が印加され続けた場合の長期信頼性の確保が重要である。

しかしながら、強誘電体メモリに用いるキャパシタには同じ極性の電圧が印加され続けることはないので、デカップリングキャパシタなどのキャパシタに求められる、同じ極性の電圧が印加され続けた場合の長期信頼性に対する導電性酸化物材料の効果についての知見はなく、また、そのような信頼性を考慮して回路上に配置されたキャパシタもなかった。

そこで本件発明者は、上部電極に導電性酸化物材料を用いたキャパシタについて、同じ極性の電圧を印加し続けた場合の長期信頼性について鋭意調査した結果、長期信頼性は、印加する電圧の極性に大きく依存することを見出し、本願発明に想到した。

すなわち、本発明の目的は、同じ極性の電圧を印加し続けた場合に信頼性を向上させることのできるキャパシタを提供することにある。

本発明のキャパシタは、支持基板と、前記支持基板上に配置され、Ｐｔからなり、直流電圧が印加される第１電極と、該第１電極上に配置され、酸化物誘電体からなる誘電体層と、該誘電体層上に配置され、前記誘電体層と接すると共に前記誘電体層に対して酸化性を有する酸化物導電性材料からなる第１部位を厚み方向に有し、且つ前記第１電極に印加される直流電圧より低い直流電圧が印加される第２電極と、を有するものである。

また上記のキャパシタは、前記誘電体層が、ペロブスカイト型酸化物結晶からなることが好ましい。

また上記のキャパシタは、前記第２電極の前記誘電体層と接する部分が酸化イリジウムからなることが好ましい。

また上記のキャパシタは、前記第２電極が、前記誘電体層側から順に酸化イリジウム層，イリジウム層が積層された積層構造を有することが好ましい。

また上記のキャパシタは、前記誘電体層が、前記直流電圧の印加により誘電率が変化する材料からなることが好ましい。

また本発明の共振器は、上記のキャパシタとインダクタ成分を有するインピーダンス素子とを接続してなる。

また本発明のフィルタ装置は、上記の共振器を備えたものである。

また本発明の通信装置は、上記フィルタ装置と、受信回路および送信回路の少なくとも一方とを備えたものである。

また本発明の電気回路は、支持基板と、前記支持基板上に配置されたＰｔからなる第１電極と、該第１電極上に配置され、酸化物誘電体からなる誘電体層と、該誘電体層上に配置され、前記誘電体層と接すると共に前記誘電体層に対して酸化性を有する酸化物導電性材料からなる第１部位を厚み方向に有する第２電極と、を有するキャパシタ素子を、前記誘電体層に直流電圧を印加するためのバイアス回路に、前記第１電極に比べて前記第２電極に印加される前記直流電圧の電位が小さくなるように接続したものである。

本発明のキャパシタによれば、同極性の直流電圧を印加し続けた場合に、時間の経過によるキャパシタのリーク電流の増大が抑制され、電気的特性が長期にわたり安定化させることができ、キャパシタの信頼性が向上する。またこのキャパシタを用いて、共振器、フィルタ装置、通信装置を構成することによって、それらの信頼性も向上させることができる。

（ａ），（ｂ）はそれぞれ本発明のキャパシタの実施の形態の一例を示す平面図および（ａ）のＡ−Ａ’線断面図である。 図１に示すキャパシタとバイアス回路を接続した電子回路の等価回路図である。 本発明の共振回路の一例を示す等価回路図である。 本発明のフィルタ装置の一例を示す等価回路図である。 本発明の通信装置の一例を示すブロック図である。 本発明のキャパシタに対するリーク電流値の時間経過を示すグラフである。 比較例１のキャパシタに対するリーク電流値の時間経過を示すグラフである。 比較例２のキャパシタに対するリーク電流値の時間経過を示すグラフである。 比較例３のキャパシタに対するリーク電流値の時間経過を示すグラフである。 本発明にかかるキャパシタの一実施形態の変形例を示す平面図である。

以下、本発明のキャパシタについて、図面を参照しつつ詳細に説明する。なお、以下の図面においても同様であるが、同様の箇所には同一の符号を付し、重複する説明を省略するものとする。

図１（ａ），（ｂ）は本発明のキャパシタの実施の形態の一例を示すものであり、（ａ）は透視状態を示す平面図であり、（ｂ）は（ａ）のＡ−Ａ’線における線断面図である。

図１において、１は支持基板，２は第１電極（以下、下部電極ともいう），３は誘電体，４は第２電極（以下、上部電極ともいう）であり、５ａ，５ｂは外部回路との接続層である。上部電極４は、誘電体３側に位置する酸化性を有する酸化物導電性材料からなる第１部分４１とその上に積層された第２部位４２より構成されている。

図１に示すキャパシタは、接続層５ａ、５ｂを介して高周波信号及び直流電圧が印加されて機能する。即ち、高周波信号の入出力端子と直流電圧の入出力端子が共用されているものである。そして、平面視で下部電極２，誘電体３，上部電極４が重なる部位が容量形成部となる。ここで、接続層５ａには接続層５ｂに比べて低い電位が供給されることとなる。

支持基板１は、アルミナ等のセラミック基板，サファイア，シリコンなどの単結晶基板等である。なお、シリコンなどの半導体基板を用いる場合には、表面に酸化ケイ素膜が３００ｎｍ程度形成された基板を用いるのが一般的である。

支持基板１の上に、下部電極２，誘電体３および上部電極４（４１，４２）を順次、支持基板１のほぼ全面に成膜する。これら各層の成膜終了後、上部電極４（４１，４２），誘電体３及び下部電極２を順次、所定の形状にエッチングする。その後、接続層５ａ、５ｂを支持基板１のほぼ全面に成膜し、所定の形状にエッチングする。なお、外部回路との接続層である５ａ，５ｂについては、上述のように、上部電極４（４１，４２），誘電体３及び下部電極２を順次、所定の形状にエッチングした後に、改めて成膜し、所定の形状にエッチングして形成してもよいし、上部電極４（４１，４２）を支持基板１のほぼ全面に成膜した後、引き続き支持基板１上に全面に成膜して、所定の形状にエッチングして形成してもよい。この場合、下部電極２の延在部上の第１接続層５ｂはなくなるが、下部電極２の延在部を直接外部回路と接続する第１バイアス端子とすればよいので、キャパシタの特性上、差し支えない。

下部電極２，誘電体３，及び上部電極４（４１，４２）の成膜に際しては、下部電極２と誘電体３との間、並びに誘電体３と上部電極４（４１）との間に、パーティクル等のキャパシタの特性を劣化させる要因となりうる不純物の混入を最低限に抑制することが望ましい。従って、これら下部電極２の成膜と誘電体３の成膜との間、及び誘電体３の成膜と上部電極４（４１）の成膜との間には、エッチング工程を挟まないことが望ましい。

下部電極２は、ペロブスカイト型酸化物誘電体等からなる酸化物誘電体である誘電体３の形成に高温プロセスが必要となるため、その高温に耐えられるように高融点であることが必要である。具体的には、Ｐｔ，Ｐｄ，Ｉｒ，Ｒｕ等の金属材料からなるものである。Ｉｒ，Ｒｕなどは、誘電体３の成膜時にその表面が酸化される可能性が高いが、各々の酸化物は導電性を有するので、酸化物が導電性となる金属材料でも、高融点なら使用することが可能である。更には、ペロブスカイト型酸化物導電材料であるＳＲＯなども使用可能である。特に、誘電体３にペロブスカイト型酸化物誘電体を用いた場合、下部電極２にＳＲＯを用いれば、下部電極２と誘電体３がともにペロブスカイト型構造となるため、格子整合がとりやすく、誘電体３の誘電率が増加することが期待できる。

下部電極２の成膜方法は、スパッタリング法が好適に用いられる。さらに上記の金属材料を用いた場合には、誘電体３の形成温度である７００℃〜９００℃へ加熱され、誘電体３の形成開始まで一定時間保持することにより、平坦な層とすることが好ましい。

下部電極２の厚みは、下部電極２自身の抵抗成分や膜の連続性を考慮した場合には厚い方が望ましいが、支持基板１との密着性を考慮した場合には相対的に薄い方が望ましく、両方の要素を考慮して決定される。具体的には、３０ｎｍ〜５μｍである。下部電極２の厚みを３０ｎｍ以上とすることで、下部電極２の連続性を確保できる。一方、下部電極の厚みを５μｍ以下とすることで、支持基板１との密着性が良好な状態を維持でき、支持基板１の反りを小さくすることができる。

下部電極２の成膜に先立って、支持基板１上には密着層７を形成することが望ましい。密着層７は、支持基板１と下部電極２との密着性を向上させる役割があるが、同時に、下部電極２以降の工程に対する耐性も必要である。密着層７の材料としては、例えばＴｉＯ_２が好適に用いられる。また、密着層７の厚みは、例えば５ｎｍ〜３０ｎｍである。

誘電体３は、酸化物誘電体であれば特に限定はなく、ＳｉＯ_２，Ｔａ_２Ｏ_５等を用いることができるが、ペロブスカイト型酸化物結晶誘電体は高誘電率を有し、ある所望の容量のキャパシタを形成する場合に、ＳｉＯ_２やＴａ_２Ｏ_５を用いる場合と比較して、容量形成部の面積を小さくできるので好ましい。中でも、チタン酸バリウムストロンチウム（ＢＳＴ）を用いることにより、誘電損失が小さく、かつバリウムとストロンチウムの比により、誘電体の温度特性を制御や、電圧の印加による誘電率の変化率を制御できる。

この誘電体３は、下部電極２の表面（上面）に形成されている。例えば、ペロブスカイト型酸化物結晶材料をターゲットとして、スパッタリング法による成膜を所望の厚みになる時間まで行う。この時、基板温度を高く、例えば８００℃として高温スパッタリングを行うことにより、高誘電率の誘電体３を得ることができる。また、誘電体３は、一度に成膜せず、成膜条件を変えて複数回に分けて成膜してもよい。それにより、誘電体３の細かな特性調整が可能となる。

次に、上部電極４は、誘電体３と接する部位において酸化性を有する酸化物導電性材料を有していれば、１層でもよいし、図１に示すように２層の積層構造としてもよいし、それ以上の積層構造としてもよい。また、１層の中に酸化物導電性材料を含む部分と含まない部分とが明瞭に分離することなく混在しているものでもよい。例えば、酸素の含有量が厚み方向で徐々に変化していくようなものでもよい。ここで、酸化性を有する酸化物導電性材料とは、誘電体３を酸化し自身を還元する材料であるとともに、酸素を含有している材料で、例えば誘電体３としてＢＳＴなどのペロブスカイト型酸化物結晶誘電体を用いた場合には、酸化イリジウム、酸化ルテニウム等を用いることができる。

ここで、図１に示すように誘電体３と接する上部電極層４（４１）が酸化イリジウムから成る場合には以下のように形成する。酸化イリジウムは、イリジウムをターゲットとして、酸素を含む成膜ガスを用いた反応性スパッタリングにより成膜することができる。成膜ガス中の酸素の含有率は例えば２０％から７０％とすることが好ましい。酸素含有率を２０％以上とすることで、酸素と反応していないＩｒが膜中に残存するのを抑制することができる。一方、酸素の含有率を７０％以内にすることで、成膜速度が大きく低下することがないため、キャパシタの生産性に与える影響を少なくすることができる。さらに、上部電極層４（４１）は通常、真空、かつ誘電体３との密着性を考慮して２５０℃以上の比較的高温で成膜されることが多い。このように本実施形態においては、上部電極４（４１）を酸化イリジウム等の酸化性を有する酸化物導電性材料を用いて形成しており、その成膜時に酸素が誘電体３にも供給されるため、誘電体３中での酸素空孔(oxygen vacancy)の生成が抑制され、上部電極４（４１）の成膜による誘電体３の特性の低下を抑制することができる。

さらには、酸化イリジウムは、還元反応に対する触媒能が非常に低いので、キャパシタのパターニング用フォトレジストのアッシング(ashing)除去の工程での誘電体３の還元が抑制される。

図１において、上部電極４の第１部位４１上には、さらに第２部位４２が形成されている。第２部位は、外部回路との第２接続層である５ａと第１部位４１との密着性を確保して、接続信頼性を向上させるほか、第１部位４１を保護する役割を有する。特に、第１部位４１として酸化イリジウムを用い、第２部位としてＩｒを用いた場合には、Ｉｒの酸素透過性が低いので、第１部位４１を通って誘電体層３からの酸素抜けを抑制し、キャパシタの特性を安定化させる役割がある。

また上部電極４は、誘電体層３と接触する側の主面がその主面と反対側の主面よりも大きくなっていることが好ましく、例えば、上部電極４の断面形状が概略台形状となっている。上部電極４をこのような形状とすることにより、誘電体層３のリーク電流の発生をより少なくすることができる。

接続層５ａ，５ｂは、外部回路との接続信頼性を高めるために設けた層であり、材料としては、Ａｕ，Ｃｕなどの低抵抗金属が好適に用いられる。この接続層５ａ，５ｂにより、上部電極４，下部電極２の外部回路との接続が良好となる。

接続層５ａ，５ｂの膜厚は、外部回路との接続が確保できる範囲であれば、特に限定はないが、上部電極４（４１，４２）の膜厚に対して十分に厚く、例えば５倍以上とし、下部電極２上の第１接続層５ｂも同時に形成することにより、上部電極４上の第２接続層５ａと下部電極２上の第１接続層５ｂの高さは概ね同じになるので、回路への接続が容易となる。

上述のように各層を成膜した後、上部電極４，誘電体３および下部電極２を、上に位置する層から順次、所定の形状にエッチングする。エッチングは、レジストをスピンコーティング法等により全面に均一に塗布し、フォトリソグラフィ法によりレジストを所定の形状にパターニングした後、ウェットエッチングもしくはドライエッチングにより行なう。接続層５ａ，５ｂにＡｕやＣｕが用いられた場合には、ウェットエッチングが好適に用いられる。一方、上部電極４（４１、４２）は、基本的にはドライエッチングが用いられる。ドライエッチングは、例えば電子サイクロトロン共鳴装置（ＥＣＲ装置）を用い、アルゴンプラズマをエッチャントとして行なうことができる。

なお、誘電体３のエッチングはウェットエッチングおよびドライエッチングのどちらにより行なってもよい。また、下部電極２のエッチングは、ウェットエッチングおよびドライエッチングのどちらを用いてもよいが、下部電極２の厚みが厚い場合には、パターニング精度の観点から、上部電極４（４１，４２）と同様にドライエッチングにより行なうことが望ましい。

キャパシタを表面実装させるために、接続層５ａ、５ｂ上には半田バンプ１０が形成されている。図１に示す例では、接続層５a、５ｂの上面の一部が露出するように熱硬化性樹脂等で保護膜１１を形成した後、露出した接続層５ａ，５ｂの上面にＮｉなどの半田拡散防止層１２を設け、半田ペーストを所望の位置、形状に印刷した後、リフローを行うことによって半田バンプ１０を形成することができる。この半田バンプ１０によってキャパシタが他の回路基板などに実装されるとともに、半田バンプ１０を介してキャパシタが外部の回路と電気的に接続されることとなる。なおキャパシタを外部回路と電気的に接続するには、半田バンプ１０を設けずに、接続層５ａ、５ｂと他の回路基板に設けられたパッドとを金属細線でつなぐようにしてもよい。

以上述べた本実施形態にかかるキャパシタによれば、同極性の直流電圧を印加し続けた場合に、時間の経過によるキャパシタのリーク電流の増大が抑制され、電気的特性が長期にわたり安定化させることができ、キャパシタの信頼性が向上する。

その理由は明らかでないが、以下のように推測される。

一般に、キャパシタに同じ極性の直流電圧を印加し続けた場合、時間の経過とともにリーク電流が増加し、最終的にはキャパシタの絶縁破壊に至る。このリーク電流が増加する原因は、一般的には、酸化物誘電体内に存在する酸素空孔が、印加される直流電圧の電界によってカソード側へのマイグレーションを起こし、粒界や電極と誘電体との界面に蓄積され、それらの部分の障壁が低下するためであると考えられており、これにより最終的には絶縁破壊に至ると考えられている。特に薄膜誘電体を用いたキャパシタの場合には、電極と誘電体との界面に障壁が形成されることでリーク電流を抑制している場合が多いが、直流電圧を印加し続けた場合には、カソード（負）電極と誘電体との界面に酸素空孔が蓄積され、その結果、電極と誘電体との界面にある障壁が低下するために、電子が障壁(barrier)を越えることで、リーク電流が増大するものと思われる。なお、誘電体を挟持する一対の電極において、第１バイアス端子が接続される側（電位の高い側）がアノード（正）電極となり、第２バイアス端子が接続される側（電位の低い側）がカソード電極となる。

誘電体内の酸素空孔は、誘電体形成時に生成する場合のほか、キャパシタ作製時のプロセスダメージにより生じるが、特にペロブスカイト型酸化物誘電体の場合には、酸素空孔が生じやすいことが知られている。

本実施形態にかかるキャパシタは、上部電極は、誘電体層と接する部分が酸化性(oxidizable)を有する酸化物導電性材料からなっており、且つこの上部電極がカソード電極となっている。従って、直流電圧を印加し続けた場合、酸素空孔がこの上部電極側へとマイグレーションしてくるが、上部電極の酸化性を有する酸化物導電性材料により、マイグレーションしてきた酸素空孔は、上部電極と誘電体との界面に蓄積することなく、酸化性を有する酸化物導電性材料中へとマイグレーションしていくと推測される。その結果、上部電極と誘電体との界面の障壁の低下が大きく抑制されるために、リーク電流の増大が抑制され、キャパシタの信頼性が向上するものと推測される。

さらに、上部電極は、誘電体層と接する部分に酸化物導電性材料が被着していることから、この酸化物導電性材料形成プロセスにおいて誘電体に酸素が供給されるので、誘電体において、キャパシタ作製プロセス工程による酸素空孔の生成を抑制することができる。

また、図１に示すキャパシタにおいて、誘電体がペロブスカイト型結晶である場合には、特に酸素空孔が生じやすいため、上部電極の誘電体と接する部位に酸化性を有する酸化物導電性材料を用いるとともに上部電極をカソード電極とすることで、著しく信頼性を向上させることができる。また、上部電極の誘電体と接する部位に酸化物導電性材料を用いることで、キャパシタ作製プロセス工程において酸素空孔が生成することを抑制することができるので、さらに信頼性の高いものとすることができる。

また、図１のキャパシタにおいて、酸化性を有する酸化物導電性材料を酸化イリジウムとした場合には、酸化イリジウムが比較的還元されやすいことから、上部電極側にマイグレーションしてきた酸素空孔を効率的に取り込むことができ、信頼性の高いものとすることができる。

さらに、図１に示すキャパシタおいて、上部電極が、誘電体層と接する層より順に、酸化イリジウム、イリジウムが積層された積層構造となっているときには、キャパシタ作成時、特に上部電極層形成後の保護膜形成工程時に、酸化イリジウムを通っての誘電体からの酸素抜けが、イリジウムによって抑制されるので、キャパシタの信頼性がさらに向上する。

なお、図１においては、高周波信号の入出力端子と直流電圧との入出力端子を共通とした例について説明したが、図１０に示すように高周波信号の入出力端子と直流電圧の入出力端子とを個別に設ける構造としてもよい。その場合には、高周波信号の入出力端子となる接続層５a、５ｂの他に直流電圧の入出力端子となる第１バイアス接続層１３ａおよび第２バイアス接続層１３ｂを更に設ける。図１の場合には、外部回路に直流成分と高周波成分を分離するための回路を設ける必要があるが、図１０に示す構造の場合はそれが不要となる。また、この場合、第１バイアス接続層１３ａと下部電極２との間及び第２バイアス接続層１３ｂと上部電極４との間に、１／４波長のインダクタや伝搬する高周波信号に対して大きい抵抗値を有する抵抗体８を介在させることで、直流電圧を誘電体３に印加することができる。

次に、このようなキャパシタについて回路図を用いて説明する。図２は、本発明の一実施形態にかかる電気回路の等価回路図である。

図２において、Ｃは図１に示した構造からなるキャパシタ，Ｓ１は高周波信号の第１端子，Ｓ２は高周波信号の第２端子，Ｖ１は第１バイアス端子，Ｖ２は第２バイアス端子，Ｌ１，Ｌ２はインダクタ成分を有するインピーダンス素子であるインダクタである。インダクタとしては、例えば直流電圧（バイアス信号）を供給するためのＲＦ阻止用インダクタンス成分を含むチョークコイルを用いることができる。キャパシタＣは図１における支持基板１，下部電極２，誘電体３，上部電極４を有してなり、その下部電極２が第１接続層５ｂを介して第１端子Ｓ１と電気的に接続され，上部電極４が第２接続層５ａを介して第２端子Ｓ２と電気的に接続されている。ここで第１，２端子Ｓ１，Ｓ２は高周波信号の入出力端子となる。また、第１バイアス端子Ｖ１はインダクタＬ１を介してキャパシタＣの接続層５ｂと，第２バイアス端子Ｖ２はインダクタＬ２を介してキャパシタＣの接続層５ａとそれぞれ電気的に接続されている。ここで、第１，第２バイアス端子Ｖ１，Ｖ２とインダクタＬ１，Ｌ２とでバイアス回路を構成する。また、図２において第２バイアス端子Ｖ２が接地電位（基準電位）となっているように、第１バイアス端子Ｖ１に印加される直流電圧の電位は、第２バイアス端子Ｖ２に印加される電位に比べて高くなっている。すなわち、接続層５ｂには、接続層５aよりも高い直流電圧が印加されることになる。

なお、図２に示す例では、バイアス回路にインダクタ成分を用いた例について説明したが、高周波信号がバイアス回路に漏れることを防ぐことができればよく、インダクタ成分に代えて抵抗成分を用いてもよい。

次に、上述したキャパシタを用いて共振器を構成した例を示す。図３は、図１に示す構造を有するキャパシタを共振器に用いて共振回路を構成した場合の等価回路図であり、ＬＣ直列共振回路を示している。

図３に示す等価回路図において、符号Ｌ３は、インダクタ成分を有するインピーダンス素子であり、Ｃは図１に示した構造からなるキャパシタであり、Ｓａ，ＳｂはＲＦ信号（高周波信号）端子である。これにより、共振回路Ｒを構成している。なお、インダクタＬ３と、第１バイアス端子Ｖ１及びキャパシタＣの接続点との間に設ける直流制限容量素子は省略してある。

図１に示す構成を有するキャパシタＣを共振回路の容量素子として使用することによって、長期に電気的特性が安定した、信頼性の高い共振回路を提供することができる。

さらに、図３の等価回路図において、キャパシタＣを構成する誘電体が直流電圧の印加に応じて誘電率が変化する材料を用いている場合には、印加電圧に応じて容量値を変化させることができる。このため、共振回路の共振周波数を所望の値に設定することができる。例えば、キャパシタＣの初期容量値をＣｔ１とし、インダクタＬ１のインダクタンスの値をＬ１とすると、直流電圧を初期値（基準値）とした状態での共振周波数ｆ１は、ｆ１＝１／（２π（Ｌ１・Ｃｔ１）^１／２）となる。そこで、キャパシタＣに印加する電圧を変化させ、容量値をＣｔ２にすると、共振周波数ｆ２は、ｆ２＝１／（２π（Ｌ１・Ｃｔ２）^１／２）となる。つまり、印加電圧によりキャパシタＣの容量値を調整するだけで、共振回路Ｒの共振周波数を所望の値に調整することができ、すなわち可変共振回路が形成できる。

なお、図３では共振回路について説明したが、同様に本発明のキャパシタを整合回路，移相回路，減衰回路に用いることで、信頼性の高い回路モジュールを提供することができる。また、キャパシタを構成する誘電体として直流電圧の印加に応じて誘電率が変化する材料を用いている場合には、所望の特性になるように調整することのできる、可変整合回路，可変移相回路，可変減衰回路などの回路モジュールとなる。

次に、本発明のフィルタ装置について説明する。

図４は、本発明のフィルタ装置の一実施形態を示す等価回路図である。

図４に示すフィルタ装置は、入力端子Ｉｎと出力端子Ｏｕｔとの間に共振器１００ａが配置され、共振器１００ａと出力端子Ｏｕｔとの接続線と基準電位端子との間１００ｂが配置された構成を有している。共振器１００ａ、１００ｂはそれぞれ図３に示す共振回路を備えている。なお、図４に示す例では、基準電位を接地電位としている。

また、入力端子Ｉｎと出力端子Ｏｕｔとをつなぐ入出力ラインと基準電位端子との間のみに、本発明の共振器１００ｂを接続したり、入出力ライン上のみに、共振器１００ａを接続したりしてもよい。

このようにしてラダー型のフィルタを形成してもよいし、非平衡入力―平衡出力等のバランス型のフィルタを形成してもよい。

次に、本発明の通信装置について説明する。

図５は、本発明の通信装置の一実施形態の通信装置を示すブロック図である。

図５において、アンテナ１４０に送信回路Ｔｘと受信回路Ｒｘが分波器１５０を介して接続されている。送信される高周波信号は、フィルタ２１０によりその不要信号が除去され、パワーアンプ２２０で増幅された後、アイソレータ２３０と分波器１５０を通り、アンテナ１４０から放射される。また、アンテナ１４０で受信された高周波信号は、分波器１５０を通りローノイズアンプ１６０で増幅されフィルタ１７０でその不要信号を除去された後、アンプ１８０で再増幅されミキサ１９０で低周波信号に変換される。

図５において、分波器１５０，フィルタ１７０，フィルタ２１０のいずれかに、本発明のフィルタ装置を用いれば、Ｑ値の高い通信装置とすることができる。

なお、図５では送信回路Ｔｘと受信回路Ｒｘとを有する通信装置について説明したが、送信回路Ｔｘまたは受信回路Ｒｘのいずれか一方を有する通信装置としてもよい。

図５に示す通信装置によれば、フィルタ装置に設けられるキャパシタは電気的特性が長期にわたって安定しているため、通信装置の電気的特性も長期にわたり安定化させることができる。このように信頼性の高い通信装置は、携帯電話，パーソナルハンディホン（ＰＨＳ），アマチュア無線用ポータブルトランシーバ，ＩＣカード等の携帯通信端末、パームトップコンピュータ等の電子情報処理端末または車載用のカーナビケーションシステムおよびＥＴＣ（エレクトロニック・トール・コレクション・システム）車載端末等に好適に使用することができる。

本発明は以上の実施の形態の例に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変更を加えることは何ら差し支えない。

例えば、上部電極第２部位までの形状を形成した後、ＳｉＯ_２などの保護膜を、上部電極第２部位及び下部電極層２の上面の一部が露出するように形成したのち、さらに密着層と接続層５ａ、５ｂを形成してもよい。これにより、キャパシタの耐湿性が向上する。

また、図３では共振回路Ｒについて示したが、目的に応じて共振回路Ｒの構成を、例えばＬＣ並列構成や多段構成等のように変形して用いることができる。また、インダクタ成分を有するインピーダンス素子として、伝送線路やλ／４共振器等を用いることもできる。

次に、本発明をより具体化した実施例について説明する。実施例として、図１に示すキャパシタを、図３に示す共振回路に配置した例について説明する。

まず、表面に厚み３００ｎｍのＳｉＯ_２膜が熱酸化により形成されているシリコン基板からなる支持基板１上に、密着層として、ＴｉＯ_２膜を３０ｎｍ形成した。ＴｉＯ_２膜は、Ｔｉを６６０℃にて熱酸化することにより作製した。

次に、下部電極２としてＰｔを、基板温度４００℃でスパッタリング法にて成膜した。その後、誘電体３を成膜するためのスパッタリング装置に基板を導入し、誘電体３の成膜に先立って、真空中７５０℃で３０分熱処理を行い、表面を平坦化した。

引き続き、Ａｒガスをチャンバー内に導入し、基板温度を７５０℃として、Ａｒガスのみの成膜ガスにて、ＢＳＴを５ｎｍ成膜した。次に、同チャンバーに酸素ガスを、ＡｒとＯ_２の比率を６：１となるように（以下、Ａｒ／Ｏ_２＝６／１のように記載する）導入し、ＢＳＴ膜の熱処理を行った。引き続いて、Ａｒ／Ｏ_２＝６／１の成膜ガスにてＢＳＴを９５ｎｍ成膜した。ターゲットとして（Ｂａ_０．５Ｓｒ_０．５）ＴｉＯ_３からなるターゲットを用いた。このようにして誘電体３を作製した。

次に、誘電体３上に酸化イリジウムからなる第１部位４１及びイリジウムからなる第２部位４２から成る上部電極４をスパッタリング法にて以下のように成膜した。イリジウムをターゲットとして用い、基板温度を２５０℃とし、Ａｒ／Ｏ_２＝１／１の成膜ガス中にて１００ｎｍの酸化イリジウムからなる第１部位４１を成膜した。引き続いて、成膜ガスをＡｒのみとして、３０ｎｍのイリジウムよりなる第２部位４２を成膜した。

次に、フォトレジストを塗布し、フォトリソグラフィの手法によりフォトレジストを所定の形状に加工した後、ＥＣＲ装置により上部電極層４（４１，４２）をドライエッチングにて所望の形状に加工した。その後、同様にフォトリソグラフィの手法を用い、誘電体３，下部電極２についてもエッチングを行い、所望の形状に加工した。

次に、膜厚１２００ｎｍのＡｕを、基板温度を２５０℃として、基板全面にスパッタリング法により成膜した後、フォトリソグラフィの手法によりフォトレジストを所定の形状に加工した後、ウェットエッチングによりパターニングして、接続層５a、５ｂを形成した。

最後に、上記のキャパシタを、空気中にて５００℃、１ｈｒ熱処理を行った。

以上のようにして作製したキャパシタを用いて、図３に示すような共振回路を構成した。バイアス端子Ｖ１には接続層５ｂが接続され、バイアス端子Ｖ２（接地）には接続層５ａが接続されている。バイアス端子Ｖ１から５Ｖを１２５℃にて印加し続けた際のリーク電流を測定した。結果を図６に示す。

図６において、横軸は電圧の印加時間、縦軸はリーク電流値を示している。また、図中の１Ｅ−９［Ａ］は１０^−９［Ａ］を、すなわち１ｎ［Ａ］を表す。

図６から明らかなように、リーク電流値は時間が経過してもほとんど変化なく、リーク電流値の増大は見られない。つまり、信頼性の高いキャパシタが形成されていることがわかった。

さらに、本実施例のキャパシタについて、バイアス無印加時の容量値は１．９ｎＦであり、バイアス３Ｖ印加時の容量値１．４ｎＦであった。つまりバイアス印加により容量値は約２６％変化しており、電圧を印加することにより、容量値を調整することが可能である、すなわち、共振回路の共振周波数を調整することが可能であることが確認された。

次に、第１の比較例として、実施例と同様の方法にて作製したキャパシタについて、接続層５ａを図３におけるバイアス端子Ｖ１に接続し、接続層５ｂをバイアス端子Ｖ２に接続して共振回路を構成し、同様にバイアス端子Ｖ１から５Ｖを１２５℃にて印加し続けた際のリーク電流を測定した。結果を図７に示す。

図７において、図６の場合と同様、横軸は電圧の印加時間、縦軸はリーク電流値を示している。また、図中の１Ｅ−９［Ａ］は１０^−９［Ａ］を、すなわち１ｎ［Ａ］を表す。

図７から明らかなように、この場合は、１００ｈｒを経過する頃からリーク電流値が増加し始めており２００Ｈｒで故障し、高い信頼性は得られなかった。

さらに、第２の比較例として、上部電極層４をＰｔとしたキャパシタを作製し、図３に示すような共振回路を構成した。バイアス端子Ｖ１には接続層５ｂを接続し、バイアス端子Ｖ２（接地）には接続層５ａを接続し、バイアス端子Ｖ１から５Ｖを１２５℃にて印加し続けた際のリーク電流を測定した。結果を図８に示す。

図８において、図６の場合と同様、横軸は電圧の印加時間、縦軸はリーク電流値を示している。また、図中の１Ｅ−９［Ａ］は１０^−９［Ａ］を、すなわち１ｎ［Ａ］を表す。

図８から明らかなように、この場合も、１００ｈｒを経過する頃からリーク電流値が増加し始めており、高い信頼性は得られなかった。

さらに、第３の比較例として、下部電極２をＩｒ、上部電極４をＰｔとしたキャパシタを作製し、図３に示すような共振回路を構成した。バイアス端子Ｖ１には接続層５ａを接続し、バイアス端子Ｖ２（接地）には接続層５ｂを接続し、バイアス端子Ｖ１から５Ｖを１２５℃にて印加し続けた際のリーク電流を測定した。結果を図９に示す。

尚、下部電極２にＩｒを用いた場合、下部電極２は誘電体３の成膜時にその表面から１０ｎｍから２０ｎｍの深さまで酸化され、誘電体３と接する面には酸化イリジウムが形成されている。よって、下部電極２は、実質、誘電体３と接する側から酸化イリジウム、イリジウムの積層構造となっており、本発明のキャパシタの上部電極構造を下部電極に適用した形となっている。尚、下部電極２として直接酸化イリジウムを形成した場合、誘電体３の成膜時に酸化イリジウムからの酸素抜けが起こり、下部電極２の表面が大きく荒れる可能性があるため、本例においては、下部電極２として直接酸化イリジウムを形成することはしていない。

図９において、図６の場合と同様、横軸は電圧の印加時間、縦軸はリーク電流値を示している。また、図中の１Ｅ−９［Ａ］は１０^−９［Ａ］を、すなわち１ｎ［Ａ］を表す。

図９から明らかなように、この場合は電圧印加後１ｈｒを経過する頃からリーク電流値が増加し始めており３００Ｈｒ経過前に故障し、高い信頼性は得られなかった。

すなわち、酸化イリジウムを下部電極２に用いた場合には、下部電極２の電位を低くしても高い信頼性は得られず、実施例に示すように、酸化イリジウムは上部電極層４に用い、かつ上部電極層４の電位を低くすることが、高い信頼性を得るためには必要であることがわかった。

以上より、本発明のキャパシタによれば、同極性の直流電圧を印加し続けた場合に、時間の経過によるキャパシタのリーク電流の増大が抑制された信頼性に優れたキャパシタが実現できることが明らかとなった。

Claims (10)

1. 支持基板と、
   前記支持基板上に配置され、Ｐｔからなり、直流電圧が印加される第１電極と、
   該第１電極上に配置され、酸化物誘電体からなる誘電体層と、
   前記誘電体層に対して酸化性を有する酸化物導電性材料からなると共に前記誘電体層と接する第１部位を厚み方向に有する、前記誘電体層上に配置された第２電極と、を有し、
   前記第２電極は、前記第１電極に印加される直流電圧より低い直流電圧が印加されるキャパシタ。
2. 前記誘電体層は、ペロブスカイト型酸化物結晶からなる請求項１に記載のキャパシタ。
3. 前記酸化物導電性材料が酸化イリジウムである請求項２に記載のキャパシタ。
4. 前記第２電極は、前記誘電体層側から順に酸化イリジウム層，イリジウム層が積層された積層構造を有し、前記酸化イリジウム層は前記第１部位として機能する請求項３に記載のキャパシタ。
5. 前記誘電体層は、前記直流電圧の印加により誘電率が変化する材料からなる請求項１乃至４のいずれかに記載のキャパシタ。
6. 前記第２電極は、その断面形状が、前記誘電体層側が幅広の略台形状をなしている請求項１記載のキャパシタ。
7. 前記請求項１乃至６に記載のキャパシタと、インダクタ成分を有し、且つ前記キャパシタに接続されるインピーダンス素子とを備えた共振器。
8. 前記請求項７に記載の共振器を備えたフィルタ装置。
9. 請求項８に記載のフィルタ装置を含む受信回路および送信回路の少なくとも一方を備えた通信装置。
10. 支持基板と、前記支持基板上に配置されたＰｔからなる第１電極と、該第１電極上に配置され、酸化物誘電体からなる誘電体層と、前記誘電体層に対して酸化性を有する酸化物導電性材料からなると共に前記誘電体層と接する第１部位を厚み方向に有する、前記誘電体
    層上に配置された第２電極と、を有するキャパシタ素子を、前記誘電体層に直流電圧を印加するためのバイアス回路に、前記第１電極に比べて前記第２電極に印加される前記直流電圧の電位が小さくなるように接続した電気回路。

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