JP6535073B2 - チップ部品 - Google Patents
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Description
本発明の目的は、半田との保持性を向上させることができ、リフロー後の実装性を安定させることができるチップ部品を提供することである。
前記凹凸は、前記電極の前記第1辺および前記第2辺の全周にわたって形成されていることが好ましい。
本発明の一の局面に係るチップ部品は、基板と、前記基板上に形成された複数の素子要素を含む素子回路網と、前記基板上に設けられ、前記素子回路網を外部接続するための電極と、前記電極の下方に配置された電極下地膜とを含み、前記電極は、その表面に選択的に突出した凸部が形成された凸型電極であり、前記電極下地膜における前記電極との対向面には、前記電極の凸部に一致する位置に、前記電極に向かって突出する下地凸部が設けられている。
前記下地凸部は、前記電極下地膜の一部を利用して形成されていてもよい。
前記凸部は、前記電極の周縁部に沿って間隔を空けて配置された複数の凸部を含むことが好ましい。
本発明の他の参考形態に係るチップ部品は、基板と、前記基板上に形成された複数の素子要素を含む素子回路網と、前記基板上に設けられ、前記素子回路網を外部接続するための電極とを含み、前記電極は、その表面に選択的に窪んだ凹部が形成された凹型電極を含む。
前記凹部は、互いに間隔を空けてストライプ状に形成された複数の凹部を含むことが好ましい。
前記チップ部品は、前記複数の素子要素を切り離し可能に前記電極にそれぞれ接続するための複数のヒューズを含むことが好ましい。
この構成によれば、一つまたは複数のヒューズを選択して切断することにより、素子回路網における複数の素子要素の組み合わせパターンを任意のパターンとすることができるので、素子回路網の電気的特性が様々なチップ部品を共通の設計で実現することができる。
この構成によれば、このチップ部品(チップ抵抗器)では、一つまたは複数のヒューズを選択して切断することにより、複数種類の抵抗値に、容易にかつ速やかに対応することができる。換言すれば、抵抗値の異なる複数の抵抗体を組み合わせることによって、様々な抵抗値のチップ抵抗器を共通の設計で実現することができる。
この構成によれば、抵抗体膜において隣り合う配線膜の間の部分が抵抗体となるので、抵抗体膜に配線膜を積層するだけで抵抗体を簡易に構成することができる。
前記素子回路網が、前記基板上に形成された複数のキャパシタ要素を含むキャパシタ回路網を含み、前記チップ部品がチップコンデンサであってもよい。
前記キャパシタ要素が、前記基板上に形成された容量膜と、前記容量膜を挟んで対向する下部電極膜および上部電極膜とを含み、前記下部電極膜および前記上部電極膜が、分離された複数の電極膜部分を含み、前記複数の電極膜部分が前記複数のヒューズにそれぞれ接続されていることが好ましい。
前記素子回路網が、前記基板上に形成された複数のインダクタ要素を含むインダクタ回路網を含み、前記チップ部品がチップインダクタであってもよい。
この構成によれば、このチップ部品(チップインダクタ)では、一つまたは複数のヒューズを選択して切断することにより、インダクタ回路網における複数のインダクタ要素の組み合わせパターンを任意のパターンとすることができるので、インダクタ回路網の電気的特性が様々なチップインダクタを共通の設計で実現することができる。
この構成によれば、このチップ部品(チップダイオード)では、一つまたは複数のヒューズを選択して切断することにより、ダイオード回路網における複数のダイオード要素の組み合わせパターンを任意のパターンとすることができるので、ダイオード回路網の電気的特性が様々なチップダイオードを共通の設計で実現することができる。
この構成によれば、電極では、Ni層の表面がAu層によって覆われているので、Ni層が酸化することを防止できる。
前記電極は、前記Ni層と前記Au層との間に介装されたPd層をさらに含むことが好ましい。
図1Aは、本発明の一参考形態に係るチップ抵抗器の構成を説明するための模式的な斜視図である。
このチップ抵抗器1は、微小なチップ部品であり、図1Aに示すように、直方体形状をなしている。チップ抵抗器1の平面形状は、直交する二辺(長辺81、短辺82)がそれぞれ0.4mm以下、0.2mm以下の矩形である。好ましくは、チップ抵抗器1の寸法に関し、長さL(長辺81の長さ)が約0.3mmであり、幅W(短辺82の長さ)が約0.15mmであり、厚さTが約0.1mmである。
チップ抵抗器1は、チップ抵抗器1の本体を構成する基板2と、外部接続電極となる第1接続電極3および第2接続電極4と、第1接続電極3および第2接続電極4によって外部接続される素子5とを主に備えている。
側面2Cは、素子形成面2Aおよび裏面2Bにおける長手方向一方側(図1Aにおける左手前側)の短辺82間に架設されていて、側面2Dは、素子形成面2Aおよび裏面2Bにおける長手方向他方側(図1Aにおける右奥側)の短辺82間に架設されている。側面2Cおよび側面2Dは、当該長手方向における基板2の両端面である。側面2Eは、素子形成面2Aおよび裏面2Bにおける短手方向一方側(図1Aにおける左奥側)の長辺81間に架設されていて、側面2Fは、素子形成面2Aおよび裏面2Bにおける短手方向他方側(図1Aにおける右手前側)の長辺81間に架設されている。側面2Eおよび側面2Fは、当該短手方向における基板2の両端面である。側面2Cおよび側面2Dのそれぞれは、側面2Eおよび側面2Fのそれぞれと交差(詳しくは、直交)している。そのため、素子形成面2A〜側面2Fにおいて隣り合うもの同士が直角を成している。
また、第1接続電極3は、その周縁部(具体的には、長辺3A,短辺3B)に、厚さ方向に切り欠かれた凹部10、および凹部10に隣り合う凸部11が交互に配置されてなる凹凸12が形成されている。この凹凸12は、第1接続電極3の周縁部の全周にわたって形成されている。
なお、凹部10および凸部11の平面形状は、特に限定されず、さまざまなバリエーションに対応することができる。たとえば、平面視において、三角形状、四角形状等であってもよい。
この参考形態では、平面視において円弧状の凹部15が、第2接続電極4の周縁部の全周にわたって連続して形成されており、互いに隣り合う凹部15の間に凸部16が形成されている。凹部15が互いに連続していることから、凸部16は、平面視において、隣り合う凹部15の接点部分に鋭い頂部(ピーク)18を有する山状に形成されている。
素子5は、回路素子であって、基板2の素子形成面2Aにおける第1接続電極3と第2接続電極4との間の領域に形成されていて、パッシベーション膜23および樹脂膜24によって上から被覆されている。この参考形態の素子5は、抵抗56である。抵抗56は、等しい抵抗値を有する複数個の(単位)抵抗体Rを素子形成面2A上でマトリックス状に配列した回路網によって構成されている。抵抗体Rは、TiN(窒化チタン)、TiON(酸化窒化チタン)またはTiSiONからなる。素子5は、後述する配線膜22に電気的に接続されていて、配線膜22を介して第1接続電極3と第2接続電極4とに電気的に接続されている。つまり、素子5は、基板2上に形成され、第1接続電極3および第2接続電極4の間に接続されている。
図1Bに示すように、チップ抵抗器1は、実装基板9に実装される。この状態におけるチップ抵抗器1および実装基板9は、回路アセンブリ100を構成している。図1Bにおける実装基板9の上面は、実装面9Aである。実装面9Aには、実装基板9の内部回路(図示せず)に接続された一対(2つ)のランド88が形成されている。各ランド88は、たとえば、Cuからなる。各ランド88の表面には、半田13が当該表面から突出するように設けられている。
このチップ抵抗器1では、実装基板9への実装時、第1接続電極3および第2接続電極4の凹凸12,17に半田13を入り込ませることができる。これにより、半田13との間に十分な保持性を確保することができる。その結果、リフロー後の実装性を安定させることができる。
図2は、チップ抵抗器の平面図であり、第1接続電極、第2接続電極および素子の配置関係ならびに素子の平面視の構成(レイアウトパターン)を示す図である。
図2を参照して、素子5は、抵抗回路網となっている。具体的に、素子5は、行方向(基板2の長手方向)に沿って配列された8個の抵抗体Rと、列方向(基板2の幅方向)に沿って配列された44個の抵抗体Rとで構成された合計352個の抵抗体Rを有している。これらの抵抗体Rは、素子5の抵抗回路網を構成する複数の素子要素である。
図3A、図3Bおよび図3Cを参照して、抵抗体Rの構成について説明をする。
絶縁層20は、SiO2(酸化シリコン)からなる。絶縁層20は、基板2の素子形成面2Aの全域を覆っている。絶縁層20の厚さは、約10000Åである。
この構成の抵抗体膜ライン21Aおよび配線膜22の電気的特徴を回路記号で示すと、図4の通りである。すなわち、図4(a)に示すように、所定間隔Rの領域の抵抗体膜ライン21A部分が、それぞれ、一定の抵抗値rを有する1つの抵抗体Rを形成している。
また、隣接する抵抗体膜ライン21A同士は抵抗体膜21および配線膜22で接続されているから、図3Aに示す素子5の抵抗回路網は、図4(c)に示す(前述した抵抗体Rの単位抵抗からなる)抵抗回路を構成している。このように、抵抗体膜21および配線膜22は、抵抗体Rや抵抗回路(つまり素子5)を構成している。そして、各抵抗体Rは、抵抗体膜ライン21A(抵抗体膜21)と、抵抗体膜ライン21A上にライン方向に一定間隔をあけて積層された複数の配線膜22とを含み、配線膜22が積層されていない一定間隔R部分の抵抗体膜ライン21Aが、1個の抵抗体Rを構成している。抵抗体Rを構成している部分における抵抗体膜ライン21Aは、その形状および大きさが全て等しい。よって、基板2上にマトリックス状に配列された多数個の抵抗体Rは、等しい抵抗値を有している。
図5(a)は、図2に示すチップ抵抗器の平面図の一部分を拡大して描いたヒューズを含む領域の部分拡大平面図であり、図5(b)は、図5(a)のB−Bに沿う断面構造を示す図である。
また、ヒューズFは、導体膜Dと同一のレイヤーを用いる場合のみを説明したが、導体膜Dでは、その上に更に別の導体膜を積層するようにし、導体膜D全体の抵抗値を下げるようにしてもよい。なお、この場合であっても、ヒューズFの上に導体膜を積層しなければ、ヒューズFの溶断性が悪くなることはない。
図6を参照して、素子5は、基準抵抗回路R8と、抵抗回路R64、2つの抵抗回路R32、抵抗回路R16、抵抗回路R8、抵抗回路R4、抵抗回路R2、抵抗回路R1、抵抗回路R/2、抵抗回路R/4、抵抗回路R/8、抵抗回路R/16、抵抗回路R/32とを第1接続電極3からこの順番で直列接続することによって構成されている。基準抵抗回路R8および抵抗回路R64〜R2のそれぞれは、自身の末尾の数(R64の場合には「64」)と同数の抵抗体Rを直列接続することで構成されている。抵抗回路R1は、1つの抵抗体Rで構成されている。抵抗回路R/2〜R/32のそれぞれは、自身の末尾の数(R/32の場合には「32」)と同数の抵抗体Rを並列接続することで構成されている。抵抗回路の末尾の数の意味については、後述する図7および図8においても同じである。
図6に示すように全てのヒューズFが溶断されていない状態では、素子5は、第1接続電極3および第2接続電極4間に設けられた8個の抵抗体Rの直列接続からなる基準抵抗回路R8の抵抗回路を構成している。たとえば、1個の抵抗体Rの抵抗値rをr=8Ωとすれば、8r=64Ωの抵抗回路(基準抵抗回路R8)により第1接続電極3および第2接続電極4が接続されたチップ抵抗器1が構成されている。
図6に示すように基準抵抗回路R8および抵抗回路R64〜抵抗回路R/32を直列接続して素子5を構成する代わりに、図7に示すように素子5を構成してもかまわない。詳しくは、第1接続電極3および第2接続電極4の間で、基準抵抗回路R/16と、12種類の抵抗回路R/16、R/8、R/4、R/2、R1、R2、R4、R8、R16、R32、R64、R128の並列接続回路との直列接続回路によって素子5を構成してもよい。
図8に示す素子5の特徴は、複数種類の抵抗回路の直列接続と、複数種類の抵抗回路の並列接続とが直列に接続された回路構成となっていることである。直列接続される複数種類の抵抗回路には、先の参考形態と同様、抵抗回路毎に、並列にヒューズFが接続されていて、直列接続された複数種類の抵抗回路は、全てヒューズFで短絡状態とされている。したがって、ヒューズFを溶断すると、その溶断されるヒューズFで短絡されていた抵抗回路が、素子5に電気的に組み込まれることになる。
かかる構成とすれば、たとえば、1kΩ以下の小抵抗は並列接続側で作り、1kΩ以上の抵抗回路を直列接続側で作れば、数Ωの小抵抗から数MΩの大抵抗までの広範な範囲の抵抗回路を、等しい基本設計で構成した抵抗の回路網を用いて作ることができる。つまりチップ抵抗器1では、一つまたは複数のヒューズFを選択して切断することにより、複数種類の抵抗値に、容易にかつ速やかに対応することができる。換言すれば、抵抗値の異なる複数の抵抗体Rを組み合わせることによって、様々な抵抗値のチップ抵抗器1を共通の設計で実現することができる。
図9は、チップ抵抗器の模式的な断面図である。
次に、図9を参照して、チップ抵抗器1についてさらに詳しく説明する。なお、説明の便宜上、図9では、前述した素子5については簡略化して示しているとともに、基板2以外の各要素にはハッチングを付している。
パッシベーション膜23は、たとえばSiN(窒化シリコン)からなり、その厚さは、1000Å〜5000Å(ここでは、約3000Å)である。パッシベーション膜23は、素子形成面2Aおよび側面2C〜2Fのそれぞれにおける全域にわたって設けられている。素子形成面2A上のパッシベーション膜23は、抵抗体膜21および抵抗体膜21上の各配線膜22(つまり、素子5)を表面(図9の上側)から被覆していて、素子5における各抵抗体Rの上面を覆っている。そのため、パッシベーション膜23は、前述したトリミング対象領域Xにおける配線膜22も覆っている(図5(b)参照)。また、パッシベーション膜23は、素子5(配線膜22および抵抗体膜21)に接しており、抵抗体膜21以外の領域では絶縁層20にも接している。これにより、素子形成面2A上のパッシベーション膜23は、素子形成面2A全域を覆って素子5および絶縁層20を保護する保護膜として機能している。また、素子形成面2Aでは、パッシベーション膜23によって、抵抗体R間における配線膜22以外での短絡(隣り合う抵抗体膜ライン21A間における短絡)が防止されている。
樹脂膜24は、素子形成面2A上のパッシベーション膜23の表面(パッシベーション膜23に被覆された抵抗体膜21および配線膜22も含む)の全域を被覆している。そのため、樹脂膜24の周縁部は、平面視において、パッシベーション膜23の端部23A(素子形成面2Aの周縁部85)と一致している。
ここで、第1接続電極3および第2接続電極4のそれぞれは、Ni層33、Pd層34およびAu層35を素子形成面2A側からこの順で有している。そのため、第1接続電極3および第2接続電極4のそれぞれにおいて、Ni層33とAu層35との間にPd層34が介装されている。第1接続電極3および第2接続電極4のそれぞれにおいて、Ni層33は各接続電極の大部分を占めており、Pd層34およびAu層35は、Ni層33に比べて格段に薄く形成されている。Ni層33は、チップ抵抗器1が実装基板9に実装された際に(図1B参照)、各開口25のパッド領域22Aにおける配線膜22のAlと、前述した半田13とを中継する役割を有している。
まず、図10Aに示すように、基板2の元となる基板30を用意する。この場合、基板30の表面30Aは、基板2の素子形成面2Aであり、基板30の裏面30Bは、基板2の裏面2Bである。
図11は、図10Bの工程において溝を形成するために用いられるレジストパターンの一部の模式的な平面図である。
図10Bを参照して、レジストパターン41をマスクとするプラズマエッチングにより、絶縁膜45、絶縁層20および基板30のそれぞれを選択的に除去する。これにより、隣り合う素子5(チップ部品領域Y)の間の境界領域Zにおいて基板30の材料が除去される。その結果、平面視においてレジストパターン41の開口42と一致する位置(境界領域Z)には、絶縁膜45および絶縁層20を貫通して基板30の表面30Aから基板30の厚さ途中まで到達する所定深さの溝44が形成される。溝44は、互いに対向する1対の側壁44Aと、当該1対の側壁44Aの下端(基板30の裏面30B側の端)の間を結ぶ底壁44Bとによって区画されている。基板30の表面30Aを基準とした溝44の深さは約100μmであり、溝44の幅(対向する側壁44Aの間隔)は約20μmであって、深さ方向全域にわたって一定である。
次に、樹脂膜46に熱処理(キュア処理)を施す。これにより、樹脂膜46の厚みが熱収縮するとともに、樹脂膜46が硬化して膜質が安定する。
図12は、第1接続電極および第2接続電極の製造工程を説明するための図である。
次に、Ni層33を別のめっき液に浸けることによって、当該Ni層33の表面にPdめっきが施される。これにより、めっき液中のPdが化学的に還元析出されて、当該Ni層33の表面にPd層34が形成される(ステップS6)。
以上のように、第1接続電極3および第2接続電極4を無電解めっきによって形成するので、第1接続電極3および第2接続電極4を電解めっきによって形成する場合に比べて、第1接続電極3および第2接続電極4についての形成工程の工程数(たとえば、電解めっきで必要となるリソグラフィ工程やレジストマスクの剥離工程等)を削減してチップ抵抗器1の生産性を向上できる。さらに、無電解めっきの場合には、電解めっきで必要とされるレジストマスクが不要であることから、レジストマスクの位置ずれによる第1接続電極3および第2接続電極4についての形成位置にずれが生じないので、第1接続電極3および第2接続電極4の形成位置精度を向上して歩留まりを向上できる。
具体的には、溝44を形成した後に、図10Gに示すように、PET(ポリエチレンテレフタレート)からなる薄板状であって粘着面72を有する支持テープ71が、粘着面72において、各半製品50における第1接続電極3および第2接続電極4側(つまり、表面30A)に貼着される。これにより、各半製品50が支持テープ71に支持される。ここで、支持テープ71として、たとえば、ラミネートテープを用いることができる。
以上、本発明の参考形態について説明してきたが、本発明はさらに他の形態で実施することもできる。たとえば、本発明のチップ部品の一例として、前述した参考形態では、チップ抵抗器1を開示したが、本発明は、チップコンデンサやチップダイオードやチップインダクタといったチップ部品にも適用できる。以下では、チップコンデンサについて説明する。
これから述べるチップコンデンサ101において、前述したチップ抵抗器1で説明した部分と対応する部分には、同一の参照符号を付し、当該部分についての詳しい説明を省略する。チップコンデンサ101において、チップ抵抗器1で説明した部分と同一の参照符号が付された部分は、特に言及しない限り、チップ抵抗器1で説明した部分と同じ構成を有していて、チップ抵抗器1で説明した部分(特に、第1接続電極3および第2接続電極4に関する部分について)と同じ作用効果を奏することができる。
ヒューズ領域113Cは、基板2上において、パッド領域113Bの一つの長辺(基板2の周縁に対して内方側の長辺)に沿って配置されている。ヒューズ領域113Cは、パッド領域113Bの前記一つの長辺に沿って配列された複数のヒューズユニット107を含む。
ヒューズF1〜F9が全て接続されているときは、チップコンデンサ101の容量値は、キャパシタ要素C1〜C9の容量値の総和に等しい。複数のヒューズF1〜F9から選択した1つまたは2つ以上のヒューズを切断すると、当該切断されたヒューズに対応するキャパシタ要素が切り離され、当該切り離されたキャパシタ要素の容量値だけチップコンデンサ101の容量値が減少する。
C1=0.03125pF
C2=0.0625pF C3=0.125pF
C4=0.25pF
C5=0.5pF
C6=1pF
C7=2pF
C8=4pF
C9=4pF
この場合、0.03125pFの最小合わせ込み精度でチップコンデンサ101の容量を微調整できる。また、ヒューズF1〜F9から切断すべきヒューズを適切に選択することで、10pF〜18pFの間の任意の容量値のチップコンデンサ101を提供することができる。
図13を参照して、基板2は、たとえば平面視において0.3mm×0.15mm、0.4mm×0.2mmなどの矩形形状(好ましくは、0.4mm×0.2mm以下の大きさ)を有していてもよい。キャパシタ配置領域105は、概ね、基板2の短辺の長さに相当する一辺を有する正方形領域となる。基板2の厚さは、150μm程度であってもよい。図14を参照して、基板2は、たとえば、裏面側(キャパシタ要素C1〜C9が形成されていない表面)からの研削または研磨によって薄型化された基板であってもよい。基板2の材料としては、シリコン基板に代表される半導体基板を用いてもよいし、ガラス基板を用いてもよいし、樹脂フィルムを用いてもよい。
下部電極膜111は、導電性膜、とくに金属膜であることが好ましく、たとえばアルミニウム膜であってもよい。アルミニウム膜からなる下部電極膜111は、スパッタ法によって形成することができる。上部電極膜113も同様に、導電性膜、とくに金属膜で構成することが好ましく、アルミニウム膜であってもよい。アルミニウム膜からなる上部電極膜113は、スパッタ法によって形成することができる。上部電極膜113のキャパシタ電極領域113Aを電極膜部分131〜139に分割し、さらに、ヒューズ領域113Cを複数のヒューズユニット107に整形するためのパターニングは、フォトリソグラフィおよびエッチングプロセスによって行うことができる。
パッシベーション膜23は、たとえば窒化シリコン膜で構成することができ、たとえばプラズマCVD法によって形成できる。その膜厚は、8000Å程度とされてもよい。樹脂膜24は、前述の通り、ポリイミド膜その他の樹脂膜で構成することができる。
チップコンデンサ101において素子5(キャパシタ素子)を形成する場合には、まず、前述した基板30(基板2)の表面に、熱酸化法および/またはCVD法によって、酸化膜(たとえば酸化シリコン膜)からなる絶縁層20が形成される。次に、たとえばスパッタ法によって、アルミニウム膜からなる下部電極膜111が絶縁層20の表面全域に形成される。下部電極膜111の膜厚は8000Å程度とされてもよい。次に、その下部電極膜の表面に、下部電極膜111の最終形状に対応したレジストパターンが、フォトリソグラフィによって形成される。このレジストパターンをマスクとして、下部電極膜がエッチングされることにより、図13等に示したパターンの下部電極膜111が得られる。下部電極膜111のエッチングは、たとえば、反応性イオンエッチングによって行うことができる。
フォトリソグラフィ工程を利用した上部電極膜113のパターニングでは、微小面積の電極膜部分131〜139を精度良く形成することができ、さらに微細なパターンのヒューズユニット107を形成することができる。そして、上部電極膜113のパターニングの後に、総容量値の測定を経て、切断すべきヒューズが決定される。その決定されたヒューズを切断することによって、所望の容量値に正確に合わせ込まれたチップコンデンサ101を得ることができる。
これから述べるチップ抵抗器301において、前述したチップ抵抗器1で説明した部分と対応する部分には、同一の参照符号を付し、当該部分についての詳しい説明を省略する。チップ抵抗器301において、チップ抵抗器1で説明した部分と同一の参照符号が付された部分は、特に言及しない限り、チップ抵抗器1で説明した部分と同じ構成を有していて、チップ抵抗器1で説明した部分と同じ作用効果を奏することができる。
凸部73,74は、第1接続電極3および第2接続電極4の周縁部(具体的には、長辺3A,4Aおよび短辺3B,4B)に沿って間隔を空けて複数形成されている。この参考形態では、基板2の長手方向において素子5に近い側の長辺3A,4Aを除く周縁に沿ってコ字状に配置されている。すなわち、複数の凸部73,74で区画された領域は、素子5に向かって開放した領域である。なお、凸部73,74は、図17に示す円柱状の他、多角柱状、多角錐状、円錐状等であってもよい。
図19は、本発明の他の参考形態に係るチップ抵抗器の模式的な斜視図である。図20は、図19のチップ抵抗器の模式的な断面図である。
凹部77,78は、第1接続電極3および第2接続電極4の基板2の長手方向(素子5を挟んで第1接続電極3と第2接続電極4とが対向する方向)に沿って直線状に形成されている。この参考形態では、その直線状の凹部77,78が、基板2の短手方向に沿って互いに間隔を空けてストライプ状に複数形成されている。なお、複数の凹部77,78は、図18に示すストライプ状の他、点状に配置されていてもよい。
以上、本発明のチップ部品(チップ抵抗器1やチップコンデンサ101)について説明してきたが、本発明はさらに他の形態で実施することもできる。
また、チップコンデンサ101では、上部電極膜113だけが複数の電極膜部分に分割されている構成を示したが、下部電極膜111だけが複数の電極膜部分に分割されていたり、上部電極膜113および下部電極膜111が両方とも複数の電極膜部分に分割されていたりしてもよい。さらに、前述の実施形態および参考形態では、上部電極膜または下部電極膜とヒューズユニットとが一体化されている例を示したが、上部電極膜または下部電極膜とは別の導体膜でヒューズユニットを形成してもよい。また、前述したチップコンデンサ101では、上部電極膜113および下部電極膜111を有する1層のキャパシタ構造が形成されているが、上部電極膜113上に、容量膜を介して別の電極膜を積層することで、複数のキャパシタ構造が積層されてもよい。
また、本発明を、チップインダクタに適用した場合、当該チップインダクタにおいて前述した基板2上に形成された素子5は、複数のインダクタ要素(素子要素)を含んだインダクタ素子を含み、第1接続電極3および第2接続電極4の間に接続されている。素子5は、前述した多層基板の多層配線中に設けられ、配線膜22によって形成されている。また、チップインダクタでは、基板2上に、前述した複数のヒューズFが設けられていて、各インダクタ要素が、第1接続電極3および第2接続電極4に対して、ヒューズFを介して切り離し可能に接続されている。
また、本発明を、チップダイオードに適用した場合、当該チップダイオードにおいて前述した基板2上に形成された素子5は、複数のダイオード要素(素子要素)を含んだダイオード回路網(ダイオード素子)を含む。ダイオード素子は基板2に形成されている。このチップダイオードでは、一つまたは複数のヒューズFを選択して切断することにより、ダイオード回路網における複数のダイオード要素の組み合わせパターンを任意のパターンとすることができるので、ダイオード回路網の電気的特性が様々なチップダイオードを共通の設計で実現することができる。
また、前述した第1接続電極3および第2接続電極4において、Ni層33とAu層35との間に介装されていたPd層34を省略することもできる。Ni層33とAu層35との接着性が良好なので、Au層35に前述したピンホールができないのであれば、Pd層34を省略しても構わない。
ワンセグTV受信IC213は、ワンセグ放送(携帯機器を受信対象とする地上デジタルテレビ放送)の電波を受信するための受信機を構成する電子回路を内蔵している。ワンセグTV受信IC213の近傍には、複数のチップインダクタ221と、複数のチップ抵抗器222とが配置されている。ワンセグTV受信IC213、チップインダクタ221およびチップ抵抗器222は、ワンセグ放送受信回路223を構成している。チップインダクタ221およびチップ抵抗器222は、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路223に高精度な回路定数を与える。
FMチューナIC215は、その近傍において実装基板9に実装された複数のチップ抵抗器224および複数のチップインダクタ225とともに、FM放送受信回路226を構成している。チップ抵抗器224およびチップインダクタ225は、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、FM放送受信回路226に高精度な回路定数を与える。
フラッシュメモリ217は、オペレーティングシステムプログラム、スマートフォン201の内部で生成されたデータ、通信機能によって外部から取得したデータおよびプログラムなどを記録するための記憶装置である。
電源IC219の近くには、複数のチップキャパシタ230および複数のチップダイオード231が実装基板9の実装面に実装されている。電源IC219は、チップキャパシタ230およびチップダイオード231とともに、電源回路232を構成している。
また、スマートフォン201の位置情報が必要とされるときには、マイクロコンピュータ218は、GPS受信IC214が出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。
フラッシュメモリ217は、通信によって取得したデータの記憶や、マイクロコンピュータ218の演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。マイクロコンピュータ218は、必要に応じて、フラッシュメモリ217に対してデータを書き込み、またフラッシュメモリ217からデータを読み出す。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
2 基板
2A 素子形成面
3 第1接続電極
4 第2接続電極
5 素子
10 凹部
11 凸部
12 凹凸
15 凹部
16 凸部
17 凹凸
21 抵抗体膜
22 配線膜
33 Ni層
34 Pd層
35 Au層
56 抵抗
73 凸部
74 凸部
77 凹部
78 凹部
101 チップコンデンサ
111 下部電極膜
112 容量膜
113 上部電極膜
131〜139 電極膜部分
221 チップインダクタ
222 チップ抵抗器
224 チップ抵抗器
225 チップインダクタ
227 チップコンデンサ
228 チップダイオード
230 チップコンデンサ
231 チップダイオード
233 チップ抵抗器
234 チップコンデンサ
235 チップインダクタ
301 チップ抵抗器
401 チップ抵抗器
C1〜C9 キャパシタ要素
F(F1〜F9) ヒューズ
R 抵抗体
Claims (11)
- 基板と、
前記基板上に形成された複数の素子要素を含む素子回路網と、
前記基板上に設けられ、前記素子回路網を外部接続するための電極と、
前記電極の下方に配置された電極下地膜とを含み、
前記電極は、その表面に選択的に突出した凸部が形成された凸型電極であり、
前記電極下地膜における前記電極との対向面には、前記電極の凸部に一致する位置に、前記電極に向かって突出する下地凸部が設けられており、
前記電極下地膜において、前記下地凸部と、前記下地凸部を除く部分とが同一の材料で構成されている、チップ部品。 - 前記凸部は、前記電極の周縁部に沿って間隔を空けて配置された複数の凸部を含む、請求項1に記載のチップ部品。
- 前記複数の素子要素を切り離し可能に前記電極にそれぞれ接続するための複数のヒューズを含む、請求項1または2に記載のチップ部品。
- 前記素子回路網が、前記基板上に形成された複数の抵抗体を含む抵抗回路網を含み、
前記チップ部品がチップ抵抗器である、請求項3に記載のチップ部品。 - 前記抵抗体が、前記基板上に形成された抵抗体膜および前記抵抗体膜に積層された配線膜を含む、請求項4に記載のチップ部品。
- 前記素子回路網が、前記基板上に形成された複数のキャパシタ要素を含むキャパシタ回路網を含み、
前記チップ部品がチップコンデンサである、請求項3に記載のチップ部品。 - 前記キャパシタ要素が、前記基板上に形成された容量膜と、前記容量膜を挟んで対向する下部電極膜および上部電極膜とを含み、
前記下部電極膜および前記上部電極膜が、分離された複数の電極膜部分を含み、
前記複数の電極膜部分が前記複数のヒューズにそれぞれ接続されている、請求項6に記載のチップ部品。 - 前記素子回路網が、前記基板上に形成された複数のインダクタ要素を含むインダクタ回路網を含み、
前記チップ部品がチップインダクタである、請求項3に記載のチップ部品。 - 前記素子回路網が、前記基板上に形成された複数のダイオード要素を含むダイオード回路網を含み、
前記チップ部品がチップダイオードである、請求項3に記載のチップ部品。 - 前記電極は、Ni層と、Au層とを含み、前記Au層が最表面に露出している、請求項1〜9のいずれか一項に記載のチップ部品。
- 前記電極が、前記Ni層と前記Au層との間に介装されたPd層をさらに含む、請求項10に記載のチップ部品。
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