JP5115349B2 - 積層セラミック電子部品およびその製造方法 - Google Patents

Description

この発明は、積層セラミック電子部品およびその製造方法に関するもので、特に、積層セラミック電子部品に備える外部端子電極の構造および外部端子電極の形成方法に関するものである。

近年、携帯電話、ノートパソコン、デジタルカメラ、デジタルオーディオ機器等の小型携帯電子機器の市場が拡大している。これらの携帯電子機器では、小型化が進んでいるとともに、高性能化も同時に進んでいる。携帯電子機器には多数の積層セラミック電子部品が搭載されているが、積層セラミック電子部品についても、小型化かつ高性能化が要求されており、たとえば、積層セラミックコンデンサについては、小型化かつ大容量化が要求されている。

積層セラミックコンデンサを小型化かつ大容量化する手段としては、セラミック層を薄層化することが有効であり、最近では、セラミック層の厚みが３μｍ以下のものが実用化されている。現在、さらなる薄層化の可能性が探求されているが、セラミック層を薄層化すればするほど、内部電極間の短絡が生じやすくなるため、品質確保が難しくなるという課題がある。

別の手段として、内部電極の有効面積を広くすることが考えられる。しかし、積層セラミックコンデンサを量産する際には、セラミックグリーンシートの積層ずれ、カットずれを考慮して、内部電極とセラミック素体の側面とのサイドマージンや、内部電極とセラミック素体の端面とのエンドマージンをある程度確保する必要があるため、内部電極の有効面積を広げることには制約がある。

所定のマージンを確保しながら内部電極の有効面積を広げるためには、セラミック層の面積を広くする必要がある。しかし、決められた寸法規格内でセラミック層の面積を広げることには限界があり、その上、外部端子電極自身が有する厚みといったことも妨げとなる。

従来、積層セラミックコンデンサの外部端子電極は、セラミック素体の端部に導電性ペーストを塗布し、焼き付けることにより形成されている。導電性ペーストの塗布方法としては、導電性ペーストを収容したペースト槽にセラミック素体の端部を浸漬して引き上げるというものが主流であるが、この方法では、導電性ペーストの粘性が影響して、セラミック素体の端面の中央部に導電性ペーストが厚く付着しやすい。このため、外部端子電極が部分的に厚くなる（たとえば、具体的には３０μｍを超える）分、セラミック層の面積を小さくせざるを得ない。

これを受けて、外部端子電極を、直接、めっきにより形成する方法が提案されている（たとえば、特許文献１参照）。この方法によれば、セラミック素体の端面における内部電極の露出部を核としてめっき膜が析出し、めっき膜が成長することにより、隣り合う内部電極の露出部同士が接続される。したがって、この方法を適用すれば、従来の導電性ペーストによる方法に比べて、薄くかつフラットな外部端子電極を形成することが可能となる。

しかし、めっき処理時に、めっき液がセラミック素体内部の有効内部導体にまで浸入することがある。めっき液には、金属の錯化剤なども含めて水溶性の導電成分が含まれている。そのため、このような状態で、高温多湿な環境下においてセラミック電子部品を使用すると、水分の存在および通電により、めっき液が浸入した有効内部導体部位で電気化学的反応が起こり、セラミック層の劣化やセラミック層の剥離が生じて、セラミック電子部品の信頼性を低下させる場合がある。

上記めっき液による問題を回避する一つの手段としては、めっき処理後に、たとえば５００℃以上といった高温で熱処理を行なうことで、セラミック素体内部に浸入しためっき液を除去することが考えられる。

しかし、内部導体材料としてＮｉ、下地めっき膜材料としてＣｕを選択した場合、Ｃｕめっき後に高温で熱処理を行なうと、下地めっき膜の緻密性が低下し、水分や上層のめっき膜形成時のめっき液などが浸入して、かえって信頼性が低下するという問題があった。これは、熱処理時に、内部導体を構成するＮｉと下地めっき膜を構成するＣｕとの間で相互拡散が起こり、カーケンダル効果により下地めっき膜内部にボイドが多数形成されるためであると考えられる。
国際公開第２００７／０４９４５６号パンフレット

そこで、この発明の目的は、上述しためっき液や水分の浸入の問題を解決し得る、積層セラミック電子部品およびその製造方法を提供しようとすることである。

この発明は、複数のセラミック層が積層されてなるもので、互いに対向する第１の主面および第２の主面と、第１の主面および第２の主面間を接続する複数の側面とを有する、セラミック素体と、セラミック素体の内部に形成され、少なくとも１つの側面に露出部を有する、Ｎｉを含有する内部導体と、セラミック素体の少なくとも１つの側面上に形成され、内部導体と電気的に接続された外部端子電極とを備える、積層セラミック電子部品にまず向けられるものであって、上述した技術的課題を解決するため、外部端子電極が、セラミック素体の少なくとも１つの側面上において、内部導体の露出部を被覆するようにして形成された、Ｓｎ−Ｃｕ−Ｎｉ金属間化合物を含有する第１の導電層を含むことを特徴としている。

この発明に係る積層セラミック電子部品において、第１の導電層上に形成された、Ｃｕを含有する第２の導電層をさらに含んでいてもよい。第２の導電層は、ガラス成分を含まず、実質的にＣｕを主成分として構成されることが好ましい。

また、外部端子電極は、最外層にめっき膜からなる第３の導電層を有していてもよい。

この発明は、また、上述のような積層セラミック電子部品を製造する方法にも向けられる。

この発明に係る積層セラミック電子部品の製造方法は、複数のセラミック層が積層されてなるもので、互いに対向する第１の主面および第２の主面と、第１の主面および第２の主面間を接続する複数の側面とを有し、少なくとも１つの側面に露出部を有する、Ｎｉを含有する内部導体が内部に形成された、セラミック素体を準備する工程と、セラミック素体の少なくとも１つの側面上において、内部導体の露出部を被覆するようにしてＳｎ含有層を形成する工程と、Ｓｎ含有層上にＣｕ含有層を形成する工程と、Ｓｎ含有層およびＣｕ含有層が形成されたセラミック素体に熱処理を施し、それによって、内部導体とＣｕ含有層との間にＳｎ−Ｃｕ−Ｎｉ金属間化合物層を形成する工程とを備えることを特徴としている。

この発明に係る積層セラミック電子部品の製造方法において、Ｓｎ含有層を形成する工程は、Ｓｎ含有層をめっきにより形成する工程を含むことが好ましく、また、Ｃｕ含有層を形成する工程は、Ｃｕ含有層をめっきにより形成する工程を含むことが好ましい。

この発明に係る積層セラミック電子部品の製造方法において、Ｃｕ含有層の厚みは、Ｓｎ含有層の厚みの２倍以上であることが好ましい。

この発明によれば、Ｎｉを含有する内部導体の露出部を被覆するように形成されたＳｎ−Ｃｕ−Ｎｉ金属間化合物を含有する第１の導電層がバリア層として機能し、たとえば、第１の導電層上にＣｕを含有する第２の導電層が形成され、５００℃以上といった高温で熱処理を施しても、ＮｉとＣｕとの相互拡散が抑制される。これにより、カーケンダル効果によるボイドの発生を抑制し、セラミック素体と外部端子電極との界面のシール性を向上させ、セラミック電子部品の信頼性を向上させることができる。

また、外部端子電極に含まれる第１の導電層、さらに必要に応じて形成される第２の導電層および第３の導電層は、めっきによって形成されることができるので、導電性ペーストを用いて形成された場合に比べて、薄く、かつフラットな状態とすることができる。したがって、積層セラミック電子部品の小型化に寄与するとともに、決められた寸法規格内でセラミック素体の体積を増すことができるので、積層セラミック電子部品の高性能化に寄与する。特に、積層セラミックコンデンサに適用された場合、決められた寸法規格内で大容量化を果たすことができる。

図１ないし図５は、この発明の第１の実施形態を説明するためのものである。ここで、図１は、積層セラミック電子部品１を示す斜視図である。図２は、図１の線Ａ−Ａに沿う断面図である。

図１および図２に示すように、積層セラミック電子部品１は、複数のセラミック層２をもって構成され、互いに対向する第１の主面３および第２の主面４と、それらの間を接続する第１ないし第４の側面５ないし８とを有する、セラミック素体９を備える。第１の側面５および第２の側面６は互いに対向し、第３の側面７および第４の側面８は互いに対向している。

第１の側面５には第１の外部端子電極１０が形成され、第２の側面６には第２の外部端子電極１１が形成されている。第１の外部端子電極１０および第２の外部端子電極１１は、互いに電気的に絶縁されている。

セラミック素体９の内部には、図２に示されるように、第１の内部導体１２および第２の内部導体１３が配置されている。第１の内部導体１２は、第１の側面５まで引き出され、ここで第１の外部端子電極１０と電気的に接続されている。第２の内部導体１３は、第２の側面６まで引き出され、ここで第２の外部端子電極１１と電気的に接続されている。

第１の主面３上および第２の主面４上には、図２に示されているように、第１の補助導体１４および第２の補助導体１５が形成されており、第１の補助導体１４は、第１の外部端子電極１０の、主面３および４上での折返し部分を補助し、第２の補助導体１５は、第２の外部端子電極１１の、主面３および４上での折返し部分を補助する。第１および第２の補助導体１４および１５は、第３および第４の側面７および８上にも形成され得る。第１および第２の外部端子電極１０および１１の折返し部分を長く形成する必要がない場合は、第１および第２の補助導体１４および１５は形成される必要はない。

図３は、積層セラミック電子部品１に備えるセラミック素体９の内部構造を示す平面図であり、第１および第２の内部導体１２および１３の各々の平面形態を示している。

図３（ａ）に示すように、第１の内部導体１２は、第１の有効部１６と、第１の有効部１６から第１の側面５まで引き出された第１の引出し部１７とからなる。図３（ｂ）に示すように、第２の内部導体１３は、第２の有効部１８と、第２の有効部１８から第２の側面６まで引き出された第２の引出し部１９とからなる。第１の有効部１６と第２の有効部１８とがセラミック層２を挟んで対向する部分において、所定の電気的特性が発現される。

図４は、図２の部分拡大図であり、第１の外部端子電極１０の構造を示している。

図４に示すように、第１の外部端子電極１０は、第１の側面５上において第１の内部導体１２の露出部を被覆するようにして形成された第１の導電層２０と、第１の導電層２０上に形成された第２の導電層２１とを含み、さらに、最外層は、第２の導電層２１上に形成された複数のめっき膜、たとえば第１および第２のめっき膜２２および２３からなる第３の導電層２４によって構成されている。

なお、図示しないが、第１の導電層２０から第３の導電層２４に至る積層構造は、第１の主面３、第２の主面４、第３の側面７および第４の側面８上においても形成されている。また、第２の外部端子電極１１についても同様の構造を有する。

第１の導電層２０は、Ｓｎ−Ｃｕ−Ｎｉ金属間化合物を含有する。この金属間化合物に含まれるＣｕやＮｉは、後述する第２の導電層２１に含まれるＣｕや内部導体１２に含まれるＮｉが拡散したものであり得る。第１の導電層２０の厚みは１〜５μｍであることが好ましい。

第２の導電層２１は、Ｃｕを含有する。第２の導電層２１には、ガラス成分が含まれていてもよいが、ガラス成分が含まれると、第２の導電層２１の緻密性が低下するため、第２の導電層２１はガラス成分を含まず、実質的にＣｕを主成分として構成されることが好ましい。第２の導電層２１の厚みは２〜１５μｍであることが好ましい。なお、第２の導電層２１は必ずしも存在する必要はなく、第２の導電層の存在しないものも、この発明の範囲にはいる。

第３の導電層２４は、必要に応じて適宜形成されるものであり、必ずしも形成される必要はない。第３の導電層２４に備えるめっき膜２２および２３の各々の厚みは、１〜５μｍであることが好ましい。めっき膜２２および２３は、たとえば、Ｃｕ、Ｎｉ、Ｓｎ、Ｐｂ、Ａｕ、Ａｇ、Ｐｄ、ＢｉおよびＺｎからなる群から選ばれる１種の金属または当該金属を含む合金からなることが好ましい。たとえば、積層セラミック電子部品１がはんだ実装される場合には、下地側の第１のめっき膜２２を構成する金属として、はんだバリア性能を有するＮｉを用い、外表面側の第２のめっき膜２３を構成する金属として、はんだ濡れ性の良いＳｎやＡｕを用いることが好ましい。なお、第３の導電層２４を構成するめっき膜は、単に１層だけでも、あるいは、３層以上形成されてもよい。

セラミック層２を構成する材料しては、たとえば、ＢａＴｉＯ_３、ＣａＴｉＯ_３、ＳｒＴｉＯ_３、ＣａＺｒＯ_３などを主成分とする誘電体セラミックを用いることができる。また、これらの主成分にＭｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの副成分を添加したものを用いてもよい。そのほか、ＰＺＴ系セラミックなどの圧電体セラミック、スピネル系セラミックなどの半導体セラミックなどを用いることもできる。

セラミック層２を構成する材料として、誘電体セラミックを用いた場合は、積層セラミック電子部品１はコンデンサとして機能し、圧電体セラックを用いた場合は、圧電部品として機能し、半導体セラミックを用いた場合は、サーミスタとして機能する。セラミック層２の焼成後の厚みは、１〜１０μｍであることが好ましい。

内部導体１２および１３はＮｉを含有する。また、内部導体１２および１３は実質的にＮｉを主成分として構成されることが好ましい。内部導体１２および１３の焼成後の厚みは０.５〜２.０μｍであることが好ましい。

次に、上述した積層セラミック電子部品１の製造方法の一例について説明する。

まず、セラミック層２となるべきセラミックグリーンシート、Ｎｉを含有する内部導体１２および１３のための導電性ペーストがそれぞれ準備される。これらセラミックグリーンシートおよび導電性ペーストには、バインダおよび溶剤が含まれるが、これらバインダおよび溶剤としては、それぞれ、公知の有機バインダおよび有機溶剤を用いることができる。

次に、セラミックグリーンシート上に、たとえばスクリーン印刷法などにより所定のパターンをもって導電性ペーストが印刷される。これによって、内部導体１２および１３の各々となるべき導電性ペースト膜が形成されたセラミックグリーンシートが得られる。

次に、上述のように導電性ペースト膜が形成されたセラミックグリーンシートを所定の順序でかつ所定枚数積層し、その上下に導電性ペースト膜が形成されていない外層用セラミックグリーンシートを所定枚数積層することによって、生の状態のマザー積層体が得られる。生のマザー積層体は、必要に応じて、静水圧プレスなどの手段により積層方向に圧着される。

次に、生のマザー積層体は所定のサイズにカットされ、それによって、セラミック素体９の生の状態のものが切り出される。

次に、生のセラミック素体９が焼成される。焼成温度は、セラミックグリーンシートに含まれるセラミック材料や導電性ペースト膜に含まれる金属材料にもよるが、たとえば９００〜１３００℃の範囲に選ばれることが好ましい。

次に、必要に応じて、バレル研磨等による研磨処理を施し、内部導体１２および１３の露出部の面出しを行なう。同時に、セラミック素体９の稜部や角部に丸みが形成される。

次に、セラミック素体９の側面５および６上において、内部導体１２および１３の露出部を被覆するようにしてＳｎ含有層を形成する。図５には、セラミック素体９の第１の側面５上に形成されたＳｎ含有層２５が示されている。

Ｓｎ含有層２５の厚みは、１〜５μｍであることが好ましい。厚みが１μｍ未満であると、金属間化合物を含有する第１の導電層２０の膜厚が薄くなったり、連続性が低下したりして、ＮｉとＣｕとの相互拡散の抑制効果が低下することがある。他方、厚みが５μｍを超えると、Ｓｎ−Ｃｕ−Ｎｉ金属間化合物が形成されにくくなったり、Ｓｎ含有層２５に対する、後述するＣｕ含有層２６からのＣｕの拡散が進んで第２の導電層２１にボイドが生じたりすることがある。

Ｓｎ含有層２５は、めっきにより形成されることが好ましい。Ｓｎ系めっきとしては、単成分のＳｎめっきに限らず、Ｓｎ−Ｃｕ、Ｓｎ−Ｎｉ、Ｓｎ−Ｚｎなどの２元系めっきや、Ｓｎ−Ｃｕ−Ｎｉ、Ｓｎ−Ｃｕ−Ａｇ、Ｓｎ−Ｃｕ−Ｚｎなどの３元系めっきなどを用いることができる。それぞれ共晶組成近傍の組成が好ましく、たとえば、Ｓｎ−Ｃｕでは、Ｃｕ０.１〜１.５重量％（Ｃｕ０.７重量％で共晶）、Ｓｎ−Ｎｉでは、Ｎｉ２５〜３０重量％（ＳｎとＮｉとの共晶はＮｉ２８重量％）である。

なお、Ｓｎ含有層２５にはガラス成分が含まれていてもよいが、ガラス成分が含まれると、Ｓｎ含有層の緻密性が低下するおそれがある。したがって、Ｓｎ含有層２５はガラス成分を含まないことが好ましい。

次に、図５に示すように、Ｓｎ含有層２５上にＣｕ含有層２６を形成する。Ｃｕ含有層２６の厚みは、Ｓｎ含有層２５の厚みの２倍以上であることが好ましい。Ｓｎ含有層２５とＣｕ含有層２６との界面に存在するＣｕ成分は金属間化合物生成過程で消費されるが、Ｃｕ含有層２６の厚みがＳｎ含有層２５の厚みの２倍以上であれば、十分に第２の導電層２１の厚みを確保することができる。また、Ｃｕ含有層２６の厚みは、２〜１５μmであることが好ましい。

Ｃｕ含有層２６は、めっきにより形成されることが好ましい。Ｃｕ含有層２６にはガラス成分が含まれていてもよいが、ガラス成分が含まれるとＣｕ含有層２６の緻密性が低下するおそれがある。したがって、Ｃｕ含有層２６は、ガラス成分を含まず、実質的にＣｕを主成分として構成されることが好ましい。

次に、上記のように、Ｓｎ含有層２５およびＣｕ含有層２６が形成されたセラミック素体９に熱処理を施し、それによって、内部導体１２および１３とＣｕ含有層２６との間に、前述の第１の導電層２０となるＳｎ−Ｃｕ−Ｎｉ金属化合物層を形成する。熱処理条件は、低酸素分圧雰囲気（たとえば、Ｎ_２雰囲気）下でトップ温度６００〜１０００℃（８００℃前後が望ましい。）とすることが好ましい。温度が６００℃未満の場合、内部導体１２および１３と外部端子電極１０および１１とのコンタクト性が低下することがある。一方、１０００℃を超える場合、ブリスタの発生により電極膜中にボイドが生成しやすくなるため、電極膜の緻密性が低下することがある。

熱処理時には、その過程(２５０℃近傍)で溶融した、Ｓｎ含有層２５中のＳｎと内部導体１２および１３中のＮｉとＣｕ含有層２６中のＣｕとが反応して、Ｓｎ−Ｃｕ−Ｎｉ金属化合物層が形成される。その際、Ｓｎ含有層２５がＳｎ単成分めっきによって形成されても十分な金属間化合物層が形成されるが、ＮｉあるいはＣｕとの反応性を抑えたい場合は、Ｓｎ含有層２５の形成にあたって、上記２元系、３元系のＳｎ系めっきを用いることが好ましい。

次に、必要に応じて、Ｃｕ含有層２６上に、めっき膜２２および２３からなる第３の導電層２４を形成する。第３の導電層２４を構成するめっき膜の層数は任意である。

なお、Ｃｕ含有層２６およびＳｎ含有層２５、ならびに第３の導電層２４を形成するにあたって、めっきを行なう場合、めっき方法としては、電解めっき、無電解めっきのどちらを採用してもよい。ただし、無電解めっきの場合には、めっき析出速度を向上させるために、触媒などによる前処理が必要となり、工程が複雑化するというデメリットがある。したがって、電解めっきを採用することが好ましい。また、めっきを実施するにあたっては、湿式バレルめっきを用いることが好ましい。

図６は、この発明の第２の実施形態を説明するためのもので、図２に対応している。図６において、図２に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。

第２の実施形態による積層セラミック電子部品１ａは、第１の側面５に露出部を有する第１のダミー内部導体２９と第２の側面６に露出部を有する第２のダミー内部導体３０とをさらに備えることを特徴としている。これら第１および第２のダミー内部導体２９および３０は、電気的特性の発現に寄与しない。

第１のダミー内部導体２９は、第２の内部導体１３と同一平面上に形成されるものと、内部導体１２および１３のいずれもが形成されない外層部に位置されるものとがある。第２のダミー内部導体３０は、第１の内部導体１２と同一平面上に形成されるものと、ダミー内部導体１２および１３のいずれもが形成されない外層部に位置されるものとがある。

第１の側面５上において、第１の内部導体１２の露出部と第１のダミー内部導体２９の露出部とは、セラミック層２の積層方向に沿って交互に配列されている。第２の側面６上においても、同様の状態となっている。

ダミー内部導体２９および３０を設けることにより、側面５および６上における内部導体１２および１３ならびにダミー内部導体２９および３０の各々の露出部同士の間隔を短くすることができるため、たとえば、第１の導電層２０（図４参照）の前駆体としてのＳｎ含有層２５（図５参照）をめっきにより形成する場合、めっき成長を促進することができる。

このような積層セラミック電子部品１ａの第１および第２の外部端子電極１０および１１についても、特に図示しないが、図４を参照して説明した外部端子電極１０の構造および形成方法が適用される。

図７は、この発明の第３の実施形態を説明するためのもので、図３に対応している。なお、図３では、外部端子電極１０および１１が形成される前の段階にあるセラミック素体９を図示していたが、図７では、外部端子電極１０および１１が形成された状態にある積層セラミック電子部品１ｂを図示している。図７において、図３に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。

第３の実施形態による積層セラミック電子部品１ｂは、第１および第２の内部導体１２および１３がＴ字形状を有していることを特徴としている。

第１の内部導体１２の引出し部１７は、第１の側面５上、第３の側面７上、および第４の側面８上に露出するように配列されている。また、第１の内部導体１２の引出し部１７は、第１の側面５を経由して第３の側面７から第４の側面８にかけて連続するように露出している。

第２の内部導体１３の引出し部１９は、第２の側面６上、第３の側面７上、および第４の側面８上に露出するように配列されている。また、第２の内部導体１３の引出し部１９、第２の側面６を経由して第３の側面７から第４の側面８にかけて連続するように露出している。

なお、この実施形態による積層セラミック電子部品１ｂは、内部導体１２および１３の延びる方向が実装基板（図示せず。）に対して垂直になる、言い換えれば、第４の側面８が実装側の面として実装基板に実装することを想定したものである。

このような積層セラミック電子部品１ｂの第１および第２の外部端子電極１０および１１についても、特に図示しないが、図４を参照して説明した外部端子電極１０の構造および形成方法が適用される。

図８および図９は、この発明の第４の実施形態を説明するためのものである。ここで、図８は、積層セラミック電子部品の一例としての積層セラミックコンデンサアレイ４１を示す斜視図である。

積層セラミックコンデンサアレイ４１は、セラミック素体４２を備えている。セラミック素体４２は、互いに対向する第１および第２の主面４３および４４と、第１および第２の主面４３および４４間を接続する、第１の側面４５、第２の側面４６、第３の側面４７および第４の側面４８とを有する直方体形状をなしている。

図９は、セラミック素体４２の内部構造を示す平面図であり、図９（ａ）と同（ｂ）とは互いに異なる断面を示している。セラミック素体４２は、複数のセラミック層４９が積層された構造を有している。セラミック素体４２の内部には、互いの間に所定のセラミック層４９を介在させた状態で、第１および第２の内部導体５０および５１が複数組積層方向に交互にかつ主面方向に交互に形成されている。この実施形態では、２つの第１の内部導体５０と２つの第２の内部導体５１とが主面方向に交互に配列されている。第１の内部導体５０は、第１の側面４５に露出部を有し、これら露出部は複数列状に配列される。第２の内部導体５１は、第２の側面４６に露出部を有し、これら露出部は複数列状に配列される。

図８に示すように、セラミック素体４２の第１および第２の側面４５および４６上には、それぞれ、互いに電気的に絶縁された４つの第１の外部端子電極５２および互いに電気的に絶縁された４つの第２の外部端子電極５３が形成されている。第１の内部導体５０の配列された露出部は、第１の外部端子電極５２によって被覆され、第１の外部端子電極５２と電気的に接続される。第２の内部導体５１の配列された露出部は、第２の外部端子電極５３によって被覆され、第２の外部端子電極５３と電気的に接続される。

このような積層セラミックコンデンサアレイ４１の第１および第２の外部端子電極５２および５３についても、図示しないが、図４を参照して説明した外部端子電極１０の構造および形成方法が適用される。

図１０は、この発明の第５の実施形態を説明するためのもので、積層セラミック電子部品の一例としての多端子型低ＥＳＬ積層セラミックコンデンサに備えるセラミック素体４２ａを示す、図９に対応する図である。図１０において、図９に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。

第５の実施形態による低ＥＳＬ積層セラミックコンデンサは、図８に示したコンデンサアレイ４１と同様の外観を有している。

セラミック素体４２ａの内部には、互いの間に所定のセラミック層４９を介在させた状態で、第１および第２の内部導体６０および６１が複数組積層方向に交互に形成されている。

第１の内部導体６０は、第２の内部導体６１と対向する第１の有効部６２と第１の有効部６２から第１または第２の側面４５または４６にまで引き出される複数の第１の引出し部６３とを有していて、第１の引出し部６３の各端部に、第１または第２の側面４５または４６に露出する露出部を形成している。

第２の内部導体６１は、第１の内部導体６０と対向する第２の有効部６４と第２の有効部６４から第１または第２の側面４５または４６にまで引き出される複数の第２の引出し部６５とを有していて、第２の引出し部６５の各端部に、第１または第２の側面４５または４６に露出する露出部を形成している。

第２の引出し部６５の露出部は、第１および第２の側面４５および４６の各々上において、第１の引出し部６４の露出部と交互に配列される。他方、この実施形態では、セラミック素体４２ａの第１および第２の側面４５および４６の各々上には、第１および第２の外部端子電極が交互に配列される。第１の内部導体６０の露出部は、第１の外部端子電極によって被覆され、第１の外部端子電極と電気的に接続される。第２の内部電極６１の露出部は、第２の外部端子電極によって被覆され、第２の外部端子電極と電気的に接続される。

このような低ＥＳＬ積層セラミックコンデンサの第１および第２の外部端子電極についても、図示しないが、図４を参照して説明した外部端子電極１０の構造および形成方法が適用される。

図１１は、この発明の第６の実施形態による積層セラミック電子部品１ｃを示す、図７に対応する図である。図１１において、図７に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。

第６の実施形態による積層セラミック電子部品１ｃは、第３の側面７に偏って、第１の外部端子電極１０および第２の外部端子電極１２が形成されていることを特徴としている。

第１の内部導体１２は２つの第１の引出し部１７を有し、その一方は、第３の側面７から第１の側面５にかけて連続するように露出している。

第２の内部導体１３は２つの第２の引出し部１９を有し、その一方は、第３の側面７から第２の側面６にかけて連続するように露出している。

なお、この実施形態による積層セラミック電子部品１ｃは、内部導体１２および１３の延びる方向が実装基板（図示せず。）に対して垂直になる、言い換えれば、第３の側面７が実装側の面として実装基板に実装することを想定したものである。

このような積層セラミック電子部品１ｃの第１および第２の外部端子電極１０および１１についても、特に図示しないが、図４を参照して説明した外部端子電極１０の構造および形成方法が適用される。

次に、この発明による効果を確認するために実施した実験例について説明する。

まず、第１の実施形態に基づいて、積層セラミック電子部品としての積層セラミックコンデンサの、外部端子電極を形成する前のセラミック素体を作製した。セラミック素体を作製するにあたっての各種仕様および条件は、以下の表１に示すとおりとした。

次に、セラミック素体に外部端子電極を形成するため、電解バレルめっきを行ない、セラミック素体の第１および第２の側面にＳｎ含有層を形成した。引き続き、電解バレルめっきを行ない、上記Ｓｎ含有層上に、Ｃｕ含有層を形成した。

その後、Ｎ_２雰囲気（ＰＯ_２起電力５ｍＶ）、トップ温度８００℃、１５０分間の条件で熱処理を施した。

次に、一部の試料について電解バレルめっきを行ない、Ｃｕ含有層上にＮｉめっき膜およびＳｎめっき膜をこの順に形成した。

なお、この実験例では、Ｓｎ含有層を構成するＳｎ系めっきの組成、Ｓｎ含有層の厚み、およびＣｕ含有層の厚みを変化させた種々の試料を作製した。また、比較のため、第１層にＳｎ含有層を形成せず、直接、Ｃｕ含有層を形成した試料をも作製した。各試料の詳細を表２に示す。

次に、各試料を試験基板に実装した後、耐湿負荷試験（８５℃、８５％Ｒ．Ｈ．、ＤＣ６.３Ｖ、２０００時間、試料数１００個）、および高温放置試験（１２５℃、２０００時間、試料数１００個）をそれぞれ行なった。耐湿負荷試験ではＩＲ（絶縁抵抗）の経時変化を、高温放置試験では２０００時間験後の固着強度を確認した。結果を表２に示す。

なお、ＩＲについては、コンデンサのＩＲがlog ＩＲ≧６の場合を良品と判定し、表２において、「○」で示し、log ＩＲ＜６の試料が発生した場合を不良図判定し、「×」で示した。ＩＲの測定には、アドバンテスト社製Ｒ８３４０Ａを用いた。

固着強度については、初期強度と比較した２０００時間後の強度低下率が２０％以内の場合を良品と判定し、２０％を超える場合を不良と判定とした。固着強度の測定は、ガラスエポキシ基板に各試料を実装し、コンデンサの側面からせん断応力を加えて、試料が基板から外れたときの応力を固着強度とする、というようにして行なった。

表２において、「＊」を付した試料は、この発明の範囲外のものである。

表２から、試料１〜９では、ＩＲ特性が良好で、固着強度低下率も低いことがわかる。これは、熱処理時にＳｎ−Ｃｕ−Ｎｉの３元系金属間化合物が生成し、水分やめっき液の浸入が抑制されたためである。

一方、試料１０および１１では、ＩＲが劣化し、固着強度低下率も大きい。試料１０では、熱処理時に第１層のＣｕめっき層にカーケンダルボイドが形成され、そこへ水分が浸入した結果、ＩＲ、および固着強度が低下したと考えられる。また、試料１１では、めっき液がカーケンダルボイドに浸入した結果、ＩＲ、および固着強度が低下したと考えられる。

この発明の第１の実施形態による積層セラミック電子部品１の外観を示す斜視図である。 図１の線Ａ−Ａに沿う断面図である。 図１に示した積層セラミック電子部品１に備えるセラミック素体９の内部構造を示す平面図である。 図２の一部を拡大して示す断面図である。 図１に示した積層セラミック電子部品１を製造するため、セラミック素体９の第１の側面５上にＳｎ含有層２５およびＣｕ含有層２６を形成した状態を示す拡大断面図である。 この発明の第２の実施形態を説明するための図２に対応する図である。 この発明の第３の実施形態を説明するための図３に対応する図である。 この発明の第４の実施形態を説明するための図１に対応する図である。 この発明の第４の実施形態を説明するための図３に対応する図である。 この発明の第５の実施形態を説明するための図３に対応する図である。 この発明の第６の実施形態を説明するための図３に対応する図である。

符号の説明

１，１ａ，１ｂ，１ｃ 積層セラミック電子部品
２，４９ セラミック層
３，４，４３，４４ 主面
５〜８，４５〜４８ 側面
９，４２，４２ａ セラミック素体
１０，１１，５２，５３ 外部端子電極
１２，１３，５０，５１，６０，６１ 内部導体
１７，１９，６３，６５ 引出し部
２０ 第１の導電層
２１ 第２の導電層
２２，２３ めっき膜
２４ 第３の導電層
２５ Ｓｎ含有層
２６ Ｃｕ含有層
４１ コンデンサアレイ

Claims (8)

1. 複数のセラミック層が積層されてなるもので、互いに対向する第１の主面および第２の主面と、前記第１の主面および前記第２の主面間を接続する複数の側面とを有する、セラミック素体と、
   前記セラミック素体の内部に形成され、少なくとも１つの前記側面に露出部を有する、Ｎｉを含有する内部導体と、
   前記セラミック素体の少なくとも１つの前記側面上に形成され、前記内部導体と電気的に接続された外部端子電極と
   を備え、
   前記外部端子電極は、前記セラミック素体の少なくとも１つの前記側面上において、前記内部導体の前記露出部を被覆するようにして形成された、Ｓｎ−Ｃｕ−Ｎｉ金属間化合物を含有する第１の導電層を含む、積層セラミック電子部品。
2. 前記第１の導電層上に形成された、Ｃｕを含有する第２の導電層をさらに含む、請求項１に記載の積層セラミック電子部品。
3. 前記第２の導電層は、ガラス成分を含まず、実質的にＣｕを主成分として構成される、請求項２に記載の積層セラミック電子部品。
4. 前記外部端子電極は、最外層にめっき膜からなる第３の導電層を有する、請求項１ないし３のいずれかに記載の積層セラミック電子部品。
5. 複数のセラミック層が積層されてなるもので、互いに対向する第１の主面および第２の主面と、前記第１の主面および前記第２の主面間を接続する複数の側面とを有し、少なくとも１つの前記側面に露出部を有する、Ｎｉを含有する内部導体が内部に形成された、セラミック素体を準備する工程と、
   前記セラミック素体の少なくとも１つの前記側面上において、前記内部導体の前記露出部を被覆するようにしてＳｎ含有層を形成する工程と、
   前記Ｓｎ含有層上にＣｕ含有層を形成する工程と、
   前記Ｓｎ含有層および前記Ｃｕ含有層が形成された前記セラミック素体に熱処理を施し、それによって、前記内部導体と前記Ｃｕ含有層との間にＳｎ−Ｃｕ−Ｎｉ金属間化合物層を形成する工程と
   を備える、積層セラミック電子部品の製造方法。
6. 前記Ｓｎ含有層を形成する工程は、前記Ｓｎ含有層をめっきにより形成する工程を含む、請求項５に記載の積層セラミック電子部品の製造方法。
7. 前記Ｃｕ含有層を形成する工程は、前記Ｃｕ含有層をめっきにより形成する工程を含む、請求項５または６に記載の積層セラミック電子部品の製造方法。
8. 前記Ｃｕ含有層の厚みは、前記Ｓｎ含有層の厚みの２倍以上である、請求項５ないし７のいずれかに記載の積層セラミック電子部品の製造方法。

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