KR102148446B1 - 적층 세라믹 전자부품 - Google Patents

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Abstract

본 발명은 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극을 포함하며, 서로 마주보는 제1면, 제2면, 상기 제1면, 제2면과 연결되되, 서로 마주보는 제3면, 제4면 및 상기 제1면 내지 제4면과 연결되되, 서로 마주보는 제5면, 제6면을 가지는 세라믹 바디 및 상기 세라믹 바디의 외측에 배치되되, 상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극을 포함하며, 상기 제1 및 제2 외부전극은 상기 세라믹 바디의 외측에 배치되되, 도전성 금속을 포함하는 제1 전극층과 상기 제1 전극층 상에 배치되되, 니켈(Ni)을 포함하는 제1 도금층 및 상기 제1 도금층 상에 배치되되, 주석(Sn)을 포함하는 제2 도금층을 포함하고, 상기 주석(Sn)을 포함하는 제2 도금층의 두께(t2) 대비 니켈(Ni)을 포함하는 제1 도금층의 두께(t1) 비율 (t1/t2)이 1.0 내지 9.0을 만족하는 적층 세라믹 전자부품을 제공한다.

Description

적층 세라믹 전자부품 {Multi-layered ceramic electronic component}
본 발명은 적층 세라믹 전자부품에 관한 것으로, 보다 구체적으로는 고용량 적층 세라믹 전자부품에 관한 것이다.
최근, 기판의 실장 밀도가 고밀도화됨에 따라 적층 세라믹 커패시터의 실장 면적의 감소에 대한 필요성이 증가하고 있으며, 또한, 적층 세라믹 커패시터의 두께를 줄여서 기판 내에 임베딩하거나 AP 하단부에 LSC 타입으로 실장하는 제품들에 대한 수요가 증대되고 있다.
상기의 경우 단순히 실장 면적 감소에 그치지 않고, 기판 내에서 발생하는 ESL의 감소에도 효과가 크기 때문에 두께가 얇은 적층 세라믹 커패시터 제품에 대한 수요가 증가하고 있는 실정이다.
이에 최근 세라믹 바디 내부에 쓰루홀(Through hole)을 형성하고, 내부에 전극을 채운 후 내부 전극을 연결하는 적층 세라믹 커패시터 제품에 대한 연구가 진행 중에 있다.
상기와 같이 세라믹 바디 내부에 쓰루홀(Through hole)을 형성하는 공법을 적용할 경우 기존 외부 전극 형성을 위해 세라믹 바디의 외부에 딥핑(Dipping)하는 공정을 생략할 수 있어, 외부전극의 두께 감소만큼 적층 세라믹 커패시터 제품의 사이즈를 증가시킬 수 있는 효과가 있다.
또한, 두께가 박막인 적층 세라믹 커패시터에도 적용할 수 있는 이점이 있다.
그러나, 상기 공법을 적용할 경우 외부전극이 세라믹 바디의 상부와 하부에 각각 형성되되 해당 외부전극 간의 연결이 안되어 있고, 아일랜드 형상으로 배치가 되기 때문에, 외부전극 최외측에 배치되는 주석(Sn) 도금층에서 리플로우(Reflow)시 주석(Sn)의 뭉침이 발생하게 된다.
주석(Sn)의 뭉침이 발생할 경우, 결과적으로 외부전극의 두께가 증가하는 문제가 발생하므로, 주석(Sn)의 뭉침을 제어할 수 있는 연구가 필요한 실정이다.
한국공개특허공보 2014-0085097
본 발명은 적층 세라믹 전자부품에 관한 것으로, 보다 구체적으로는 고용량 적층 세라믹 전자부품에 관한 것이다.
본 발명의 일 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극을 포함하며, 서로 마주보는 제1면, 제2면, 상기 제1면, 제2면과 연결되되, 서로 마주보는 제3면, 제4면 및 상기 제1면 내지 제4면과 연결되되, 서로 마주보는 제5면, 제6면을 가지는 세라믹 바디 및 상기 세라믹 바디의 외측에 배치되되, 상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극을 포함하며, 상기 제1 외부전극은 상기 세라믹 바디의 제1 면 및 제2 면에 배치되며, 제1 면과 제2 면에 배치된 제1 외부전극은 세라믹 바디 내부에 관통 배치된 제1 비아에 의해 연결되고, 상기 제2 외부전극은 상기 세라믹 바디의 제1 면 및 제2 면에 배치되며, 제1 면과 제2 면에 배치된 제2 외부전극은 세라믹 바디 내부에 관통 배치된 제2 비아에 의해 연결되며, 상기 제1 및 제2 외부전극은 도전성 금속을 포함하는 제1 전극층과 상기 제1 전극층 상에 배치되되, 니켈(Ni)을 포함하는 제1 도금층 및 상기 제1 도금층 상에 배치되되, 주석(Sn)을 포함하는 제2 도금층을 포함하고, 상기 주석(Sn)을 포함하는 제2 도금층의 두께(t2) 대비 니켈(Ni)을 포함하는 제1 도금층의 두께(t1) 비율 (t1/t2)이 1.0 내지 9.0을 만족하는 적층 세라믹 전자부품을 제공한다.
본 발명의 일 실시형태에 따르면, 주석(Sn)을 포함하는 제2 도금층의 두께 대비 니켈(Ni)을 포함하는 제1 도금층의 두께 비율을 조절함으로써, 외부전극 중 최외측에 배치된 주석(Sn)을 포함하는 제2 도금층에 있어서, 주석(Sn)의 뭉침을 막을 수 있으며, 결과적으로 고용량 적층 세라믹 커패시터를 구현할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 2는 본 발명의 일 실시 형태에 따른 세라믹 바디를 나타낸 모식도이다.
도 3은 본 발명의 제1 실시형태에 따른 도 1의 I-I' 단면도이다.
도 4는 본 발명의 제2 실시형태에 따른 도 1의 I-I' 단면도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙이도록 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 2는 본 발명의 일 실시 형태에 따른 세라믹 바디를 나타낸 모식도이다.
도 3은 본 발명의 제1 실시형태에 따른 도 1의 I-I' 단면도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체층(111) 및 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극(121) 및 제2 내부전극(122)을 포함하며, 서로 마주보는 제1면, 제2면(S1, S2), 상기 제1면, 제2면(S1, S2)과 연결되되, 서로 마주보는 제3면, 제4면(S3, S4) 및 상기 제1면 내지 제4면과 연결되되, 서로 마주보는 제5면, 제6면(S5, S6)을 가지는 세라믹 바디(110) 및 상기 세라믹 바디(110)의 외측에 배치되되, 상기 제1 내부전극(121)과 전기적으로 연결되는 제1 외부전극(131) 및 상기 제2 내부전극(122)과 전기적으로 연결되는 제2 외부전극(132)을 포함하며, 상기 제1 외부전극(131, 132)은 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)에 배치되며, 제1 면(S1)과 제2 면(S2)에 배치된 제1 외부전극(131)은 세라믹 바디(110) 내부에 관통 배치된 제1 비아(141)에 의해 연결되고, 상기 제2 외부전극(132)은 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)에 배치되며, 제1 면(S1)과 제2 면(S2)에 배치된 제2 외부전극(132)은 세라믹 바디(110) 내부에 관통 배치된 제2 비아(142)에 의해 연결되며, 상기 제1 및 제2 외부전극(131, 132)은 도전성 금속을 포함하는 제1 전극층(131a, 132a)과 상기 제1 전극층(131a, 132a) 상에 배치되되, 니켈(Ni)을 포함하는 제1 도금층(131b, 132b) 및 상기 제1 도금층(131b, 132b) 상에 배치되되, 주석(Sn)을 포함하는 제2 도금층(131c, 132c)을 포함한다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
본 발명의 일 실시형태에서, 세라믹 바디(110)는 형상에 있어 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다.
상기 세라믹 바디(110)는 서로 마주보는 제1 면(S1) 및 제2 면(S2)과 상기 제1 면 및 제2 면을 연결하는 제3 면(S3) 및 제4 면(S4)과 상기 제1 면 내지 제4 면과 연결되되, 서로 마주보는 제5 면(S5) 및 제6 면(S6)을 가질 수 있다.
상기 제1 면(S1) 및 제2 면(S2)은 세라믹 바디(110)의 두께 방향으로 마주보는 면으로, 상기 제3 면(S3) 및 제4 면(S4)은 길이 방향으로 마주보는 면으로 정의될 수 있으며, 상기 제5 면(S5) 및 제6 면(S6)은 폭 방향으로 마주보는 면으로 정의될 수 있다.
상기 세라믹 바디(110)의 형상에 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다.
상기 제1 내부전극(121)과 제2 내부전극(122)은 세라믹 바디(110) 내부에 배치되되, 세라믹 바디(110)의 측면으로 노출되지 않는다.
상기 내부전극(121, 122)은 서로 다른 극성을 갖는 제1 내부전극(121) 및 제2 내부전극(122)을 한 쌍으로 할 수 있다.
제1 내부전극(121)은 세라믹 바디(110)를 관통하되, 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)으로 노출되는 제1 비아(141)와 전기적으로 연결된다.
제2 내부전극(122)은 세라믹 바디(110)를 관통하되, 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)으로 노출되는 제2 비아(142)와 전기적으로 연결된다.
상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)에는 제1 및 제2 외부전극(131, 132)이 각각 형성되어 상기 제1 및 제2 내부전극(121, 122)과 전기적으로 연결될 수 있다.
구체적으로, 상기 제1 내부전극(121)은 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)으로 노출되는 제1 비아(141)에 의해 상기 제1 외부전극(131)과 전기적으로 연결될 수 있다.
상기 제2 내부전극(122)은 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)으로 노출되는 제2 비아(142)에 의해 상기 제2 외부전극(132)과 전기적으로 연결될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다.
상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
이러한 세라믹 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브부(A)와, 상하 마진부로서 액티브부(A)의 상하부에 각각 형성된 상부 및 하부 커버부(C)로 구성될 수 있다.
상기 액티브부(A)는 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
상기 상부 및 하부 커버부(C)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
즉, 상기 상부 및 하부 커버부(C)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.
상기 상부 및 하부 커버부(C)는 단일 유전체층 또는 2 개 이상의 유전체층을 액티브부(A)의 상하면에 각각 상하 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
상기 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 상기 제1 내부전극(121)과 전기적으로 연결된 제1 외부전극(131) 및 상기 제2 내부 전극(122)과 전기적으로 연결된 제2 외부전극(132)을 포함할 수 있다.
상기 제1 및 제2 외부전극(131, 132)은 정전 용량 형성을 위해 상기 제1 및 제2 내부전극(121, 122)과 전기적으로 연결될 수 있으며, 상기 제2 외부전극(132)은 상기 제1 외부전극(131)과 다른 전위에 연결될 수 있다.
상기 제1 내부전극 및 제2 내부전극(121, 122)은 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되며, 상기 세라믹 바디(110) 내부를 관통하는 제1 및 제2 비아(141, 142)와 각각 연결되어, 제1 및 제2 외부전극(131, 132)과 각각 연결될 수 있다.
상기 제1 외부전극(131)과 제2 외부전극(131, 132)이 후술하는 바와 같이, 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)에 배치되되, 폭 방향으로 서로 이격하여 배치되기 때문에, RGC (Reverse Geometry Capacitor) 또는 LICC (Low Inductance Chip Capacitor)를 구현할 수 있다.
일반적인 적층 세라믹 전자 부품은 세라믹 바디의 길이 방향으로 서로 마주 보는 단면에 외부 전극이 배치되어 있을 수 있다.
이 경우 외부 전극에 교류 인가시 전류의 경로가 길기 때문에 전류 루프가 더 크게 형성될 수 있으며, 유도 자기장의 크기가 커져 인덕턴스가 증가할 수 있다.
상기의 문제를 해결하기 위하여, 본 발명의 일 실시형태에 따르면 전류의 경로를 감소시키기 위하여 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)에 배치되되, 폭 방향으로 서로 이격하여 제1 및 제2 외부 전극(131, 132)이 배치될 수 있다.
이 경우, 제1 및 제2 외부 전극(131, 132) 간의 간격이 작기 때문에 전류 경로가 작아지고, 이로 인하여 전류 루프가 감소하여 인덕턴스를 감소시킬 수 있다.
상기 제1 외부 전극(131)은 상기 세라믹 바디(110)의 두께 방향 제1 면(S1) 및 제2 면(S2)에 배치되되, 제1 면(S1)에 배치된 제1 외부전극(131)과 제2 면(S2)에 배치된 제1 외부전극(131)은 세라믹 바디(110)의 외측에서는 연결이 안되어 있기 때문에, 아일랜드 형상으로 배치된다.
상기 제1 면(S1)에 배치된 제1 외부전극(131)과 제2 면(S2)에 배치된 제1 외부전극(131)은 상기 세라믹 바디(110) 내부를 관통하는 제1 비아(141)와 각각 연결될 수 있다.
마찬가지로, 상기 제2 외부 전극(132)은 상기 세라믹 바디(110)의 두께 방향 제1 면(S1) 및 제2 면(S2)에 배치되되, 제1 면(S1)에 배치된 제2 외부전극(132)과 제2 면(S2)에 배치된 제2 외부전극(132)은 세라믹 바디(110)의 외측에서는 연결이 안되어 있기 때문에, 아일랜드 형상으로 배치된다.
상기 제1 면(S1)에 배치된 제2 외부전극(132)과 제2 면(S2)에 배치된 제2 외부전극(132)은 상기 세라믹 바디(110) 내부를 관통하는 제2 비아(142)와 각각 연결될 수 있다.
상기 제1 및 제2 외부전극(131, 132)은 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)에 서로 이격하여 각각 배치되되, 상기 세라믹 바디(110)의 길이 방향으로 배치되며, 이에 제한되는 것은 아니나, 예를 들어 상기 세라믹 바디(110)의 제1 면(S1) 혹은 제2 면(S2)과 제3 면(S3) 및 제4 면(S4)과의 경계까지 형성될 수 있다.
또한, 상기 제1 외부전극(131)과 제2 외부전극(132)은 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)에 서로 이격하여 각각 배치되되, 폭 방향으로 서로 마주보면서 배치될 수 있다.
상기 제1 외부전극(131)과 제2 외부전극(132)은 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)에 서로 이격하여 각각 배치되되, 폭 방향으로 서로 마주보면서 배치됨으로써, 전류의 경로를 단축하여 등가직렬인덕턴스(Equivalent Series Inductance, ESL)를 저감할 수 있는 RGC (Reverse Geometry Capacitor) 또는 LICC (Low Inductance Chip Capacitor)를 구현할 수 있다.
상기 제1 비아(141) 및 제2 비아(142)는 상기 세라믹 바디(110)와 제1 및 제2 내부 전극(121, 122)에 홀을 형성하고 이에 도전성 물질이 충진되어 형성될 수 있으며, 이러한 도전성 물질은 도전성 페이스트를 도포하거나 도금 등의 방법을 이용할 수 있다. 이 경우, 세라믹 바디(110)의 홀은, 세라믹 그린시트에 레이저 공법 또는 펀칭 등으로 형성되거나, 소성 후의 적층체에 홀 가공하여 얻어질 수 있다.
상기 도전성 물질은 특별히 제한되지는 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상인 도전성 금속을 포함할 수 있다.
본 발명의 제1 실시형태에 따른 적층 세라믹 커패시터(100)는 제1 및 제2 내부 전극(121, 122)이 각각 제1 비아(141) 및 제2 비아(142)를 통해 제1 외부전극(131) 및 제2 외부전극(132)과 연결되기 때문에 제1 내부전극(121)과 제2 내부 전극(122)이 오버랩 되는 면적을 최대한 크게 할 수 있다.
이에, 기존의 유전층과 내부 전극의 두께를 얇게 하여 내부 전극의 적층 수를 증가시키는 등의 방법을 적용하지 않고도 커패시터의 용량을 증가시킬 수 있다.
또한, 제1 비아(141) 및 제2 비아(142)를 통해 같은 종류의 내부 전극이 서로 전기적으로 연결되기 때문에 적층 세라믹 커패시터의 두께가 110 ㎛ 이하의 초박막 제품의 경우에도 내부 전극의 연결성을 향상시킬 수 있다.
상기 제1 비아(141)는 제1 내부전극(121)과 연결되되 제2 내부전극(122)과 절연되며, 제2 비아(142)는 제2 내부전극(122)과 연결되되, 제1 내부전극(121)과 절연될 수 있다.
상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)에 배치된 제1 외부전극(131)은 세라믹 바디(110) 내부에 관통 배치된 제1 비아(141)에 의해 연결되며,제1 비아(141)는 제1 내부전극(121)과 연결되되 제2 내부전극(122)과 절연되기 때문에, 상기 제1 외부전극(131)은 제1 내부전극(121)과 전기적으로 연결될 수 있다.
한편, 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)에 배치된 제2 외부전극(132)은 세라믹 바디(110) 내부에 관통 배치된 제2 비아(142)에 의해 연결되며, 제2 비아(142)는 제2 내부전극(122)과 연결되되 제1 내부전극(121)과 절연되기 때문에, 상기 제2 외부전극(132)은 제2 내부전극(122)과 전기적으로 연결될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 외부전극(131, 132)은 상기 세라믹 바디(111)의 외측에 배치되되, 도전성 금속을 포함하는 제1 전극층(131a, 132a)과 상기 제1 전극층(131a, 132a) 상에 배치되되, 니켈(Ni)을 포함하는 제1 도금층(131b, 132b) 및 상기 제1 도금층(131b, 132b) 상에 배치되되, 주석(Sn)을 포함하는 제2 도금층(131c, 132c)을 포함한다.
도 3을 참조하면, 상기 도금층은 2층 구조일 수 있으며, 니켈(Ni)을 포함하는 제1 도금층(131b, 132b) 및 상기 제1 도금층(131b, 132b) 상에 배치되되, 주석(Sn)을 포함하는 제2 도금층(131c, 132c)을 포함하지만, 반드시 이에 제한되는 것은 아니다.
상기 제1 전극층(131a, 132a)은 도전성 금속 및 글라스를 포함할 수 있다.
정전 용량 형성을 위해 상기 제1 및 제2 외부전극(131, 132)이 상기 세라믹 바디(110)의 두께 방향 제1 면(S1) 및 제2 면(S2)에 각각 형성될 수 있으며, 상기 제1 및 제2 외부전극(131, 132)이 포함하는 상기 제1 전극층(131a, 132a)이 상기 제1 및 제2 내부전극(121, 122)과 전기적으로 연결될 수 있다.
보다 구체적으로, 상기 제1 전극층(131a, 132a)이 제1 및 제2 비아(141, 142)와 각각 연결됨으로써, 제1 및 제2 내부전극(121, 122)과 전기적으로 연결될 수 있다.
상기 제1 전극층(131a, 132a)은 상기 제1 및 제2 내부전극(121, 122)과 동일한 재질의 도전성 물질로 형성될 수 있으나 이에 제한되지는 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상인 도전성 금속을 포함할 수 있다.
본 발명의 제1 실시형태에 따르면, 상기 제1 전극층(131a, 132a)은 도전성 금속으로서 니켈(Ni)을 포함할 수 있다.
상기 제1 전극층(131a, 132a)은 상기 도전성 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
즉, 상기 제1 전극층(131a, 132a)은 도전성 금속과 글라스를 포함하는 소성 타입 전극층일 수 있다.
본 발명의 제1 실시형태에 따르면, 상기 제1 및 제2 외부전극(131, 132)은 상기 제1 전극층(131a, 132a) 상에 배치되되, 니켈(Ni)을 포함하는 제1 도금층(131b, 132b) 및 상기 제1 도금층(131b, 132b) 상에 배치되되, 주석(Sn)을 포함하는 제2 도금층(131c, 132c)을 포함한다.
본 발명의 제1 실시형태와 같이 외부전극이 세라믹 바디의 상부와 하부에 각각 형성되되 해당 외부전극 간의 연결이 안되어 있고, 아일랜드 형상으로 배치가 되는 경우, 외부전극 최외측에 배치되는 주석(Sn) 도금층에서 리플로우(Reflow)시 주석(Sn)의 뭉침이 발생하게 된다.
주석(Sn)의 뭉침이 발생할 경우, 결과적으로 외부전극의 두께가 증가하여, 적층 세라믹 커패시터의 사이즈가 증가하므로, 고용량 적층 세라믹 커패시터를 구현할 수 없는 문제가 발생할 수 있다.
상기 문제를 해결하기 위하여, 본 발명의 일 실시형태에 따르면, 상기 주석(Sn)을 포함하는 제2 도금층(131c, 132c)의 두께(t2) 대비 니켈(Ni)을 포함하는 제1 도금층(131b, 132b)의 두께(t1) 비율 (t1/t2)이 1.0 내지 9.0을 만족하도록 조절함으로써, 110 μm 이하의 얇은 두께의 적층 세라믹 커패시터에 있어서, 주석 도금층의 뭉침 발생을 막아 고용량 적층 세라믹 커패시터 구현이 가능하다.
즉, 본 발명의 일 실시형태에 따르면, 니켈(Ni)을 포함하는 제1 도금층의 두께를 주석(Sn)을 포함하는 제2 도금층의 두께보다 두껍게 형성함으로써, 주석 도금층의 뭉침 발생을 막을 수 있고, 결과적으로 외부전극의 전체 두께를 제어할 수 있어, 110 μm 이하의 얇은 두께의 고용량 적층 세라믹 커패시터의 구현이 가능하다.
본 발명의 일 실시형태에 따르면, 상기 적층 세라믹 커패시터는 두께가 110 μm 이하일 수 있다.
종래에는 니켈(Ni)을 포함하는 제1 도금층의 두께와 주석(Sn)을 포함하는 제2 도금층의 두께는 큰 차이가 없었으나, 본 발명의 제1 실시형태와 같이 외부전극이 세라믹 바디의 상부와 하부에 각각 형성되되 해당 외부전극 간의 연결이 안되어 있고, 아일랜드 형상으로 배치가 되는 경우, 솔더와 접합되는 주석 도금층의 두께가 증가할 수록 솔더링 혹은 리플로우시 주석 뭉침 현상이 발생할 수 있다.
이와 같이, 주석 도금층의 두께가 증가할 수록 주석 뭉침 현상으로 인하여 외부전극의 두께가 상승하기 때문에 외부전극이 차지하는 부분이 증가하게 되고, 결국 고용량 적층 세라믹 커패시터 구현이 어려운 문제가 있다.
본 발명의 일 실시형태에 따르면, 110 μm 이하의 얇은 두께의 고용량 적층 세라믹 커패시터를 구현하기 위하여, 제한된 도금층의 두께에서 제1 도금층과 제2 도금층의 두께의 바람직한 비율을 도출하였다.
본 발명의 일 실시형태에 따르면, 두께가 110 μm 이하의 얇은 적층 세라믹 커패시터에서 주석(Sn)을 포함하는 제2 도금층(131c, 132c)의 두께(t2) 대비 니켈(Ni)을 포함하는 제1 도금층(131b, 132b)의 두께(t1) 비율 (t1/t2)을 결정하는 것을 특징으로 하며, 두께가 110 μm를 초과하는 종래 구조의 적층 세라믹 커패시터 및 외부전극 구조가 아일랜드 형태가 아닌 세라믹 바디의 길이 방향 양 측면에 배치된 일반적인 적층 세라믹 커패시터의 경우에는 주석(Sn) 도금층에서의 주석(Sn) 뭉침 현상이 발생하지 않거나 고용량 적층 세라믹 커패시터 구현에 특별히 문제가 되지 않을 수 있다.
따라서, 상기와 같은 종래의 구조에서는 상기 본 발명의 수치가 반드시 적용되어야 하는 것은 아니다.
상기 주석(Sn)을 포함하는 제2 도금층(131c, 132c)의 두께(t2) 대비 니켈(Ni)을 포함하는 제1 도금층(131b, 132b)의 두께(t1) 비율 (t1/t2)이 1.0 미만일 경우에는 주석(Sn) 뭉침이 발생하여 결과적으로, 외부전극 두께가 증가할 수 있다.
한편, 상기 주석(Sn)을 포함하는 제2 도금층(131c, 132c)의 두께(t2) 대비 니켈(Ni)을 포함하는 제1 도금층(131b, 132b)의 두께(t1) 비율 (t1/t2)이 9.0을 초과하는 경우에는 세라믹 바디(110)의 두께 대비 외부 전극이 차지하는 두께의 비율이 너무 커서 고용량 적층 세라믹 커패시터를 구현할 수 없다.
본 발명의 일 실시형태에 따르면, 상기 제1 도금층(131b, 132b)과 제2 도금층(131c, 132c)의 두께의 합은 10 μm 이하일 수 있다.
본 발명의 일 실시형태에 따르면, 110 μm 이하의 얇은 두께의 적층 세라믹 커패시터의 파괴 강도를 증가시키되, 고용량 적층 세라믹 커패시터를 구현하기 위하여, 상기 주석(Sn)을 포함하는 제2 도금층(131c, 132c)의 두께(t2) 대비 니켈(Ni)을 포함하는 제1 도금층(131b, 132b)의 두께(t1) 비율 (t1/t2)이 1.0 내지 9.0을 만족함과 동시에, 상기 제1 도금층(131b, 132b)과 제2 도금층(131c, 132c)의 두께의 합은 10 μm 이하일 수 있다.
상기 제1 도금층(131b, 132b)과 제2 도금층(131c, 132c)의 두께의 합은 10 μm 를 초과할 경우에는 세라믹 바디(110)의 두께 대비 외부 전극이 차지하는 두께의 비율이 너무 커서 고용량 적층 세라믹 커패시터를 구현할 수 없다.
상기 제2 도금층(131c, 132c)의 두께는 0.5 μm 이상일 수 있으며, 상한값은 특별히 제한되는 것은 아니나, 주석(Sn) 뭉침 발생을 막기 위하여, 제2 도금층(131c, 132c)의 두께는 5.0 μm 이하일 수 있다.
본 발명의 일 실시형태에 따르면, 상기 세라믹 바디(110)의 두께 방향 제1 면(S1) 및 제2 면(S2)에 배치된 제1 및 제2 외부 전극(131, 132)의 면적은 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2) 각각의 면적 대비 50% 이상을 차지할 수 있다.
도 4는 본 발명의 제2 실시형태에 따른 도 1의 I-I' 단면도이다.
상술한 바와 같이, 상기 도금층은 2층 구조일 수 있으며, 따라서 상기 도금층은 각각 제1 도금층(131b, 132b) 및 제2 도금층(131c, 132c)을 포함할 수 있다.
도 4를 참조하면, 본 발명의 제2 실시형태에 따른 적층 세라믹 커패시터에 있어서, 상기 제1 및 제2 외부전극(131, 132)은 상기 제1 전극층(131a, 132a)과 그 상부에 배치된 제1 도금층(131b, 132b) 사이에 구리(Cu)를 포함하는 제3 도금층(131d, 132d)이 더 배치될 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 제조방법에 대하여 설명하나, 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 제조 방법은 우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층을 형성할 수 있다.
상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 μm의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
다음으로, 니켈 입자 평균 크기가 0.1 내지 0.2 μm이며, 40 내지 50 중량부의 니켈 분말을 포함하는 내부전극용 도전성 페이스트를 마련할 수 있다.
상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 내부전극 패턴이 배치된 그린시트를 적층하여 세라믹 바디(110)를 만들었다.
다음으로, 상기 세라믹 바디(110)와 내부 전극에 홀을 형성하고 이에 도전성 물질을 충진함으로써, 제1 비아(141) 및 제2 비아(142)를 형성하였다.
상기 제1 비아(141) 및 제2 비아(142)를 형성하기 위하여 충진되는 도전성 물질은 도전성 페이스트를 도포하거나 도금 등의 방법을 이용할 수 있다.
이 경우, 세라믹 바디(110)의 홀은, 세라믹 그린시트에 레이저 공법 또는 펀칭 등으로 형성되거나, 소성 후의 적층체에 홀 가공하여 얻어질 수 있다.
상기 도전성 물질은 특별히 제한되지는 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상인 도전성 금속을 포함할 수 있다.
다음으로, 상기 세라믹 바디의 외측에 도전성 금속 및 글라스를 포함하는 제1 전극층을 형성할 수 있다.
상기 도전성 금속은 특별히 제한되는 것은 아니나, 예를 들어 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
본 발명의 일 실시형태에서는 상기 도전성 금속으로서 니켈(Ni)을 사용하여 제1 전극층을 형성할 수 있다.
상기 글라스는 특별히 제한되는 것은 아니며, 일반적인 적층 세라믹 커패시터의 외부전극 제작에 사용되는 글라스와 동일한 조성의 물질이 사용될 수 있다.
상기 제1 전극층은 상기 세라믹 바디의 상하면에 형성됨으로써, 상기 제1 및 제2 내부전극과 각각 전기적으로 연결될 수 있다.
상기 제1 전극층은 제1 도전성 금속 대비 글라스를 5 부피% 이상 포함할 수 있다.
다음으로, 상기 제1 전극층 상에 니켈(Ni)을 포함하는 제1 도금층을 형성할 수 있다.
다음으로, 상기 제1 도금층 상에 주석(Sn)을 포함하는 제2 도금층을 형성할 수 있다.
이하, 표 1에서는 외부전극이 포함하는 제1 도금층과 제2 도금층의 두께 비율에 따른 주석(Sn)의 뭉침 결과를 측정하였다.
주석(Sn)의 뭉침이 발생하는 경우 그 결과를 X로 표시하고, 비교예로 선정하였으며, 주석(Sn)의 뭉침이 발생하지 않는 경우 그 결과를 O로 표시하고, 실시예로 선정하였다.
샘플 니켈(Ni)을 포함하는 제1 도금층의 두께
[㎛]		 주석(Sn)을 포함하는 제2 도금층의 두께
[㎛] 		제2 도금층 대비 제1 도금층의 두께비 주석(Sn) 뭉침
결과
*1 1 9 0.11 X
*2 2 8 0.25 X
*3 3 7 0.42 X
*4 4 6 0.66 X
5 5 5 1.00 O
6 6 4 1.50 O
7 7 3 2.33 O
8 8 2 4.00 O
9 9 1 9.00 O
*10 10 1 10.00 -
*: 비교예
상기 표 1에서, 샘플 1 내지 4는 상기 주석(Sn)을 포함하는 제2 도금층(131c, 132c)의 두께(t2) 대비 니켈(Ni)을 포함하는 제1 도금층(131b, 132b)의 두께(t1) 비율 (t1/t2)이 1.0 미만인 경우로서, 주석(Sn) 뭉침이 발생하여 결과적으로, 외부전극 두께가 증가할 수 있다.
반면, 샘플 5 내지 9는 상기 주석(Sn)을 포함하는 제2 도금층(131c, 132c)의 두께(t2) 대비 니켈(Ni)을 포함하는 제1 도금층(131b, 132b)의 두께(t1) 비율 (t1/t2)이 1.0 내지 9.0인 본 발명의 실시예로서, 110 μm 이하의 얇은 두께의 적층 세라믹 커패시터에 있어서, 주석(Sn) 뭉침이 발생하지 않아 고용량 적층 세라믹 커패시터 구현이 가능하다.
그리고, 샘플 10은 상기 주석(Sn)을 포함하는 제2 도금층(131c, 132c)의 두께(t2) 대비 니켈(Ni)을 포함하는 제1 도금층(131b, 132b)의 두께(t1) 비율 (t1/t2)이 9.0을 초과하는 경우로서, 세라믹 바디(110)의 두께 대비 외부 전극이 차지하는 두께의 비율이 너무 커서 고용량 적층 세라믹 커패시터를 구현할 수 없다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
110: 세라믹 바디
111: 유전체층 121, 122: 제1 및 제2 내부전극
131, 132: 제1 및 제2 외부 전극
131a, 132a: 제1 전극층 131b, 132b, 131c, 132c: 도금층

Claims (12)

  1. 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극을 포함하며, 서로 마주보는 제1면, 제2면, 상기 제1면, 제2면과 연결되되, 서로 마주보는 제3면, 제4면 및 상기 제1면 내지 제4면과 연결되되, 서로 마주보는 제5면, 제6면을 가지는 세라믹 바디; 및
    상기 세라믹 바디의 외측에 배치되되, 상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극;을 포함하며,
    상기 제1 외부전극은 상기 세라믹 바디의 제1 면 및 제2 면에 배치되며, 제1 면과 제2 면에 배치된 제1 외부전극은 세라믹 바디 내부에 관통 배치된 제1 비아에 의해 연결되고,
    상기 제2 외부전극은 상기 세라믹 바디의 제1 면 및 제2 면에 배치되며, 제1 면과 제2 면에 배치된 제2 외부전극은 세라믹 바디 내부에 관통 배치된 제2 비아에 의해 연결되며,
    상기 제1 및 제2 외부전극은 도전성 금속을 포함하는 제1 전극층과 상기 제1 전극층 상에 배치되되, 니켈(Ni)을 포함하는 제1 도금층 및 상기 제1 도금층 상에 배치되되, 주석(Sn)을 포함하는 제2 도금층을 포함하고,
    상기 주석(Sn)을 포함하는 제2 도금층의 두께(t2) 대비 니켈(Ni)을 포함하는 제1 도금층의 두께(t1) 비율 (t1/t2)이 1.0 내지 9.0을 만족하며, 두께가 110 μm 이하이며
    상기 제1 전극층은 니켈(Ni)을 포함하는 도전성 금속과 글라스를 포함하는 소성 타입 전극층인 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 제1 도금층과 제2 도금층의 두께의 합은 10 μm 이하인 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 제2 도금층의 두께는 0.5 μm 이상인 적층 세라믹 전자부품.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 제1 전극층과 그 상부에 배치된 제1 도금층 사이에 구리(Cu)를 포함하는 제3 도금층이 더 배치된 적층 세라믹 전자부품.
  7. 삭제
  8. 제1항에 있어서,
    상기 세라믹 바디의 길이는 상기 제3면 및 제4면 사이의 거리이고, 상기 세라믹 바디의 폭은 상기 제5면 및 제6면 사이의 거리이며, 상기 제1 내부전극 및 제2 내부전극은 상기 제5면 및 제6면으로 교대로 노출된 적층 세라믹 전자부품.
  9. 제1항에 있어서,
    상기 제1 및 제2 외부전극은 상기 세라믹 바디의 제1 면 및 제2 면에 서로 이격하여 각각 배치된 적층 세라믹 전자부품.
  10. 제8항에 있어서,
    상기 제1 및 제2 외부전극은 상기 세라믹 바디의 폭 방향으로 서로 이격하여 각각 배치된 적층 세라믹 전자부품.
  11. 제1항에 있어서,
    상기 제1 비아는 제1 내부전극과 연결되되 제2 내부전극과 절연되며, 제2 비아는 제2 내부전극과 연결되되, 제1 내부전극과 절연된 적층 세라믹 전자부품.
  12. 제1항에 있어서,
    상기 세라믹 바디의 제1 면 및 제2 면에 배치된 제1 외부전극 및 제2 외부전극의 면적은 상기 세라믹 바디의 제1 면 및 제2 면 각각의 면적 대비 50% 이상을 차지하는 적층 세라믹 전자부품.


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