JP5076462B2 - 半導体メモリデバイス - Google Patents
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Description
メモリセル100は、PMOSからなる2つの負荷トランジスタP1,P2と、Nチャネル型MOSトランジスタ(NMOS)からなる2つのドライバトランジスタN1,N2と、NMOSからなる2つの転送トランジスタN3,N4とを有する。
電源電圧Vddの供給線(以下、Vdd供給線4)から電源の供給を受けるセル内の給電ノードNDddと基準電圧(例えば接地電圧)の供給線2との間に、負荷トランジスタP1とドライバトランジスタN1とが縦続接続され、負荷トランジスタP2とドライバトランジスタN2とが縦続接続されている。
負荷トランジスタP2とドライバトランジスタN2はゲート同士が共に、負荷トランジスタP1とドライバトランジスタN1との接続点に接続され、これにより記憶ノードND1を形成している。同様に、負荷トランジスタP1とドライバトランジスタN1はゲート同士が共に、負荷トランジスタP2とドライバトランジスタN2との接続点に接続され、これにより記憶ノードND2を形成している。
転送トランジスタN3のソースとドレインの一方が、上記記憶ノードND1に接続され、他方がビット線BLに接続され、ゲートがワード線WLに接続されている。同様に、転送トランジスタN4のソースとドレインの一方が、上記記憶ノードND2に接続され、他方がビット補線BL_に接続され、ゲートがワード線WLに接続されている。
一例を挙げると、高速動作が必要な時には高い電圧でSRAMセルを駆動し、低速動作時、あるいはスタンバイ時には低い電圧で駆動することで、消費電力を抑制する方法がある。
しかし、低電圧でSRAMセルを駆動する場合には、SRAMセルの安定性を示すSNM(Static Noise Margin)が小さくなってしまい、とりわけ、読み出し動作時にデータが誤書き込みされるなどの問題がある。以下、動作電圧とSNMとの関係について説明する。
ここでは簡略化のため負荷を抵抗に置き換えている。負荷抵抗RとNMOSトランジスタNT(ドライバトランジスタN1またはN2)とが、電源電圧Vddと接地電圧との間に縦続接続され、その接続点から出力電圧Voutが取り出される。NMOSトランジスタNTのゲートに入力電圧Vinが印加される。
このようなインバータがセル内に2対設けられ、一方の入力電圧Vinが他方の出力電圧Voutとなり、一方の出力電圧Voutが他方の入力電圧Vinとなるようにインバータ同士が接続されている(図23参照)。また、図23に示すように出力電圧Voutのノードは転送トランジスタ(図23のN3またはN4)を介してビット線対BL,BL_の何れか一方に接続されている。
第1特性曲線101において、入力電圧Vinを0から上げていくと、最初はNMOSトランジスタNTがオフし、出力電圧Voutが電源電圧Vdd付近のハイレベルを持続するが、NMOSトランジスタNTがオンし始めると、ドレイン電流Idsが負荷抵抗Rに流れるため出力電圧Voutが急速に低下してNMOSトランジスタNTのオン抵抗や負荷抵抗Rの値で決まるローレベルで安定する。
第2インバータは、第1インバータの入力と出力が反転した特性となるため、その第2特性曲線は図24(B)の破線のようになる。
動作点P1の入力電圧VHと、動作点P0の入力電圧VLとの差を論理振幅ΔVと称している。また、交点P1から、それに近い変曲点までの入力電圧差をハイレベル側の静的雑音余裕SNMHで表し、交点P0から、それに近い変曲点までの入力電圧差をローレベル側の静的雑音余裕SNMLで表している。
図25と図24(B)とで、第1特性曲線101同士を比べると、入力電圧Vinのハイレベル側で図25の方がなだらかに変化している。これは、負荷トランジスタが可変抵抗として機能するためである。一方、入力電圧Vinのローレベル側でも本来なら、なだらかな変化となるはずであるが、転送トランジスタがあるため急峻な変化となる。
図25では、電源電圧Vddを1.4[V]〜0.6[V]まで徐々に低下させた場合のローレベル側の静的雑音余裕SMNLを図表に示している。この電源電圧の低下に伴って静的雑音余裕SNMの減少が、特に誤読み出しの要因となる。
図26(A)は非特許文献2に記載されている回路図、図26(B)はワード線の容量結合説明図である。
この回路では小規模のサブアレイ110にメモリセルアレイを区分し、サブアレイごとにワード線昇圧のための回路を設けている。この昇圧回路には、ワード線WL0〜WL2の各々にゲートが接続されているPMOS111をペアで設け、各PMOS111を介して電源電圧の供給線VDDと、電源線PL0〜PL3とを接続している。ここでワード線WL1に着目すると、これにハイレベルのパルス112が立ち上がると、ワード線WL1にゲートが接続されている2つのPMOS111がオフする。このため電源電圧の電源線PL1,PL2への供給が絶たれ、電源線PL1,PL2は電源電圧レベルから、さらに高いレベル113に昇圧される。この昇圧は、図26(B)に示すように、電源線PL1,PL2の各々がワード線WL1と側壁で容量結合している(結合容量:CC)ことから生じる。
これにより読み出し動作が高速化される。
K. Zhang etc., "A 3-GHz 70Mb SRAM in 65nm CMOS Technology with integrated Column-Based Dynamic Power Supply", ISSC 2005 / SESSION 26 / NON-VOLATILE MEMORY / 26.1, p.474 Azeez J. Bhavnagarwala etc., "A Transistor CMOS SRAM with Single, Logic VDD and Dynamic Power Rails", VLSI Circuit 2004 p.292
また、図27(B)に、このとき同一ワード線に接続されている非書き換えセルの同関係を示す。非書き換えセルも、データ書き換えセルと同様に転送トランジスタN3,N4がオンして記憶データが破壊される可能性があることから、このとき読み出しを行って、次にこれを再書き込みする必要がある。
ところが、上述したようにサブアレイ110内の同一電源線PLを駆動して、その電源線PLの電位がそのままセル電圧Vcellとなるため、図27に示すように書き換え対象か否かを問わず同一ワード線に接続されている全てのSRAMセルでセル電圧Vcellは同じように変化する。
具体的には、図27(A)の書き換えセルではビット反転の際に、セル内の両インバータに貫通電流が流れるためセル電圧Vcellがワード線電位の立ち上げに応じて瞬時に低下し始める。給電点が電源電圧線に電気的に固定されている通常のセル(図23参照)では、このセル電圧低下は起こらないか、起きてもすぐに回復する。ところが、電源線PLがフローティングとなる図26の構成では、その配線容量等に蓄積されている電荷を消費してセル電圧Vcellは下がったままとなる。ワード線電位が下がると、図26のPMOS111がオンするためセル電圧Vcellが初期状態に戻される。
これにより図28(A)および図28(B)に示すように、ワード線駆動時のセル電圧Vcellが初期状態よりΔVだけ高い状態を実現できる。これは、読み出しの高速化に有利である。ただし、書き換え動作ではビット反転が起きにくくなることから、不利益を与えてしまう。
このように図26(A)の構成で、ワード線に接続されている一部のセルを書き換えようとすると、当該書き換えと、他のセルの読み出しとにおいて書き換えのし易さと高速読み出し(あるいは正しい読み出し)に関しトレードオフが存在する。
以上のように、非特許文献2のSRAMでは、同じワード線に接続されているメモリセルを全て書き込む構成にする必要があり、この構成にメモリセルのアレイが制限されるという不都合を伴う。
本発明では好適に、前記第1および第2転送トランジスタはNチャネル型トランジスタであり、前記給電制御スイッチは、前記ワード線にゲートが接続されて、当該ワード線の非活性レベルから前記活性レベルへの推移によりターンオフするPチャネル型トランジスタを含む。
図1は、本発明の第1実施形態に係るPMOS負荷型SRAMセルの回路図である。
SRAMセル1Aは、通常の6トランジスタ型SRAMセルと同様な構成として、Pチャネル型MOSトランジスタ(PMOS)からなる2つの負荷トランジスタP1,P2と、Nチャネル型MOSトランジスタ(NMOS)からなる2つのドライバトランジスタN1,N2と、NMOSからなる2つの転送トランジスタN3,N4とを有する。これらの素子の給電ノードNDddと基準電圧の供給線2、並びに、ビット線対BL,BL_に対する接続関係は、図23と同じであるので、ここで重複記載を省く。
この電圧昇圧回路3Aは、例えば図1に示すように、給電制御スイッチとして、単一なPMOSからなる給電制御トランジスタP3を有している。給電制御トランジスタP3は、そのソースが電源電圧Vddの供給線4に接続され、ドレインが前記セル内の給電ノードNDddに接続され、ゲートがワード線WLに接続されている。
電圧昇圧回路3Aは、ワード線WLと給電ノードNDddとの間に、昇圧素子としてのキャパシタ5を有する。
SRAMセル1Aでは、書き込み時に、ビット線BL1を高電位または低電位で保持した状態で、転送トランジスタN3,N4のゲートにワード線WLを介して所定電圧を印加することで両転送トランジスタN3,N4をオンさせ、記憶ノードND1,ND2に電荷を蓄積する。片側の記憶ノードが“ハイ(H)”になると、もう一方の記憶ノードが“ロー(L)”となるように、ドライバトランジスタN1,N2および負荷トランジスタP1,P2が動作する。たとえば、記憶ノードND1が“H”,記憶ノードND2が“L”の場合は、トランジスタN2とP1がオン状態、トランジスタN1とP2がオフ状態をとり、記憶ノードND1が給電ノードNDddから電荷の供給を受け、記憶ノードND2が接地電位に保持され続ける。逆に、ビット線BL電位が“L”のとき転送トランジスタN3がオンすることにより記憶ノードND1が強制的に“L”に移行するか、ビット補線BL_電位が“H”のときに転送トランジスタN4がオンすることにより記憶ノードND2が強制的に“H”に移行すると、トランジスタN1,N2,P1,P2が全て反転動作し、記憶ノードND2が電源電圧Vddの供給線から電荷の供給を受け、記憶ノードND1が接地電位に保持されるようになる。このように、電荷保持をフリップフロップ動作で行うことで、電荷を静的に記憶ノードND1,ND2に保持し、その電位が“L”であるか“H”であるかを、それぞれ“0”と“1”のデータに対応させて、このデータをセル内の6つのトランジスタで記憶させることができる。
ワード線WLを“H”にすると、給電制御トランジスタP3がオン状態からオフ状態に遷移する。これにより給電制御トランジスタP3がカットオフし、給電ノードNDddがVdd供給線4から電気的に切り離される。また、このワード線電圧の立ち上げによって、キャパシタ5を介して給電ノードNDddの電圧(セル電圧Vcell)が上昇する。
この書き込み動作では、その前のSRAMセル1Aの記憶データに応じて、記憶ノードND1,ND2の保持データが反転するか否か決まる。
データ反転する場合は、例えば図1の記憶ノードND1が“H”(電源電圧Vddレベル)から“L”(GNDレベル)に変化する際に、貫通電流Ipの他に転送トランジスタN3を介しビット線BLに電流が流れ込む。このため、図2(A)に示すように、セル電圧Vcellが急激に低下する。このとき給電制御トランジスタP3がオフしていることによって、電荷の供給経路が絶たれているため、ワード線WL電圧がハイレベルを維持している間は、セル電圧Vcellは初期値より低い電圧を維持する。
このようなセル電圧Vcellの低下は、ビット反転を容易にする作用がある。つまり、一般に、フリップフロップ回路では、電源電圧が固定であるよりも変動しやすい状態の方が、動作が不安定になる。そしてフリップフロップ回路では、動作が不安定の方が、データ反転が起きやすい。これと同様な理由から、図2(A)のように書き換えセルのセル電圧Vcellが低下する場合、動作電圧をより低くしても確実にデータ反転(データ書き換え動作)を実行できる。
この読み出し時に、SドライバトランジスタN1,N2の一方にビット線BLまたはビット補線BL_から電荷が流れ込むことがあるが、セル電圧Vcellが十分高ければ貫通電流が流れるビット反転は起こらない。したがって、図2(B)に示すように、セル電圧Vcellの電圧はキャパシタ5により昇圧したレベルを保つ。このため転送トランジスタN3,N4を介するビット線対BL,BL_からの電流の流入または流出が速やかで、ビット線変化速度が速くなる。その結果、高速読み出しが可能である。
ここでP3がオフ状態で給電ノードNDddに付加される容量の値(キャパシタ5の初期容量値と当該ノードの寄生容量の計)を“C”、昇圧後の給電ノードNDddに付加される容量の値を“C+α”とする。
この結合容量αと、ワード線WLの書き込み又は読出し時の初期電圧Vwlとを用いて、昇圧後のセル電圧Vcellを表すと次式(1-1)のごとくである。また、ワード線初期電圧Vwlが電源電圧Vddとおくと、式(1-2)が得られる。
Vcell=Vdd+{α/(1+α)}Vwl…(1-1)
Vcell={1+α/(1+α)} Vdd …(1-2)
キャパシタ5の容量値を大きくして結合容量αを大きくすることによって、より高い電圧までセル電圧Vcellを昇圧できる。
図4では、半導体基板にPウェルとNウェルが形成され、PウェルとNウェルに、周囲を素子分離絶縁層により囲まれたアクティブ領域10A,10B,10Cが図示のように配置されている。アクティブ領域10Aは導電型がN型であり、負荷トランジスタP1,P2および本実施形態で追加した給電制御トランジスタP3の形成用である。アクティブ領域10Bは導電型がP型であり、ドライバトランジスタN1と転送トランジスタN3の形成用で、アクティブ領域10Cは導電型がP型であり、ドライバトランジスタN2と転送トランジスタN4の形成用である。
第1層間絶縁膜(不図示)が堆積され、アクティブ領域10A,10B,10Cに形成した不純物領域上に、図示のように1stコンタクトが形成されている。
この図5を図4と対比すると、配線12Aによって、ドライバトランジスタN1と転送トランジスタN3の接続ノードのコンタクトと、負荷トランジスタP1のドレインコンタクトが接続されている。この配線は、記憶ノードND1を形成することから、以後、第1記憶ノード配線12Aと呼ぶ。
同様に、配線12Bによって、ドライバトランジスタN2と転送トランジスタN4の接続ノードのコンタクトと、負荷トランジスタP2のドレインコンタクトが接続されている。この配線12Bは、記憶ノードND1を形成することから、以後、第2記憶ノード配線12Bと呼ぶ。
ランディングパッド層12Dと12Eは、それぞれ、図4に示す共通ゲート線11Cとゲート配線11Dに1stコンタクトを介して接続されている。ランディングパッド層12Dは、転送トランジスタN3と給電制御トランジスタP3のゲートを上層の配線(キャパシタ5の他方電極)に接続させるための層である。同様に、ランディングパッド層12Eは、転送トランジスタN4のゲートを上記キャパシタ5の他方電極に接続させるための層である。
内部接続線13Aは、第2記憶ノード配線12Bと、ドライバトランジスタN1および負荷トランジスタP1の共通ゲート配線11Aとを接続する配線であり、内部接続線13Bは、第1記憶ノード配線12Aと、ドライバトランジスタN2および負荷トランジスタP2の共通ゲート配線11Bとを接続する配線である。
また、内部接続線13Cと13Dは、2ndコンタクトと、さらに上層のコンタクトと短絡用配線である。
このうち、ランディングパッド層13Fは、2ndコンタクトを介して図5に示すランディングパッド層12Cに接続されている。同様に、ランディングパッド層13Gは2ndコンタクトを介して図5に示すランディングパッド層12Dに接続され、また、ランディングパッド層13Hは2ndコンタクトを介して図5に示すランディングパッド層12Eに接続されている。
内部配線層14A,14B,14C,14Dは、個々の説明を省略するが、さらに上層のビット線BL、ビット補線BL_またはワード線WLと、各トランジスタとを接続するための配線である。
また、3rdメタルによりSRAMセル1Aの四隅に形成されるランディングパッド層は、さらに上層のキャパシタ5の電極配線に転送トランジスタN3,N4のゲートをつなぐため、あるいは、さらに上層の基準電圧の供給線2にドライバトランジスタN1,N2のソースを接続させるために設けられている。このうち、上層に形成されるキャパシタ5の電極との接続経路を形成するために、ランディングパッド層14Eが3rdコンタクトを介して図6に示すランディングパッド層13Gに接続されている。同様に、ランディングパッド層14Fが3rdコンタクトを介して図6に示すランディングパッド層13Hに接続されている。
キャパシタ5の一方電極層15Aは、4thコンタクトを介して図7に示すランディングパッド層14Eに接続され、かつ、他の4thコンタクトを介して図7に示すランディングパッド層14Fに接続されている。図4〜図8を順に辿ると、キャパシタ5の一方電極層15Aは、図4に示す転送トランジスタN3と給電制御トランジスタP3の共通ゲート線11C、ならびに、転送トランジスタN4のゲート配線11Dに接続されていることがわかる。
一方、図8に示すキャパシタ5の他方電極層15Bは、4thコンタクトを介して図7に示す内部配線層14D、さらに、その下のランディングパッド層13Fに接続されている。図4〜図8を順に辿ると、キャパシタ5の他方電極層15Bは、図4に示す給電ノードNDddに接続されていることがわかる。
その後は、特に図示しないがビット線対BL,BL_とワード線WLを、さらに上層の配線層により形成する。
なお、本発明ではセル電圧Vcell(給電ノードNDdd)の昇圧のためのキャパシタ構造に限定はなく、2層の配線層と、その間の絶縁膜(層間絶縁膜または特別に形成した高誘電体膜)とから形成するMIMキャパシタ、半導体基板の不純物領域を一方電極とするMIS容量、あるいは、次の第2実施形態で述べるMIS容量のいずれでも良い。
図9に、第2実施形態のセル回路(SRAMセル)1Bを示す。
この回路では、電圧昇圧回路3Bのキャパシタ5(図1)がMIS容量6に変更されている。
MIS容量6は、そのゲートが給電ノードNDddに接続され、ソースとトレインの一方がワード線WLに接続され、他方がオープンとなっている。なお、このMIS容量6は、ソースとドレインの双方をワード線WLに接続したものでよい。
この回路の動作は前述した第1実施形態と同様であるが、片側オープンのMIS容量6は、ワード線WLの昇圧の前後で容量値が変化し、より高い電圧まで昇圧できる。以下、この点を説明する。
昇圧前の初期状態(図10(A))では、給電ノードNDddの電位が電源電圧Vddであり、給電ノードNDddと接地電位との間に寄生容量Cpと、容量変化前のMIS容量6の値Cとが並列に接続されている。
この状態で昇圧を行うと、MIS容量6の一方電極(ワード線WL)が電源電圧Vddとなるため、MIS容量6の容量値がCからC´に変化する。
昇圧前の給電ノードNDddの電荷Qは次式(2-1)で、昇圧後の給電ノードNDddの電荷Q´は、給電制御トランジスタP3がカットオフ後の給電ノードNDddの昇圧電位Vを用いて次式(2-2)により表される。
Q=(Cp+C)Vdd …(2-1)
Q´=Cp*V+C´(V−Vdd)…(2-2)
V=Vdd+{C/(Cp+C´)}Vdd…(3)
MIS容量6は、昇圧前はソースとドレインの一方の不純物領域のオーバーラップ容量にチャネル容量が加算されて容量値は大きいが、ソースとドレインの一方(ワード線WL)が昇圧されるとチャネルが形成されなくなり、容量値は減少する。そのため、上記式から明らかなように、MIS容量6は昇圧時に、昇圧前よりもカップリング比が大きくなり、より高い電圧まで昇圧が可能となる。
図11に、第3実施形態のセル回路(SRAMセル)1Cを示す。
この回路では、電圧昇圧回路3Cが単一の給電制御トランジスタP3により構成されている。給電制御トランジスタP3のVdd供給線4、給電ノードNDddおよびワード線WLに対する接続、その機能は第1および第2実施形態と同様である。また、他のセル回路内の構成は第1実施形態と同様であり、ここでの説明を省略する。
同一ワード線WLに接続された他のセル回路に書き込みがされる際に、図示した当該セル回路1Cからデータが読み出される。この読み出し時にワード線WLの電位がローレベル(非活性レベル)からハイレベル(活性レベル)に立ち上がると、給電制御トランジスタP3がターンオフし、給電ノードNDddがVdd供給線4から電気的に切り離される。このとき給電ノードNDddから見ると、給電制御トランジスタP3のチャネルが形成されなくなるため、今まで付加されていたチャネル容量がなくなる(給電ノードNDddの負荷容量から削減される)。そのため、ワード線WLの電位が非活性レベル(例えば0[V])の時に比べ、給電ノードNDddの容量が小さくなり、その給電点の電圧(セル電圧Vcell)が上昇する。
一方、第1実施形態と同様、不図示の書き込み対象のセルでは、給電制御トランジスタP3のターンオフによってインバータ対への電源供給が断たれると、データ反転時の貫通電流によりセル電圧Vcellの電位が低下し、書き込みが容易になる。
図12が第1実施形態の図4に、図13が図5に、図14が図6に、図15が図7に、図16が図8に、それぞれ対応する。以下、第1実施形態との相違について説明する。
図13では、図5に示すランディングパッド層12Cと、その下の1stコンタクト1CTAが省略されている。
図14では、図6に示すランディングパッド層13Fと、その下の2ndコンタクトが省略されている。
図15では、図7に示す内部配線層14Dと、その下の3rdコンタクトが省略されている。
図16では、図8に示すキャパシタ5の一方電極層15Aと他方電極層15Bが省略され、一方電極層15Aに代えて、GND内部配線層15Cと平行ライン状の内部配線層15Dが形成されている。内部配線層15Dはワード線WLを構成し、それぞれ4thコンタクトを介してランディングパッド層14Eと14Fに接続されることによって、図12に示す転送トランジスタN3、転送トランジスタN4および給電制御トランジスタP3のゲートに接続されている。
以上より、第1実施形態からキャパシタ5を省略したパターン配置の一例が実現される。
図17に、第4実施形態のセル回路(SRAMセル)1Dを示す。
この回路では、電圧昇圧回路3Dが2つの給電制御トランジスタP31,P32により構成されている。給電制御トランジスタP31,P32は、図示のように、例えばPMOSトランジスタから構成できる。
給電制御トランジスタP31のソースがVdd供給線4に接続され、ドレインが負荷トランジスタP1のソースに接続され、ゲートがワード線WLに接続されている。給電制御トランジスタP32のソースがVdd供給線4に接続され、ドレインが負荷トランジスタP2のソースに接続され、ゲートがワード線WLに接続されている。
給電制御トランジスタP31と負荷トランジスタP1との接続点が第1給電ノードNDdd1であり、給電制御トランジスタP32と負荷トランジスタP2との接続点が第2給電ノードNDdd2である。
給電制御トランジスタP31,P32の両方で、第1および第2実施形態における給電制御トランジスタP3と同じ機能を果たす。また、他のセル回路内の構成は第1実施形態と同様であり、ここでの説明を省略する。
同一ワード線WLに接続された他のセル回路に書き込みがされる際に、図示した当該セル回路1Dからデータが読み出される。この読み出し時にワード線WLの電位がローレベル(非活性レベル)からハイレベル(活性レベル)に立ち上がると、給電制御トランジスタP31,P32が共にターンオフし、第1および第2給電ノードNDdd1,NDdd2がVdd供給線4から電気的に切り離される。このとき第1給電ノードNDdd1から見ると、給電制御トランジスタP31のチャネルが形成されなくなるため、今まで付加されていたチャネル容量がなくなる(第1給電ノードNDdd1の負荷容量から削減される)。同様に、第2給電ノードNDdd2から見ると、給電制御トランジスタP32のチャネルが形成されなくなるため、今まで付加されていたチャネル容量がなくなる(第2給電ノードNDdd2の負荷容量から削減される)。そのため、ワード線WLの電位が非活性レベル(例えば0[V])の時に比べ、第1および第2給電ノードNDdd1,NDdd2で各々の容量が小さくなり、その給電点の電圧が上昇する。
一方、第1実施形態と同様、不図示の書き込み対象のセルでは、給電制御トランジスタP31,P32のターンオフによってインバータ対への電源供給が断たれると、データ反転時の貫通電流によりセル電圧Vcellの電位が低下し、書き込みが容易になる。
図18が第1実施形態の図4に、図19が図5に、図20が図6に、図21が図7に、図22が第3実施形態の図16に、それぞれ対応する。以下、第1実施形態および第3実施形態との相違について説明する。
図19では、図18の1stコンタクト1CTAの位置変更に対応して、図5に示すランディングパッド層12Cの位置とパターン形状が変更されている。
同様に、図20では、図6に示すランディングパッド層13Fの位置およびパターンと、その下の2ndコンタクトの位置が変更されている。
さらに、図21では、図7に示す内部配線層14Dが、SRAMセル1Dの短辺の長さとなるようにパターン変更されている、その下の3rdコンタクトを介してランディングパッド層13Fと接続されている。なお、この内部配線層14Dと14Cは共にVdd供給線を構成する。
図22では、図16と同様に、GND内部配線層15Cと内部配線層15Dが配線されている。
以上より、第3実施形態から給電制御トランジスタP3と同じ配置の給電制御トランジスタP31に加え、もう一つの給電制御トランジスタP32が追加されている。この場合、セル面積に増加がなく、また、給電制御トランジスタP31,P32が対照に配置されている。
複数の電源が必要である、アレイの構成に制限がある、相補データ出力ができないなどの不都合がなく、低電圧動作のSRAMを実現できる。つまり、読み出し時に一時的に電源電圧が昇圧された状態となるため、一つの電源で低電圧での動作が可能となり、また読み出し動作の高速化が可能となる(図2参照)。とくにデータを書き換える場合の書き込み動作時は、電源電圧が低下しても、書き込みを困難にすることなく、高速の書き込みが可能となる。
このため、大規模なメモリセルアレイにおいて、そのワード線セクタの一部のメモリセルに書き換え動作が可能となり、また、を消費電力の低減が可能である。
従来のSRAMセルにPMOSトランジスタと容量を付加することで実現でき、ロジックプロセスとの親和性が高く、容易に実現可能である。
第3実施形態では、第1および第2実施形態に比べてワード線WLに付加される容量が小さく、ワード線WLの電位上昇が遅くなるのを抑制できる。
第4実施形態では、第1〜第3実施形態に比べて、給電制御トランジスタに関しレイアウトの対称性が高いため、パターン形成が容易になり、パターンバラツキによる特性バラツキを抑制できる。
Claims (3)
- インバータ対と、
前記インバータ対を構成する第2インバータの入力と第1ビット線との間に設けられ、ワード線の活性レベルへの推移によりターンオンする第1転送トランジスタと、
前記インバータ対を構成する第1インバータの入力と第2ビット線との間に設けられ、前記ワード線の活性レベルへの推移によりターンオンする第2転送トランジスタと、
前記インバータ対の給電点と電源電圧供給線との間に接続されている給電制御スイッチと、
前記給電制御スイッチによって前記電源電圧供給線から電気的に切り離された前記給電点の電圧を昇圧する昇圧素子と、
をSRAMセルごとに有し、
前記昇圧素子が、前記ワード線にソースとドレインの一方が接続され、ソースとドレインの他方がオープンであり、前記給電点にゲートが接続されている絶縁ゲートトランジスタ構造を有するMIS容量を含み、
前記MIS容量は、前記ワード線の活性レベルへの推移でチャネルが形成されなくなることによって容量値が低下し、前記給電点の電圧を、電源電圧から、当該容量値が低下しない場合に比べて、より大きい電圧にまで昇圧する、
半導体メモリデバイス。 - 前記第1および第2転送トランジスタはNチャネル型トランジスタであり、
前記給電制御スイッチは、前記ワード線にゲートが接続されて、当該ワード線の非活性レベルから前記活性レベルへの推移によりターンオフするPチャネル型トランジスタを含む、
請求項1に記載の半導体メモリデバイス。 - 前記ワード線に複数の前記SRAMセルが接続され、
前記複数のSRAMセルの一部のSRAMセルが記憶するデータの書き換え時に、同じ前記ワード線に接続された他の一部のSRAMセルからデータを読み出し、当該データの読み出しに際して、前記給電点の電圧を電源電圧から、より大きい電圧にまで昇圧して高速にデータの読み出しを行う、
請求項1または2に記載の半導体メモリデバイス。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006322660A JP5076462B2 (ja) | 2005-12-28 | 2006-11-29 | 半導体メモリデバイス |
US11/645,583 US7474583B2 (en) | 2005-12-28 | 2006-12-27 | Semiconductor memory device |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005377923 | 2005-12-28 | ||
JP2005377923 | 2005-12-28 | ||
JP2006322660A JP5076462B2 (ja) | 2005-12-28 | 2006-11-29 | 半導体メモリデバイス |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007200520A JP2007200520A (ja) | 2007-08-09 |
JP5076462B2 true JP5076462B2 (ja) | 2012-11-21 |
Family
ID=38118547
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006322660A Expired - Fee Related JP5076462B2 (ja) | 2005-12-28 | 2006-11-29 | 半導体メモリデバイス |
Country Status (2)
Country | Link |
---|---|
US (1) | US7474583B2 (ja) |
JP (1) | JP5076462B2 (ja) |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7596012B1 (en) | 2006-12-04 | 2009-09-29 | Marvell International Ltd. | Write-assist and power-down circuit for low power SRAM applications |
US7613052B2 (en) * | 2007-11-01 | 2009-11-03 | Arm Limited | Memory device and method of operating such a memory device |
US20120281459A1 (en) | 2011-05-08 | 2012-11-08 | Ben-Gurion University Of The Negev Research And Development Authority | Ultra low power memory cell with a supply feedback loop configured for minimal leakage operation |
US8531873B2 (en) * | 2011-05-08 | 2013-09-10 | Ben-Gurion University Of The Negev Research And Development Authority | Ultra low power SRAM cell circuit with a supply feedback loop for near and sub threshold operation |
US8570791B2 (en) * | 2011-10-05 | 2013-10-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Circuit and method of word line suppression |
JP6099368B2 (ja) * | 2011-11-25 | 2017-03-22 | 株式会社半導体エネルギー研究所 | 記憶装置 |
US9093125B2 (en) * | 2012-01-23 | 2015-07-28 | Qualcomm Incorporated | Low voltage write speed bitcell |
JP5962185B2 (ja) * | 2012-04-27 | 2016-08-03 | 株式会社ソシオネクスト | 半導体記憶装置およびその制御方法 |
JP5889734B2 (ja) * | 2012-07-03 | 2016-03-22 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP6106043B2 (ja) * | 2013-07-25 | 2017-03-29 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
JP6034764B2 (ja) * | 2013-08-05 | 2016-11-30 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
WO2015156215A1 (ja) * | 2014-04-08 | 2015-10-15 | 株式会社日立製作所 | 乱数発生器、シミュレーション装置およびメーター |
US20160093624A1 (en) | 2014-09-25 | 2016-03-31 | Kilopass Technology, Inc. | Thyristor Volatile Random Access Memory and Methods of Manufacture |
US9564199B2 (en) | 2014-09-25 | 2017-02-07 | Kilopass Technology, Inc. | Methods of reading and writing data in a thyristor random access memory |
US9530482B2 (en) | 2014-09-25 | 2016-12-27 | Kilopass Technology, Inc. | Methods of retaining and refreshing data in a thyristor random access memory |
US9449669B2 (en) * | 2014-09-25 | 2016-09-20 | Kilopass Technology, Inc. | Cross-coupled thyristor SRAM circuits and methods of operation |
US9564441B2 (en) | 2014-09-25 | 2017-02-07 | Kilopass Technology, Inc. | Two-transistor SRAM semiconductor structure and methods of fabrication |
US9460771B2 (en) | 2014-09-25 | 2016-10-04 | Kilopass Technology, Inc. | Two-transistor thyristor SRAM circuit and methods of operation |
US9741413B2 (en) | 2014-09-25 | 2017-08-22 | Kilopass Technology, Inc. | Methods of reading six-transistor cross-coupled thyristor-based SRAM memory cells |
US9613968B2 (en) | 2014-09-25 | 2017-04-04 | Kilopass Technology, Inc. | Cross-coupled thyristor SRAM semiconductor structures and methods of fabrication |
US9236116B1 (en) | 2015-03-26 | 2016-01-12 | Globalfoundries Inc. | Memory cells with read access schemes |
KR102641522B1 (ko) | 2016-09-02 | 2024-02-28 | 삼성전자주식회사 | 비트셀을 갖는 반도체 메모리 장치 |
US10658026B2 (en) | 2017-05-26 | 2020-05-19 | Taiwan Semiconductor Manufacturing Company Limited | Word line pulse width control circuit in static random access memory |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58122693A (ja) * | 1982-01-14 | 1983-07-21 | Nippon Telegr & Teleph Corp <Ntt> | メモリ回路 |
US4630238A (en) * | 1983-10-14 | 1986-12-16 | Fujitsu Limited | Semiconductor memory device |
JPH02108297A (ja) * | 1988-10-18 | 1990-04-20 | Nippon Telegr & Teleph Corp <Ntt> | メモリセル回路 |
JP3494469B2 (ja) * | 1994-05-26 | 2004-02-09 | 株式会社ルネサステクノロジ | フィールドプログラマブルゲートアレイ |
JPH10106267A (ja) * | 1996-09-24 | 1998-04-24 | Sony Corp | 半導体装置 |
US6009023A (en) * | 1998-05-26 | 1999-12-28 | Etron Technology, Inc. | High performance DRAM structure employing multiple thickness gate oxide |
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JP2002009176A (ja) * | 2000-06-21 | 2002-01-11 | Seiko Epson Corp | Sramセル及びそれを内蔵した半導体集積回路 |
JP2003123482A (ja) * | 2001-03-27 | 2003-04-25 | Sony Corp | 記憶データの読み出し方法および半導体記憶装置 |
JP4895439B2 (ja) * | 2001-06-28 | 2012-03-14 | ルネサスエレクトロニクス株式会社 | スタティック型メモリ |
JP2004241473A (ja) * | 2003-02-04 | 2004-08-26 | Renesas Technology Corp | 半導体記憶装置 |
KR100506941B1 (ko) * | 2003-08-19 | 2005-08-05 | 삼성전자주식회사 | 더미 셀들을 갖는 플래쉬 메모리소자 및 그것의 소거방법들 |
-
2006
- 2006-11-29 JP JP2006322660A patent/JP5076462B2/ja not_active Expired - Fee Related
- 2006-12-27 US US11/645,583 patent/US7474583B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20070127298A1 (en) | 2007-06-07 |
US7474583B2 (en) | 2009-01-06 |
JP2007200520A (ja) | 2007-08-09 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20091019 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120126 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150907 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150907 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |