JP2000030458A - 増加したドライブ電流能力を有するセンス増幅器 - Google Patents
増加したドライブ電流能力を有するセンス増幅器Info
- Publication number
- JP2000030458A JP2000030458A JP11147808A JP14780899A JP2000030458A JP 2000030458 A JP2000030458 A JP 2000030458A JP 11147808 A JP11147808 A JP 11147808A JP 14780899 A JP14780899 A JP 14780899A JP 2000030458 A JP2000030458 A JP 2000030458A
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifier
- coupled
- sense
- node
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 電源電流がセンス増幅器に供給される速度は
全体のメモリデバイスの速度に影響を与えることなく、
センス増幅器によって引き出されたピーク電流を最小に
する。 【解決手段】 半導体メモリデバイスセンシング回路
(400)が開示されている。その回路は多数のセンス
増幅器(402)を含み、その各々は第1ドライバーデ
バイス(P404−0からP404−n)により第1供
給ノード(414)に結合され、第2ドライバーデバイ
ス(N404−0からN404−n)により第2供給ノ
ード(420)に結合されている。増加したドライビン
グ電流能力は、第1供給ノード(414)と中間電圧
(Vplate)の間に結合された多数の第1ブーストコン
デンサ(C400)、及び第2供給ノード(420)と
中間電圧(Vplate)の間に結合された多数の第2ブー
ストコンデンサ(C402)により提供される。
全体のメモリデバイスの速度に影響を与えることなく、
センス増幅器によって引き出されたピーク電流を最小に
する。 【解決手段】 半導体メモリデバイスセンシング回路
(400)が開示されている。その回路は多数のセンス
増幅器(402)を含み、その各々は第1ドライバーデ
バイス(P404−0からP404−n)により第1供
給ノード(414)に結合され、第2ドライバーデバイ
ス(N404−0からN404−n)により第2供給ノ
ード(420)に結合されている。増加したドライビン
グ電流能力は、第1供給ノード(414)と中間電圧
(Vplate)の間に結合された多数の第1ブーストコン
デンサ(C400)、及び第2供給ノード(420)と
中間電圧(Vplate)の間に結合された多数の第2ブー
ストコンデンサ(C402)により提供される。
Description
【0001】
【発明の属する技術分野】本発明は一般には半導体メモ
リデバイス、より詳細には半導体メモリデバイスのため
のデータセンシング回路に関する。
リデバイス、より詳細には半導体メモリデバイスのため
のデータセンシング回路に関する。
【0002】
【従来の技術】コンピュータシステムの計算速度及びデ
ータ転送速度は増加し続けている。そのようなシステム
に十分に速い速度でデータを供給するため、メモリ記憶
デバイスが動作する速度もまた増加している。メモリ記
憶デバイスの普通のタイプはダイナミックRAM(DR
AM)及びスタティックRAM(SRAM)のような半
導体ランダムアクセスメモリ(RAM)、及び電気的消
去可能プログラマブルROM(EEPROM)のような
読み出し専用メモリ(ROM)を含んでいる。従って、
速いアクセス速度を有するRAM及びROMが高速シス
テムにとって好ましい。
ータ転送速度は増加し続けている。そのようなシステム
に十分に速い速度でデータを供給するため、メモリ記憶
デバイスが動作する速度もまた増加している。メモリ記
憶デバイスの普通のタイプはダイナミックRAM(DR
AM)及びスタティックRAM(SRAM)のような半
導体ランダムアクセスメモリ(RAM)、及び電気的消
去可能プログラマブルROM(EEPROM)のような
読み出し専用メモリ(ROM)を含んでいる。従って、
速いアクセス速度を有するRAM及びROMが高速シス
テムにとって好ましい。
【0003】通常のRAM又はROMにおいて、メモリ
デバイスはデータを記憶する多数のメモリセルを含んで
いる。メモリセル内のデータは読み出し又は書き込み操
作(RAMの場合)、又は読み出し又はプログラム操作
(ROMの場合)によりアクセス可能である。ほとんど
のRAM及びROMにおいて、読み出し操作はビット線
に結合されるメモリセルで起こり、ビット線上でデータ
信号を発生する。メモリセルは通常できる限り小さく製
造されるので、ビット線上のデータ信号は相応じて小さ
くなる(即ち、小さい電流信号又は小さい電圧差)。そ
のような小さいデータ信号を出力データ信号に変換する
ため、メモリセルデータ信号は最初に増幅されなければ
ならない。そのような増幅動作はしばしば、「センシン
グ(sensing)」と呼ばれ、センス増幅器と呼ばれる回
路を増幅することにより行われる。メモリセルデータ信
号はそれらが出力される前に最初にセンスされなければ
ならないので、データがセンスされることができる速度
は半導体メモリデバイスの全体のアクセス速度において
重要な役割を演ずる。
デバイスはデータを記憶する多数のメモリセルを含んで
いる。メモリセル内のデータは読み出し又は書き込み操
作(RAMの場合)、又は読み出し又はプログラム操作
(ROMの場合)によりアクセス可能である。ほとんど
のRAM及びROMにおいて、読み出し操作はビット線
に結合されるメモリセルで起こり、ビット線上でデータ
信号を発生する。メモリセルは通常できる限り小さく製
造されるので、ビット線上のデータ信号は相応じて小さ
くなる(即ち、小さい電流信号又は小さい電圧差)。そ
のような小さいデータ信号を出力データ信号に変換する
ため、メモリセルデータ信号は最初に増幅されなければ
ならない。そのような増幅動作はしばしば、「センシン
グ(sensing)」と呼ばれ、センス増幅器と呼ばれる回
路を増幅することにより行われる。メモリセルデータ信
号はそれらが出力される前に最初にセンスされなければ
ならないので、データがセンスされることができる速度
は半導体メモリデバイスの全体のアクセス速度において
重要な役割を演ずる。
【0004】データをセンスするため、センス増幅器は
通常、メモリセルデータ値に従ってビット線(ビット線
対)を充電又は放電する。ビット線により表された比較
的大きな容量負荷を充電するため、センス増幅器は電源
から電流を得る。センス操作中にセンス増幅器によって
得られた最大電流はピーク電流と呼ばれる。それらの結
果の電力消費及びノイズの発生のため、高いピーク電流
は好ましくないが、高いピーク電流を提供するRAM又
はROMの能力はより速いセンシング時間に導くことが
できる。
通常、メモリセルデータ値に従ってビット線(ビット線
対)を充電又は放電する。ビット線により表された比較
的大きな容量負荷を充電するため、センス増幅器は電源
から電流を得る。センス操作中にセンス増幅器によって
得られた最大電流はピーク電流と呼ばれる。それらの結
果の電力消費及びノイズの発生のため、高いピーク電流
は好ましくないが、高いピーク電流を提供するRAM又
はROMの能力はより速いセンシング時間に導くことが
できる。
【0005】メモリセルデータ信号を増幅し出力信号を
発生させることに加えて、センシング操作は又、DRA
Mにおいて重要な役割を演ずる。DRAMメモリセルは
通常、各メモリセル内に置かれた記憶コンデンサを充電
又は放電することによってデータ値を記憶する。記憶さ
れたものは時間を通して漏れるので、データ値を保存す
るためにそのようなコンデンサ内の電荷はリフレッシュ
されなければならない。従って、センス操作はビット線
を充電する時、結合した記憶コンデンサは又、充電さ
れ、内部に記憶されたデータ値をリフレッシュする。
発生させることに加えて、センシング操作は又、DRA
Mにおいて重要な役割を演ずる。DRAMメモリセルは
通常、各メモリセル内に置かれた記憶コンデンサを充電
又は放電することによってデータ値を記憶する。記憶さ
れたものは時間を通して漏れるので、データ値を保存す
るためにそのようなコンデンサ内の電荷はリフレッシュ
されなければならない。従って、センス操作はビット線
を充電する時、結合した記憶コンデンサは又、充電さ
れ、内部に記憶されたデータ値をリフレッシュする。
【0006】
【発明が解決しようとする課題】図1を参照すると、従
来のセンシング配列がブロック概略図で示されている。
センシング配列は総体的な参照記号100で示され、折
り返したビット線を有するRAMの一部分を示してい
る。そのような配列では、ビット線はビット線対102
に分類される。図1のセンシング配列はn+1のビット
線対を含み、BL0/BL0_からBLn−BLn_と
名称を付けられている。各ビット線対(BL0/BL0
_からBLn/BLn_)は付随したセンス増幅器10
4に結合されている。センス増幅器はSA0〜SAnと
して示されている。センス増幅器104のそれぞれは第
1電源線106及び第2電源線108に共通に結合され
ている。第1電源線106はpチャネル金属酸化膜半導
体(MOS)センストランジスタP100により高電源
電圧VCCに結合されている。同様な方法で、第2電源
線108はnチャネルMOSセンストランジスタN10
0により低電源電圧VSSに結合されている。トランジ
スタP100は、Spc_と示されている第1センス増
幅器イネーブル信号により作動させられる。トランジス
タN100はSncと示されている第2センス増幅器イ
ネーブル信号により作動させられる。
来のセンシング配列がブロック概略図で示されている。
センシング配列は総体的な参照記号100で示され、折
り返したビット線を有するRAMの一部分を示してい
る。そのような配列では、ビット線はビット線対102
に分類される。図1のセンシング配列はn+1のビット
線対を含み、BL0/BL0_からBLn−BLn_と
名称を付けられている。各ビット線対(BL0/BL0
_からBLn/BLn_)は付随したセンス増幅器10
4に結合されている。センス増幅器はSA0〜SAnと
して示されている。センス増幅器104のそれぞれは第
1電源線106及び第2電源線108に共通に結合され
ている。第1電源線106はpチャネル金属酸化膜半導
体(MOS)センストランジスタP100により高電源
電圧VCCに結合されている。同様な方法で、第2電源
線108はnチャネルMOSセンストランジスタN10
0により低電源電圧VSSに結合されている。トランジ
スタP100は、Spc_と示されている第1センス増
幅器イネーブル信号により作動させられる。トランジス
タN100はSncと示されている第2センス増幅器イ
ネーブル信号により作動させられる。
【0007】読み出し操作において、メモリセルの行は
ビット線対102に結合され、その差動電圧信号を作り
出す。その後、センス増幅器104はトランジスタP1
00及びN100の作動により作動させられ、電源電圧
VCC及びVSSを第1及び第2電源ノード(106及
び108)にそれぞれ供給する。トランジスタP100
及びN100の作動は電流パルスとなり、これは第1電
源線106に沿って伝達し、トランジスタP100のド
レインで始まり、センス増幅器SA0で終わる。センス
増幅器104は、電流パルスが受け取られるまでそれら
の各対102のビット線を充電することはできないだろ
う。この方法では、電源電流がセンス増幅器に供給され
る速度は全体のメモリデバイスの速度に影響を与える。
ビット線対102に結合され、その差動電圧信号を作り
出す。その後、センス増幅器104はトランジスタP1
00及びN100の作動により作動させられ、電源電圧
VCC及びVSSを第1及び第2電源ノード(106及
び108)にそれぞれ供給する。トランジスタP100
及びN100の作動は電流パルスとなり、これは第1電
源線106に沿って伝達し、トランジスタP100のド
レインで始まり、センス増幅器SA0で終わる。センス
増幅器104は、電流パルスが受け取られるまでそれら
の各対102のビット線を充電することはできないだろ
う。この方法では、電源電流がセンス増幅器に供給され
る速度は全体のメモリデバイスの速度に影響を与える。
【0008】図2を参照すると、第2センス配列がブロ
ック概略図に示されている。第2配列は総体的な参照番
号200により示されており、図1に示された第1セン
ス配列100と同じ構造を多数含んで示されている。第
2配列200はBL0/BL0_からBLn/BLn_と
示されている多数のビット線対202を含み、それぞれ
センス増幅器204に結合されている。センス増幅器2
04はSA0〜SAnと名称を付けられている。第1配
列とは異なり、第2配列200では、各センス増幅器2
04は付随したpチャネル及びnチャネルMOSセンス
トランジスタを有している。pチャネルセンストランジ
スタはP200−0からP200−nとして示され、そ
れぞれセンス増幅器SA0〜SAnに対応している。n
チャネルセンストランジスタはN200−0からN20
0−0として示され、それぞれセンス増幅器SA0〜S
Anに接続されている。
ック概略図に示されている。第2配列は総体的な参照番
号200により示されており、図1に示された第1セン
ス配列100と同じ構造を多数含んで示されている。第
2配列200はBL0/BL0_からBLn/BLn_と
示されている多数のビット線対202を含み、それぞれ
センス増幅器204に結合されている。センス増幅器2
04はSA0〜SAnと名称を付けられている。第1配
列とは異なり、第2配列200では、各センス増幅器2
04は付随したpチャネル及びnチャネルMOSセンス
トランジスタを有している。pチャネルセンストランジ
スタはP200−0からP200−nとして示され、そ
れぞれセンス増幅器SA0〜SAnに対応している。n
チャネルセンストランジスタはN200−0からN20
0−0として示され、それぞれセンス増幅器SA0〜S
Anに接続されている。
【0009】第2センス配列200は第1配列と同様な
方法で作動する。メモリセルはビット線対202にデー
タを配置し、センス増幅器204は作動されデータ信号
をセンスする。センス増幅器の作動は低くなるSpc_
信号及び高くなるSnc信号により起こる。高電源電圧
VCCはトランジスタP200−0からP200−nを
通ってセンス増幅器204に結合され、低電源電圧VS
SはトランジスタN200−0からN200−nを通っ
てセンス増幅器204に結合されている。センス操作の
速度はトランジスタP200−0からP200−n及び
N200−0からN200−nのゲートに沿ったSpc
_及びSnc信号の伝達によるので、第2配列200は
より速いセンシング速度を提供することができる。Sp
c_及びSnc信号の速度は図1の配列の第1電源線1
06に沿った電流パルスの伝達より速い。トランジスタ
P200−0からP200−nのそれぞれは、第1配列
100の場合よりそれらの各センス増幅器204にもっ
と電流を供給するような大きさにすることができるの
で、速度も又増加する。第2配列200の欠点はセンス
増幅器204によって引き出されたピーク電流がかなり
多くなることである。
方法で作動する。メモリセルはビット線対202にデー
タを配置し、センス増幅器204は作動されデータ信号
をセンスする。センス増幅器の作動は低くなるSpc_
信号及び高くなるSnc信号により起こる。高電源電圧
VCCはトランジスタP200−0からP200−nを
通ってセンス増幅器204に結合され、低電源電圧VS
SはトランジスタN200−0からN200−nを通っ
てセンス増幅器204に結合されている。センス操作の
速度はトランジスタP200−0からP200−n及び
N200−0からN200−nのゲートに沿ったSpc
_及びSnc信号の伝達によるので、第2配列200は
より速いセンシング速度を提供することができる。Sp
c_及びSnc信号の速度は図1の配列の第1電源線1
06に沿った電流パルスの伝達より速い。トランジスタ
P200−0からP200−nのそれぞれは、第1配列
100の場合よりそれらの各センス増幅器204にもっ
と電流を供給するような大きさにすることができるの
で、速度も又増加する。第2配列200の欠点はセンス
増幅器204によって引き出されたピーク電流がかなり
多くなることである。
【0010】図3は図1のセンス増幅器104、又は図
2のセンス増幅器204として使用されてもよい従来の
センス増幅器を示している。センス増幅器は総体的な参
照記号300で示され、第1相補対のpチャネル及びn
チャネルトランジスタ(P300及びN300)を含ん
で示されており、それらは直列に配置されたそれらのソ
ース−ドレイン経路を有している。センス増幅器300
は第2対の相補トランジスタP302及びN302を含
み、直列に配置されたそれらのソースドレイン経路を有
している。相補対P300/N300及びP302/N3
02は相互結合され、ゲートトランジスタP300及び
N300はトランジスタP302/N302の共通のド
レイン及び反対に結合されている。トランジスタP30
0/N300の共通のドレインは第1センスノード30
2を形成している。トランジスタP302/N302の
共通ドレインは対向する第2センスノード304を形成
している。第1及び第2センスノード(302及び30
4)はビット線対306間に結合されている。ビット線
対306のビット線はBLn及びBLn_として示され
ている。トランジスタP300及びP302のソースは
第1電源ノード308に共通に接続され、トランジスタ
N300及びN302は第2電源ノード310に共通に
接続されている。
2のセンス増幅器204として使用されてもよい従来の
センス増幅器を示している。センス増幅器は総体的な参
照記号300で示され、第1相補対のpチャネル及びn
チャネルトランジスタ(P300及びN300)を含ん
で示されており、それらは直列に配置されたそれらのソ
ース−ドレイン経路を有している。センス増幅器300
は第2対の相補トランジスタP302及びN302を含
み、直列に配置されたそれらのソースドレイン経路を有
している。相補対P300/N300及びP302/N3
02は相互結合され、ゲートトランジスタP300及び
N300はトランジスタP302/N302の共通のド
レイン及び反対に結合されている。トランジスタP30
0/N300の共通のドレインは第1センスノード30
2を形成している。トランジスタP302/N302の
共通ドレインは対向する第2センスノード304を形成
している。第1及び第2センスノード(302及び30
4)はビット線対306間に結合されている。ビット線
対306のビット線はBLn及びBLn_として示され
ている。トランジスタP300及びP302のソースは
第1電源ノード308に共通に接続され、トランジスタ
N300及びN302は第2電源ノード310に共通に
接続されている。
【0011】センス増幅器300は第1供給ノード30
8に高電源電圧、及び第2電源ノード310に低電源電
圧をかけることにより作動させられる。作動すると、セ
ンス増幅器300はビット線対306の差動電圧により
そのセンスノード(302及び304)を反対の電位に
させる。例えば、差動電圧がビット線BLn_より電位
の高いビット線BLnとなる場合には、センス増幅器3
00が作動させられると、トランジスタP300は第1
センスノード302を高電源電圧に引き寄せ、トランジ
スタN302は第2センスノード304を低電源電圧に
引き寄せるだろう。
8に高電源電圧、及び第2電源ノード310に低電源電
圧をかけることにより作動させられる。作動すると、セ
ンス増幅器300はビット線対306の差動電圧により
そのセンスノード(302及び304)を反対の電位に
させる。例えば、差動電圧がビット線BLn_より電位
の高いビット線BLnとなる場合には、センス増幅器3
00が作動させられると、トランジスタP300は第1
センスノード302を高電源電圧に引き寄せ、トランジ
スタN302は第2センスノード304を低電源電圧に
引き寄せるだろう。
【0012】データ信号の速いセンシングを提供するR
AM及び又はROMのためのセンシング図を提供するの
が望ましいが、従来技術の欠点を持つことはない。
AM及び又はROMのためのセンシング図を提供するの
が望ましいが、従来技術の欠点を持つことはない。
【0013】
【課題を解決するための手段】好適な実施例によると、
半導体ランダムアクセスメモリ(RAM)は複数のセン
ス増幅器を含んでいる。各センス増幅器は付随した第1
ドライバデバイスにより作動され、該第1ドライバデバ
イスはセンス増幅器を第1供給ノードに結合する。第1
供給ノードは第1電源電圧に結合されている。センス増
幅器のため増加した電流供給は第1供給ノードと中間電
圧の間に結合された多数の第1ブーストコンデンサによ
って提供される。
半導体ランダムアクセスメモリ(RAM)は複数のセン
ス増幅器を含んでいる。各センス増幅器は付随した第1
ドライバデバイスにより作動され、該第1ドライバデバ
イスはセンス増幅器を第1供給ノードに結合する。第1
供給ノードは第1電源電圧に結合されている。センス増
幅器のため増加した電流供給は第1供給ノードと中間電
圧の間に結合された多数の第1ブーストコンデンサによ
って提供される。
【0014】好適な実施例の1つの特徴によると、各セ
ンス増幅器は付随した第2ドライバデバイスにより更に
作動され、該第2ドライバデバイスはセンス増幅器を第
2供給ノードに結合する。第2供給ノードは第2供給電
圧に結合される。センス増幅器のための電流供給は第2
供給ノードと中間電圧の間に結合された多数の第2ブー
ストコンデンサによって更に増加される。
ンス増幅器は付随した第2ドライバデバイスにより更に
作動され、該第2ドライバデバイスはセンス増幅器を第
2供給ノードに結合する。第2供給ノードは第2供給電
圧に結合される。センス増幅器のための電流供給は第2
供給ノードと中間電圧の間に結合された多数の第2ブー
ストコンデンサによって更に増加される。
【0015】好適な実施例の別の特徴によると、RAM
は多数のメモリセルを有するダイナミックRAM(DR
AM)であり、そのそれぞれは記憶コンデンサを含んで
いる。ブーストコンデンサは増加した電流をセンス増幅
器に供給するが、記憶コンデンサと同時に形成される。
は多数のメモリセルを有するダイナミックRAM(DR
AM)であり、そのそれぞれは記憶コンデンサを含んで
いる。ブーストコンデンサは増加した電流をセンス増幅
器に供給するが、記憶コンデンサと同時に形成される。
【0016】好適な実施例の別の特徴によると、RAM
はDRAMであり、DRAMは第1プレート及び第2プ
レートをそれぞれ有するDRAMメモリセルの記憶コン
デンサを有している。メモリセルの第2プレートはプレ
ート電位に共通に結合され、該プレート電位は高電源電
圧と低電源電圧の間のほぼ中間となる。ブーストコンデ
ンサに供給される中間電位はプレート電位に等しい。
はDRAMであり、DRAMは第1プレート及び第2プ
レートをそれぞれ有するDRAMメモリセルの記憶コン
デンサを有している。メモリセルの第2プレートはプレ
ート電位に共通に結合され、該プレート電位は高電源電
圧と低電源電圧の間のほぼ中間となる。ブーストコンデ
ンサに供給される中間電位はプレート電位に等しい。
【0017】好適な実施例の利点は、それがセンス増幅
器に増加した電流を供給するためにメモリセル記憶コン
デンサを製造し、ブーストコンデンサを製造するために
使用される同じ処理を利用することである。
器に増加した電流を供給するためにメモリセル記憶コン
デンサを製造し、ブーストコンデンサを製造するために
使用される同じ処理を利用することである。
【0018】
【発明の実施の形態】好適な実施例は多数のビット線対
上のメモリセルデータを増幅するためのセンシング図で
ある。好適な実施例はダイナミックランダムアクセスメ
モリ(DRAM)の使用を意図し、相補型金属(導体)
−酸化膜(誘電体)−半導体の技術を使用して実行され
る。好適な実施例は各センス増幅器に付随するドライビ
ングデバイスを使用してメモリセルデータの速いセンシ
ングを提供し、高電源電圧ノードと低電源電圧ノードの
間に直接、センス増幅器を結合する。高いピーク電流は
ブーストコンデンサにより適応され、1つのプレートは
電源電圧ノードに結合され、別のプレートは中間電圧ノ
ードに結合される。
上のメモリセルデータを増幅するためのセンシング図で
ある。好適な実施例はダイナミックランダムアクセスメ
モリ(DRAM)の使用を意図し、相補型金属(導体)
−酸化膜(誘電体)−半導体の技術を使用して実行され
る。好適な実施例は各センス増幅器に付随するドライビ
ングデバイスを使用してメモリセルデータの速いセンシ
ングを提供し、高電源電圧ノードと低電源電圧ノードの
間に直接、センス増幅器を結合する。高いピーク電流は
ブーストコンデンサにより適応され、1つのプレートは
電源電圧ノードに結合され、別のプレートは中間電圧ノ
ードに結合される。
【0019】図4を参照すると、好適な実施例は総体的
な参照記号400で示され、バンクを形成する行に配置
される多数のセンス増幅器402を含んで示されてい
る。センス増幅器はSA0〜SAnとして示され、セン
シング配列を示し、n+1のセンス増幅器のバンクを含
んでいる。各センス増幅器402は図3に示した従来の
センス増幅器300と同じ構成を有している。従って、
図4の各センス増幅器は第2相補対のトランジスタ(P
402及びN402)と相互結合した相補対のpチャネ
ル及びnチャネルトランジスタ(P400及びN40
0)を含んでいる。相補トランジスタ対(P400/N
400及びP402/N402)の共通のドレインはそ
れぞれ第1センスノード404及び第2センスノード4
06を形成している。各センス増幅器402はその第1
及び第2センスノード(404及び406)で1対のビ
ット線408に結合されている。ビット線対404はB
L0/BL0_からBLn/BLn_として図4に更に示
されている。
な参照記号400で示され、バンクを形成する行に配置
される多数のセンス増幅器402を含んで示されてい
る。センス増幅器はSA0〜SAnとして示され、セン
シング配列を示し、n+1のセンス増幅器のバンクを含
んでいる。各センス増幅器402は図3に示した従来の
センス増幅器300と同じ構成を有している。従って、
図4の各センス増幅器は第2相補対のトランジスタ(P
402及びN402)と相互結合した相補対のpチャネ
ル及びnチャネルトランジスタ(P400及びN40
0)を含んでいる。相補トランジスタ対(P400/N
400及びP402/N402)の共通のドレインはそ
れぞれ第1センスノード404及び第2センスノード4
06を形成している。各センス増幅器402はその第1
及び第2センスノード(404及び406)で1対のビ
ット線408に結合されている。ビット線対404はB
L0/BL0_からBLn/BLn_として図4に更に示
されている。
【0020】好適な実施例400でのCMOSセンス増
幅器402の利用は、低く不活発な電流消費、よって、
待機状態(センス増幅器が作動していない状態)におい
てより低い電力消費を提供する。
幅器402の利用は、低く不活発な電流消費、よって、
待機状態(センス増幅器が作動していない状態)におい
てより低い電力消費を提供する。
【0021】電力は付随した第1供給ノード410及び
第2供給ノード412で各センス増幅器402に供給さ
れる。高電源電圧VCCは、第1共通供給ノード414
で供給され、付随した第1ドライバデバイスにより各セ
ンス増幅器の第1供給ノード410にかけられる。好適
な実施例400では、第1ドライバデバイスはP404
−0からP404−nと示されるpチャネルMOSトラ
ンジスタであり、それぞれセンス増幅器SA0〜SAn
に結合されている。第1ドライバトランジスタP404
−0からP404−nのゲートはSpc_と示される第
1センス増幅器イネーブル信号により共通に作動され
る。
第2供給ノード412で各センス増幅器402に供給さ
れる。高電源電圧VCCは、第1共通供給ノード414
で供給され、付随した第1ドライバデバイスにより各セ
ンス増幅器の第1供給ノード410にかけられる。好適
な実施例400では、第1ドライバデバイスはP404
−0からP404−nと示されるpチャネルMOSトラ
ンジスタであり、それぞれセンス増幅器SA0〜SAn
に結合されている。第1ドライバトランジスタP404
−0からP404−nのゲートはSpc_と示される第
1センス増幅器イネーブル信号により共通に作動され
る。
【0022】一般に第1ドライバデバイスに相補する方
法では、低電源電圧VSSが第2共通供給ノード416
でかけられ、第2ドライバデバイスによってセンス増幅
器402の第2供給ノード412に結合される。好適な
実施例400では、第2ドライバデバイスはN404−
0からN404−nとして示されるnチャネルMOSト
ランジスタであり、それぞれセンス増幅器SA0〜SA
nに結合されている。第2ドライバトランジスタN40
4−0からN404−nのゲートはSncと示される第
2センス増幅器イネーブル信号に共通に結合されてい
る。
法では、低電源電圧VSSが第2共通供給ノード416
でかけられ、第2ドライバデバイスによってセンス増幅
器402の第2供給ノード412に結合される。好適な
実施例400では、第2ドライバデバイスはN404−
0からN404−nとして示されるnチャネルMOSト
ランジスタであり、それぞれセンス増幅器SA0〜SA
nに結合されている。第2ドライバトランジスタN40
4−0からN404−nのゲートはSncと示される第
2センス増幅器イネーブル信号に共通に結合されてい
る。
【0023】更なる電流供給能力を提供するため、好適
な実施例400は第1共通供給ノード414とVbiasと
示されるバイアス電圧の間に結合された多数の第1ブー
ストコンデンサC400を含んでいる。更に、多数の第
2ブーストコンデンサC402は第2共通供給ノード4
16とバイアス電圧Vbiasの間に結合されている。好適
な実施例400では、Vbiasは高電源供給電圧VCCと
低電源電圧VSSの間の電位を有している。
な実施例400は第1共通供給ノード414とVbiasと
示されるバイアス電圧の間に結合された多数の第1ブー
ストコンデンサC400を含んでいる。更に、多数の第
2ブーストコンデンサC402は第2共通供給ノード4
16とバイアス電圧Vbiasの間に結合されている。好適
な実施例400では、Vbiasは高電源供給電圧VCCと
低電源電圧VSSの間の電位を有している。
【0024】第1及び第2ブーストコンデンサ(C40
0及びC402)がドライバトランジスタ(P404−
0からP404−n及びN404−0からN404n)
のソースに結合され示されているが、本発明はそのよう
な配列に限定されるものと解釈されるべきではないこと
に言及しておく。ブーストコンデンサの数及び接続位置
は、所望の追加のドライブ電流により、又はほんの少し
挙げると使用可能な領域及び適切な接点位置等の設計制
約に応じて変更可能であろう。
0及びC402)がドライバトランジスタ(P404−
0からP404−n及びN404−0からN404n)
のソースに結合され示されているが、本発明はそのよう
な配列に限定されるものと解釈されるべきではないこと
に言及しておく。ブーストコンデンサの数及び接続位置
は、所望の追加のドライブ電流により、又はほんの少し
挙げると使用可能な領域及び適切な接点位置等の設計制
約に応じて変更可能であろう。
【0025】読み出し又はリフレッシュ操作において、
メモリセルはビット線対408の1つのビット線に結合
され、ビット線対上の差動電圧となる。例えば、論理
「1」を記憶するメモリセルがビット線BL0に結合さ
れる場合には、ビット線BL0の電位は対(BL0_)
の他のビット線の電位より上になる。
メモリセルはビット線対408の1つのビット線に結合
され、ビット線対上の差動電圧となる。例えば、論理
「1」を記憶するメモリセルがビット線BL0に結合さ
れる場合には、ビット線BL0の電位は対(BL0_)
の他のビット線の電位より上になる。
【0026】一度、差動電圧がビット線対408に確立
されると、センス増幅器402は低くなるSpc信号及
び高くなるSnc信号により使用可能にされる。低いS
pc信号は作動される第1ドライバトランジスタ(P4
10−0からP410−n)となり、各センス増幅器4
02の第1供給ノード410は第1共通供給ノード41
4に結合される。高いSnc信号は第2ドライバトラン
ジスタ(N410−0からN410−n)を作動し、第
2共通供給ノード416に結合される各センス増幅器4
02の第2供給ノード412となる。各ビット線対40
8の差動電圧によると、付随した第2ドライバトランジ
スタ(N400−0からN400−n)が各ビット線対
の他のビット線からの電流を下げる間、第1ドライバト
ランジスタ(P400−0からP400−n)は各ビッ
ト線対の1つのビット線に電流を供給するだろう。例え
ば、メモリセルデータがビット線BL0_より高い電位
のビット線BL0となる場合には、第2ドライバトラン
ジスタN404−0がビット線BL0_からの電流を下
げている間、センス増幅器SA0のイネーブリングはビ
ット線BL0に電流を供給する第1ドライバトランジス
タP400−0となるだろう。
されると、センス増幅器402は低くなるSpc信号及
び高くなるSnc信号により使用可能にされる。低いS
pc信号は作動される第1ドライバトランジスタ(P4
10−0からP410−n)となり、各センス増幅器4
02の第1供給ノード410は第1共通供給ノード41
4に結合される。高いSnc信号は第2ドライバトラン
ジスタ(N410−0からN410−n)を作動し、第
2共通供給ノード416に結合される各センス増幅器4
02の第2供給ノード412となる。各ビット線対40
8の差動電圧によると、付随した第2ドライバトランジ
スタ(N400−0からN400−n)が各ビット線対
の他のビット線からの電流を下げる間、第1ドライバト
ランジスタ(P400−0からP400−n)は各ビッ
ト線対の1つのビット線に電流を供給するだろう。例え
ば、メモリセルデータがビット線BL0_より高い電位
のビット線BL0となる場合には、第2ドライバトラン
ジスタN404−0がビット線BL0_からの電流を下
げている間、センス増幅器SA0のイネーブリングはビ
ット線BL0に電流を供給する第1ドライバトランジス
タP400−0となるだろう。
【0027】センス増幅器402の同時に起こる動作は
第1共通供給ノード414から引き出される比較的高い
電流量となる。しかし、ブーストコンデンサ(C400
及びC402)の平行配列内に貯えられた電荷のため、
電流供給は普通、高及び低電源(418及び420)か
ら利用可能なものに加えられる。この方法で、好適な実
施例400は、結果として増加したピーク電流を同時に
適応させている間、より速いセンシング速度を提供す
る。
第1共通供給ノード414から引き出される比較的高い
電流量となる。しかし、ブーストコンデンサ(C400
及びC402)の平行配列内に貯えられた電荷のため、
電流供給は普通、高及び低電源(418及び420)か
ら利用可能なものに加えられる。この方法で、好適な実
施例400は、結果として増加したピーク電流を同時に
適応させている間、より速いセンシング速度を提供す
る。
【0028】図5を参照すると、ブロック概略図が示さ
れ、好適な実施例によるDRAMセンシング略図を示し
ている。センシング略図は総体的な参照記号500によ
って示され、一番上のメモリセルアレイ502の一部
分、一番下のメモリセルアレイ504の一部分、及び電
流ブーストセンス増幅器バンク506を含んで示されて
いる。一番上のメモリセルアレイ502は、MT00〜
MT2nと示される多数のDRAMメモリセルを含んで
いる。「M」に続く2つの数字はメモリセルの行及び列
の位置を示している。図5で示された一番下のメモリセ
ルアレイ504の部分はMB00〜MB0nと示される
1行のメモリセルを含んでいる。
れ、好適な実施例によるDRAMセンシング略図を示し
ている。センシング略図は総体的な参照記号500によ
って示され、一番上のメモリセルアレイ502の一部
分、一番下のメモリセルアレイ504の一部分、及び電
流ブーストセンス増幅器バンク506を含んで示されて
いる。一番上のメモリセルアレイ502は、MT00〜
MT2nと示される多数のDRAMメモリセルを含んで
いる。「M」に続く2つの数字はメモリセルの行及び列
の位置を示している。図5で示された一番下のメモリセ
ルアレイ504の部分はMB00〜MB0nと示される
1行のメモリセルを含んでいる。
【0029】各メモリセルはnチャネルMOSパストラ
ンジスタN500及び記憶コンデンサC500を含んで
いる。同じ行のパストランジスタN500はそれらの各
ゲートによりワード線に共通に結合され、同じ列のパス
トランジスタN500は偶数のビット線対508a又は
奇数のビット線対508bのいずれかに共通に結合され
ている。ビット線対(508a及び508b)は図5で
BL0/BL0_からBLn/BLn_で更に示されてい
る。好適な実施例のDRAM配列500では、同じ列内
のメモリセルはビット線対の対向するビット線に選択的
に結合されている。更に、1列の最後のメモリセル以外
の全ては1つのビット線接点を共有する。そのため、同
じ列内のどの2つのメモリセルもそれらの各ビット線対
の同じビット線に接続されている。例えば、図5に示す
ように、メモリセルMT20及びMT10はビット線B
L0_に結合されているが、メモリセルMT00はビッ
ト線BL0に結合されている。MT20の上の次の2つ
のメモリセルはMT30及びMT40を示し、ビット線
BL0に結合されることが分かるだろう。
ンジスタN500及び記憶コンデンサC500を含んで
いる。同じ行のパストランジスタN500はそれらの各
ゲートによりワード線に共通に結合され、同じ列のパス
トランジスタN500は偶数のビット線対508a又は
奇数のビット線対508bのいずれかに共通に結合され
ている。ビット線対(508a及び508b)は図5で
BL0/BL0_からBLn/BLn_で更に示されてい
る。好適な実施例のDRAM配列500では、同じ列内
のメモリセルはビット線対の対向するビット線に選択的
に結合されている。更に、1列の最後のメモリセル以外
の全ては1つのビット線接点を共有する。そのため、同
じ列内のどの2つのメモリセルもそれらの各ビット線対
の同じビット線に接続されている。例えば、図5に示す
ように、メモリセルMT20及びMT10はビット線B
L0_に結合されているが、メモリセルMT00はビッ
ト線BL0に結合されている。MT20の上の次の2つ
のメモリセルはMT30及びMT40を示し、ビット線
BL0に結合されることが分かるだろう。
【0030】好適な実施例500において、記憶コンデ
ンサC500はそれぞれパストランジスタのドレインに
接続された第1プレートと、プレートノード510に結
合された第2プレートを含んでいる。プレートノード5
10はVplateと示されるプレート電圧で保持される。
各メモリセルはその第1プレートを充電又は放電するこ
とによりデータを記憶する。例えば、論理「1」を記憶
するために、第1プレートは高いアレイ電圧VCCを充
電される。論理「0」を記憶するため、第1プレートは
低いアレイ電圧VSSに充電される。記憶コンデンサC
500を横切る電界を最小にするため、Vplate電圧は
VCCとVSS電位間の中間に保持される。好適な実施
例500では、VSSはゼロボルトに等しく、そのため
Vplate電位はVCC/2に等しくなる。
ンサC500はそれぞれパストランジスタのドレインに
接続された第1プレートと、プレートノード510に結
合された第2プレートを含んでいる。プレートノード5
10はVplateと示されるプレート電圧で保持される。
各メモリセルはその第1プレートを充電又は放電するこ
とによりデータを記憶する。例えば、論理「1」を記憶
するために、第1プレートは高いアレイ電圧VCCを充
電される。論理「0」を記憶するため、第1プレートは
低いアレイ電圧VSSに充電される。記憶コンデンサC
500を横切る電界を最小にするため、Vplate電圧は
VCCとVSS電位間の中間に保持される。好適な実施
例500では、VSSはゼロボルトに等しく、そのため
Vplate電位はVCC/2に等しくなる。
【0031】再度、図5を参照すると、センス増幅器バ
ンク506は偶数のビット線対508aに結合された多
数のセンス増幅器512を含んで示されている。好適な
実施例500において、奇数のビット線対508bはメ
モリアレイ(502及び504)の対向する端部のセン
ス増幅器バンク(図示せず)に結合されている。この配
列はより大きな領域のためセンス増幅器に専念させる。
センス増幅器512は図5でSA0及びSA2として更
に確認される。
ンク506は偶数のビット線対508aに結合された多
数のセンス増幅器512を含んで示されている。好適な
実施例500において、奇数のビット線対508bはメ
モリアレイ(502及び504)の対向する端部のセン
ス増幅器バンク(図示せず)に結合されている。この配
列はより大きな領域のためセンス増幅器に専念させる。
センス増幅器512は図5でSA0及びSA2として更
に確認される。
【0032】各センス増幅器512は付随した第1ドラ
イバデバイス516−0及び516−2により高いアレ
イ電圧ノード514に結合されている。図4に示されて
いる実施例でのように、好適な実施例のDRAMセンシ
ング略図500において、第1ドライバデバイス(51
6-0及び516−2)はpチャネルMOSトランジス
タであり、該pチャネルMOSトランジスタはそれらの
付随したセンス増幅器512と高いアレイ電圧ノード5
14の間に結合されたソース−ドレイン経路を有してい
る。第1ドライバデバイス(516−0及び516−
2)のゲートは第1センス増幅器イネーブル信号Spc
_を共通に受け取る。第2ドライバデバイス(518−
0及び518−2)は各センス増幅器512を低いアレ
イ電圧ノード520に結合する。好適な実施例のDRA
Mセンシング略図500では、第2ドライバデバイス
(518−0及び518−2)はnチャネルMOSトラ
ンジスタであり、該nチャネルMOSトランジスタはそ
れらの各センス増幅器(SA0及びSA2)と低いアレ
イ電圧ノード520の間に結合されたソース−ドレイン
経路を有している。トランジスタのゲートは第2センス
増幅器イネーブル信号Sncを受け取る。
イバデバイス516−0及び516−2により高いアレ
イ電圧ノード514に結合されている。図4に示されて
いる実施例でのように、好適な実施例のDRAMセンシ
ング略図500において、第1ドライバデバイス(51
6-0及び516−2)はpチャネルMOSトランジス
タであり、該pチャネルMOSトランジスタはそれらの
付随したセンス増幅器512と高いアレイ電圧ノード5
14の間に結合されたソース−ドレイン経路を有してい
る。第1ドライバデバイス(516−0及び516−
2)のゲートは第1センス増幅器イネーブル信号Spc
_を共通に受け取る。第2ドライバデバイス(518−
0及び518−2)は各センス増幅器512を低いアレ
イ電圧ノード520に結合する。好適な実施例のDRA
Mセンシング略図500では、第2ドライバデバイス
(518−0及び518−2)はnチャネルMOSトラ
ンジスタであり、該nチャネルMOSトランジスタはそ
れらの各センス増幅器(SA0及びSA2)と低いアレ
イ電圧ノード520の間に結合されたソース−ドレイン
経路を有している。トランジスタのゲートは第2センス
増幅器イネーブル信号Sncを受け取る。
【0033】ブーストセンス電流能力は高いアレイ電圧
ノード514とプレートノード510の間に結合された
第1ブーストコンデンサ(C502−0からC502−
n)により供給されている。好適な実施例のDRAMセ
ンシング略図500では、第1のブーストコンデンサ
(C502−0からC502−n)は記憶コンデンサC
500が形成されるのと同時に形成される。すなわち、
第1ブーストコンデンサ(C502−0からC502−
n)は記憶コンデンサC500と同じ堆積層から形成さ
れるだろう。(コンデンサプレートを形成する)電導層
及び(コンデンサ誘電体を形成する)誘電層がパターン
化され、記憶コンデンサC500及び第1ブーストコン
デンサ(C502−0からC502−n)構造を同時に
作り出す。これは、第1ブーストコンデンサ(C502
−0からC502−n)を現在のDRAM製造処理に容
易に結合させる。更に、VCC電位で各第1ブーストコ
ンデンサ(C502−0からC502−n)の1つのプ
レート、及びVplate電位で他のプレートを保持するこ
とにより、第1ブーストコンデンサ誘電体を横切る界は
(十分高い及び低い電圧レベルでコンデンサプレートを
保持するのとは対照的に)減少する。
ノード514とプレートノード510の間に結合された
第1ブーストコンデンサ(C502−0からC502−
n)により供給されている。好適な実施例のDRAMセ
ンシング略図500では、第1のブーストコンデンサ
(C502−0からC502−n)は記憶コンデンサC
500が形成されるのと同時に形成される。すなわち、
第1ブーストコンデンサ(C502−0からC502−
n)は記憶コンデンサC500と同じ堆積層から形成さ
れるだろう。(コンデンサプレートを形成する)電導層
及び(コンデンサ誘電体を形成する)誘電層がパターン
化され、記憶コンデンサC500及び第1ブーストコン
デンサ(C502−0からC502−n)構造を同時に
作り出す。これは、第1ブーストコンデンサ(C502
−0からC502−n)を現在のDRAM製造処理に容
易に結合させる。更に、VCC電位で各第1ブーストコ
ンデンサ(C502−0からC502−n)の1つのプ
レート、及びVplate電位で他のプレートを保持するこ
とにより、第1ブーストコンデンサ誘電体を横切る界は
(十分高い及び低い電圧レベルでコンデンサプレートを
保持するのとは対照的に)減少する。
【0034】第1ブーストコンデンサ(C502−0及
びC502−n)は記憶コンデンサC500と共に形成
されるが、第1ブーストコンデンサ(C502−0から
C502−n)は記憶コンデンサC500より大きくて
もよいことが分かるだろう。更に、図5はメモリセルの
各列内に形成された第1ブーストコンデンサを示してい
るが、十分な電流上昇がより少ない数のブーストコンデ
ンサで維持可能である場合には、第1ブーストコンデン
サの数は減少できる。
びC502−n)は記憶コンデンサC500と共に形成
されるが、第1ブーストコンデンサ(C502−0から
C502−n)は記憶コンデンサC500より大きくて
もよいことが分かるだろう。更に、図5はメモリセルの
各列内に形成された第1ブーストコンデンサを示してい
るが、十分な電流上昇がより少ない数のブーストコンデ
ンサで維持可能である場合には、第1ブーストコンデン
サの数は減少できる。
【0035】好適なDRAMの実施例500は高い電源
電位VCCを高いアレイ電圧ノード514を作動するの
に使用しているが、VCC電位はDRAMにより受け取
られる電源電圧より小さくできることも又分かるだろ
う。例えば、DRAMは減少した電圧アレイを使用して
もよく、アレイの高電圧はDRAMの周辺部分の電圧よ
り小さい。そのような場合、高いアレイ電圧ノード51
4での電位は減少したアレイ電圧となるだろう。そのよ
うな場合に、VSS電位がゼロボルトに等しいとすれ
ば、Vplate電位は減少したアレイ電圧の半分となるだ
ろう。
電位VCCを高いアレイ電圧ノード514を作動するの
に使用しているが、VCC電位はDRAMにより受け取
られる電源電圧より小さくできることも又分かるだろ
う。例えば、DRAMは減少した電圧アレイを使用して
もよく、アレイの高電圧はDRAMの周辺部分の電圧よ
り小さい。そのような場合、高いアレイ電圧ノード51
4での電位は減少したアレイ電圧となるだろう。そのよ
うな場合に、VSS電位がゼロボルトに等しいとすれ
ば、Vplate電位は減少したアレイ電圧の半分となるだ
ろう。
【0036】好適な実施例のDRAM配列500では、
1セットの第2ブーストコンデンサは第1ブーストコン
デンサ(C502−0からC502−n)及び記憶コン
デンサC500と共に製造される。これらの追加のコン
デンサは第2ブーストコンデンサ(C504−0からC
504−n)として示され、プレートノード510と低
いアレイ電圧VSSの間に結合されている。第2ブース
トコンデンサ(C504−0からC504−n)は、所
望の電流上昇能力に従い、記憶コンデンサC500と同
じ寸法を有していてもよく、又は大きくてもよく、又は
小さくてもよい。このように、相当するセンス電流上昇
能力と共に増加したセンシング電流は、DRAMで使用
される時に特に有利となることができる。
1セットの第2ブーストコンデンサは第1ブーストコン
デンサ(C502−0からC502−n)及び記憶コン
デンサC500と共に製造される。これらの追加のコン
デンサは第2ブーストコンデンサ(C504−0からC
504−n)として示され、プレートノード510と低
いアレイ電圧VSSの間に結合されている。第2ブース
トコンデンサ(C504−0からC504−n)は、所
望の電流上昇能力に従い、記憶コンデンサC500と同
じ寸法を有していてもよく、又は大きくてもよく、又は
小さくてもよい。このように、相当するセンス電流上昇
能力と共に増加したセンシング電流は、DRAMで使用
される時に特に有利となることができる。
【0037】図6Aから6Fを参照すると、一連の側断
面図が示され、DRAM半導体メモリデバイスの一部分
を示している。側断面図は好適な実施例によるブースト
コンデンサデバイスの製作を示している。図6Aを参照
すると、DRAMはp型半導体基板600に形成されて
示されており、p型半導体基板にn型ウェル602が形
成されている。基板600は電界酸化膜構造604の形
成により作り出される活動領域に分割されている。
面図が示され、DRAM半導体メモリデバイスの一部分
を示している。側断面図は好適な実施例によるブースト
コンデンサデバイスの製作を示している。図6Aを参照
すると、DRAMはp型半導体基板600に形成されて
示されており、p型半導体基板にn型ウェル602が形
成されている。基板600は電界酸化膜構造604の形
成により作り出される活動領域に分割されている。
【0038】活動領域内に形成されて示されているMO
Sトランジスタは、図5に示されるトランジスタに相当
すると考えることができる。NチャネルMOSメモリセ
ルパストランジスタ606はトランジスタN500に相
当してもよい。NチャネルMOSドライバトランジスタ
608は第2ドライバデバイス518−0及び518−
2に相当してもよい。最後に、n型ウェル602内に形
成されるpチャネルMOSドライバトランジスタ610
は、第1ドライバデバイス516−0及び516−2に
相当してもよい。各種トランジスタ(606,608及
び610)上に形成された誘電層612は誘電層612
を通ってトランジスタ(606、608及び610)に
伸びる接点孔614を含んでいる。
Sトランジスタは、図5に示されるトランジスタに相当
すると考えることができる。NチャネルMOSメモリセ
ルパストランジスタ606はトランジスタN500に相
当してもよい。NチャネルMOSドライバトランジスタ
608は第2ドライバデバイス518−0及び518−
2に相当してもよい。最後に、n型ウェル602内に形
成されるpチャネルMOSドライバトランジスタ610
は、第1ドライバデバイス516−0及び516−2に
相当してもよい。各種トランジスタ(606,608及
び610)上に形成された誘電層612は誘電層612
を通ってトランジスタ(606、608及び610)に
伸びる接点孔614を含んでいる。
【0039】図6Bに示されているように、第1プレー
ト電導層616が誘電層612上に堆積される。第1プ
レート電導層616は接点孔614に伸び、パストラン
ジスタ606のドレイン及びnチャネルドライブトラン
ジスタ608のソースに接触させる。好適な実施例で
は、第1プレート電導層616はドープされたポリシリ
コンから形成される。
ト電導層616が誘電層612上に堆積される。第1プ
レート電導層616は接点孔614に伸び、パストラン
ジスタ606のドレイン及びnチャネルドライブトラン
ジスタ608のソースに接触させる。好適な実施例で
は、第1プレート電導層616はドープされたポリシリ
コンから形成される。
【0040】図6Cを参照すると、第1プレート電導層
616がパターン化され、個々に多数の一番下のコンデ
ンサプレートを形成する。記憶コンデンサの一番下のプ
レート618が形成され、後にパストランジスタ606
に結合されるだろう。同様に、第1ブーストコンデンサ
の一番下のプレート620がpチャネルドライバトラン
ジスタ610に結合されて形成され、第2ブーストコン
デンサの一番下のプレート622がnチャネルドライバ
トランジスタ608に結合されて形成される。
616がパターン化され、個々に多数の一番下のコンデ
ンサプレートを形成する。記憶コンデンサの一番下のプ
レート618が形成され、後にパストランジスタ606
に結合されるだろう。同様に、第1ブーストコンデンサ
の一番下のプレート620がpチャネルドライバトラン
ジスタ610に結合されて形成され、第2ブーストコン
デンサの一番下のプレート622がnチャネルドライバ
トランジスタ608に結合されて形成される。
【0041】図6Dに示すように、コンデンサ誘電体6
24がコンデンサの一番下のプレート(618,620
及び622)上に形成される。好適な実施例では、コン
デンサ誘電体624がコンデンサの一番下のプレートを
酸化することにより形成される。結果としての酸化層は
その後シリコン窒化物層で被覆され、化学気相成長法に
より堆積されてもよい。その後、シリコン窒化物が酸化
されてもよい。第2プレート電導層626がコンデンサ
誘電体624上に堆積される。第2プレート電導層62
6がドープしたポリシリコンから形成されてもよい。
24がコンデンサの一番下のプレート(618,620
及び622)上に形成される。好適な実施例では、コン
デンサ誘電体624がコンデンサの一番下のプレートを
酸化することにより形成される。結果としての酸化層は
その後シリコン窒化物層で被覆され、化学気相成長法に
より堆積されてもよい。その後、シリコン窒化物が酸化
されてもよい。第2プレート電導層626がコンデンサ
誘電体624上に堆積される。第2プレート電導層62
6がドープしたポリシリコンから形成されてもよい。
【0042】図6Eはパターンニング段階に続くDRA
M断面を示し、第2プレートコンデンサ層626を通っ
て伸びる多数の開口部628を作り出す。開口部が作り
出され、第2プレートコンデンサ層626を通って下の
構造まで他のより高いレベルの接点を伸ばさせる。従っ
て、図6Eの断面は2つの異なる部分に分割される第2
プレートコンデンサ層626を示しているが、第2プレ
ートコンデンサ層626は断面図で示されない異なる位
置で結合する完全な構造のままである。好適な実施例で
は、パターンニング段階は反応性イオンエッチングで成
し遂げることができる。
M断面を示し、第2プレートコンデンサ層626を通っ
て伸びる多数の開口部628を作り出す。開口部が作り
出され、第2プレートコンデンサ層626を通って下の
構造まで他のより高いレベルの接点を伸ばさせる。従っ
て、図6Eの断面は2つの異なる部分に分割される第2
プレートコンデンサ層626を示しているが、第2プレ
ートコンデンサ層626は断面図で示されない異なる位
置で結合する完全な構造のままである。好適な実施例で
は、パターンニング段階は反応性イオンエッチングで成
し遂げることができる。
【0043】第2プレートコンデンサ層626は各種の
一番下のプレート(618,620及び622)のそれ
ぞれのため一番上のプレートを提供するのに役立つ。更
に、第2プレートコンデンサ層626は基準電圧(図5
の場合のVplate)に結合されているので、完全な第2
プレートコンデンサ層626は、(記憶コンデンサの一
番下のプレート618に対向するコンデンサプレートと
して役に立つ)第1基準プレート部分及び(ブーストコ
ンデンサの一番下のプレート620及び622に対向す
るコンデンサプレートとして役に立つ)第2基準プレー
ト部分632を含むものとして概念化することができ
る。
一番下のプレート(618,620及び622)のそれ
ぞれのため一番上のプレートを提供するのに役立つ。更
に、第2プレートコンデンサ層626は基準電圧(図5
の場合のVplate)に結合されているので、完全な第2
プレートコンデンサ層626は、(記憶コンデンサの一
番下のプレート618に対向するコンデンサプレートと
して役に立つ)第1基準プレート部分及び(ブーストコ
ンデンサの一番下のプレート620及び622に対向す
るコンデンサプレートとして役に立つ)第2基準プレー
ト部分632を含むものとして概念化することができ
る。
【0044】第2プレートコンデンサ層626のパター
ンニングは記憶コンデンサ634、第1ブーストコンデ
ンサ636、及び第2ブーストコンデンサ638の形成
を成し遂げる。図5に関連して図6Eを参照すると、記
憶コンデンサ634はトランジスタN500に相当する
ものと考えられ、第1ブーストコンデンサ636は第1
ブーストコンデンサ(C502−0からC502−n)
に相当し、第2ブーストコンデンサ638は第2ブース
トコンデンサ(C504−0からC504−n)に相当
する。
ンニングは記憶コンデンサ634、第1ブーストコンデ
ンサ636、及び第2ブーストコンデンサ638の形成
を成し遂げる。図5に関連して図6Eを参照すると、記
憶コンデンサ634はトランジスタN500に相当する
ものと考えられ、第1ブーストコンデンサ636は第1
ブーストコンデンサ(C502−0からC502−n)
に相当し、第2ブーストコンデンサ638は第2ブース
トコンデンサ(C504−0からC504−n)に相当
する。
【0045】図6Fは接触エッチング及び金属被覆段階
の結果として起こるDRAMを示している。第1中間層
の誘電体(ILD)640はコンデンサ(634,63
6及び638)上に作り出される。接点孔はその後、基
板600拡散領域に通ってエッチングされる。金属被覆
層が堆積され、その後ビット線642及びコンデンサか
らドライブトランジスタへの接続644を作り出すため
にパターン化される。ビット線642は図5のビット線
対508a及び508bに相当する。接続644は第1
ブーストコンデンサ636とpチャネルドライバトラン
ジスタ610の間の電導経路を提供する。接続644は
第1ブーストコンデンサ620を伸ばすことにより第2
基準プレート部分632を超えて作り出されることがで
き、(基板に伸びる接点とは対照的に)接続接点のため
ランディング領域を提供する。
の結果として起こるDRAMを示している。第1中間層
の誘電体(ILD)640はコンデンサ(634,63
6及び638)上に作り出される。接点孔はその後、基
板600拡散領域に通ってエッチングされる。金属被覆
層が堆積され、その後ビット線642及びコンデンサか
らドライブトランジスタへの接続644を作り出すため
にパターン化される。ビット線642は図5のビット線
対508a及び508bに相当する。接続644は第1
ブーストコンデンサ636とpチャネルドライバトラン
ジスタ610の間の電導経路を提供する。接続644は
第1ブーストコンデンサ620を伸ばすことにより第2
基準プレート部分632を超えて作り出されることがで
き、(基板に伸びる接点とは対照的に)接続接点のため
ランディング領域を提供する。
【0046】ビット線642は必ずしも断面平面の接続
644と一直線に並べられる必要はないが、好適な実施
例のブーストコンデンサ(636及び638)の構造を
示すように含まれていることに言及する。
644と一直線に並べられる必要はないが、好適な実施
例のブーストコンデンサ(636及び638)の構造を
示すように含まれていることに言及する。
【0047】好適な実施例はスタックしたセルコンデン
サ(基板上に形成された電導及び誘電層を交互に形成し
たコンデンサ)を有するDRAMを示しているが、異な
るコンデンサ構造を使用するDRAMは好適な実施例の
教示から利益を得ることができることが分かるだろう。
ほんの少しの例のように、図6Aから図6Fの断面はコ
ンデンサ上のビット線の配列を示しているが、ビット線
上のコンデンサ構造を使用するDRAMは記憶コンデン
サと共にブーストコンデンサを作り出すことができる。
同様に、DRAMがトレンチ型コンデンサを使用する場
合には、トレンチ型構造を有するブーストコンデンサは
記憶コンデンサと同時に形成されることができる。従っ
て、本発明は詳細な好適な実施例によって説明されてい
るが、いろいろな変更、代用、及び変更が本発明の精神
及び範囲から逸脱することなく可能であろう。従って、
本発明は添付した特許請求の範囲によって定義されるも
のだけに限定されることを意図するものではない。
サ(基板上に形成された電導及び誘電層を交互に形成し
たコンデンサ)を有するDRAMを示しているが、異な
るコンデンサ構造を使用するDRAMは好適な実施例の
教示から利益を得ることができることが分かるだろう。
ほんの少しの例のように、図6Aから図6Fの断面はコ
ンデンサ上のビット線の配列を示しているが、ビット線
上のコンデンサ構造を使用するDRAMは記憶コンデン
サと共にブーストコンデンサを作り出すことができる。
同様に、DRAMがトレンチ型コンデンサを使用する場
合には、トレンチ型構造を有するブーストコンデンサは
記憶コンデンサと同時に形成されることができる。従っ
て、本発明は詳細な好適な実施例によって説明されてい
るが、いろいろな変更、代用、及び変更が本発明の精神
及び範囲から逸脱することなく可能であろう。従って、
本発明は添付した特許請求の範囲によって定義されるも
のだけに限定されることを意図するものではない。
【0048】以上の記載に関連して、以下の各項を開示
する。 1.複数のセンス増幅器と、第1センス供給電圧に結合
された第1共通ノードと、第1センス供給電圧より小さ
い電位の中間電圧ノードと、各センス増幅器に付随した
第1ドライバデバイスとを含み、各第1ドライバデバイ
スは、作動した時に、その付随したセンス増幅器を第1
共通供給ノードに結合し、更に、第1共通供給ノードと
中間電圧ノードの間に結合された少なくとも1つの第1
ブーストコンデンサを含むことを特徴とする半導体メモ
リデバイスデータセンシング回路。 2.各センス増幅器が、第1のnチャネル絶縁ゲート電
界効果トランジスタ(IGFET)と直列に結合された
pチャネルIGFETを有する第1相補対のトランジス
タと、第2のnチャネルIGFETと直列に結合された
第2のpチャネルIGFETを有する第2相補対のトラ
ンジスタとを含み、前記第1相補対が前記第2相補対と
相互結合される前記1項に記載のデータセンシング回
路。 3.半導体メモリデバイスが第1電源電圧を受け取り、
第1センス供給電圧が第1電源電圧より小さい前記1項
に記載のデータセンシング回路。 4.半導体メモリデバイスが第1電源電圧を受け取り、
第1センス供給電圧が第1電源電圧に等しい前記1項に
記載のデータセンシング回路。 5.各第1ドライバデバイスがその付随したセンス増幅
器と第1共通供給ノードの間に結合されたソース−ドレ
イン経路を有するIGFETを含む前記1項に記載のデ
ータセンシング回路。 6.複数の第1ブーストコンデンサが第1共通供給ノー
ドと中間電圧ノードの間に結合される前記1項に記載の
データセンシング回路。 7.半導体メモリデバイスが記憶コンデンサを含む複数
のメモリセルを有するダイナミックランダムアクセスメ
モリデバイスであり、第1ブーストコンデンサが記憶コ
ンデンサと共通に形成されている前記6項に記載のデー
タセンシング回路。 8.第2センス供給電圧に結合された第2共通供給ノー
ドを更に含み、前記第2センス供給電圧が第1センス供
給電圧より小さく、また、各センス増幅器に付随した第
2ドライバーデバイスを更に含み、該各第2ドライバー
デバイスは、作動した時に、その付随したセンス増幅器
を第2共通供給ノードに接続し、さらに、第2共通供給
ノードと中間電圧ノードの間に結合された少なくとも1
つの第2ブーストコンデンサを更に含む前記1項に記載
のデータセンシング回路。 9.各第2ドライバーデバイスがその付随したセンス増
幅器と第2共通供給ノードの間に結合されたソース−ド
レイン経路を有するIGFETを含む前記1項に記載の
データセンシング回路。 10.各第1ドライバーデバイスがその付随したセンス
増幅器と第1共通供給ノードの間に結合されたソース−
ドレイン経路を有するpチャネルIGFETを含み、第
2ドライバーデバイスのIGFETがnチャネルIGF
ETである前記9項に記載のデータセンシング回路。 11.半導体メモリデバイスが第2電源電圧を受け取
り、第2センス供給電圧が第2電源電圧に等しい前記8
項に記載のデータセンシング回路。 12.半導体メモリデバイスが記憶コンデンサを含む複
数のメモリセルを有するダイナミックランダムアクセス
メモリであり、第2ブーストコンデンサが記憶コンデン
サに共通に形成されている前記11項に記載のデータセ
ンシング回路。 13.半導体メモリデバイスセンシング回路(400)
が開示されている。その回路は多数のセンス増幅器(4
02)を含み、その各々は第1ドライバーデバイス(P
404−0からP404−n)により第1供給ノード
(414)に結合され、第2ドライバーデバイス(N4
04−0からN404−n)により第2供給ノード(4
20)に結合されている。増加したドライビング電流能
力は、第1供給ノード(414)と中間電圧(Vplat
e)の間に結合された多数の第1ブーストコンデンサ
(C400)、及び第2供給ノード(420)と中間電
圧(Vplate)の間に結合された多数の第2ブーストコ
ンデンサ(C402)により提供される。
する。 1.複数のセンス増幅器と、第1センス供給電圧に結合
された第1共通ノードと、第1センス供給電圧より小さ
い電位の中間電圧ノードと、各センス増幅器に付随した
第1ドライバデバイスとを含み、各第1ドライバデバイ
スは、作動した時に、その付随したセンス増幅器を第1
共通供給ノードに結合し、更に、第1共通供給ノードと
中間電圧ノードの間に結合された少なくとも1つの第1
ブーストコンデンサを含むことを特徴とする半導体メモ
リデバイスデータセンシング回路。 2.各センス増幅器が、第1のnチャネル絶縁ゲート電
界効果トランジスタ(IGFET)と直列に結合された
pチャネルIGFETを有する第1相補対のトランジス
タと、第2のnチャネルIGFETと直列に結合された
第2のpチャネルIGFETを有する第2相補対のトラ
ンジスタとを含み、前記第1相補対が前記第2相補対と
相互結合される前記1項に記載のデータセンシング回
路。 3.半導体メモリデバイスが第1電源電圧を受け取り、
第1センス供給電圧が第1電源電圧より小さい前記1項
に記載のデータセンシング回路。 4.半導体メモリデバイスが第1電源電圧を受け取り、
第1センス供給電圧が第1電源電圧に等しい前記1項に
記載のデータセンシング回路。 5.各第1ドライバデバイスがその付随したセンス増幅
器と第1共通供給ノードの間に結合されたソース−ドレ
イン経路を有するIGFETを含む前記1項に記載のデ
ータセンシング回路。 6.複数の第1ブーストコンデンサが第1共通供給ノー
ドと中間電圧ノードの間に結合される前記1項に記載の
データセンシング回路。 7.半導体メモリデバイスが記憶コンデンサを含む複数
のメモリセルを有するダイナミックランダムアクセスメ
モリデバイスであり、第1ブーストコンデンサが記憶コ
ンデンサと共通に形成されている前記6項に記載のデー
タセンシング回路。 8.第2センス供給電圧に結合された第2共通供給ノー
ドを更に含み、前記第2センス供給電圧が第1センス供
給電圧より小さく、また、各センス増幅器に付随した第
2ドライバーデバイスを更に含み、該各第2ドライバー
デバイスは、作動した時に、その付随したセンス増幅器
を第2共通供給ノードに接続し、さらに、第2共通供給
ノードと中間電圧ノードの間に結合された少なくとも1
つの第2ブーストコンデンサを更に含む前記1項に記載
のデータセンシング回路。 9.各第2ドライバーデバイスがその付随したセンス増
幅器と第2共通供給ノードの間に結合されたソース−ド
レイン経路を有するIGFETを含む前記1項に記載の
データセンシング回路。 10.各第1ドライバーデバイスがその付随したセンス
増幅器と第1共通供給ノードの間に結合されたソース−
ドレイン経路を有するpチャネルIGFETを含み、第
2ドライバーデバイスのIGFETがnチャネルIGF
ETである前記9項に記載のデータセンシング回路。 11.半導体メモリデバイスが第2電源電圧を受け取
り、第2センス供給電圧が第2電源電圧に等しい前記8
項に記載のデータセンシング回路。 12.半導体メモリデバイスが記憶コンデンサを含む複
数のメモリセルを有するダイナミックランダムアクセス
メモリであり、第2ブーストコンデンサが記憶コンデン
サに共通に形成されている前記11項に記載のデータセ
ンシング回路。 13.半導体メモリデバイスセンシング回路(400)
が開示されている。その回路は多数のセンス増幅器(4
02)を含み、その各々は第1ドライバーデバイス(P
404−0からP404−n)により第1供給ノード
(414)に結合され、第2ドライバーデバイス(N4
04−0からN404−n)により第2供給ノード(4
20)に結合されている。増加したドライビング電流能
力は、第1供給ノード(414)と中間電圧(Vplat
e)の間に結合された多数の第1ブーストコンデンサ
(C400)、及び第2供給ノード(420)と中間電
圧(Vplate)の間に結合された多数の第2ブーストコ
ンデンサ(C402)により提供される。
【図1】 第1の従来のセンシング配列を示すブロック
概略図である。
概略図である。
【図2】 第2の従来のセンシング配列を示すブロック
概略図である。
概略図である。
【図3】 従来のセンス増幅器を示す概略図である。
【図4】 好適な実施例の概略図である。
【図5】 好適な実施例によるDRAMセンシング図を
示すブロック概略図である。
示すブロック概略図である。
【図6A】 好適な実施例によるブーストコンデンサの
製作を示す側断面図である。
製作を示す側断面図である。
【図6B】 好適な実施例によるブーストコンデンサの
製作を示す側断面図である。
製作を示す側断面図である。
【図6C】 好適な実施例によるブーストコンデンサの
製作を示す側断面図である。
製作を示す側断面図である。
【図6D】 好適な実施例によるブーストコンデンサの
製作を示す側断面図である。
製作を示す側断面図である。
【図6E】 好適な実施例によるブーストコンデンサの
製作を示す側断面図である。
製作を示す側断面図である。
【図6F】 好適な実施例によるブーストコンデンサの
製作を示す側断面図である。
製作を示す側断面図である。
402 センス増幅器 404 第1センスノード 406 第2センスノード 408 ビット線 410 第1供給ノード 412 第2供給ノード 414 第1共通供給ノード 416 第2共通供給ノード
Claims (1)
- 【請求項1】 複数のセンス増幅器と、 第1センス供給電圧に結合された第1共通ノードと、 第1センス供給電圧より小さい電位の中間電圧ノード
と、 各センス増幅器に付随した第1ドライバデバイスとを含
み、各第1ドライバデバイスは、作動した時に、その付
随したセンス増幅器を第1共通供給ノードに結合し、 更に、第1共通供給ノードと中間電圧ノードの間に結合
された少なくとも1つの第1ブーストコンデンサを含む
ことを特徴とする半導体メモリデバイスデータセンシン
グ回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US8775098P | 1998-06-02 | 1998-06-02 | |
US60/087750 | 1998-06-02 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000030458A true JP2000030458A (ja) | 2000-01-28 |
Family
ID=22207024
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11147808A Pending JP2000030458A (ja) | 1998-06-02 | 1999-05-27 | 増加したドライブ電流能力を有するセンス増幅器 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6115309A (ja) |
JP (1) | JP2000030458A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100632329B1 (ko) | 2003-10-09 | 2006-10-11 | 가부시끼가이샤 도시바 | 불휘발성 반도체 기억 장치 |
JP2009151914A (ja) * | 2007-12-20 | 2009-07-09 | Hynix Semiconductor Inc | センスアンプ電源電圧供給回路およびその駆動方法 |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4011248B2 (ja) * | 1999-12-22 | 2007-11-21 | 沖電気工業株式会社 | 半導体記憶装置 |
US7313041B1 (en) * | 2003-06-23 | 2007-12-25 | Cypress Semiconductor Corporation | Sense amplifier circuit and method |
US7616513B1 (en) | 2004-10-29 | 2009-11-10 | Cypress Semiconductor Corporation | Memory device, current sense amplifier, and method of operating the same |
US7956641B1 (en) | 2005-04-28 | 2011-06-07 | Cypress Semiconductor Corporation | Low voltage interface circuit |
JP5076462B2 (ja) * | 2005-12-28 | 2012-11-21 | ソニー株式会社 | 半導体メモリデバイス |
US9160330B2 (en) * | 2013-05-02 | 2015-10-13 | Texas Instruments Incorporated | Boost capacitor sharing architecture for power supply active balancing systems |
US10347322B1 (en) * | 2018-02-20 | 2019-07-09 | Micron Technology, Inc. | Apparatuses having memory strings compared to one another through a sense amplifier |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5801997A (en) * | 1997-06-24 | 1998-09-01 | Etron Technology, Inc. | Ping-pong boost circuit |
-
1999
- 1999-05-27 JP JP11147808A patent/JP2000030458A/ja active Pending
- 1999-06-02 US US09/324,369 patent/US6115309A/en not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100632329B1 (ko) | 2003-10-09 | 2006-10-11 | 가부시끼가이샤 도시바 | 불휘발성 반도체 기억 장치 |
JP2009151914A (ja) * | 2007-12-20 | 2009-07-09 | Hynix Semiconductor Inc | センスアンプ電源電圧供給回路およびその駆動方法 |
Also Published As
Publication number | Publication date |
---|---|
US6115309A (en) | 2000-09-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5923593A (en) | Multi-port DRAM cell and memory system using same | |
US8050125B2 (en) | Bit line sense amplifier of semiconductor memory device having open bit line structure | |
US6314017B1 (en) | Semiconductor memory device | |
US6992343B2 (en) | Semiconductor memory device | |
JP3874234B2 (ja) | 半導体集積回路装置 | |
US6982897B2 (en) | Nondestructive read, two-switch, single-charge-storage device RAM devices | |
US6570206B1 (en) | Semiconductor device | |
JP2001053167A (ja) | 半導体記憶装置 | |
JP2001053164A (ja) | 半導体記憶装置 | |
JPH057796B2 (ja) | ||
US4086662A (en) | Memory system with read/write control lines | |
KR20010093655A (ko) | 반도체기억장치 | |
US6201730B1 (en) | Sensing of memory cell via a plateline | |
US6115309A (en) | Sense amplifier having increased drive current capability | |
JP2001093989A (ja) | 半導体装置 | |
JP2001230329A (ja) | 半導体記憶装置 | |
US6677633B2 (en) | Semiconductor device | |
JPH11163291A (ja) | 半導体集積回路装置 | |
US7539073B2 (en) | Memory device with auxiliary precharge unit to improve precharge operation for bit line circuitry | |
JP2000090674A (ja) | 半導体記憶装置並びにその書き込み方法及び読み出し方法 | |
US5563434A (en) | Semiconductor memory device having capacitor of thin film transistor structure | |
US20050052914A1 (en) | Semiconductor memory device | |
JP2001015710A (ja) | 半導体記憶装置 | |
US5473178A (en) | Semiconductor memory cell for holding data with small power consumption | |
JPH11232868A (ja) | 半導体記憶集積回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060529 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080630 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20081125 |