TWI485705B - 具備列式讀取及／或寫入輔助電路之記憶體電路 - Google Patents
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Description
本發明係主要有關於具備列式讀取及/或寫入輔助電路之記憶體單元。
漏電流是靜態隨機存取記憶體(SRAM)或暫存器等記憶體元件中常見的現象。一般而言，記憶體元件埠(port)的數目越多，漏電流便越大。已知的技術中有各種方法降低漏電流。例如，利用二極體的壓降將整個記憶體陣列的接地參考準位(ground reference level，例如電壓VSS)提升並降低供應電源電壓(例如電壓VDD)。接地參考準位提升並降低供應電源電壓會影響整個記憶體陣列區段的運作，包括功率消耗以及操作速度方面。
部份技術中，將整個縱向排列的記憶體單元讀取埠的位元線浮接。此類方法中，整行的記憶體在位元線浮接的時間內皆無法存取，然而當再度需要存取資料之前，位元線需要回升至電壓VDD，因而對動態功率影響甚大；由於整個記憶體區段/陣列的VDD節點皆耦合在一起而具有大電容，因此連累記憶體的速度。
部份技術中，使用高臨界電壓(high threshold voltage,HTV)的位元單元(bit cell)，但記憶體存取時間也因此而延長。
有鑑於此，本發明提出一具備列式讀取及/或寫入輔助電路之記憶體電路，包括一列複數個記憶體單元(memory cell)，至少一寫入字元線(write word line)，以及一寫入輔助線路與至少一寫入字元線以及複數個記憶體單元耦合。其中該寫入輔助電路包括一第一電流路徑以及至少一第二電流路徑。上述至少一第二電流路徑中之一電流路徑對應至上述至少一寫入字元線中之一寫入字元線。上述至少一寫入字元線中之一寫入字元線被設定為當上述一列複數個記憶體單元運作於一第一模式時選擇該第一電流路徑，且當上述一列複數個記憶體單元運作於一第二模式時選擇上述至少一第二電流路徑中之一第二電流路徑。
其中，第一電流路徑由一二極體所形成，二極體之一端與上述一列複數個記憶體單元耦合；以及至少一第二電流路徑中之該第二電流路徑由一N型金氧半場效電晶體所形成，N型金氧半場效電晶體之一汲極與一列複數個記憶體單元耦合，且N型金氧半場效電晶體之一閘極與至少一寫入字元線中之一寫入字元線耦合。
其中該第一電流路徑及上述第二電流路徑之一或兩者由一開關所形成，該開關之一端與上述一列複數個記憶體單元耦合。
其中該寫入輔助電路被設定為當上述一列複數個記憶體單元操作於該第一模式時，與該第一電流路徑以及上述至少一第二電流路徑耦合之一節點被提升一電壓值。
其中該被提升之一電壓值為一二極體兩端的電壓差。
該電路更包括至少一讀取字元線；至少一組複數個讀取電路，上述至少一組複數個讀取電路中之複數讀取電路的一部份對應至上述一列複數個記憶體單元；以及至少一讀取輔助電路，上述至少一讀取輔助電路中之一讀取輔助電路與一節點耦合，該節點與上述複數讀取電路的一部份耦合。
此外，本發明另提供一具備列式讀取輔助電路之記憶體電路，包括一列複數個記憶體單元；至少一讀取字元線；至少一組複數個讀取電路；至少一組複數個讀取電路中之一組複數個讀取電路對應至一列複數個記憶體單元；以及至少一讀取輔助電路；其中至少一讀取字元線中相對應之一讀取字元線與上述至少一組讀取輔助電路中相對應之一讀取輔助電路以及至少一組複數個讀取電路中之該組複數個讀取電路耦合，藉此與相對應之一讀取電路耦合；上述一列複數個記憶體單元中之一記憶體單元與相對應之該讀取電路耦合；以及相對應之該讀取字元線被設定為當該記憶體單元操作於一第一記憶模式時將相對應之該讀取輔助電路操作於一第一輔助模式，且當該記憶體單元操作於一第二記憶模式時將相對應之該讀取輔助電路操作於一第二輔助模式。
其中，相對應之該讀取輔助電路包括一第一N型金氧半場效電晶體，具有一第一閘極，一第一汲極，以及一第一源極；相對應之讀取電路包括一第二N型金氧半場效電晶體以及一第三N型金氧半場效電晶體，第二N型金氧半場效電晶體有一第二閘極，一第二汲極，以及一第二源極，且第三N型金氧半場效電晶體有一第三閘極，一第三汲極，以及一第三源極；相對應之該讀取字元線與該第一閘極以及該第二閘極耦合；該第一汲極與該第三源極耦合；該第三閘極與該記憶體單元之一節點耦合；該第三汲極與該第二源極耦合；以及該第二汲極與一讀取位元線耦合。
其中，第一N型金氧半場效電晶體被設定為當相對應之讀取輔助電路運作於第一輔助模式時開啟，且當相對應之讀取輔助電路運作於第二輔助模式時關閉。
其中，相對應之讀取輔助電路被設定為當相對應之讀取輔助電路操作於第一輔助模式時作為記憶體單元之一電流路徑，且當相對應之讀取輔助電路操作於第二輔助模式時切斷與相對應之讀取電路之間的電性連結。
其中，記憶體單元透過記憶體單元中至少一儲存節點與至少一複數個讀取電路耦合。
其中，相對應之讀取輔助電路包括一N型金氧半場效電晶體，N型金氧半場效電晶體被設定為當記憶體單元操作於第一記憶模式時提供一低邏輯準位至相對應之讀取電路中的一讀取位元線，以及當記憶體單元操作於第二記憶模式時將相對應之讀取電路浮接。
其中，更包括至少一寫入字元線，以及一寫入輔助電路與至少一寫入字元線以及一列複數個記憶體單元耦合；寫入輔助電路包括一第一電流路徑以及至少一第二電流路徑，至少一第二電流路徑中之一第二電流路徑對應至至少一寫入字元線中一相對應之寫入字元線。
其中至少一寫入字元線中的一寫入字元線被設定為當一列複數個記憶體單元操作於一第一寫入模式時選擇第一電流路徑，且當一列複數個記憶體單元操作於一第二寫入模式時選擇至少一第二電流路徑中之一第二電流路徑。
本發明另提供一具備列式讀取及寫入輔助電路之記憶體電路，包括一列複數個記憶體單元；一寫入字元線；一寫入輔助電路，寫入輔助電路與寫入字元線以及與一列複數個記憶體單元耦合之一第一節點耦合；一讀取字元線；複數個讀取電路，複數個讀取電路中相對應之一讀取電路對應於一列複數個記憶體單元中一相對應之記憶體單元；以及一讀取輔助電路，與讀取字元線以及與複數個讀取電路耦合之一第二節點耦合。
其中該寫入輔助電路被設定為當一列複數個記憶體單元操作於一第一寫入模式時將第一節點提升一第一節點電壓，且當一列複數個記憶體單元操作於一第二寫入模式時作為一電流路徑。
其中該寫入輔助電路包括一二極體，被設定為當上述一列複數個記憶體單元操作於該第一寫入模式時提升該第一節點之電壓；以及一N型金氧半場效電晶體，被設定為當一列複數個記憶體單元操作於第二寫入模式時作為第一節點之該電流路徑。
其中，讀取輔助電路被設定為當一列複數個記憶體單元操作於第一讀取模式時作為第二節點之一電流路徑，且當一列複數個記憶體單元操作於第二讀取模式時將第二節點浮接。
其中，更包括一N型金氧半場效電晶體，被設定為當一列複數個記憶體單元操作於第一讀取模式時作為第二節點之一電流路徑，且當一列複數個記憶體單元操作於第二讀取模式時將第二節點浮接。
以下將以特定的文字敘述方式揭露圖式中所描繪的實施例以及範例。然而應理解下述實施例以及範例並非用以侷限本發明之專利保護範圍。於相關領域具通常技藝者自可對本發明所揭露之實施例、進階應用以及發明原理進行任何變化及修改。描述各個實施例時可能會使用重複的參照數字，但並不表示實施例之間的特徵具有關連性。
部份實施例中包含以下單一個或複數個特徵及/或優點。部份實施例中，由於未被存取的列其接地參考準位浮接，可減少讀取操作時的漏電流，並不會影響位元單元的內容，也不會改變位元單元中六電晶體部份(6T)的靜態雜訊邊際(static noise margin,SNM)。當讀取及/或寫入埠的數量增加，漏電流降低的效果愈加顯著。部份實施例中，以一列為基準於讀取及寫入操作時降低漏電流。例如部份實施例中，於讀取或寫入操作時存取一列，同時其餘未被存取的列之漏電流得以減少(如寫入動作時)或消除(如讀取動作時)。
[範例電路]
第1圖為根據部份實施例，描繪範例電路100中一記憶體單元110(例如位元單元)運作的示意圖。
記憶體單元110通常應用於記憶體陣列中如靜態存取記憶體(SRAM)或暫存器檔案(register file)等。記憶體陣列通常以多個行及列所構成，為了簡化而未顯示於圖式中。記憶體陣列中每行或每列的記憶體單元的數量因設定而異，例如記憶體單元的數量可為64、128、256或512等。為了方便描述，本文以一包括n個列(從第R-1列至第R-n列)以及m個行(從第C-1行至第C-m行)的記憶體陣列為例加以說明，其中n與m為任一整數。
記憶體單元110中，電晶體P1，P2，N1及N2相互鎖存(latch)。更詳細的解釋之，即電晶體P1與N1形成一第一反向器INV1(未標定於圖式中)，而電晶體P2與N2形成一第二反向器INV2(未標定於圖式中)，而反向器INV1與INV2形成記憶體單元110中一相互鎖存的結構。一節點VSSWA與電晶體N1與N2的源極以及基底耦合為同一橫列，並作為電晶體N1與N2以及同一列中其他記憶體單元110的接地參考點(ground reference)。
部份實施例中，當一寫入存取發生時，資料被寫入記憶體陣列中一列中所有的記憶體單元。一寫入字元線(write word line)WWL控制一列中所有的記憶體單元110。寫入位元線(write bit line)WBL以及WBLB則耦合了一行中複數個記憶體單元。寫入位元線WBL及WBLB與電晶體N3及N4通常被稱為一記憶體單元的寫入埠(write port)。部份實施例中，於寫入週期間輸入WBL及WBLB的資料，被寫入至相對應之記憶體單元110中由寫入字元線WWL開啟的節點NO與NOB。節點NO與NOB儲存相對應之記憶體單元110的資料。於部份實施例中節點NO與NOB的資料互為反相。例如若節點NO儲存一高準位，則節點NOB儲存一低準位。部份實施例中，當記憶體單元110不為可寫入模式時，寫入位元線WBL及WBLB皆被充能至高準位(透過一充電電路，未顯示於圖式中)。
電晶體N3與N4的作用為在寫入位元線WBL與WBLB與相對應的節點NO與NOB之間傳送資料。例如要對一記憶體單元110進行寫入動作，則啟動相對應的寫入字元線WWL(例如提升至高準位)，以啟動相對應的電晶體N7、N3與N4。進入WBL與WBLB的資料隨即透過相對應的電晶體N3、N4被傳輸至相對應的節點NO與NOB。例如當第R-1列的寫入字元線WWL(標示於第4圖中)開啟時，第R-1列中記憶體單元110的電晶體N3與N4隨之被開啟，而第R-1列的寫入位元線WBL與WBLB的資料隨即寫入至相對應的節點NO及NOB。資料寫入至記憶體單元110中的節點NO及NOB後，對應的寫入字元線WWL則關閉(例如提升至低準位)。
於部份實施例中，一電路(例如一寫入輔助電路)120應用於記憶體陣列其中一列的所有記憶體單元。於電路120中，一節點VSSWA與所有記憶體單元110中電晶體N1與N2的源極耦合為一列，並同時與相對應的電路120中電晶體N7的汲極以及形成二極體D的電晶體的汲極耦合。節點VSSWA亦與電晶體N1與N2的基底耦合。電路120作為一電流路徑，可減少寫入操作時對應列中記憶體單元110的漏電流。例如，當第R-1列被存取時，其餘列如R-2至R-n則處於無法存取的狀態。無法存取的列R-2至R-n其寫入字元線WWL被關閉，其相對應的電晶體N7亦被關閉，因而切斷記憶體單元110經由電晶體N7至接地的電性連結。同時，相對應的電晶體D作為記憶體單元110的電流路徑。因此，第R-2列至第R-n列所對應的節點VSSWA被提升一特定電壓VtD，即二極體D的壓降。由於節點VSSWA的電壓提升，記憶體單元110的漏電流因此而減少。例如，當節點NOB儲存一高準位，電晶體N2開啟，而電晶體N1關閉。節點VSSWA與電晶體N1基底的電壓因而提升。由此可知，電晶體N1的操作電壓與基底電壓之間的擺幅降低，使漏電流減少。電路120僅為舉例示範之用，尚有其他類型的電路實施例可以達到相同提供電流路徑與提升節點VSSWA之電壓的功效，例如可以用一開關或以一反相器將寫入字元線WWL反相後連接一P型電晶體的閘極取代電晶體N7。同樣的，一以調節器或參考電壓控制閘極的N型或P型電晶體亦可取代二極體D。
於部份實施例中，當一讀取存取發生時，記憶體陣列的一列中所有記憶體單元都被讀取。一讀取字元線(read word line,RWL)控制一列中的所有電路115。一節點VSSRA與一列中所有電路115之電晶體N6耦合。電路115通常被稱為讀取電路，而對應的讀取位元線(read bit line,RBL)則被稱為記憶體單元110的讀取埠(read port)。如欲存取記憶體單元110中節點NO的資料，可由相對應的讀取位元線RBL獲得。舉例來說，欲讀取第C-1行(標示於第4圖)中的一記憶體單元110時，開啟相對應的讀取位元線RWL使電晶體N5與N8開啟，且若第C-1行的讀取位元線RBL為高準位，相對應的節點NO則為低準位(節點NOB則為高準位)。若讀取位元線RBL為低準位，相對應的節點NO則為高準位(節點NOB則為低準位)。於部份實施例中，當相對應的記憶體單元110不為允許讀取的模式時，讀取位元線RBL被充電至高準位(例如透過一充能電路，未顯示於圖式)。
於部份實施例中，一電路130(例如一讀取輔助電路)可應用於記憶體陣列一列中所有的記憶體單元110。一讀取字元線RWL與電路130中電晶體N8之閘極耦合，同時亦與相對應列中所有記憶體單元110之電晶體N5之閘極耦合。電路130作為一電流路徑並將節點VSSRA浮接，以減少/消除該列中記憶體單元110於讀取操作時產生之漏電流。例如於部份實施例中，當第R-1列被存取時，其餘第R-2列至第R-n列為不被存取狀態。第R-2列至第R-n列中，讀取字元線RWL為關閉，電晶體N8亦隨之關閉。因此，第R-2列至第R-n列都被浮接且無任何漏電流由讀取位元線RBL通過電晶體N5與N6。圖式中所示之電路130僅為舉例示範之用，尚有其他類型的電路實施例可以達到相同提供電流路徑與浮接節點VSSRA的功效，例如可以一開關或一以反相後的讀取字元線RWL控制的P型電晶體取代N型電晶體N8。
[寫入方法範例]
部份實施例中，將資料寫入記憶體單元110會導致將資料寫入記憶體陣列中一列的所有記憶體單元110。第2圖為一流程圖200，根據部份實施例描繪出寫入一列(如第R-1列)中所有記憶體單元110的方法。於一包括n個列與m個行的記憶體陣列中，第R-1列被稱為寫入存取列，而第R-2列至第R-n列被稱為未被存取列。
於步驟210中，寫入位元線WBL與WBLB對應至寫入一存取列R-1中的所有記憶體單元110，上述寫入位元列WBL與WBLB被設定為獨立於充電電路之外(即與充電電路電性隔離)。
於步驟220中，欲被寫入至寫入存取列R-1中記憶體單元110的資料被配置於相對應之允許寫入的寫入位元線WBL與WBLB中。
於步驟230中，寫入存取列R-1的寫入字元線WWL(例如WWL(1)，未顯示於圖式)被開啟，因而開啟寫入存取列R-1中所有記憶體單元110的電晶體N3與N4。寫入字元線WWL(1)亦開啟寫入存取列R-1中電路120的電晶體N7(例如N7(1)，未顯示於圖式)。由此可知，電晶體N7(1)作為寫入存取列R-1中記憶體單元110的一電流路徑。
於部份實施例中，第R-2列至第R-n列之寫入字元線WWL(例如WWL(2)至WWL(n)，未顯示於圖式)處於一預設的關閉狀態，因而使第R-2列至第R-n列所有記憶體單元110的電晶體N3與N4關閉。被關閉的寫入字元線WWL(2)至WWL(n)防止第R-2列至第R-n列所有記憶體單元110被寫入。寫入字元線WWL(2)至WWL(n)亦將第R-2列至第R-n列的電晶體N7(例如電晶體N7(2)至N7(n)，未顯示於圖式)關閉。因此第R-2列至第R-n列的電晶體D(例如電晶體D(2)至D(n)，未顯示於圖式)作為相對應記憶體單元110之電流路徑，並使節點VSSWA(例如VSSWA(2)至VSSWA(n)，未顯示於圖式)的電壓上升一電壓VtD。由此可知相較於節點VSSWA(2)至VSSWA(n)的電壓未提升之情況，第R-2列至第R-n列中記憶體單元110的漏電流獲得改善。
於步驟250中，寫入位元線WBL與WBLB中的資料被寫入相對應的節點NO與NOB。
以上所描繪的流程圖200中，開啟寫入字元線WWL(1)並關閉寫入字元線WWL(2)至WWL(n)可以是同時進行或不同時進行，例如一步驟在另一步驟之前或之後完成。實施例的種類眾多，並無侷限於特定順序。
[讀取方法範例]
部份實施例中，讀取記憶體單元110的資料將會導致讀取記憶體陣列中同一列所有記憶體單元110的資料。第3圖為一流程圖300，根據部份實施例描繪出讀取一列(例如第R-1列)中所有記憶體單元110資料的方法。於一包括n個列與m個行的記憶體陣列中，第R-1列被稱為讀取存取列，而第R-2列至第R-n列被稱為未被存取列。
於步驟310中，對應至讀取存取列R-1中記憶體單元110的讀取位元線RBL被設定為獨立於(即電性隔離於)充電電路之外。然而，上述讀取位元線RBL仍保持於被充電之高準位。
於部份實施例中，對應至未被存取列R-2至R-n的讀取字元線RWL(例如RWL(2)至RWL(n)，未顯示於圖式)處於一預設的關閉狀態，因而第R-2列至第R-n列的電晶體N5亦為關閉。由此可知，關閉的讀取字元線RWL(2)至RWL(n)可防止第R-2列至第R-n列中記憶體單元110的資料被讀取。關閉的讀取字元線RWL(2)至RWL(n)亦將第R-2列至第R-n列的電晶體N8(例如N8(2)至N8(n)，未顯示於圖式)關閉。因而使不允許讀取的第R-2列至第R-n列之節點VSSRA(例如VSSRA(2)至VSSRA(n)，未顯示於圖式)浮接，因而使第R-2列至第R-n列中電晶體N6無法導通。換言之，可減少或消除第R-2列至第R-n列因讀取操作所造成的漏電流。
於步驟330中，對應至讀取存取列R-1之讀取字元線RWL(例如RWL(1)，未顯示於圖式)被開啟，以開啟可存取第R-1列中記憶體單元110的電晶體N5(例如N5(1)，未顯示於圖式)。讀取字元線RWL(1)亦開啟讀取存取列R-1中電路130的電晶體N8(例如N8(1)，未顯示於圖式)。電晶體N8(1)作為讀取存取列R-1中電晶體N5及N6的一電流路徑。
以上步驟中，第R-1列中一特定行的記憶體單元110之節點NO的資料可由讀取位元線RBL取得。例如，若第R-1列與第C-1行的記憶體單元110之節點NO(1,1)儲存一低準位，則第R-1列與第C-1行的電晶體N6(例如N6(1)，未顯示於圖式)為關閉。由此可知，讀取位元線RBL(1)繼續保持為高準位，並對應至低準位的NO(1,1)以及高準位的NOB(1,1)。然而，如果節點OB(1,1)儲存一高準位，則電晶體N6(1,1)為開啟。由於讀取字元線RWL(1)為開啟，第R-1列與第C-1行的電晶體N5(1,1)為開啟。因為電晶體N5(1,1)與N6(1,1)皆為開啟，讀取位元線RBL(1)的電壓與電晶體N6(1,1)的源極以及節點VSSRA(1)相同。再者，由於電晶體N8(1)為開啟，其汲極(亦為節點VSSRA(1))與其源極電壓相同，即為接地。因而讀取位元線RBL(1)被改變為低準位或接地，而相對應的節點NO(1,1)為高準位，節點NOB(1,1)則為低準位。
於步驟340中，相對應讀取位元線RBL的邏輯準位被偵測，即可獲得儲存於節點NO與NOB的資料。
第1圖中的電路100通常被稱為一讀取埠一寫入埠(one read port,one write port；1R1W)電路。例如包含電晶體N5與N6以及讀取位元線RBL的電路115為一讀取埠。而電晶體N3與N4以及對應的寫入位元線WBL與WBLB則為一寫入埠。部份實施例中，複數個電路115成一列並與一電路130耦合，其功能如前文所述可以減少或消除讀取動作時的漏電流。部份實施例中，一寫入埠與一電路120以及一寫入字元線WWL相連結，其功能如前文所述可以減少或消除寫入動作時的漏電流。電路100可作種類眾多的變化，例如一讀取埠搭配複數個寫入
埠，複數個讀取埠搭配一寫入埠，或是複數個讀取埠搭配複數個寫入埠等等，皆不脫離本發明實施例的範疇。
[讀取功能的電路變化實施例]
第4圖顯示一電路400的示意圖，包括記憶體陣列中第R-1列與第C-1行的記憶體單元110-1-1(未顯示於圖式)以及與記憶體單元110-1-1相連的I個讀取埠。部份實施例中，I為一正數。為了簡化圖式，記憶體單元110-1-1與其相對應的寫入電路未描繪於圖式。由於每個記憶體單元110中電路400包括I個讀取埠，故電路400包括I個列，以及I個讀取字元線，如RWL-1至RWL-I；I個電路130，如130-1至130-I；I個電路115，如115-1至115-I，以及I個讀取位元線RBL，如RBL-1至RBL-I。
第4圖中的讀取字元線RWL連接至一列讀取埠，並且與該一列讀取埠中電路115之電晶體N5以及電晶體N8的閘極相耦合。例如讀取字元線RWL-1連接至第RP-1列的讀取埠，並與其中電路130-1的電晶體N8-1與電路115-1的電晶體N5-1相耦合。讀取字元線RWL-I則連接至第RP-I列的讀取埠，並與其中電路130-I的電晶體N8-I以及電路115-I的電晶體N5-I相耦合，以此類推。
電路130中電晶體N8的汲極，亦可稱為節點VSSRA，與同一列讀取埠中電路115中之電晶體N6的源極耦合。例如對應於第RP-1列之電路130-1中電晶體N8-1的汲極，與同一列讀取埠中電路115-1中之電晶體N6-1的源極耦合；對應於第RP-I列之電路130-I中電晶體N8-I的汲極，與同一列讀取埠中電路115-I中之電晶體N6-I的源極耦合。
部份實施例中，記憶體單元110與I個讀取字元線RWL以及I個電路130相連結，因此有I個節點VSSRA，即VSSRA-1至VSSRA-I。例如當第RP-1列之讀取埠處於不可讀取狀態時，相對應的讀取字元線RWL-1關閉相對應的電晶體N8-1，使得相對應的節點VSSRA-1浮接。因此，漏電流的情形可獲得改善。
記憶體單元110亦與一行I個電路115相連，其中一上述電路115包含於一列讀取埠中。同一行的電路115中電晶體N6的閘極共同耦合，並耦合至記憶體單元110的一節點。例如讀取埠RP-1至RP-I中電路115-1至115-I的電晶體N6-1至N6-I之閘極共同耦合，並耦合至記憶體單元110-1-1的一節點NO。
一列讀取埠中各個電路115之電晶體N5的汲極與相對應的讀取位元線RBL耦合。例如第RP-1列中電路115-1中電晶體N5-1的汲極與讀取位元線RBL-1相耦合；而第RP-I列中電路115-I中電晶體N5-I的汲極與讀取位元線RBL-I相耦合，以此類推。偵測一個或複數個讀取位元線RBL的邏輯準位，便可獲得儲存於相對應節點NO或NOB中的資料。
於第1圖中，電路115中電晶體N6的閘極與記憶體單元110的節點NOB耦合。於其他部份實施例中，電路115中電晶體N6的閘極不與節點NO耦合，而與節點NOB耦合，且節點NOB的讀取動作與節點NO的讀取動作類似。同樣的，第4圖中電路115-1至115-I與節點NO相連，但電路115-1至115-I亦可與節點NOB相連而非與節點NO相連。於部份實施例中，記憶體單元110可透過節點NO、節點NOB、或透過上述兩節點耦合一個或複數個電路115，並與相對應的電路130與讀取字元線RWL連接。換言之，一記憶體單元110可有一個或數個讀取埠，其中上述一個或數個讀取埠可與節點NO與NOB兩者或其中之一相連接。
[寫入功能的電路變化實施例]
第5圖為一電路500的示意圖，包含J個與記憶體單元110-1-1(未顯示於圖式)相連接的寫入埠，該記憶體單元110-1-1位於記憶體陣列中第R-1列與第C-1行，其中根據部份實施例，J為一正數。為了簡化圖式，記憶體單元110-1-1以及與其相對應的讀取電路未描繪於圖式。
第5圖之電路120-J相當於第1圖中的電路120。然而，電路120-J包含J個電晶體，即N7-1至N7-J，且上述電晶體的閘極分別與寫入字元線WWL-1至WWL-J耦合。舉例來說，電晶體N7-1的閘極與寫入字元線WWL-1耦合，而電晶體N7-J的閘極與寫入字元線WWL-J耦合，以此類推。換言之，一寫入字元線WWL可開啟或關閉電路120中相對應的電晶體N7。當寫入字元線WWL-1開啟相對應的電晶體N7-1時，電晶體N7-1作為節點VSSWA的電流路徑。舉例而言，通過節點VSSWA的電流可經由電晶體N7-1。
寫入字元線WWL亦與電晶體N3與N4相連接，而電晶體N3與N4又分別與寫入位元線WBL與WBLB相連接。例如寫入字元線WWL-1與電晶體N3-1及N4-1的閘極相連接，而寫入字元線WWL-J與電晶體N3-J及N4-J的閘極相連接，以此類推。
每對電晶體N3與N4皆與相對應的一對寫入位元線WBL與WBLB相連接。例如電晶體N3-1與N4-1之源極與相對應的一對寫入位元線WBL-1與WBLB-1相連接，而電晶體N3-J與N4-J之源極與相對應的一對寫入位元線WBL-J與WBLB-J相連接，以此類推。記憶體單元110之J個寫入埠中電晶體N3的汲極與記憶體單元110的儲存節點之一相連接，同時記憶體單元110之J個寫入埠中電晶體N4的汲極與記憶體單元110的另一儲存節點相連接。例如與記憶體單元110-1-1相連的J個寫入埠中，電晶體N3-1至N3-J與記憶體單元110-1-1的節點NOB相連接，而與記憶體單元110-1-1相連的J個寫入埠中，電晶體N4-1至N4-J與記憶體單元110-1-1的節點NO相連接。
當一寫入埠被選取，作為寫入記憶體單元110之用時，相對應的寫入字元線WWL、電晶體N7、寫入位元線WBL以及電晶體N3及N4被開啟。例如當寫入字元線WWL-J開啟時，寫入字元線WWL-J將電路120-J中的電晶體N7-J開啟。節點VSSWA將第R-1列中的記憶體單元110耦合在一起，並以電晶體N7-J作為電流路徑。寫入字元線WWL-J亦將電晶體N3-J與N4-J開啟。同時，欲寫入的資料已置於對應的寫入位元線WBL-J與WBLB-J上，隨後資料即經由對應的電晶體N3-J與N4-J傳送至節點NOB與NO上。於部份實施例中，複數個寫入埠的記憶體單元110的寫入方式與單一個寫入埠的記憶體單元110的寫入方式類似。例如，寫入一個記憶體單元110的動作會使記憶體陣列中同一列複數個記憶體單元進行寫入動作。
於未被存取的記憶體列如第R-2列(未標示)中，所有與第R-2列相連接的寫入字元線WWL-2至WWL-J為關閉，與第R-2列相連接的電晶體N7-2至N7-J亦為關閉。與第R-2列相連接的二極體D-2(未標示)作為與第R-2列相連接的二極體D-2節點VSSWA之一電流路徑，且該節點VSSWA的電壓提升VtD，如前文所述可使漏電流減少。於部份實施例中，當某一列(如第R-1列)被存取時，其餘的列(如第R-2列至第R-J列)則不被存取。
以上已揭露數個實施例。然而在不悖離發明精神及實施例之範疇，當可做出各種修改。例如，圖中所繪特定摻雜(N型或P型)之電晶體僅為示意之用，實施例之用意並非限制電晶體的摻雜類型，因電晶體摻雜類型乃設計上的考量，故其摻雜類型選擇的變化仍屬於本發明實施例的範疇。
前文所述各種邏輯準位(高或低)亦作為示意之用，實施例中之開啟/關閉並未限定特定之準位，選擇準位亦屬於設計上的考量。各個電晶體與二極體，如電晶體N7、N8，二極體D等，功能如同開關元件。因此，開關、開關電路、元件、網絡等等可用以取代電晶體及/或二極體。
部份實施例中之電路包括一列複數個記憶體單元，至少一寫入字元線，以及一寫入輔助電路與至少一寫入字元線以及複數個記憶體單元耦合。其中該寫入輔助電路包括一第一電流路徑以及至少一第二電流路徑，上述至少一第二電流路徑中之一電流路徑對應至上述至少一寫入字元線中之一寫入字元線。上述至少一寫入字元線中之一寫入字元線被設定為當上述一列複數個記憶體單元運作於一第一模式時選擇該第一電流路徑，且當上述一列複數個記憶體單元運作於一第二模式時選擇上述至少一第二電流路徑中之一第二電流路徑。
部份實施例中之電路包括一列複數個記憶體單元，至少一讀取字元線，至少一複數個讀取電路，以及至少一讀取輔助電路。上述至少一複數個讀取電路中之一複數個讀取電路對應至上述一列複數個記憶體單元。其中上述至少一讀取字元線中相對應之一讀取字元線與上述至少一讀取輔助電路中相對應之一讀取輔助電路以及上述至少一複數個讀取電路中一複數個讀取電路耦合，藉以與相對應之一讀取電路耦合。上述一列複數個記憶體單元中之一記憶體單元與相對應之該讀取電路耦合。相對應之該讀取字元線被設定為當該記憶體單元操作於一第一記憶模式時將相對應之該讀取輔助電路操作於一第一輔助模式，且當該記憶體單元操作於一第二記憶模式時將相對應之該讀取輔助電路操作於一第二輔助模式。
部份實施例中一電路包括一列複數個記憶體單元，一寫入字元線，一寫入輔助電路，該寫入輔助電路與該寫入字元線以及與上述一列複數個記憶體單元耦合之一第一節點耦合，一讀取字元線，複數個讀取電路，該複數個讀取電路中相對應之一讀取電路對應於上述一列複數個記憶體單元中一相對應之記憶體單元，以及一讀取輔助電路，與該讀取字元線以及與上述複數個讀取電路耦合之一第二節點耦合。
上述方法揭露數個示範步驟，但這些步驟並無特定順序，且各步驟在不悖離發明精神及實施例範疇之下，有增加、取代、更序、及/或刪除的可能。
100‧‧‧範例電路
110‧‧‧記憶體單元
115、115-1、115-I‧‧‧讀取電路
120、120-J‧‧‧寫入輔助電路
130、130-1、130-I‧‧‧讀取輔助電路
200‧‧‧流程圖
210-250‧‧‧步驟
300‧‧‧流程圖
310-340‧‧‧步驟
N1-N8‧‧‧N型金氧半場效電晶體
N3(1)、N4(1)、N7(1)‧‧‧N型金氧半場效電晶體
N3(J)、N4(J)、N7(J)‧‧‧N型金氧半場效電晶體
N5(1)、N6(1)、N8(1)‧‧‧N型金氧半場效電晶體
N5(I)、N6(I)、N8(I)‧‧‧N型金氧半場效電晶體
NO‧‧‧節點
NOB‧‧‧節點
P1-P2‧‧‧P型金氧半場效電晶體
RBL‧‧‧讀取位元線
RWL‧‧‧讀取字元線
VSSRA、VSSRA-1、VSSRA-I‧‧‧節點
VSSWA‧‧‧節點
WBL、WBL-1、WBL-J‧‧‧寫入位元線
WBLB、WBLB-1、WBLB-J‧‧‧寫入位元線
WWL、WWL-1、WWL-J‧‧‧寫入字元線
本發明所揭露之實施例細節搭配以下圖式解說應可輕易理解。專利保護範圍加上圖式與解說，可凸顯本發明的技術特徵及優點。
第1圖為一範例電路的示意圖，包含部份實施例。
第2圖為描繪第1圖之電路進行讀取動作的流程圖。
第3圖為描繪第1圖之電路進行寫入動作的流程圖。
第4圖為一電路的示意圖，描繪第1圖中的記憶體單元有I個讀取埠，根據部份實施例，I為一正數。
第5圖為一電路的示意圖，描繪第1圖中的記憶體單元有J個讀取埠，根據部份實施例，J為一正數。
各圖式中，相同的符號代表相同的元件。
100．．．範例電路
110．．．記憶體單元
115．．．讀取電路
120．．．寫入輔助電路
130．．．讀取輔助電路
N1-N8．．．N型金氧半場效電晶體
NO．．．節點
NOB．．．節點
P1-P2．．．P型金氧半場效電晶體
RBL．．．讀取位元線
RWL．．．讀取字元線
VSSRA．．．節點
VSSWA．．．節點
WBL．．．寫入位元線
WBLB．．．寫入位元線
WWL．．．寫入字元線
Claims (10)
- 一種具備列式寫入輔助電路之記憶體電路，包括：一列複數個記憶體單元；至少一寫入字元線；以及一寫入輔助電路與上述至少一寫入字元線以及上述一列複數個記憶體單元耦合，其中：該寫入輔助電路包括一第一電流路徑以及至少一第二電流路徑，上述至少一第二電流路徑中之一電流路徑對應至上述至少一寫入字元線中之一寫入字元線；以及上述至少一寫入字元線中之一寫入字元線被設定為當上述一列複數個記憶體單元運作於一第一模式時選擇該第一電流路徑，且當上述一列複數個記憶體單元運作於一第二模式時選擇上述至少一第二電流路徑中之一第二電流路徑。
- 如申請專利範圍第1項所述之具備列式寫入輔助電路之記憶體電路，其中：該第一電流路徑由一二極體所形成，其中該二極體之一端與上述一列複數個記憶體單元耦合；以及上述至少一第二電流路徑中之該第二電流路徑由一N型金氧半場效電晶體所形成，該N型金氧半場效電晶體之一汲極與上述一列複數個記憶體單元耦合，且該N型金氧半場效電晶體之一閘極與上述至少一寫入字元線中之一寫入字元線耦合。
- 如申請專利範圍第1項所述之具備列式寫入輔助電路之記憶體電路，其中該第一電流路徑及上述第二電流路徑之一或兩者由一開關所形成，該開關之一端與上述一列複數個記憶體單元耦合。
- 如申請專利範圍第1項所述之具備列式寫入輔助電路之記憶體電路，其中該寫入輔助電路被設定為當上述一列複數個記憶體單元操作於該第一模式時，與該第一電流路徑以及上述至少一第二電流路徑耦合之一節點被提升一電壓值。
- 如申請專利範圍第4項所述之具備列式寫入輔助電路之記憶體電路，其中該被提升之一電壓值為一二極體兩端的電壓差。
- 如申請專利範圍第1項所述之具備列式寫入輔助電路之記憶體電路，其中更包括：至少一讀取字元線；至少一組複數個讀取電路，上述至少一組複數個讀取電路中之複數讀取電路的一部份對應至上述一列複數個記憶體單元；以及至少一讀取輔助電路，上述至少一讀取輔助電路中之一讀取輔助電路與一節點耦合，該節點與上述複數讀取電路的一部份耦合。
- 一種具備列式讀取輔助電路之記憶體電路，包括：一列複數個記憶體單元；至少一讀取字元線；至少一組複數個讀取電路；上述至少一組複數個讀取電路中之一組複數個讀取電路對應至上述一列複數個記憶體單元；以及至少一讀取輔助電路；其中上述至少一讀取字元線中相對應之一讀取字元線與上述至少一組讀取輔助電路中相對應之一讀取輔助電路以及上述至少一組複數個讀取電路中之該組複數個讀取電路耦合，藉此與相對應之一讀取電路耦合；上述一列複數個記憶體單元中之一記憶體單元與相對應之該讀取電路耦合；以及相對應之該讀取字元線被設定為當該記憶體單元操作於一第一記憶模式時將相對應之該讀取輔助電路操作於一第一輔助模式，且當該記憶體單元操作於一第二記憶模式時將相對應之該讀取輔助電路操作於一第二輔助模式。
- 如申請專利範圍第7項所述之具備列式讀取輔助電路之記憶體電路，其中：相對應之該讀取輔助電路包括一第一N型金氧半場效電晶體，該第一N型金氧半場效電晶體有一第一閘極，一第一汲極，以及一第一源極；相對應之該讀取電路包括一第二N型金氧半場效電晶體以及一第三N型金氧半場效電晶體，該第二N型金氧半場效電晶體有一第二閘極，一第二汲極，以及一第二源極，且該第三N型金氧半場效電晶體有一第三閘極，一第三汲極，以及一第三源極；相對應之該讀取字元線與該第一閘極以及該第二閘極耦合；該第一汲極與該第三源極耦合；該第三閘極與該記憶體單元之一節點耦合；該第三汲極與該第二源極耦合；以及該第二汲極與一讀取位元線耦合。
- 如申請專利範圍第8項所述之具備列式讀取輔助電路之記憶體電路，其中該第一N型金氧半場效電晶體被設定為當相對應之該讀取輔助電路運作於該第一輔助模式時開啟，且當相對應之讀取輔助電路運作於該第二輔助模式時關閉。
- 一種具備列式讀取及寫入輔助電路之記憶體電路，包括：一列複數個記憶體單元；一寫入字元線；一寫入輔助電路，該寫入輔助電路與該寫入字元線以及與上述一列複數個記憶體單元耦合之一第一節點耦合；一讀取字元線；複數個讀取電路，該複數個讀取電路中相對應之一讀取電路對應於上述一列複數個記憶體單元中一相對應之記憶體單元；以及一讀取輔助電路，與該讀取字元線以及與上述複數個讀取電路耦合之一第二節點耦合。
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