JP5039371B2 - スイッチングレギュレータの制御回路および電源装置、電子機器 - Google Patents

Description

本発明は、スイッチングレギュレータに関し、特にその低消費電力化に関する。

近年の携帯電話、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｃｅ）等の情報端末においては、電池の出力電圧よりも高い電圧、あるいは低い電圧を必要とするデバイスが使用される。このように、電池電圧よりも高い、もしくは低い電圧が必要とされる場合には、スイッチングレギュレータを利用して電池電圧を昇圧、もしくは降圧し、各デバイスに供給すべき適切な電圧を生成している。

スイッチングレギュレータのスイッチング素子のオンオフを制御する制御回路がスイッチング素子を制御する方法としては、スイッチングレギュレータの出力電圧と目標値となる基準電圧を比較し、その誤差電圧が最小となるように駆動信号のパルス幅を変化させるパルス幅変調方式が広く用いられている。パルス幅変調方式によれば、スイッチング素子がオンするオン時間の時間比率、すなわちデューティ比を変化させることにより、電池電圧に応じて昇圧率を変化させ、出力電圧を一定に保つことができる。

こうしたスイッチングレギュレータにおいて、負荷電流が減少した軽負荷状態における変換効率の改善が大きな課題となる。特許文献１には、軽負荷状態において、スイッチングトランジスタのスイッチング動作を停止することにより、消費電力（消費電流）を低減する技術が開示される。
特開２０００−５０６２６号公報

本発明はこうした状況においてなされたものであり、その目的のひとつは、軽負荷時の効率をさらに改善したスイッチングレギュレータの提供にある。

本発明のある態様によれば、スイッチングトランジスタを有するスイッチングレギュレータの制御回路が提供される。この制御回路は、スイッチングレギュレータの出力電圧が所定の基準電圧と一致するようにデューティ比が調節されるパルス信号を生成するパルス変調器と、パルス信号と同期しており、かつ所定の最小デューティ比を有する最小パルス信号を生成する最小パルス信号生成回路と、パルス信号および最小パルス信号を受け、パルス信号のデューティ比が最小デューティ比より小さくなると、パルス信号の論理レベルをスイッチングトランジスタがオフするレベルに固定することにより補正パルス信号を生成する補正パルス信号生成回路と、補正パルス信号生成回路から出力される補正パルス信号にもとづき、スイッチングトランジスタを駆動するドライバ回路と、補正パルス信号生成回路によってパルス信号のレベルが固定されたことを契機として第１所定レベルとなる停止信号を生成する停止信号生成回路と、を備える。制御回路は、停止信号が第１所定レベルのとき、少なくともパルス変調に利用されるオシレータを停止させる。

この態様によると、軽負荷状態となり、パルス信号のデューティ比が最小デューティ比より小さくなると、スイッチング動作が停止されて、間欠モードに遷移する。この際に、スイッチングトランジスタのスイッチング動作を停止する期間に、スイッチングトランジスタのみでなく、オシレータを停止することにより、さらに低消費電力化を図ることができ、効率を高めることができる。

ある態様の制御回路は、出力電圧にもとづいて決定される前記パルス信号のデューティ比が前記最小デューティ比を超えたことを契機として第２所定レベルとなる解除信号を出力する解除信号生成回路をさらに備えてもよい。停止信号生成回路は、解除信号が第２所定レベルに遷移したことを契機として停止信号を第１所定レベルと相補的なレベルに遷移させてもよい。
スイッチングトランジスタのスイッチング動作を停止すると、出力電圧は徐々に低下するため、パルス信号のデューティ比は大きくなり、ある時点で最小デューティ比を超えることになる。これを契機とすることにより、スイッチング動作を再開することができる。
なお、パルス信号のデューティ比を最小デューティ比と比較する際に、パルス変調器のオシレータは停止しているため、現実にはパルス信号は生成されていない。したがって、ここでのデューティ比の比較は、本来生成されるべきパルス信号のデューティ比を取得して間接的に行えばよい。

制御回路は、停止信号が第１所定レベルと相補的なレベルのとき、解除信号生成回路を停止させてもよい。
スイッチングトランジスタをスイッチング動作させる期間中は、解除信号を生成する必要がない。そこで、解除信号生成回路を停止することによりさらに消費電力を削減することができる。

パルス変調器は、出力電圧に応じた電圧と所定の基準電圧の誤差を増幅する誤差増幅器と、所定の周波数の三角波状またはのこぎり波状の周期電圧を生成するオシレータと、誤差増幅器から出力される誤差電圧を、オシレータからの周期電圧と比較してパルス信号を生成する変調コンパレータと、を含んでもよい。最小パルス信号生成回路は、オシレータからの周期電圧を所定の最小電圧と比較する最小コンパレータを含んでもよい。解除信号生成回路は、誤差電圧を所定の最小電圧と比較する解除コンパレータを含んでもよい。
この場合、誤差電圧を最小電圧と比較することにより、パルス信号のデューティ比が最小デューティ比より大きくなったことを、パルス信号を生成することなく好適に検出することができる。

制御回路は、停止信号が第１所定レベルのとき、オシレータに加えて、変調コンパレータおよび最小コンパレータを停止せしめてもよい。
スイッチング動作を停止する間、パルス信号および最小パルス信号を生成する必要がないため、変調コンパレータおよび最小コンパレータをオフすることによりさらに低消費電力化を図ることができる。

補正パルス信号生成回路は、入力端子にパルス信号が入力され、クロック端子に最小パルス信号が入力された第１Ｄフリップフロップと、第１Ｄフリップフロップの出力信号とパルス信号を受け、所定の論理演算を行う論理ゲートと、を含み、論理ゲートの出力に応じた信号を補正パルス信号として出力してもよい。

停止信号生成回路は、入力端子のレベルが固定され、クロック端子に第１Ｄフリップフロップの出力信号が入力され、リセット端子に解除信号に応じた信号が入力された第２Ｄフリップフロップを含んでもよい。停止信号生成回路は、第２Ｄフリップフロップの出力に応じた信号を停止信号として出力してもよい。

本発明の別の態様も、スイッチングトランジスタのオン、オフ状態を制御するスイッチングレギュレータの制御回路に関する。この制御回路は、スイッチングレギュレータの出力電圧が所定の基準電圧と一致するようにデューティ比が調節されるパルス信号を生成するパルス変調器と、パルス信号のデューティ比が所定の最小デューティ比より小さくなると、パルス信号の論理レベルをスイッチングトランジスタがオフするレベルに固定するパルス補正回路と、パルス信号にもとづき、スイッチングトランジスタを駆動するドライバ回路と、を備える。制御回路は、パルス補正回路によりパルス信号のレベルが固定されたことを契機として、少なくともパルス変調に利用されるオシレータを停止させる。
この態様においても、軽負荷状態においてスイッチング動作が停止する期間に、スイッチングトランジスタのみでなく、オシレータを停止することにより、さらに低消費電力化を図ることができ、効率を高めることができる。

制御回路は、１つの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。制御回路を集積化することにより、回路面積を削減することができる。

本発明の別の態様は、電源装置である。この電源装置は、インダクタおよびキャパシタを含む出力回路と、インダクタに接続されたスイッチングトランジスタを駆動する上述のいずれかの態様の制御回路と、を備える。

この態様によると、制御回路の消費電力が削減されるため、電源装置全体として効率を改善することができる。

本発明のさらに別の態様は、電子機器である。この電子機器は、電池と、電池の電圧を安定化して出力する上述の電源装置と、電源装置の出力電圧により駆動される負荷と、を備える。
この態様によれば、負荷に流れる電流が低下した状態において、電源装置の消費電力が低下するため、電池の寿命を延ばすことができる。

なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明に係るスイッチングレギュレータの制御回路によれば、軽負荷時の効率を改善することができる。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

図１は、本発明の実施の形態に係る電源装置２００の構成を示す。本実施の形態に係る電源装置２００は、昇圧型のスイッチングレギュレータであって、その制御回路１００と、スイッチングレギュレータ出力回路（以下、単に出力回路という）１１０の２つのブロックを含んで構成される。この電源装置２００は、入力端子２０２、出力端子２０４を備え、それぞれの端子に印加され、または現れる電圧を入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔという。入力電圧Ｖｉｎとしては、たとえば電池（不図示）から出力される電池電圧が供給される。電源装置２００は、出力電圧Ｖｏｕｔが、目標値に近づくように入力電圧Ｖｉｎを昇圧する。

図２は、図１または後述の図４の電源装置を搭載する電子機器３００の構成を示すブロック図である。電子機器３００は、たとえば携帯電話端末や、デジタルカメラ、携帯ゲーム機器など電池駆動型の小型情報端末である。電子機器３００は、電源装置２００、負荷回路２１０、電池２２０を含む。電池２２０は、リチウムイオン電池などであって、３Ｖ〜４Ｖ程度の電池電圧Ｖｂａｔを出力し、電源装置２００の入力端子２０２へと出力する。
負荷回路２１０は、電子機器３００全体を統合的に制御するＣＰＵなどのＬＳＩや、ＬＥＤ（Light Emitting Diode）などであり、所定の電源電圧を受けて動作する。負荷回路２１０の電源端子は、電源装置２００の出力端子２０４に負荷として接続され、電源装置２００の出力電圧Ｖｏｕｔが電源電圧として供給される。以下、電源装置２００の構成について詳細に説明する。

図１に戻る。出力回路１１０は、第１端子１１１、第２端子１１２および整流ダイオードＤ１、出力インダクタＬ１、出力キャパシタＣ１を含む。出力インダクタＬ１の一端は入力端子２０２に接続されており、他端は第１端子１１１に接続される。整流ダイオードＤ１のアノードは第１端子１１１に接続され、カソードは第２端子１１２に接続される。出力キャパシタＣ１は、第２端子１１２と接地端子の間に設けられる。第１端子１１１は、制御回路１００のスイッチング端子１０２に接続され、第２端子１１２は出力端子２０４と接続される。
なお、出力回路１１０のトポロジーは、図１のそれに限定されるものではなく、降圧型のスイッチングレギュレータや、トランスを利用した絶縁型のスイッチング電源、ＤＣ／ＡＣインバータ、キャパシタ充電回路などの電源装置の形式に応じて、適宜変更可能である。

制御回路１００は、スイッチング端子１０２、帰還端子１０４を備える。帰還端子１０４には、出力端子２０４の出力電圧Ｖｏｕｔが、第１帰還抵抗Ｒ１０、第２帰還抵抗Ｒ１１によって分圧された帰還電圧Ｖｆｂが入力される。

制御回路１００は、パルス幅変調器１０、補正パルス信号生成回路（パルス補正回路）２０、ドライバ回路３０、最小パルス信号生成回路４０、解除信号生成回路５０、停止信号生成回路６０、スイッチングトランジスタＭ１を備える。制御回路１００はひとつの半導体チップとして集積化されることが望ましい。この際、スイッチングトランジスタＭ１は制御回路１００の外部に設けられてもよい。

スイッチングトランジスタＭ１は、ＮチャンネルＭＯＳＦＥＴであって、ゲートに印加されるパルス幅変調された駆動信号Ｓｄによりオン、オフが切り替えられるスイッチング素子として機能する。スイッチングトランジスタＭ１のソースは接地され、ドレインはスイッチング端子１０２を介して出力回路１１０の第１端子１１１と接続される。

出力回路１１０において、スイッチングトランジスタＭ１がオンのとき、入力端子２０２から、出力インダクタＬ１およびスイッチングトランジスタＭ１を介して電流が流れ、出力インダクタＬ１にエネルギが蓄えられる。スイッチングトランジスタＭ１がオフすると、出力インダクタＬ１はスイッチングトランジスタＭ１がオンの期間に流れていた電流を流し続けようとするため、整流ダイオードＤ１を介して電流が流れることになる。このとき、整流ダイオードＤ１を介して流れる電流により出力キャパシタＣ１が充電される。

このように、スイッチングトランジスタＭ１のオンオフを繰り返すことによって、出力インダクタＬ１と出力キャパシタＣ１の間でエネルギの変換が行われて、入力電圧Ｖｉｎが昇圧され、出力端子２０４からは、出力キャパシタＣ１によって平滑化された出力電圧Ｖｏｕｔが出力される。

制御回路１００は、スイッチングトランジスタＭ１の制御端子であるゲートに駆動信号Ｓｄを供給し、そのスイッチング動作を制御する。本実施の形態では、スイッチングトランジスタＭ１が制御回路１００に内蔵されているが、外付けされていてもよい。

駆動信号Ｓｄは、ハイレベルとローレベルが交互に繰り返されるパルス幅変調信号であり、ローレベルの期間とハイレベルの期間に応じてスイッチングトランジスタＭ１のオン、オフの時間が制御されて、出力電圧Ｖｏｕｔが調節される。パルス幅変調器１０には、帰還電圧Ｖｆｂが入力される。パルス幅変調器１０は、帰還電圧Ｖｆｂが所定の基準電圧Ｖｒｅｆと一致するようにデューティ比が調節されるパルス幅変調信号（以下、ＰＷＭ信号Ｓｐｗｍという）を生成する。

パルス幅変調器１０は、誤差増幅器１２、ＰＷＭコンパレータ１４、オシレータ１６を含む。誤差増幅器１２の反転入力端子には出力電圧Ｖｏｕｔに比例した帰還電圧Ｖｆｂが入力され、その非反転入力端子には所定の基準電圧Ｖｒｅｆが入力される。誤差増幅器１２は、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとの誤差を増幅する。誤差増幅器１２によって、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆの誤差が０Ｖとなるように帰還がかかり、誤差電圧Ｖｅｒｒが生成される。誤差増幅器１２の出力端子と反転入力端子の間には、帰還抵抗Ｒｆｂおよび帰還キャパシタＣｆｂが直列に設けられる。帰還抵抗Ｒｆｂおよび帰還キャパシタＣｆｂは制御回路１００の外部に外付けされてもよい。

オシレータ１６は、一定の周波数を有する三角波あるいはのこぎり波状の周期電圧Ｖｏｓｃを生成する。ＰＷＭコンパレータ１４の反転入力端子には、誤差増幅器１２から出力される誤差電圧Ｖｅｒｒが入力され、非反転入力端子にはオシレータ１６から出力される周期電圧Ｖｏｓｃが入力される。ＰＷＭコンパレータ１４は、Ｖｅｒｒ＞Ｖｏｓｃのときハイレベル、Ｖｅｒｒ＜ＶｏｓｃのときローレベルとなるＰＷＭ信号Ｓｐｗｍを生成する。ＰＷＭ信号Ｓｐｗｍのデューティ比は、誤差電圧Ｖｅｒｒにもとづいて決定される。ＰＷＭ信号Ｓｐｗｍは、スイッチングトランジスタＭ１のオン時間を規定するパルス信号であり、電源装置２００の出力電圧Ｖｏｕｔが所定の基準電圧と一致するようにデューティ比が調節される。本実施の形態では、ＰＷＭ信号ＳｐｗｍのハイレベルがスイッチングトランジスタＭ１のオン状態に、ローレベルがオフ状態に対応づけられる。

最小パルス信号生成回路４０は、最小パルス信号Ｓｍｉｎを生成する。最小パルス信号Ｓｍｉｎは、ＰＷＭ信号Ｓｐｗｍと同期しており、かつ所定の最小デューティ比Ｄｍｉｎを有する。たとえば最小デューティ比Ｄｍｉｎは３０％程度に設定される。本実施の形態において最小パルス信号生成回路４０は、反転入力端子にオシレータ１６から出力される周期電圧Ｖｏｓｃが入力され、反転入力端子に所定の最小電圧Ｖｍｉｎが入力された最小コンパレータＣＯＭＰ１を含む。最小コンパレータＣＯＭＰ１は、周期電圧Ｖｏｓｃを最小電圧Ｖｍｉｎと比較し、Ｖｍｉｎ＞Ｖｏｓｃのときハイレベル、Ｖｍｉｎ＜Ｖｏｓｃのときローレベルとなる最小パルス信号Ｓｍｉｎを出力する。

補正パルス信号生成回路２０は、ＰＷＭ信号Ｓｐｗｍおよび最小パルス信号Ｓｍｉｎを受ける。補正パルス信号生成回路２０は、ＰＷＭ信号Ｓｐｗｍのデューティ比Ｄｐｗｍが最小デューティ比Ｄｍｉｎより小さくなると、ＰＷＭ信号Ｓｐｗｍの論理レベルをスイッチングトランジスタＭ１がオフするレベル、すなわちローレベルに固定する。以下、補正パルス信号生成回路２０の出力信号を、補正ＰＷＭ信号Ｓｐｗｍ’と記す。

補正パルス信号生成回路２０は、第１Ｄフリップフロップ２２、第１ＡＮＤゲート２４を含む。第１Ｄフリップフロップ２２は、入力端子にＰＷＭ信号Ｓｐｗｍが入力され、クロック端子に最小パルス信号Ｓｍｉｎが入力される。第１ＡＮＤゲート２４は、第１Ｄフリップフロップ２２の出力信号Ｓｑ１とＰＷＭ信号Ｓｐｗｍを受け、所定の論理演算として論理和（ＡＮＤ）演算を実行し、補正ＰＷＭ信号Ｓｐｗｍ’を出力する。

第１Ｄフリップフロップ２２は、クロック端子に入力される最小パルス信号ＳｍｉｎのポジティブエッジのタイミングにおけるＰＷＭ信号Ｓｐｗｍの論理レベルを保持して出力する。Ｄｐｗｍ＞Ｄｍｉｎのとき、最小パルス信号ＳｍｉｎのポジティブエッジのタイミングにおいてＰＷＭ信号Ｓｐｗｍはハイレベルであるから、第１Ｄフリップフロップ２２の出力信号Ｓｑ１はハイレベルとなる。したがってＤｐｗｍ＞Ｄｍｉｎのとき、第１ＡＮＤゲート２４は、ＰＷＭ信号Ｓｐｗｍをそのまま出力する。
一方、Ｄｐｗｍ＜Ｄｍｉｎのとき、最小パルス信号ＳｍｉｎのポジティブエッジのタイミングにおいてＰＷＭ信号Ｓｐｗｍはローレベルであるから、第１Ｄフリップフロップ２２の出力信号Ｓｑ１はローレベルとなる。したがってＤｐｗｍ＜Ｄｍｉｎのとき、第１ＡＮＤゲート２４は、スイッチングトランジスタＭ１がオフするようにＰＷＭ信号Ｓｐｗｍをローレベルに固定する。

解除信号生成回路５０は、出力電圧Ｖｏｕｔにもとづいて決定されるＰＷＭ信号Ｓｐｗｍのデューティ比Ｄｐｗｍが最小デューティ比Ｄｍｉｎを超えたことを検出する。解除信号生成回路５０は、ＤｐｗｍがＤｍｉｎを超えたことを契機として、第２所定レベル（以下、ハイレベルとする）となる解除信号Ｓｒｅｌを出力する。
本実施の形態において、解除信号生成回路５０は、誤差電圧Ｖｅｒｒを所定の最小電圧Ｖｍｉｎを比較する解除コンパレータＣＯＭＰ２を含む。解除コンパレータＣＯＭＰ２から出力される解除信号Ｓｒｅｌは、Ｄｐｗｍ＞Ｄｍｉｎのときハイレベル、Ｄｐｗｍ＜Ｄｍｉｎのときローレベルとなる。解除信号Ｓｒｅｌは第１インバータ５２によって反転され、停止信号生成回路６０へと入力される。

ドライバ回路３０は、補正パルス信号生成回路２０から出力される補正ＰＷＭ信号Ｓｐｗｍ’にもとづき、スイッチングトランジスタＭ１の制御端子であるゲートに供給すべき駆動信号Ｓｄを生成する。ドライバ回路３０は、スイッチングトランジスタＭ１のゲート容量を駆動するために十分なサイズを有するインバータを含む。

停止信号生成回路６０は、補正パルス信号生成回路２０によって補正ＰＷＭ信号Ｓｐｗｍ’がローレベルに固定されてから、解除信号Ｓｒｅｌが第２所定レベル（ハイレベル）に遷移するまでの期間、第１所定レベル（ハイレベル）となる停止信号Ｓｓｔｏｐを生成する。

本実施の形態において、停止信号生成回路６０は、第２Ｄフリップフロップ６２、第２インバータ６４、第２ＡＮＤゲート６６を含む。
第２Ｄフリップフロップ６２の入力端子は、ハイレベルＶＨに固定される。第２Ｄフリップフロップ６２のクロック端子には補正パルス信号生成回路２０において生成される第１Ｄフリップフロップ２２の出力信号Ｓｑ１が入力され、反転リセット端子には解除信号Ｓｒｅｌを反転した信号＊Ｓｒｅｌが入力される。＊は論理反転を示す。

第２インバータ６４は、第１Ｄフリップフロップ２２の出力信号Ｓｑ１を反転する。第２ＡＮＤゲート６６は、反転した出力信号Ｓｑ１と第２Ｄフリップフロップ６２の出力信号Ｓｑ２の論理和を停止信号Ｓｓｔｏｐとして出力する。

停止信号Ｓｓｔｏｐは、制御回路１００内部の回路ブロックの停止に利用される。本実施の形態において、停止信号Ｓｓｔｏｐが第１所定レベル（ハイレベル）のとき、パルス幅変調器１０および最小パルス信号生成回路４０の動作が停止する。
動作の停止は、回路の消費電力を削減する目的で行われ、回路内の素子に対する電流や電圧の供給を遮断することにより実行される。消費電流（消費電力）の削減の効果が大きい回路ブロックとしては、オシレータ１６が挙げられる。また、ＰＷＭコンパレータ１４や最小パルス信号生成回路４０についても、ＰＷＭ信号Ｓｐｗｍおよび最小パルス信号Ｓｍｉｎを生成する必要がない期間、停止させることにより消費電流を削減することができる。

ただし、パルス幅変調器１０の誤差増幅器１２から出力される誤差電圧Ｖｅｒｒは、解除信号生成回路５０による解除信号Ｓｒｅｌの生成に使用されるため、誤差増幅器１２は動作させ続けることが好ましい。

また、本実施の形態において、停止信号Ｓｓｔｏｐが第１所定レベル（ハイレベル）と相補的なレベル（ローレベル）のとき、解除信号生成回路５０を停止する。具体的には、解除コンパレータＣＯＭＰ２に対する電流供給を停止すればよい。

以上のように構成された制御回路１００の動作について説明する。
出力端子２０４に接続される負荷（不図示）に流れる電流（以下、負荷電流という）が大きい場合、ＰＷＭ信号Ｓｐｗｍのデューティ比Ｄｐｗｍは、
Ｄｐｗｍ＝Ｖｉｎ／Ｖｏｕｔ
に安定化される。このときのデューティ比Ｄｐｗｍは、最小デューティ比Ｄｍｉｎよりも大きいため、補正ＰＷＭ信号Ｓｐｗｍ’は、ＰＷＭ信号Ｓｐｗｍと等しくなり、一般的なパルス幅変調によって昇圧動作が行われる。

次に、負荷電流が低下した軽負荷状態について考察する。図３は、図１の制御回路１００の軽負荷時における動作状態を示すタイムチャートである。図３の縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化されている。

負荷電流が低下すると、出力キャパシタＣ１から負荷（不図示）に流れる電流が減少する。この場合、スイッチングトランジスタＭ１が短い時間オンするだけで出力キャパシタＣ１が十分に充電され、出力電圧Ｖｏｕｔが上昇する。
時刻ｔ０において、停止信号Ｓｓｔｏｐがローレベルであるとする。このときパルス幅変調器１０はアクティブとなっており、Ｖｅｒｒ＞ＶｏｓｃのときハイレベルとなるＰＷＭ信号Ｓｐｗｍが生成される。また、最小パルス信号生成回路４０もアクティブであり、Ｖｍｉｎ＞Ｖｏｓｃのときハイレベルとなる最小パルス信号Ｓｍｉｎが生成される。

時刻ｔ０からしばらくの間、Ｄｐｗｍ＞Ｄｍｉｎであるため、最小パルス信号Ｓｍｉｎのポジティブエッジのタイミングにおいて、ＰＷＭ信号Ｓｐｗｍはハイレベルとなっている。したがって、補正パルス信号生成回路２０の第１Ｄフリップフロップ２２の出力信号Ｓｑ１は、ハイレベルに保たれる。この間、補正パルス信号生成回路２０から出力される補正ＰＷＭ信号Ｓｐｗｍ’は、ＰＷＭ信号Ｓｐｗｍと同じ論理値をとる。

軽負荷状態において、ＰＷＭ信号ＳｐｗｍにもとづいてスイッチングトランジスタＭ１のオン、オフが制御されると、出力電圧Ｖｏｕｔが目標値を超えて上昇する。その結果、誤差増幅器１２から出力される誤差電圧Ｖｅｒｒが低下し始める。
誤差電圧Ｖｅｒｒの低下にともない、ＰＷＭ信号Ｓｐｗｍのデューティ比（図３のＤｐｗｍ１）が最小デューティ比Ｄｍｉｎより小さくなる。その結果、最小パルス信号Ｓｍｉｎのポジティブエッジが現れる時刻ｔ１において、ＰＷＭ信号Ｓｐｗｍはローレベルとなる。このとき、第１Ｄフリップフロップ２２によってＤｐｗｍ＜Ｄｍｉｎが検出され、出力信号Ｓｑ１がローレベルに遷移する。出力信号Ｓｑ１がローレベルとなると、第１ＡＮＤゲート２４によって補正ＰＷＭ信号Ｓｐｗｍ’がローレベルに固定される。本実施の形態に係る制御回路１００では、補正ＰＷＭ信号Ｓｐｗｍ’がローレベルに固定されると、スイッチングトランジスタＭ１のスイッチング動作が停止するため、スイッチングトランジスタＭ１のゲート容量の充放電電流が不要となり、消費電流が低減される。

停止信号生成回路６０は、第１Ｄフリップフロップ２２の出力信号Ｓｑ１がローレベルに遷移したことを契機として、停止信号Ｓｓｔｏｐをハイレベルとする。停止信号Ｓｓｔｏｐがハイレベルとなると、オシレータ１６が停止される。オシレータ１６が、図示しないキャパシタに対する充放電を繰り返すことにより、周期電圧Ｖｏｓｃを生成する場合、充放電のスイッチングを停止する。本実施の形態では、キャパシタを充電状態で停止しておく。キャパシタを充電状態に維持すると、周期電圧Ｖｏｓｃは電源電圧Ｖｄｄまで上昇し、維持される。キャパシタの充放電が停止することにより、オシレータ１６の消費電流を低減することができ、ひいては軽負荷状態における制御回路１００の消費電流をさらに低減できる。

停止信号Ｓｓｔｏｐがハイレベルとなると、ＰＷＭコンパレータ１４が停止される。さらに最小コンパレータＣＯＭＰ１も停止される。このため、実際には時刻ｔ１以降の破線で示すＰＷＭ信号Ｓｐｗｍは生成されない。また、最小パルス信号Ｓｍｉｎは、停止信号Ｓｓｔｏｐがハイレベルとなると直ちにローレベルに遷移する。ＰＷＭコンパレータ１４、最小コンパレータＣＯＭＰ１を停止することにより、さらに消費電流を低減することができる。

スイッチングトランジスタＭ１のスイッチング動作が停止すると、出力キャパシタＣ１への充電が停止するため、負荷に対する放電によって出力電圧Ｖｏｕｔが徐々に低下していく。出力電圧Ｖｏｕｔが低下すると、誤差電圧Ｖｅｒｒは上昇していく。

時刻ｔ２にＶｅｒｒ＞Ｖｍｉｎとなると、解除信号生成回路５０の解除コンパレータＣＯＭＰ２により解除信号Ｓｒｅｌがハイレベルとなる。解除信号生成回路５０は、Ｖｅｒｒ＞Ｖｍｉｎを検出することにより、Ｄｐｗｍ＞Ｄｍｉｎであることを間接的に検出する。解除信号Ｓｒｅｌがハイレベルとなると、停止信号生成回路６０の第２Ｄフリップフロップ６２がリセットされ、停止信号Ｓｓｔｏｐがローレベルとなる。停止信号Ｓｔｏｐがローレベルとなると、ＰＷＭコンパレータ１４、オシレータ１６、最小パルス信号生成回路４０が動作状態に切り替えられる。オシレータ１６が復帰すると、電源電圧Ｖｄｄに固定されていた電圧が放電により低下しはじめ、その後、三角波状の周期電圧Ｖｏｓｃが生成され、ＰＷＭ信号Ｓｐｗｍ、最小パルス信号Ｓｍｉｎの生成が再開される。

時刻ｔ２に停止信号Ｓｓｔｏｐがローレベルとなると、解除信号生成回路５０の解除コンパレータＣＯＭＰ２が停止状態となる。これによりさらに消費電流を低減することができる。なお、時刻ｔ２に解除コンパレータＣＯＭＰ２が停止状態となると、その直後に解除信号Ｓｒｅｌは直ちにローレベルとなる。

時刻ｔ２の後、軽負荷状態が持続すると、時刻ｔ０の状態に戻り、上述した動作を繰り返す。その結果、スイッチングトランジスタＭ１がスイッチングされる状態と、スイッチングが停止される状態が間欠的に繰り返されて消費電流が低減される。制御回路１００によれば、停止信号Ｓｓｔｏｐの信号レベルを、スイッチング状態と、スイッチングの停止状態に対応付けることができる。さらに、停止信号Ｓｓｔｏｐを利用して、不要な回路の動作を停止することにより、消費電流をさらに低減することができる。

実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

本実施の形態における各信号のハイレベル、ローレベルの論理値の設定は一例であって、インバータなどによって適宜反転させることにより自由に変更することが可能である。たとえば、補正パルス信号生成回路２０や停止信号生成回路６０において、Ｄフリップフロップを用いる回路を例示しているが同等の機能を有する回路が、その他のラッチ回路やフリップフロップ回路などを利用して構成できることは当業者に理解され、これらも本発明の技術的範囲に含まれる。

実施の形態では、電源装置２００が昇圧型のスイッチングレギュレータである場合について説明したが本発明はこれに限定されるものではなく、降圧型のスイッチングレギュレータや、インダクタの代わりにトランスを利用したスイッチング電源にも利用することができる。さらに、ダイオード整流方式に限定されるものではなく、同期整流方式の電源装置２００にも利用可能である。

図４は、変形例に係る電源装置２００ａの構成の一部を示す回路図である。この変形例において、図４の電源装置２００ａは降圧型のスイッチングレギュレータである。なお、図４において、図１と同等の構成要素は簡略化もしくは省略している。降圧型のスイッチングレギュレータでは、出力回路１１０ａのトポロジーが図１とは異なっている。出力回路１１０ａは、整流ダイオードＤ２、出力インダクタＬ２、出力キャパシタＣ２を含む。整流ダイオードＤ２はアノードが接地され、カソードがスイッチング端子１０２に接続される。出力インダクタＬ２は一端がスイッチング端子１０２に接続され、他端が出力端子２０４に接続される。また、出力キャパシタＣ２は一端が出力端子２０４に接続され、他端が接地される。

スイッチングトランジスタＭ１ａはＰチャンネルＭＯＳＦＥＴ（もしくはＰＮＰ型のバイポーラトランジスタ）となる。補正パルス信号生成回路２０ａでは、図１の第１ＡＮＤゲート２４がＮＡＮＤゲート２４ａに置換されており、その他の構成は同様である。図４の電源装置２００ａにおいても、軽負荷状態となり間欠動作が開始されると、不要な回路ブロックが停止するため、消費電流を削減することができる。

本発明の実施の形態に係る電源装置の構成を示す図である。 図１または図４の電源装置を搭載する電子機器の構成を示すブロック図である。 図１の制御回路の軽負荷時における動作状態を示すタイムチャートである。 変形例に係る電源装置の構成の一部を示す回路図である。

符号の説明

Ｃ１ 出力キャパシタ、 Ｄ１ 整流ダイオード、 Ｌ１ 出力インダクタ、 Ｃ２ 出力キャパシタ、 Ｄ２ 整流ダイオード、 Ｌ２ 出力インダクタ、 Ｍ１ スイッチングトランジスタ、 Ｒ１０ 第１帰還抵抗、 Ｒ１１ 第２帰還抵抗、 １０ パルス幅変調器、 １２ 誤差増幅器、 Ｒｆｂ 帰還抵抗、 Ｃｆｂ 帰還キャパシタ、 １４ ＰＷＭコンパレータ、 １６ オシレータ、 ２０ 補正パルス信号生成回路、 ２２ 第１Ｄフリップフロップ、 ２４ 第１ＡＮＤゲート、 ３０ ドライバ回路、 ４０ 最小パルス信号生成回路、 ＣＯＭＰ１ 最小コンパレータ、 ５０ 解除信号生成回路、 ＣＯＭＰ２ 解除コンパレータ、 ５２ 第１インバータ、 ６０ 停止信号生成回路、 ６２ 第２Ｄフリップフロップ、 ６４ 第２インバータ、 ６６ 第２ＡＮＤゲート、 １００ 制御回路、 １０２ スイッチング端子、 １０４ 帰還端子、 １１０ 出力回路、 １１１ 第１端子、 １１２ 第２端子、 ２００ 電源装置、 ２０２ 入力端子、 ２０４ 出力端子、 ２１０ 負荷回路、 ２２０ 電池、 ３００ 電子機器。

Claims (10)

1. スイッチングトランジスタを有するスイッチングレギュレータの制御回路であって、
   前記スイッチングレギュレータの出力電圧が所定の基準電圧と一致するようにデューティ比が調節されるパルス信号を生成するパルス変調器と、
   前記パルス信号と同期しており、かつ所定の最小デューティ比を有する最小パルス信号を生成する最小パルス信号生成回路と、
   前記パルス信号および前記最小パルス信号を受け、前記パルス信号のデューティ比が前記最小デューティ比より小さくなると、前記パルス信号の論理レベルを前記スイッチングトランジスタがオフするレベルに固定することにより補正パルス信号を生成する補正パルス信号生成回路と、｀
   前記補正パルス信号生成回路から出力される前記補正パルス信号にもとづき、前記スイッチングトランジスタを駆動するドライバ回路と、
   前記補正パルス信号生成回路によって前記パルス信号のレベルが固定されたことを契機として第１所定レベルとなる停止信号を生成する停止信号生成回路と、
   を備え、
   前記補正パルス信号生成回路は、入力端子に前記パルス信号が入力され、クロック端子に前記最小パルス信号が入力された第１Ｄフリップフロップを含み、前記第１Ｄフリップフロップの出力は、前記パルス信号のデューティ比が前記最小デューティ比より小さくなったことを示す信号であり、
   前記停止信号生成回路は、前記第１Ｄフリップフロップの出力に応じた信号を受け、前記第１Ｄフリップフロップの出力に応じた信号が、前記パルス信号のデューティ比が前記最小デューティ比より小さくなったことを示すとき、前記停止信号を前記第１所定レベルに遷移させ、
   前記停止信号が前記第１所定レベルのとき、少なくともパルス変調に利用されるオシレータを停止せしめることを特徴とする制御回路。
2. 前記出力電圧にもとづいて決定される前記パルス信号のデューティ比が前記最小デューティ比を超えたことを契機として第２所定レベルとなる解除信号を出力する解除信号生成回路をさらに備え、
   前記停止信号生成回路は、前記解除信号が前記第２所定レベルに遷移したことを契機として前記停止信号を前記第１所定レベルと相補的なレベルに遷移させることを特徴とする請求項１に記載の制御回路。
3. 前記停止信号が、前記第１所定レベルと相補的なレベルのとき、前記解除信号生成回路を停止せしめることを特徴とする請求項２に記載の制御回路。
4. 前記パルス変調器は、
   前記出力電圧に応じた電圧と所定の基準電圧の誤差を増幅する誤差増幅器と、
   所定の周波数の三角波状またはのこぎり波状の周期電圧を生成するオシレータと、
   前記誤差増幅器から出力される誤差電圧を、前記オシレータからの前記周期電圧と比較して前記パルス信号を生成する変調コンパレータと、
   を含み、
   前記最小パルス信号生成回路は、前記オシレータからの前記周期電圧を所定の最小電圧と比較する最小コンパレータを含み、
   前記解除信号生成回路は、前記誤差電圧を前記所定の最小電圧と比較する解除コンパレータを含むことを特徴とする請求項２または３に記載の制御回路。
5. 前記停止信号が前記第１所定レベルのとき、前記オシレータに加えて、前記変調コンパレータおよび前記最小コンパレータを停止せしめることを特徴とする請求項４に記載の制御回路。
6. 前記補正パルス信号生成回路は、
   前記第１Ｄフリップフロップの出力信号と前記パルス信号を受け、所定の論理演算を行う論理ゲートをさらに含み、前記論理ゲートの出力に応じた信号を、前記補正パルス信号として出力することを特徴とする請求項１から５のいずれかに記載の制御回路。
7. 前記停止信号生成回路は、入力端子のレベルが固定され、クロック端子に前記第１Ｄフリップフロップの出力信号が入力され、リセット端子に前記解除信号に応じた信号が入力された第２Ｄフリップフロップを含み、
   前記第２Ｄフリップフロップの出力に応じた信号を前記停止信号として出力することを特徴とする請求項２から５のいずれかに記載の制御回路。
8. １つの半導体基板に一体集積化されたことを特徴とする請求項１から７のいずれかに記載の制御回路。
9. インダクタおよびキャパシタを含む出力回路と、
   前記インダクタに接続されたスイッチングトランジスタを駆動する請求項１から８のいずれかに記載の制御回路と、
   を備えることを特徴とする電源装置。
10. 電池と、
    前記電池の電圧を安定化して出力する請求項９に記載の電源装置と、
    前記電源装置の出力電圧により駆動される負荷と、
    を備えることを特徴とする電子機器。

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