WO2006126639A1 - 切り替え可能なスイッチングレギュレータおよびリニアレギュレータを備える電源装置 - Google Patents

Abstract

　降圧型スイッチングレギュレータとリニアレギュレータを備える電源装置において、２つの電源を効率よく切り替え可能な制御回路が提供される。 　ＰＷＭ制御部２０は、スイッチングレギュレータの出力電圧が所定の基準電圧に近づくようデューティ比が制御されるパルス幅変調信号Ｖｐｗｍを生成する。強制オフ回路５０は、スイッチング電圧Ｖｓｗをモニタし、第１しきい値電圧Ｖｔｈ１を上回ると同期整流用トランジスタＭ２をオフする。最小オン時間設定回路６０は、スイッチングトランジスタＭ１のオン時間が所定の最小値より長くなるように、パルス幅変調信号Ｖｐｗｍのデューティ比を制限する。セレクタ回路８０は、誤差電圧Ｖｅｒｒをモニタし、所定の状態が所定の第１期間継続すると、リニアレギュレータ７０を動作状態とし、降圧型スイッチングレギュレータ１１０を停止状態とする。

Description

明 細 書

切り替え可能なスイッチングレギユレータおよびリニアレギユレータを備え る電源装置

技術分野

[0001] 本発明は、降圧型スイッチングレギユレータとリニアレギユレータを備える電源装置 に関し、特にその切り替えのための制御技術に関する。

背景技術

[0002] 近年の携帯電話、 PDA (Personal Digital Assistant)、ノート型パーソナルコ ンピュータなどのさまざまな電子機器に、デジタル信号処理を行うマイコンが搭載さ れている。こうしたマイコンの駆動に必要とされる電源電圧は、半導体製造プロセスの 微細化に伴って低下しており、 1. 5V以下の低電圧で動作するものがある。

一方、こうした電子機器にはリチウムイオン電池などの電池が電源として搭載される 。リチウムイオン電池から出力される電圧は、 3V〜4V程度であり、この電圧をそのま まマイコンに供給したのでは、無駄な電力消費が発生するため、降圧型のスィッチン グレギユレータや、シリーズレギユレータなどを用いて電池電圧を降圧し、定電圧化し てマイコンに供給するのが一般的である。

[0003] 降圧型のスイッチングレギユレータは、整流用のダイオードを用いる方式 (以下、ダ ィオード整流方式という）と、ダイオードの代わりに、同期整流用トランジスタを用いる 方式 (以下、同期整流方式という）が存在する。前者の場合、負荷に流れる負荷電流 が低いときに高効率が得られるという利点を有する力 制御回路の外部に、インダク タ、出力キャパシタに加えてダイオードが必要となるため、回路面積が大きくなる。後 者の場合、負荷に供給する電流が小さいときの効率は、前者に比べて劣るが、ダイ オードの代わりにトランジスタを用いるため、 LSIの内部に集積ィ匕することができ、周 辺部品を含めた回路面積としては小型化が可能となる。携帯電話などの電子機器に おいて、小型化が要求される場合には、整流用トランジスタを用いたスイッチングレギ ユレータ（以下、同期整流方式スイッチングレギユレ一タと 、う）が用いられることが多 い。 [0004] ここで、上述の電子機器に用いられるマイコンの消費電流は、動作時と待機時で大 きく変化し、待機時にはわずかな電流しか流れないが、動作時にはある程度の電流 が必要とされる。

たとえば、特許文献 1、 2には、負荷電流に応じて同期整流方式とダイオード整流 方式とを切り替えるスイッチングレギユレータが開示されている。

[0005] 特許文献 1 :特開 2004— 32875号公報

特許文献 2 :特開 2002— 252971号公報

発明の開示

発明が解決しょうとする課題

[0006] 図 11 (a)、 (b)はそれぞれ、同期整流方式スイッチングレギユレ一タの重負荷およ び軽負荷時の電流の時間波形を示す図である。同図において、 ILは、インダクタに 流れる電流を、 Ioは負荷電流を表しており、インダクタに流れる電流 ILの時間平均値 が負荷電流 Ioとなる。図 11 (a)に示すように、重負荷時においては、負荷電流 Ioが 大きいため、インダクタに流れる電流 ILは正の値をとり続ける。ところ力 図 11 (b)に 示すように、軽負荷時において負荷電流 Ioが減少すると、インダクタに流れる電流 IL が斜線部のように負となり、インダクタに流れる電流 ILの向きが反転する。その結果、 同期整流方式では、軽負荷時において、インダクタから同期整流用トランジスタを介 して接地に対して電流が流れることになる。この電流は、負荷に供給されず、出力キ ャパシタカ 供給されるものであるため、電力を無駄に消費していることになる。

[0007] この問題を解決するために、インダクタに流れる電流をモニタし、インダクタに流れ る電流の向きが反転すると、同期整流用トランジスタを強制的にオフすることにより、 接地に対して電流が流れるのを防止する技術が知られている。ここで、パルス幅変調 信号のデューティ比は、スイッチングトランジスタのオン時間と同期整流用トランジスタ のオン時間の比で定まるため、同期整流用トランジスタが強制的にオフされ、そのォ ン時間が短くなると、スイッチングトランジスタのオン時間も短くなる。

[0008] 軽負荷時において、スイッチングトランジスタおよび同期整流用トランジスタのオン 時間を短くすることによりスイッチングレギユレータの消費電流は低減する力 スィッチ ングレギユレータのドライバ回路やパルス幅変調器にぉ 、て、電流が消費されるため 、さらなる低消費電流化の余地があった。ここで、一般にリニアレギユレータの効率は 、出力電流が小さい場合、スイッチングレギユレータの効率よりも高くなるため、リニア レギユレータとスイッチングレギユレータと並列に設け、軽負荷時に 2つを切り替えるこ とにより、さらなる効率ィ匕を図ることができる。

[0009] 本発明は力かる課題に鑑みてなされたものであり、その包括的な目的は、降圧型ス イツチングレギユレータとリニアレギユレータを備える電源装置において、 2つの電源 を効率よく切り替え可能な制御回路の提供にある。

課題を解決するための手段

[0010] 本発明のある態様は、降圧型スイッチングレギユレータとリニアレギユレータが切り替 え可能な電源装置の制御回路に関する。この制御回路は、入力端子と接地間に直 列に接続されたスイッチングトランジスタと同期整流用トランジスタを含み、 2つのトラ ンジスタの接続点の電圧をスイッチング電圧としてスイッチングレギユレータ出力回路 に出力する出力段と、スイッチングレギユレータ出力回路の出力電圧が所定の基準 電圧に近づくようデューティ比が制御されるパルス幅変調信号を生成するパルス幅 変調器と、スイッチング電圧をモニタし、第 1しきい値電圧を上回ると同期整流用トラ ンジスタをオフする強制オフ回路と、前記パルス幅変調信号を受け、スイッチングトラ ンジスタのオン時間が所定の最小値より長くなるように、パルス幅変調信号のデュー ティ比を制限して出力する最小オン時間設定回路と、最小オン時間設定回路の出力 信号にもとづき、スイッチングトランジスタおよび同期整流用トランジスタのゲート端子 に印加すべき第 1、第 2ゲート電圧を生成するドライバ回路と、出力電圧と基準電圧と の誤差電圧をモニタし、所定の状態が所定の判定期間継続すると、リニアレギユレ一 タを動作状態とし、降圧型スイッチングレギユレータを停止状態とするセレクタ回路と 、を備える。

[0011] 軽負荷時において、インダクタに流れる電流の向きが反転し、スイッチング電圧が 第 1しきい値電圧を上回ると、同期整流用トランジスタが強制的にオフされる。パルス 幅変調信号のデューティ比は、スイッチングトランジスタのオン時間と同期整流用トラ ンジスタのオン時間の比で定まるため、同期整流用トランジスタが強制的にオフされ、 そのオン時間が短くなると、スイッチングトランジスタのオン時間も短くなる。軽負荷時 にスイッチングトランジスタのオン時間を所定の最小値以上に制限すると、出力電圧 が上昇し、パルス幅変調信号のデューティ比が 0となる。セレクタ回路は、この状態が 所定の判定期間持続したことを検出すると、長期的な軽負荷状態であると判断し、ス イツチングレギユレータからリニアレギユレータへと切り替える。

この態様によると、短期的な軽負荷状態においては強制オフ回路による高効率ィ匕 が図られる一方、長期的な軽負荷状態においては、スイッチングレギユレータを停止 し、リニアレギユレータのみを動作させることにより、電源装置の効率を改善することが できる。

[0012] セレクタ回路は、リニアレギユレータを動作状態とした後、所定の軽負荷遷移期間の 経過後に、降圧型スイッチングレギユレータを停止状態としてもょ 、。

この場合、リニアレギユレ一タと降圧型スイッチングレギユレータの両方がオフするの を防止できるため、負荷回路に所定の基準電圧を安定に供給することができる。

[0013] 所定の状態とは、誤差電圧が、所定の第 2しきい値電圧より大きい状態であってもよ い。軽負荷時において、最小オン時間設定回路によりスイッチングトランジスタのオン 時間が制限されると、出力電圧が上昇し、基準電圧との誤差電圧が大きくなる。そこ で、誤差電圧と第 2しきい値電圧を比較することにより、軽負荷状態を判定することが できる。

[0014] セレクタ回路は、誤差電圧と第 2しき 、値電圧とを比較するコンパレータと、コンパレ ータの出力信号が所定レベルとなる時間を測定する時間測定回路と、を含み、時間 測定回路により測定された時間が、判定期間となると、リニアレギユレータを動作状態 とし、降圧型スイッチングレギユレータを停止状態としてもょ 、。

時間測定回路は、判定期間が時定数として設定されたデジタルフィルタを含んでも よい。

[0015] セレクタ回路は、リニアレギユレータの出力電流をモニタし、出力電流が所定のしき い値電流を超えると、降圧型スイッチングレギユレータを動作状態とするとともに、リニ ァレギユレータを停止状態とする電流監視回路をさらに備えてもよい。

リニアレギユレータの出力電流をモニタすることにより、軽負荷状態力 重負荷状態 へ遷移すると直ちにスイッチングレギユレータに切り替えることができるため、重負荷 状態の負荷をリニアレギユレータで駆動するのを防止することができ、高効率化を図 ることがでさる。

[0016] 電流監視回路は、降圧型スイッチングレギユレータを動作状態とした後、所定の重 負荷遷移期間の経過後に、リニアレギユレータを停止状態としてもょ 、。

この場合、リニアレギユレ一タと降圧型スイッチングレギユレータの両方がオフするの 防止できるため、負荷に所定の基準電圧を安定に供給することができる。

[0017] リニアレギユレータは、一端が入力端子に接続され、他端力 ンダクタの一端に接 続された出力トランジスタと、出力電圧と基準電圧が入力され、その出力が出カトラン ジスタの制御端子に接続される誤差増幅器と、を含んでもよい。電流監視回路は、制 御端子が出力トランジスタと共通に接続された検出トランジスタと、検出トランジスタの 電流経路上に設けられた検出抵抗と、検出抵抗の電圧降下としきい値電流に対応し た所定の第 3しき 、値電圧とを比較するコンパレータと、を含んでもよ!ヽ。

[0018] 制御回路は、 1つの半導体基板上に一体集積化されてもよい。

[0019] 本発明の別の態様は、電源装置である。この電源装置は、一端が接地された出力 キャパシタと、キャパシタの他端にその一端が接続されたインダクタとを含むスィッチ ングレギユレータ出力回路と、スイッチングレギユレータ出力回路に、スイッチング電 圧を供給する上述の制御回路と、を備え、スイッチングレギユレータ出力回路の出力 電圧と、リニアレギユレータの出力電圧とを切り替えて出力する。

[0020] この態様によると、制御回路により、スイッチングレギユレータと、リニアレギユレータ の出力電圧を負荷の状態に応じて好適に切り替え、電源装置全体の消費電流を低 減することができる。

[0021] 本発明のさらに別の態様は、電子機器である。この電子機器は、電池電圧を出力 する電池と、マイコンと、電池電圧を降圧してマイコンに供給する上述の電源装置と、 を備える。

[0022] この態様によると、マイコンに流れる電流が変動すると、降圧型スイッチングレギユレ ータとリニアレギユレータとが好適に切り替えられるため、電池の長寿命化を図ること ができる。

[0023] なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を方法、装置 、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。 発明の効果

[0024] 本発明に係る電源装置の制御回路によれば、消費電流を低減することができる。

図面の簡単な説明

[0025] [図 1]実施の形態に係る降圧型スイッチングレギユレータを搭載した電子機器の構成 を示すブロック図である。

[図 2]実施の形態に係る電源装置の構成を示す回路図である。

[図 3]強制オフ回路の内部構成を示す回路図である。

[図 4]最小オン時間設定回路およびドライバ回路の構成を示す回路図である。

[図 5]図 2の電源装置の動作状態を示すタイムチャートである。

[図 6]軽負荷時における図 2の電源装置の動作状態を示す時間波形図であり、最小 オン時間設定回路を動作させない場合の電圧および電流波形を示す図である。

[図 7]軽負荷時における図 2の電源装置の動作状態を示す時間波形図であり、最小 オン時間設定回路を動作させた場合の電圧および電流波形を示す図である。

[図 8]軽負荷時にぉ 、て、最小オン時間設定回路がスイッチングトランジスタのオン時 間を制限する様子を示す図である。

[図 9]重負荷時における最小オン時間設定回路の状態を示す動作波形図である。

[図 10]軽負荷時が長時間持続したときの電源装置の動作波形を示す図である。

[図 11]図 11 (a)、（b)はそれぞれ、同期整流方式スイッチングレギユレ一タの重負荷 および軽負荷時の電流の時間波形を示す図である。

符号の説明

[0026] 100 制御回路、 102 入力端子、 110 降圧型スイッチングレギユレータ、 12 0 スイッチングレギユレータ出力回路、 200 電源装置、 10 ドライバ回路、 22 誤差増幅器、 60 最小オン時間設定回路、 70 リニアレギユレータ、 72 誤差 増幅器、 80 セレクタ回路、 82 コンパレータ、 84 デジタルフィルタ、 86 ス テートマシン、 88 コンパレータ、 90 電流監視回路、 M3 出力トランジスタ、 M4 検出トランジスタ、 R4 検出抵抗、 L1 インダクタ、 C1 出力キャパシタ、 Ml スイッチングトランジスタ、 M2 同期整流用トランジスタ、 300 電子機器、 310 電池、 320 電源装置、 350 マイコン、 Verr 誤差電圧、 Vsw スイツ チング電圧、 Vgl 第 1ゲート電圧、 Vg2 第 2ゲート電圧。

発明を実施するための最良の形態

[0027] 以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に 示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし 、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく 例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずし も発明の本質的なものであるとは限らない。

[0028] 図 1は、実施の形態に係る降圧型スイッチングレギユレータを搭載した電子機器の 構成を示すブロック図である。電子機器 300は、たとえば携帯電話端末であり、電池 310、電源装置 320、アナログ回路 330、デジタル回路 340、マイコン 350、 LED36 0を含む。

電池 310は、たとえばリチウムイオン電池であり、電池電圧 Vbatとして 3〜4V程度 を出力する。

アナログ回路 330は、パワーアンプや、アンテナスィッチ、 LNA (Low Noise A mplifier)、ミキサゃ PLL (Phase Locked Loop)などの高周波回路を含み、電源 電圧 Vcc = 3. 4V程度で安定動作する回路ブロックを含む。また、デジタル回路 340 は、各種 DSP (Digital Signal Processor)などを含み、電源電圧 Vdd= 3. 4V程 度で安定動作する回路ブロックを含む。

マイコン 350は、電子機器 300全体を統括的に制御するブロックであり、電源電圧 1 . 5Vで動作する。

1^：0360は、1¾}83色の1^：0 ( 31^ Emitting Diode)を含み、液晶のバックラ イトや、照明として用いられ、その駆動には、 4V以上の駆動電圧が要求される。

[0029] 電源装置 320は、多チャンネルのスイッチング電源であり、各チャンネルごとに、電 池電圧 Vbatを必要に応じて降圧、または昇圧するスイッチングレギユレータを備え、 アナログ回路 330、デジタル回路 340、マイコン 350、 LED360に対して適切な電源 電圧を供給する。

本実施形態に係る電源装置は、たとえば 1. 5Vで動作するマイコン 350のように、 消費電流が動作状態に応じて変化する負荷に対して、安定な電圧を駆動する用途 に好適に用いられる。以下、本実施の形態に係る電源装置の構成について詳細に 説明する。

[0030] 図 2は、本実施の形態に係る電源装置 200の構成を示す回路図である。この電源 装置 200は、降圧型スイッチングレギユレータ 110とリニアレギユレータ 70を含み、 2 つが切り替え可能となって 、る。

[0031] 降圧型スイッチングレギユレータ 110は、同期整流方式の降圧型スイッチングレギュ レータであり、制御回路 100、スイッチングレギユレータ出力回路 120を含む。制御回 路 100は、ひとつの半導体基板に集積ィ匕された LSIチップであり、スイッチング素子 として機能するスイッチングトランジスタ Ml、同期整流用トランジスタ M2は、この制御 回路 100に内蔵される。

[0032] スイッチングレギユレータ出力回路 120は、インダクタ Ll、出力キャパシタ C1を含む 。出力キャパシタ C1は一端が接地され、他端力インダクタ L1の一端に接続される。ィ ンダクタ L1の他端は、制御回路 100と接続され、制御回路 100から出力されるスイツ チング電圧 Vswが印加される。

[0033] この降圧型スイッチングレギユレータ 110は、制御回路 100によってインダクタ L1に 流れる電流を制御し、出力キャパシタ C1に電荷を充電することにより電池電圧 Vbat を降圧し、出力キャパシタ C1に現れる電圧を負荷回路 RLに供給する。本実施の形 態において、負荷回路 RLは、図 1のマイコン 350に相当する。

以下、負荷回路 RLに供給される電圧を出力電圧 Vout、負荷回路 RLに流れる電 流を負荷電流 Io、インダクタ L1に流れる電流を ILという。また、インダクタ L1に流れる 電流 ILは、負荷回路 RLに向かって流れる向きを正方向とする。

[0034] 制御回路 100は、入力 ·出力端子として、入力端子 102、スイッチング端子 104、電 圧帰還端子 106を備える。入力端子 102には電池 310が接続され、入力電圧として 電池電圧 Vbatが入力される。また、スイッチング端子 104は、インダクタ L1に接続さ れ、制御回路 100の内部で生成したスイッチング電圧 Vswを出力する。また、電圧帰 還端子 106は、負荷回路 RLに印加される出力電圧 Voutが帰還される端子である。

[0035] 制御回路 100は、ドライバ回路 10、 PWM制御部 20、強制オフ回路 50、最小オン 時間設定回路 60、リニアレギユレータ 70、セレクタ回路 80、スイッチングトランジスタ Ml、同期整流用トランジスタ M2を含む。

[0036] スイッチングトランジスタ Mlは、 Pチャンネル MOSトランジスタであって、ソース端子 は入力端子 102に接続され、ドレイン端子はスイッチング端子 104に接続される。ス イッチングトランジスタ Mlのバックゲート端子はソース端子と接続され、バックゲート 端子とドレイン端子間には、ボディダイオード (寄生ダイオード) D1が存在する。

同期整流用トランジスタ M2は、 Nチャンネル MOSトランジスタであって、ソース端 子は接地され、ドレイン端子はスイッチングトランジスタ Mlのドレイン端子およびスィ ツチング端子 104と接続される。また、同期整流用トランジスタ M2のバックゲート端子 は接地されている。同期整流用トランジスタ M2のバックゲート端子とドレイン端子間 には、ボディダイオード D2が存在する。

[0037] スイッチングトランジスタ Ml、同期整流用トランジスタ M2は、電池電圧 Vbatが印加 される入力端子 102と接地間に直列に接続されており、 2つのトランジスタの接続点 の電圧を、スイッチング電圧 Vswとして本制御回路 100の外部にスイッチング端子 10 4を介して接続されるインダクタ L1の一端に印加する。

[0038] PWM制御部 20は、降圧型スイッチングレギユレータ 110の出力電圧 Voutが所定 の基準電圧に近づくように、スイッチングトランジスタ Mlおよび同期整流用トランジス タ M2のオン時間のデューティ比を制御するパルス幅変調器であって、第 1パルス幅 変調信号 (以下、第 1PWM信号 Vpwmlという）を生成する。 PWM制御部 20には、 降圧型スイッチングレギユレータ 110の出力電圧 Vout力 電圧帰還端子 106を介し て入力される。

[0039] 抵抗 Rl、 R2は、この出力電圧 Voutを分圧し、 R2Z (R1 +R2)倍した出力電圧 V out'を誤差増幅器 22の反転入力端子へと出力する。誤差増幅器 22の非反転入力 端子には基準電圧 Vrefが入力されており、出力電圧 Vout'および基準電圧 Vrefの 誤差を増幅し、誤差電圧 Verrとして出力する。抵抗 R3およびキャパシタ C3は、誤差 増幅器 22とともに積分回路を構成し、出力電圧 Vout'の高周波成分は、この積分回 路によって除去される。

[0040] 発振器 26は、所定の周波数で発振し、三角波またはのこぎり波状の周期電圧 Vos cを出力する。第 1コンパレータ 24は、周期電圧 Voscと誤差電圧 Verrとを比較し、 V oscく Verrのときハイレベルを、 Vosc >Verrのときローレベルとなる第 1PWM信号 Vpwmlを出力する。この第 1PWM信号 Vpwmlは、周期時間が一定で、出力電圧 Vout，に応じてハイレベルとローレベルの期間が変化するパルス幅変調された信号 となる。

[0041] 最小オン時間設定回路 60は、スイッチングトランジスタ Mlのオン時間が所定の最 小値より長くなるように、第 1PWM信号 Vpwmlのデューティ比を制限した第 2PWM 信号 Vpwm2をドライバ回路 10へと出力する。詳しくは後述するが、最小オン時間設 定回路 60は、第 1PWM信号 Vpwmlのハイレベルの時間が最小値より長いときに は、そのまま出力し、第 1PWM信号 Vpwmlのハイレベルの時間が最小値より短い ときには、ハイレベルの時間を、その最小値に設定して出力する。

[0042] ドライバ回路 10は、最小オン時間設定回路 60から出力される第 2PWM信号 Vpw m2にもとづき、スイッチングトランジスタ M 1のゲート端子に印加すべき第 1ゲート電 圧 Vglと、同期整流用トランジスタ M2のゲート端子に印加すべき第 2ゲート電圧 Vg 2と、を生成する。スイッチングトランジスタ Mlは、第 1ゲート電圧 Vglがローレベルの ときがオンし、ハイレベルのときオフする。同期整流用トランジスタ M2は、第 2ゲート 電圧 Vg2がハイレベルのときオンし、ローレベルのときオフする。

[0043] ドライバ回路 10は、スイッチングトランジスタ Ml、同期整流用トランジスタ M2がそ れぞれオンする時間の比を、第 2PWM信号 Vpwm2のハイレベルとローレベルのデ ユーティ比にもとづいて設定し、 2つのトランジスタを交互にオンオフさせる。スィッチ ングトランジスタ Ml、同期整流用トランジスタ M2が同時にオンして貫通電流が流れ るのを防止するため、ドライバ回路 10は、第 1ゲート電圧 Vglがハイレベル、第 2ゲー ト電圧 Vg2がローレベルとなる期間（デッドタイム)を各周期ごとに設ける。ドライバ回 路 10の構成にっ 、ては後述する。

[0044] 強制オフ回路 50は、電圧モニタ回路 52および強制オフスィッチ SW1を含む。この 強制オフ回路 50は、スイッチング電圧 Vswをモニタし、所定のしきい値電圧を上回る と同期整流用トランジスタ M2をオフする。本実施の形態において、しきい値電圧は 接地電位に設定される。 電圧モニタ回路 52は、スイッチング電圧 Vswと接地電位（0V)とを比較し、 Vsw> 0のとき、検出信号 Vsensをハイレベルとし、 Vswく 0のとき、検出信号 Vsensをロー レベルとする。

[0045] 強制オフスィッチ SW1は、ドライバ回路 10と同期整流用トランジスタ M2のゲート端 子間に設けられ、電圧モニタ回路 52から出力される検出信号 Vsensにもとづいて、 同期整流用トランジスタ M2のゲート端子に印加すべき第 2ゲート電圧 Vg2'を出力 する。この第 2ゲート電圧 Vg2'は、電圧モニタ回路 52から出力される検出信号 Vsen sがハイレベルの期間、ローレベルとなり、検出信号 Vsensがローレベルの期間、第 2 ゲート電圧 Vg2がそのまま出力される。

[0046] 図 3は、強制オフ回路 50の内部構成を示す回路図である。電圧モニタ回路 52は、 比較部 30、ラッチ回路 40を含む。

比較部 30には、スイッチング電圧 Vswが入力される。比較部 30は、スイッチング電 圧 Vswと接地電位とを比較し、スイッチング電圧 Vswが接地電位を上回るとハイレべ ルの比較信号 Vcmpを出力する。比較部 30は、レベルシフト回路 32、第 2コンパレ ータ 34を含む。

[0047] レベルシフト回路 32は、 PNP型の第 1、第 2バイポーラトランジスタ Ql、 Q2を含み 、それぞれのベース端子に、スイッチング電圧 Vswおよび接地電位 GNDが入力され る。各バイポーラトランジスタ Ql、 Q2のコレクタ端子は接地されており、そのェミッタ 端子からは、スイッチング電圧 Vswおよび接地電位が順方向電圧 Vf=0. 7V程度、 正方向にレベルシフトされた電圧が出力される。

第 2コンパレータ 34の非反転入力端子は、第 1バイポーラトランジスタ Q1のェミッタ 端子が接続され、反転入力端子には、第 2バイポーラトランジスタ Q2のェミッタ端子 が接続される。この第 2コンパレータ 34は、レベルシフト回路 32によりレベルシフトさ れたスイッチング電圧 Vswと接地電位（OV)とを比較し、 Vsw >OVのときハイレベル を、 Vswく OVのときローレベルを出力する。

[0048] ラッチ回路 40には、ドライバ回路 10から出力される第 2ゲート電圧 Vg2と、比較部 3 0から出力される比較信号 Vcmpが入力される。このラッチ回路 40は、同期整流用ト ランジスタ M2がオンすべき期間、すなわち、ドライバ回路 10から出力される第 2ゲー ト電圧 Vg2がハイレベルの期間にアクティブとなり、比較部 30から出力される比較信 号 Vcmpをラッチし、ラッチした信号を検出信号 Vsensとして出力する。また、ラッチ 回路 40は、第 2ゲート電圧 Vg2がハイレベル力 ローレベルとなると、ラッチした検出 結果をリセットする。

[0049] ラッチ回路 40は、 Dフリップフロップ 42および ORゲート 44を含む。 Dフリップフロッ プ 42のセット端子およびデータ端子には、ノ、ィレベルに対応する電源電圧 Vddが入 力され、リセット端子には第 2ゲート電圧 Vg2が入力される。

また、 Dフリップフロップ 42のクロック端子には、比較部 30から出力される比較信号 Vcmpが入力される。このラッチ回路 40は、第 2ゲート電圧 Vg2がハイレベルの期間 に、比較信号 Vcmpがハイレベルとなると、出力端子カゝらハイレベルの出力信号 Vq を出力する。

ORゲート 44には、比較部 30から出力される比較信号 Vcmpおよび Dフリップフロッ プ 42の出力信号 Vqが入力され、 2つの信号の論理和を検出信号 Vsensとして強制 オフスィッチ SW1に出力する。なお、 ORゲート 44を設けずに、 Dフリップフロップ 42 の出力信号 Vqを強制オフスィッチ SW1に直接出力してもよ!/、。

[0050] 強制オフスィッチ SW1は、インバータ 54、 NORゲート 56を含む。インバータ 54の 入力端子には、ドライバ回路 10から出力される第 2ゲート電圧 Vg2が入力される。ィ ンバータ 54は、第 2ゲート電圧 Vg2を反転し、 NORゲート 56の第 1の入力端子へ出 力する。 NORゲート 56の第 2の入力端子にはラッチ回路 40から出力される検出信 号 Vsensが入力される。強制オフスィッチ SW1は、 NORゲート 56の出力信号を第 2 ゲート電圧 Vg2'として出力する。

[0051] このように構成した強制オフスィッチ SW1によれば、第 2ゲート電圧 Vg2がハイレべ ルで、かつ、検出信号 Vsensがローレベルの期間のみ、同期整流用トランジスタ M2 のゲート端子に実際に印加される第 2ゲート電圧 Vg2'がハイレベルとなり、同期整流 用トランジスタ M2がオンとなる。一方、それ以外の期間では第 2ゲート電圧 Vg2'が口 一レベルとなり、同期整流用トランジスタ M2はオフとなる。

[0052] 図 4は、最小オン時間設定回路 60およびドライバ回路 10の構成を示す回路図であ る。最小オン時間設定回路 60は、 Dフリップフロップ 62、 ORゲート 64、第 3コンパレ ータ 66を含み、第 1ゲート電圧 Vglおよび第 1PWM信号 Vpwmlが入力される。第 3コンパレータ 66は、第 1ゲート電圧 Vglと所定のしきい値電圧 Vthlを比較し、 Vgl >Vthlのときハイレベル、 VgKVthlのときローレベルとなる第 1信号 SIG1を出力 する。

[0053] Dフリップフロップ 62のデータ端子およびセット端子には、電源電圧 Vddが入力さ れ、クロック端子には第 1PWM信号 Vpwmlが入力され、リセット端子には第 3コンパ レータ 66から出力される第 1信号 SIG1が入力される。すなわち、 Dフリップフロップ 6 2は、第 1PWM信号 Vpwmlによりセットされ、第 3コンパレータ 66の出力信号 SIG1 によりリセットされる。 ORゲート 64は、 Dフリップフロップ 62から出力される第 2信号 SI G2と、第 1PWM信号 Vpwmlの論理和を生成する。 ORゲート 64の出力は、第 2P WM信号 Vpwm2としてドライバ回路 10へと出力される。

[0054] ドライバ回路 10は、第 1インバータ INV1、第 2インバータ INV2、第 3インバータ IN V3、第 4インバータ INV4、第 5インバータ INV5、第 6インバータ INV6を含み、最小 オン時間設定回路 60から出力される第 2PWM信号 Vpwm2にもとづき、第 1ゲート 電圧 Vgl、第 2ゲート電圧 Vg2を生成する。

第 5インバータ INV5は、第 2PWM信号 Vpwm2を反転した第 3信号 SIG3を出力 する。第 5インバータ INV5から出力される第 3信号 SIG3は、第 1インバータ INV1お よび第 6インバータ INV6に出力される。

[0055] 第 1インバータ INV1、第 2インバータ INV2は、第 1ゲート電圧 Vglを生成する。第 1インバータ INV1、第 2インバータ INV2は、最小オン時間設定回路 60の出力信号 である第 2PWM信号 Vpwm2の一方のエッジを遅延して第 1ゲート電圧 Vglを生成 する第 1遅延回路である。

[0056] 第 1インバータ INV1は、トランジスタ M10、 Mi l,抵抗 R10、キャパシタ CIOを含 む。トランジスタ M10、抵抗 R10、トランジスタ Mi lは、電源電圧 Vddと接地電位間 に直列に接続される。キャパシタ C10は、トランジスタ Mi lと並列に設けられる。第 1 インバータ INV1の出力信号を第 4信号 SIG4という。

第 2インバータ INV2は、電源電圧 Vddと接地電位間に直列に接続されたトランジ スタ Ml 2、抵抗 R12、トランジスタ Ml 3を含む。第 2インバータ INV2は、第 4信号 SI G4を反転し、第 1ゲート電圧 Vglとして出力する。

[0057] 第 4信号 SIG4は、第 3信号 SIG3がハイレベルからローレベルに変化すると、抵抗 R10およびキャパシタ C10で決められる CR時定数に従って上昇する。第 4信号 SIG 4が第 2インバータ INV2のしきい値電圧 Vth2に達すると、第 2インバータ INV2の出 力である第 1ゲート電圧 Vglは、ハイレベルからローレベルに遷移する。

すなわち、第 1インバータ INV1、第 2インバータ INV2は、遅延回路として機能する 。その結果、第 1ゲート電圧 Vglは、第 3信号 SIG3ひいては第 2PWM信号 Vpwm2 が変化して力 遅延時間 Δ T1経過後に変化する。

[0058] 第 6インバータ INV6、第 3インバータ INV3、第 4インバータ INV4により第 2ゲート 電圧 Vg2が生成される。

第 6インバータ INV6は、第 5インバータ INV5から出力される第 3信号 SIG3を反転 して第 5信号 SIG5を生成し、第 3インバータ INV3へと出力する。

第 3インバータ INV3は、トランジスタ M14、 M15、抵抗 R14、キャパシタ C12を含 み、第 1インバータ INV1と同様に構成される。すなわち、第 3インバータ INV3は、第 5信号 SIG5を反転し、遅延して得られる第 6信号 SIG6を、第 4インバータ INV4へと 出力する。第 4インバータ INV4は、第 6信号 SIG6を反転して第 2ゲート電圧 Vg2を 生成する。

[0059] 第 1インバータ INV1、第 2インバータ INV2と同様に、第 3インバータ INV3、第 4ィ ンバータ INV4も、遅延回路として機能する。第 3インバータ INV3、第 4インバータ IN V4により生成される遅延時間を ΔΤ2とする。

第 1インバータ INV1から第 4インバータ INV4により生成される遅延時間 ΔΤ1、 Δ Τ2は、スイッチングトランジスタ Ml、同期整流用トランジスタ M2がいずれもオンしな いデッドタイムとなる。

[0060] また、ドライバ回路 10は、第 1ゲート電圧 Vglを所定の時定数をもって変化させる 時定数回路を含む。この時定数回路は、第 2インバータ INV2と、スイッチングトラン ジスタ Mlのゲート容量と、を含んで構成される。

[0061] 第 1ゲート電圧 Vglがハイレベルからローレベルに切り替わり、スイッチングトランジ スタ Mlがオフからオンになるときに、スイッチングトランジスタ Mlのゲート容量から、 抵抗 R12およびトランジスタ M13を介して電流が引き抜かれる。このとき、抵抗 R12と スイッチングトランジスタ Mlのゲート容量が CR時定数回路を構成するため、第 1ゲ ート電圧 Vglを時定数を持って変化させることができる。時定数の値は、抵抗 R12の 抵抗値により調節することができる。

[0062] 図 2に戻る。リニアレギユレータ 70は、出力トランジスタ M3、誤差増幅器 72を含み、 制御回路 100へ入力される電池電圧 Vbatを降圧して出力する。出力トランジスタ M 3は Pチャンネルの MOSトランジスタであって、ソース端子が入力端子 102に接続さ れ、電池電圧 Vbatが印加されている。出力トランジスタ M3のドレイン端子は、スイツ チング端子 104に接続され、制御端子であるゲート端子には誤差増幅器 72の出力 信号が入力される。誤差増幅器 72の反転入力端子、非反転入力端子にはそれぞれ 基準電圧 Vrefおよび出力電圧 Vout'が入力される。この出力電圧 Vout'は、電源 装置 200の出力電圧 Voutが PWM制御部 20の第 1抵抗 R1、第 2抵抗 R2により分圧 された電圧である。

[0063] リニアレギユレータ 70は、ィネーブル端子を備え、ィネーブル信号 LDOENがハイ レベルのとき動作状態となる。また、リニアレギユレータ 70は、ィネーブル信号 LDOE Nがローレベルのとき、誤差増幅器 72がオフされて停止状態となり、消費電流が低 減される。

[0064] セレクタ回路 80は、 PWM制御部 20で生成される出力電圧 Vout'と基準電圧 Vref との誤差電圧 _Verrをモニタし、所定の状態が所定の判定期間（以下、第 1期間 Tpl という）継続すると、リニアレギユレータ 70を動作状態とし、降圧型スイッチングレギュ レータを停止状態とする。第 1期間 Tplは、数 ms〜： LOOms程度に設定する。セレク タ回路 80は、コンパレータ 82、デジタルフィルタ 84、ステートマシン 86、電流監視回 路 90を含む。

[0065] コンパレータ 82は、誤差電圧 Verrと所定のしきい値電圧 Vth3を比較し、 Verr<V th3のときハイレベル、 Verr>Vth3のときローレベルとなる第 7信号 SIG7を出力す る。この第 7信号 SIG7は、デジタルフィルタ 84に入力される。デジタルフィルタ 84は 、第 7信号 SIG7がハイレベルとなる時間を測定する時間測定回路である。このデジ タルフィルタ 84の時定数は、上記第 1期間 Tplに設定される。デジタルフィルタ 84か ら出力される第 8信号 SIG8は、第 7信号 SIG7がローレべルカ ハイレベルに遷移し た後、第 1期間 Tpl経過後にハイレベルとなる。

[0066] ステートマシン 86には、デジタルフィルタ 84から出力される第 8信号 SIG8が入力さ れる。ステートマシン 86は、第 8信号 SIG8がハイレベルとなると、リニアレギユレータ 7 0のィネーブル信号 LDOENをハイレベルとし、リニアレギユレータ 70を動作状態と する。

[0067] また、ステートマシン 86は、ィネーブル信号 LDOENをノヽィレベルとしてから所定の 軽負荷遷移期間（以下、第 2期間 Tp2という）の経過後に、スイッチングレギユレータ のィネーブル信号 DCDCENをローレベルとし、スイッチングレギユレータを停止状態 とする。

[0068] 電流監視回路 90は、リニアレギユレータ 70の出力電流をモニタし、出力電流が所 定のしきい値電流を超えると、降圧型スイッチングレギユレータ 110を動作状態とする とともに、リニアレギユレータ 70を停止状態とする。電流監視回路 90は、制御端子で あるゲート端子が出力トランジスタ Μ3と共通に接続された検出トランジスタ Μ4と、検 出トランジスタ Μ4の電流経路上に設けられた検出抵抗 R4と、検出抵抗 R4の電圧降 下をモニタするコンパレータ 88を含む。

[0069] リニアレギユレータ 70の動作状態において、負荷電流 Ιοが増加すると、出カトラン ジスタ Μ3の出力電流が増加する。出力トランジスタ Μ3と検出トランジスタ Μ4は、ゲ ート端子およびソース端子が共通に接続されるため、検出トランジスタ Μ4には、負荷 電流 Ιοに応じた電流が流れる。検出抵抗 R4は、検出トランジスタ Μ4に流れる電流を 電圧に変換する。コンパレータ 88から出力される第 9信号 SIG9は、ステートマシン 8 6に入力されており、検出抵抗 R4の電圧降下がしきい値電圧 Vth4を超えると、ハイ レベルとなる。

[0070] ステートマシン 86は、コンパレータ 88の出力信号 SIG9がハイレベルとなると、イネ 一ブル信号 DCDCENをハイレベルとし、降圧型スイッチングレギユレータ 110を動 作状態とする。ステートマシン 86は、降圧型スイッチングレギユレータ 110を動作状態 とした後、所定の重負荷遷移期間（以下、第 3期間 Tp3という）の経過後に、イネーブ ル信号 LDOENをローレベルとし、リニアレギユレータ 70を停止状態とする。 [0071] 以下、本実施の形態に係る制御回路 100の動作を説明する。

図 5は、本実施の形態に係る制御回路 100の動作状態を示すタイムチャートである 。図 5のタイムチャートは、負荷電流 Ioが小さい軽負荷時の動作を説明するものであ り、同期整流用トランジスタ M2を介してインダクタ L1に流れる電流 IL力 ある時刻に ぉ 、て OAとなる場合の動作を表して 、る。

スイッチングトランジスタ Mlは、第 1ゲート電圧 Vglがハイレベルのときオフし、ロー レベルのときオンする。すなわち、図中、 Tonlで示されるのは、スイッチングトランジ スタ M 1がオンの期間である。

[0072] 第 2ゲート電圧 Vg2は、ドライバ回路 10により生成された同期整流用トランジスタ M 2に印加すべき電圧を示している。また、図中、第 2ゲート電圧 Vg2'は、実際に同期 整流用トランジスタ M2のゲート端子に印加される電圧を示している。同期整流用トラ ンジスタ M2は、第 2ゲート電圧 Vg2，がハイレベルのときオンし、ローレベルのときォ フする。図中、 Ton2で示されるのは、同期整流用トランジスタ Μ2がオンの期間であ る。また、図中 Tdで示すのは、スイッチングトランジスタ Ml、同期整流用トランジスタ Μ2カ^、ずれもオンしな!、デッドタイムである。

[0073] 上述したように、ドライバ回路 10と、同期整流用トランジスタ Μ2の間には、強制オフ スィッチ SW1が設けられており、ラッチ回路 40から出力される検出信号 Vsensがロー レベルの期間、入力される第 2ゲート電圧 Vg2を第 2ゲート電圧 Vg2'としてそのまま 出力する。また、検出信号 Vsensがノ、ィレベルの期間、同期整流用トランジスタ M2 のゲート電圧 Vg2'は、ドライバ回路 10から出力されるゲート電圧 Vg2の値に関わら ずローレベルとなり、同期整流用トランジスタ M2は強制的にオフとなる。

[0074] 時刻 T0〜T1の期間、スイッチングトランジスタ Mlがオン、同期整流用トランジスタ M2がオフとなっている。時刻 T1に、スイッチングトランジスタ Mlの第 1ゲート電圧 Vg 1がハイレベルとなり、スイッチングトランジスタ Mlがオフとなる。その後、時刻 T1〜T 2のデッドタイムの期間、スイッチングトランジスタ Ml、同期整流用トランジスタ M2は いずれもオフとなる。時刻 T1にスイッチングトランジスタ Mlがオフになると、それまで インダクタ L1に流れて 、た電流がスイッチングトランジスタ Mlから供給されなくなる。

[0075] ここで、インダクタ L1に流れる電流 ILは連続でなければならな 、。 V、ま、同期整流 用トランジスタ M2のバックゲート端子は接地されており、バックゲート端子とドレイン 端子間には、図 2に示すボディダイオード D2が存在する。したがって、時刻 T1にスィ ツチングトランジスタ Mlがオフされてから、時刻 T2に同期整流用トランジスタ M2が オンするまでの期間、インダクタ L1には、このボディダイオード D2を介して電流が供 給される。この間、スイッチング端子 104には、接地電位 OVカゝらダイオードの順方向 電圧 Vf = 0. 7Vだけ低!、スイッチング電圧 Vswが現れる。

[0076] 時刻 T2において、第 2ゲート電圧 Vg2はローレベルからハイレベルに変化する。こ のとき、検出電圧 Vsensはローレベルであるため、強制オフスィッチ SW1の出力であ る第 2ゲート電圧 Vg2'はハイレベルとなり、同期整流用トランジスタ M2がオンする。 同期整流用トランジスタ M2がオンすることにより、同期整流用トランジスタ M2のボデ ィダイオード D2を介してインダクタ L1に流れていた電流は、同期整流用トランジスタ M2のドレイン電流として供給される。

[0077] この同期整流用トランジスタ M2のドレイン電流がインダクタ L1を介して出力キャパ シタ C1に流れることにより、出力キャパシタ C1の出力電圧 Voutは徐々に上昇する。 この間、インダクタ L1に、同期整流用トランジスタ M2から出力キャパシタ C1に向かつ て流れる電流は徐々に減少する。同期整流用トランジスタ M2を介してインダクタ L1 に流れる電流 ILが時間とともに減少すると、同期整流用トランジスタ M2のドレインソ ース間電圧は徐々に低下していくため、スイッチング電圧 Vswは徐々に上昇し、接地 電位 0Vに近づいていく。

[0078] やがて時刻 T3に、インダクタ L1に流れる電流 ILが OAとなると、同期整流用トランジ スタ M2のドレインソース間電圧は OVとなるため、スイッチング電圧 Vswは OVとなる。 このとき、比較部 30から出力される比較信号 Vcmpはローレベルからハイレベルに切 り替わる。比較信号 Vcmpがハイレベルとなると、ラッチ回路 40から出力される検出 信号 Vsensもハイレベルとなる。その結果、強制オフスィッチ SW1によって同期整流 用トランジスタ M2のゲート電圧 Vg2'はローレベルに固定され、同期整流用トランジ スタ M2はオフとなる。

[0079] また、 Dフリップフロップ 42のクロック端子にハイレベルの比較信号 Vcmpが入力さ れると、 Dフリップフロップ 42の出力信号 Vqはハイレベルとなる。 Dフリップフロップ 4 2のデータ端子にはハイレベルが入力されているため、 Dフリップフロップ 42の出力 信号 Vqは、次にリセットされるまでの間、ハイレベルに保たれる。こうして Dフリップフ ロップ 42を含むラッチ回路 40は、比較部 30から出力される比較信号 Vcmpをラッチ する。

[0080] 時刻 T3に第 2ゲート電圧 Vg2，がローレベルとなると、スイッチングトランジスタ Ml、 同期整流用トランジスタ M2がともにオフとなり、ノ、ィインピーダンス状態となる。このと き、インダクタ L1によって電圧の振動が誘起され、スイッチング電圧 Vswは、図 5に示 すように大きくスイングする。このとき、スイッチング電圧 Vswが接地電位 OVを跨いで 変動すると、比較信号 Vcmpもハイレベルとローレベルが切り替わることになる。

[0081] ここで、上述のように、本実施の形態に係る制御回路 100では、比較部 30からの比 較信号 Vcmpおよび Dフリップフロップ 42の出力信号 Vqの論理和にもとづ!/、て、強 制オフスィッチ SW1を制御している。したがって、比較信号 Vcmpの信号レベルが変 動しても、 Dフリップフロップ 42の出力信号 Vqはハイレベルにラッチされているため、 ORゲート 44の出力、すなわち検出信号 Vsensはハイレベルのままとなる。その結果 、スイッチング電圧 Vswの変動にかかわらず、同期整流用トランジスタ M2をオフし続 けることができる。

[0082] 時刻 T4に、ドライバ回路 10は、第 2ゲート電圧 Vg2をローレベルに切り替える。第 2 ゲート電圧 Vg2がローレベルとなると、 Dフリップフロップ 42はリセットされ、その出力 信号 Vqはローレベルとなる。その後、時刻 T5に第 1ゲート電圧 Vglがローレベルと なり、スイッチングトランジスタ Mlがオンする。

[0083] 本実施の形態に係る制御回路 100は、軽負荷時において、時刻 T0〜T5を一周期 として、この動作を繰り返すことにより、電池電圧 Vbatを降圧し、所望の出力電圧 Vo utを負荷回路 RLに対して供給する。

ここで、降圧型スイッチングレギユレータ 110の出力電圧 Voutは、スイッチングトラ ンジスタ Mlおよび同期整流用トランジスタ M2のオン時間の比にもとづいて決定され る。したがって、軽負荷時において、同期整流用トランジスタ M2が強制的にオフされ ると、同期整流用トランジスタ M2のオン時間 Ton2が短くなると、それに伴ってスイツ チングトランジスタ Mlのオン時間 Tonlも短くなる。 [0084] 図 6は、軽負荷時における電源装置 200の動作状態を示す時間波形図であり、最 小オン時間設定回路 60を動作させな力つた場合の電圧、電流波形を示す図である 。このとき、最小オン時間設定回路 60は、入力された第 1PWM信号 Vpwmlを第 2P WM信号 Vpwm2としてそのまま出力する。時刻 ΤΟ〜Τ1の重負荷状態において、 第 1ゲート電圧 Vgl、第 2ゲート電圧 Vg2は、第 2PWM信号 Vpwm2にもとづき交互 にハイレベルとローレベルを繰り返す。上述したように、第 1ゲート電圧 Vglは第 2P WM信号 Vpwm2がローレベルからハイレベルに切り替わつてから遅延時間 Δ T1経 過後にローレベルとなる。また、第 2ゲート電圧 Vg2は、第 2PWM信号 Vpwm2がハ ィレベルからローレベルに切り替わつてから遅延時間 Δ T2経過後にハイレベルとな る。

図中、 ΔΤ1、 ΔΤ2の期間は、スイッチングトランジスタ Ml、同期整流用トランジス タ Μ2がいずれもオフとなるデッドタイムであり、図 5の Tdに相当する。また、上述した ように、第 2インバータ INV2には、抵抗 R12が設けられているため、第 1ゲート電圧 V glは、所定の時定数をもって低下していく。

[0085] 時刻 T1に負荷電流 Ioが減少し、軽負荷状態となる。インダクタ L1に流れる電流 IL が負になると、強制オフ回路 50により、同期整流用トランジスタ M2が強制的にオフ 状態とされる。軽負荷状態においては、第 2ゲート電圧 Vg2'がハイレベルとなる期間 、すなわち同期整流用トランジスタ M2のオン時間 Ton2は、第 1PWM信号 Vpwml 力 一レベルの期間に比べて短くなる。

[0086] ここで、降圧型スイッチングレギユレータ 110の出力電圧 Voutは、スイッチングトラ ンジスタ Mlおよび同期整流用トランジスタ M2のオン時間の比にもとづいて決定され る。制御回路 100は、出力電圧 Voutが一定値に保たれるように帰還制御を行ってお り、同期整流用トランジスタ M2のオン時間 Ton2が短くなるに従って、スイッチングト ランジスタ Mlのオン時間 Tonlも徐々に短くなつていく。図 6の時刻 T1以降は、この 様子を示している。

[0087] スイッチングトランジスタ Mlのオン時間 Tonl、すなわち第 1ゲート電圧 Vglがロー レベルの時間は徐々に短くなつていき、第 1ゲート電圧 Vglの振幅が小さくなつてい く。第 1ゲート電圧 Vglの振幅が小さくなると、スイッチングトランジスタ Mlがオンしな い状態となり、やがてスイッチングトランジスタ Mlがオフのまま、第 1ゲート電圧 Vgl がわずかに変動する状態となる。第 1ゲート電圧 Vglが変化するためには、スィッチ ングトランジスタ Mlのゲート容量を充放電する必要があるため、無駄なゲートドライ ブ電流を消費することになる。

[0088] 本実施の形態に係る制御回路 100は、この無駄な電流を好適に低減することがで きる。図 7は、軽負荷時における本実施の形態に係る電源装置 200の動作状態を示 す時間波形図であり、最小オン時間設定回路 60を動作させたときの電圧波形を示 す図である。

[0089] 図 6の最小オン時間設定回路 60を設けない場合と同様、時刻 T1以降の軽負荷状 態において、同期整流用トランジスタ M2が強制的にオフされ、スイッチングトランジス タ Mlのオン時間が徐々に短くなつていく。上述したように、最小オン時間設定回路 6 0は、スイッチングトランジスタ Mlのオン時間が所定の最小値より長くなるように、第 1 PWM信号 Vpwmlのデューティ比を制限した第 2PWM信号 Vpwm2をドライバ回 路 10へと出力する。そのため、スイッチングトランジスタ Mlのオン時間は、図中 Tmi nで示される最小値以下にならないよう制限される。

[0090] スイッチングトランジスタ Mlのオン時間力 PWM制御部 20から出力される第 1PW M信号 Vpwmlより長く設定されると、降圧型スイッチングレギユレータ 110の出力電 圧 Voutは上昇する一方、誤差電圧 Verrは低下することになる。その結果、 Verrく V oscとなり、第 1PWM信号 Vpmwlはローレベルとなる。第 1PWM信号 Vpwmlが口 一レベルとなると、スイッチングトランジスタ Mlのゲートに印加される第 1ゲート電圧 V glはハイレベルに固定される。

[0091] このように、本実施の形態に係る電源装置 200によれば、スイッチングトランジスタ Mlのオン時間に最小値 Tminを設定することにより、軽負荷時において、第 1PWM 信号 Vpwmlが完全にローレベルとなる状態を実現することができる。その結果、スィ ツチングトランジスタ Mlがオフしたままの状態で、第 1ゲート電圧 Vglが変動するの を抑制することができ、ドライバ回路 10において、スイッチングトランジスタ Mlのゲー ト容量を充放電するための電流を低減することができる。

[0092] その後、負荷電流 Ioによって出力キャパシタ C1の電荷が放電され、出力電圧 Vou tが低下していくと、誤差電圧 Verrが上昇していき、再びスイッチング動作が再開され る。

[0093] 図 8は、軽負荷時において、最小オン時間設定回路 60がスイッチングトランジスタ Mlのオン時間を制限する様子を示す図である。図 8は、図 7における時刻 T1以降 のある期間を拡大して示している。

図 8において、時刻 T1に Voscく Verrとなり、第 1PWM信号 Vpwmlがハイレベル となる。第 1PWM信号 Vpwmlがハイレベルになると、 Dフリップフロップ 62の出力で ある第 2信号 SIG2はハイレベルとなる。このとき、 ORゲート 64から出力される第 2P WM信号 Vpwm2もハイレベルとなる。

[0094] 第 2PWM信号 Vpwm2がハイレベルとなると、第 3信号 SIG3がローレベルとなり、 第 1インバータ INV1の出力である第 4信号 SIG4が CR時定数をもって徐々に上昇 する。時刻 T2に、第 4信号 SIG4が、第 2インバータ INV2のしきい値電圧 Vth2に達 すると、第 1ゲート電圧 Vglはハイレベルからローレベルとなる。図中、 ΔΤ1で示す の力 第 1インバータ INV1、第 2インバータ INV2により生成される遅延時間である。 また、第 2インバータ INV2に設けられた抵抗 R12と、スイッチングトランジスタ Mlの ゲート容量で CR時定数回路が形成されるため、第 1ゲート電圧 Vglは、ある傾きをも つて降下していく。

[0095] 時刻 T3に、 VgKVdd— Vtとなり、スイッチングトランジスタ Mlのゲートソース間 電圧（Vdd—Vgl)力 MOSFETのしきい値電圧 Vtを上回ると、スイッチングトランジ スタ Mlがオンする。

時刻 T4に、第 1ゲート電圧 Vglが第 3コンパレータ 66のしきい値電圧 Vthlまで降 下すると、第 3コンパレータ 66から出力される第 1信号 SIG1により、 Dフリップフロップ 62力リセットされ、第 2信号 SIG2がローレベルとなる。このとき、第 2PWM信号 Vpw m2もローレベルとなる。第 2PWM信号 Vpwm2がローレベルとなると、第 1ゲート電 圧 Vg 1はハイレベルとなり、スイッチングトランジスタ M 1はオフする。

[0096] すなわち、スイッチングトランジスタ Mlは、第 1ゲート電圧 Vglが（Vdd— Vt)まで 降下した時刻 T3から、しきい値電圧 Vthlに達する時刻 T4までの期間オンとなる。し たがって、軽負荷時におけるスイッチングトランジスタ Mlのオン時間は、第 1ゲート電 圧 Vglがしきい値電圧 Vthlまで低下するまでの時間てに依存する。時間ては、第 3 コンパレータ 66のしきい値電圧 Vthlおよび第 2インバータ INV2の抵抗 R12により 調節することができる。

[0097] 図 8に示されるように、スイッチングトランジスタ Mlのオン時間は、最小オン時間設 定回路 60によって、図中 Tminで示される最小値以上となるように制限されることにな る。

[0098] 図 9は、重負荷時における最小オン時間設定回路 60の状態を示す動作波形図で ある。重負荷時においては、図 8に示した軽負荷時と異なり、第 1PWM信号 Vpwml のハイレベルの期間が十分に長い。ここで、 ORゲート 64の出力である第 2PWM信 号 Vpwm2は、この第 1PWM信号 Vpwmlと、 Dフリップフロップ 62の出力である第 2 信号 SIG2の論理和であり、重負荷時において、第 2PWM信号 Vpwm2のハイレべ ルの期間は、最小オン時間設定回路 60において設定される最小値 Tminよりも長い 。そのため、重負荷状態において、第 2PWM信号 Vpwm2と第 1PWM信号 Vpwm 1のハイレベルの期間は一致し、最小オン時間設定回路 60は第 1PWM信号 Vpwm 1をそのまま出力することができる。

[0099] このように、本実施の形態に係る制御回路 100によれば、軽負荷状態において、ス イッチングトランジスタ Mlのオン時間の最小値を設定することにより、第 1ゲート電圧 Vglが小さな振幅で変動するのを防止し、消費電流を低減することができる。

また、この制御回路 100は、強制オフ回路 50にラッチ回路 40を備えており、スイツ チング電圧 Vsw力 より大きくなつたときハイレベルとなる比較信号 Vcmpをラッチ する。その結果、スイッチング電圧 Vswが 0Vを跨いで変動する場合においても、強 制オフスィッチ SW1の出力は切り替えられず、同期整流用トランジスタ M2はオフ状 態を保ち続けることができ、安定な降圧動作を行うことができる。

[0100] 図 10は、軽負荷時が長時間持続したときの制御回路 100の動作波形を示す図で ある。図 10は、上から、負荷電流 Io、誤差電圧 Verrおよび周期電圧 Vosc、コンパレ ータ 82の出力である第 7信号 SIG7、リニアレギユレータ 70のィネーブル信号 LDOE N、スイッチングレギユレ一タのィネーブル信号 DCDCEN、コンパレータ 88の出力 である第 9信号 SIG9を示す。時刻 TOから時刻 T1は、通常の負荷電流 Ioが流れてい る。時刻 Tlに負荷電流が減少し、軽負荷状態となる。軽負荷状態となると、上述の図 7に示したように、同期整流用トランジスタ M2のオン時間 Ton2が徐々に短くなる。そ れにともなってスイッチングトランジスタ Mlのオン時間 Tonlも短くなり、最小時間 Tm inとなる。その後、誤差電圧 Verrが低下しスイッチング動作が停止する。

[0101] 誤差電圧 Verrが低下し、コンパレータ 82に設定されたしきい値電圧 Vth3を下回る 時刻 T2に、コンパレータ 82の出力信号 SIG7はハイレベルになる。その後、軽負荷 状態が持続し、第 7信号 SIG7がハイレベルとなつてから、第 1期間 Tpl経過後の時 刻 T3に、デジタルフィルタ 84の出力である第 8信号 SIG8がハイレベルとなる。時刻 T3に、ステートマシン 86は、ィネーブル信号 LDOENをハイレベルとし、リニアレギュ レータ 70を動作状態とする。時刻 T3から、第 2期間 Tp2経過後の時刻 T4に、ステー トマシン 86は、ィネーブル信号 DCDCENをローレベルとし、降圧型スイッチングレギ ユレータ 110を停止状態とする。

[0102] 時刻 Τ5に負荷回路 RLが待機状態力 復帰し、負荷電流 Ιοが増加する。負荷電流 Ιοが増加すると、リニアレギユレータ 70の出力電流が増えるため、電流監視回路 90 の検出トランジスタ Μ4に流れる電流も増加し、コンパレータ 88の出力である第 9信号 SIG9がハイレベルとなる。第 9信号 SIG9がハイレベルとなると、ステートマシン 86は 直ちにィネーブル信号 DCDCENをハイレベルとして降圧型スイッチングレギユレ一 タ 110を動作状態に切り替える。時刻 Τ5から所定の第 3期間 Τρ3経過後の時刻 Τ6 に、ステートマシン 86は、リニアレギユレータ 70を停止状態とする。リニアレギユレータ 70が停止状態となると、その出力電流は減少し、第 9信号 SIG9はローレベルとなる。 その後、誤差電圧 Verrがしきい値電圧 Vth3を超えると、第 9信号 SIG9はローレべ ルとなる。

[0103] このように、本実施の形態に係る電源装置 200によれば、通常の負荷状態から軽 負荷状態に移行し、軽負荷状態が持続すると、降圧型スイッチングレギユレータ 110 力もリニアレギユレータ 70に切り替えられる。軽負荷状態においては、リニアレギユレ ータ 70の効率の方が高いため、消費電流を低減することができる。さらに、降圧型ス イツチングレギユレータ 110からリニアレギユレータ 70に切り替える際に、リニアレギュ レータ 70を動作状態とした後、所定の第 2期間 Tp2経過後に降圧型スイッチングレ ギユレータ 110を停止状態とするため、切り替えの際に、電源装置 200の出力電圧 V outが不安定となるのを防止することができる。

[0104] また、軽負荷状態力も通常の負荷状態に戻る際には、リニアレギユレータ 70の出力 電流をモニタし、所定のしきい値電流を超えると直ちに降圧型スイッチングレギユレ一 タ 110を動作状態とすることにより、リニアレギユレータ 70に大きな電流が流れて効率 が悪ィ匕するのを好適に防止することができる。また、降圧型スイッチングレギユレータ 110が動作状態となつてから、リニアレギユレータ 70を停止状態とするまでの間に、 第 3期間 Tp3を設けることにより、電源装置 200の出力電圧 Voutが不安定となるのを 防止することができる。

[0105] 上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せに いろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当 業者に理解されるところである。

[0106] 実施の形態では、制御回路 100を含む電源装置 200により駆動される負荷回路と してマイコンを例に説明したが、これには限定されず、負荷電流が減少し、軽負荷状 態で動作するさまざまな負荷回路に対して、駆動電圧を供給することができる。

[0107] 実施の形態では、制御回路 100がひとつの LSIに一体集積ィ匕される場合について 説明したが、これには限定されず、一部の構成要素が LSIの外部にディスクリート素 子あるいはチップ部品として設けられ、あるいは複数の LSIにより構成されてもよい。

[0108] また、本実施の形態にお!、て、ハイレベル、ローレベルの論理値の設定は一例で あって、インバータなどによって適宜反転させることにより自由に変更することが可能 である。

[0109] 実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用 を示しているにすぎないことはいうまでもなぐ実施の形態には、請求の範囲に規定さ れた本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能 であることは 、うまでもな！/、。

産業上の利用可能性

[0110] 本発明は、電子回路に電源電圧を供給する電源装置に利用することができる。

Claims

請求の範囲

[1] 降圧型スイッチングレギユレータとリニアレギユレータが切り替え可能な電源装置の 制御回路であって、

入力端子と接地間に直列に接続されたスイッチングトランジスタと同期整流用トラン ジスタを含み、 2つのトランジスタの接続点の電圧をスイッチング電圧としてスィッチン グレギユレータ出力回路に出力する出力段と、

前記スイッチングレギユレータ出力回路の出力電圧が所定の基準電圧に近づくよう デューティ比が制御されるパルス幅変調信号を生成するパルス幅変調器と、 前記スイッチング電圧をモニタし、第 1しきい値電圧を上回ると前記同期整流用トラ ンジスタをオフする強制オフ回路と、

前記パルス幅変調信号を受け、前記スイッチングトランジスタのオン時間が所定の 最小値より長くなるように、前記パルス幅変調信号のデューティ比を制限して出力す る、最小オン時間設定回路と、

前記最小オン時間設定回路の出力信号にもとづき、前記スイッチングトランジスタ および前記同期整流用トランジスタのゲート端子に印加すべき第 1、第 2ゲート電圧 を生成するドライバ回路と、

前記出力電圧と前記基準電圧との誤差電圧をモニタし、所定の状態が所定の判定 期間継続すると、前記リニアレギユレータを動作状態とし、前記降圧型スイッチングレ ギユレータを停止状態とするセレクタ回路と、

を備えることを特徴とする制御回路。

[2] 前記セレクタ回路は、前記リニアレギユレータを動作状態とした後、所定の軽負荷 遷移期間の経過後に、前記降圧型スイッチングレギユレータを停止状態とすることを 特徴とする請求項 1に記載の制御回路。

[3] 前記所定の状態とは、前記誤差電圧が、所定の第 2しきい値電圧より大きい状態で あることを特徴とする請求項 1に記載の制御回路。

[4] 前記セレクタ回路は、

前記誤差電圧と前記第 2しきい値電圧とを比較するコンパレータと、

前記コンパレータの出力信号が所定レベルとなる時間を測定する時間測定回路と を含み、前記時間測定回路により測定された時間が、前記判定期間となると、前記 リニアレギユレータを動作状態とし、前記降圧型スイッチングレギユレータを停止状態 とすることを特徴とする請求項 3に記載の制御回路。

[5] 前記時間測定回路は、前記判定期間が時定数として設定されたデジタルフィルタ を含むことを特徴とする請求項 4に記載の制御回路。

[6] 前記セレクタ回路は、

前記リニアレギユレータの出力電流をモニタし、前記出力電流が所定のしきい値電 流を超えると、前記降圧型スイッチングレギユレータを動作状態とするとともに、前記リ ユアレギユレータを停止状態とする電流監視回路をさらに備えることを特徴とする請 求項 1または 2に記載の制御回路。

[7] 前記電流監視回路は、前記降圧型スイッチングレギユレータを動作状態とした後、 所定の重負荷遷移期間の経過後に、前記リニアレギユレータを停止状態とすることを 特徴とする請求項 6に記載の制御回路。

[8] 前記リニアレギユレータは、

一端が前記入力端子に接続され、他端が前記インダクタの一端に接続された出力 トランジスタと、

前記出力電圧と前記基準電圧が入力され、その出力が前記出力トランジスタの制 御端子に接続される誤差増幅器と、

を含み、

前記電流監視回路は、制御端子が前記出力トランジスタと共通に接続された検出ト ランジスタと、

前記検出トランジスタの電流経路上に設けられた検出抵抗と、

前記検出抵抗の電圧降下と、前記しきい値電流に対応した所定の第 3しきい値電 圧とを比較するコンパレータと、

を含むことを特徴とする請求項 6に記載の制御回路。

[9] 前記制御回路は、 1つの半導体基板上に一体集積化されることを特徴とする請求 項 1または 2に記載の制御回路。

[10] 一端が接地された出力キャパシタと、前記出力キャパシタの他端にその一端が接 続されたインダクタとを含むスイッチングレギユレータ出力回路と、

前記スイッチングレギユレータ出力回路に、スイッチング電圧を供給する請求項 1ま たは 2に記載の制御回路と、

を備え、前記スイッチングレギユレータ出力回路の出力電圧と、前記リニアレギユレ ータの出力電圧とを切り替えて出力することを特徴とする電源装置。

[11] 電池電圧を出力する電池と、

マイコンと、

前記電池電圧を降圧して前記マイコンに供給する請求項 10に記載の電源装置と、 を備えることを特徴とする電子機器。