JP5035336B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、強誘電体メモリに好適な半導体装置の製造方法に関する。
近年、強誘電体の分極反転を利用して情報を強誘電体キャパシタに保持する強誘電体メモリ（ＦｅＲＡＭ）の開発が進められている。強誘電体メモリは、電源を切っても保持された情報が消失しない不揮発メモリであり、高集積度、高速駆動、高耐久性及び低消費電力を実現できる。
強誘電体キャパシタを構成する強誘電体膜の材料としては、残留分極量が大きなＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）等のペロブスカイト結晶構造を有する強誘電体酸化物が主として用いられている。ＰＺＴの残留分極量は、１０〜３０μＣ／ｃｍ２程度である。但し、強誘電体膜の特性は、シリコン酸化膜等の水との親和性が高い層間絶縁膜を介して外部から侵入した水分により劣化しやすい。即ち、層間絶縁膜又は金属配線の形成時等の高温プロセスの際に水分が水素及び酸素に分解され、この水素が強誘電体膜中に侵入して強誘電体膜を構成する酸素と反応し、強誘電体膜に酸素欠陥が生じてしまう。この結果、強誘電体膜の結晶性が低下するのである。
また、強誘電体メモリの長期間の使用によっても、強誘電体膜への水素の侵入に伴う結晶性の低下が生じる。この結果、強誘電体膜の残留分極量及び誘電率が低下して、強誘電体キャパシタの性能が低下してしまう。また、強誘電体キャパシタだけでなく、その下方に位置するトランジスタ等の性能が低下することもある。
そこで、従来の強誘電体メモリでは、水分及び水素の拡散を抑制するために、酸化アルミニウム膜が種々の位置に形成されている。例えば、強誘電体キャパシタを覆う酸化アルミニウム膜が形成された強誘電体メモリ、配線の上方に酸化アルミニウム膜が形成された強誘電体メモリ、強誘電体キャパシタの上方に平坦な酸化アルミニウム膜が形成された強誘電体メモリ等がある。
ここで、強誘電体メモリの従来の製造方法について説明する。図９Ａ乃至図９Ｍは、強誘電体メモリの従来の製造方法を工程順に示す断面図である。
先ず、図９Ａに示すように、シリコン等からなる半導体基板１０１の表面に素子分離絶縁膜１０２を形成する。次に、素子分離絶縁膜１０２により画定された素子領域の表面にＢ（ホウ素）のイオン注入を行うことにより、Ｐウェル１０３を形成する。次いで、Ｐウェル１０３上にゲート絶縁膜１０４及びゲート電極１０５を形成する。その後、Ｐウェル１０３の表面にＰ（リン）のイオン注入を行うことにより、浅い不純物拡散層１０６を形成する。続いて、ゲート電極１０５の側方にサイドウォール絶縁膜１０７を形成する。次に、Ｐウェル１０３の表面にＡｓ（砒素）のイオン注入を行うことにより、深い不純物拡散層１０８を形成する。このようにして、トランジスタＴｒを形成する。なお、１個のトランジスタＴｒには、２個の不純物拡散層１０８が含まれているが、そのうちの一方は、他のトランジスタＴｒと共有されている。共有されている不純物拡散層１０８がドレインを構成し、共有されていない不純物拡散層１０８がソースを構成する。
次に、図９Ｂに示すように、トランジスタＴｒを覆うシリコン酸窒化膜１１１を形成し、その上に、ＴＥＯＳを用いてＮＳＧ膜１１２を形成する。次いで、ＮＳＧ膜１１２の表面を平坦化する。
その後、図９Ｃに示すように、不純物拡散層１０８に整合する位置に開口部を有するレジストパターン１９１をＮＳＧ膜１１２上に形成する。そして、レジストパターン１９１をマスクとしてＮＳＧ膜１１２等のエッチングを行うことにより、ソースまで達するコンタクトホール１１３ｓ及びドレインまで達するコンタクトホール１１３ｄを形成する。
続いて、図９Ｄに示すように、レジストパターン１９１を除去する。次に、全面にバリアメタル膜（図示せず）を形成し、その上に、タングステン膜（図示せず）を形成する。そして、タングステン膜及びバリアメタル膜をＮＳＧ膜１１２が露出するまで研磨する。この結果、コンタクトホール１１３ｓ内にコンタクトプラグ１１４ｓが形成され、コンタクトホール１１３ｄ内にコンタクトプラグ１１４ｄが形成される。次いで、窒素雰囲気中でプラズマアニールを行うことにより、ＮＳＧ膜１１２の表面を窒化する。その後、ＮＳＧ膜１１２上にシリコン酸窒化膜１１５を形成する。
続いて、図９Ｅに示すように、シリコン酸窒化膜１１５上に、ＴＥＯＳを用いてＮＳＧ膜１１６を形成し、その脱水処理を行う。次に、ＮＳＧ膜１１６上にアルミニウム酸化膜１１７を形成し、熱処理（ＲＴＡ）を行う。
次いで、図９Ｆに示すように、アルミニウム酸化膜１１７上に白金膜１１８、ＰＺＴ膜１１９及びイリジウム酸化膜１２０を順次形成する。但し、ＰＺＴ膜１１９の形成とイリジウム酸化膜１２０の形成との間に熱処理（ＲＴＡ）を行う。また、イリジウム酸化膜１２０は２層構造とし、下側の層を形成した後にも熱処理（ＲＴＡ）を行う。
その後、図９Ｇに示すように、イリジウム酸化膜１２０をパターニングし、回復アニールを行う。続いて、ＰＺＴ膜１１９をパターニングし、回復アニールを行う。次に、全面にアルミニウム酸化膜１２１を形成し、回復アニールを行う。
次いで、図９Ｈに示すように、アルミニウム酸化膜１２１及び白金膜１１８をパターニングする。このようにして、強誘電体キャパシタＣを形成する。その後、回復アニールを行う。また、全面にアルミニウム酸化膜１２２を形成し、回復アニールを行う。続いて、アルミニウム酸化膜１２２上に、ＴＥＯＳを用いてＮＳＧ膜１２３を形成し、その表面を平坦化する。
次に、窒素雰囲気中でプラズマアニールを行うことにより、ＮＳＧ膜１２３の表面を窒化する。次いで、図９Ｉに示すように、ＮＳＧ膜１２３上に、ＴＥＯＳを用いてＮＳＧ膜１２４を形成し、窒素雰囲気中でプラズマアニールを行うことにより、ＮＳＧ膜１２４の表面を窒化する。その後、全面にアルミニウム酸化膜１２５を形成する。続いて、アルミニウム酸化膜１２５上に、ＴＥＯＳを用いてＮＳＧ膜１２６を形成し、窒素雰囲気中でプラズマアニールを行うことにより、ＮＳＧ膜１２６の表面を窒化する。
次に、図９Ｊに示すように、ＮＳＧ膜１２６上に、所定の位置に開口部を有するレジストパターン１９２を形成する。そして、レジストパターン１９２をマスクとしてＮＳＧ膜１２６等のエッチングを行うことにより、上部電極（イリジウム酸化膜１２０）まで達するコンタクトホール１２７ｔ及び下部電極（白金膜１１８）まで達するコンタクトホール１２７ｂを形成する。
次いで、図９Ｋに示すように、レジストパターン１９２を除去し、回復アニールを行う。その後、ＮＳＧ膜１２６上に、所定の位置に開口部を有するレジストパターン１９３を形成する。そして、レジストパターン１９３をマスクとしてＮＳＧ膜１２６等のエッチングを行うことにより、コンタクトプラグ１１４ｓまで達するコンタクトホール１２８ｓ及びコンタクトプラグ１１４ｄまで達するコンタクトホール１２８ｄを形成する。
その後、図９Ｌに示すように、レジストパターン１９３を除去する。続いて、全面にバリアメタル膜（図示せず）を形成し、その上にタングステン膜を形成する。そして、タングステン膜及びバリアメタル膜をＮＳＧ膜１２６が露出するまで研磨する。この結果、コンタクトホール１２７ｔ内にコンタクトプラグ１２９ｔが形成され、コンタクトホール１２７ｂ内にコンタクトプラグ１２９ｂが形成される。また、コンタクトホール１２８ｓ内にコンタクトプラグ１２９ｓが形成され、コンタクトホール１２８ｄ内にコンタクトプラグ１２９ｄが形成される。次に、窒素雰囲気中でプラズマアニールを行うことにより、ＮＳＧ膜１２６の表面を窒化する。
次いで、図９Ｍに示すように、コンタクトプラグ１２９ｔ、１２９ｂ、１２９ｓ及び１２９ｄに接する配線１３０を形成する。その後、窒素雰囲気中での熱処理を行う。続いて、全面にアルミニウム酸化膜１３１を形成する。その後、上層の配線等を形成する。
しかしながら、この従来の方法では、レジストパターン１９３を除去した後に、図１０Ａに示すように、コンタクトホール１２７ｔ及び１２７ｂ内にレジストパターン１９３から変質した物質１９４が残存しやすい。この現象は、特に、強誘電体キャパシタの上方に水素バリア膜として機能するアルミニウム酸化膜１２５が形成されている場合に顕著である。このため、図１０Ｂに示すように、コンタクトプラグ１２９ｔ及び１２９ｂと上部電極及び下部電極との間に物質１９４が介在し、この部分のコンタクト抵抗が高くなりやすい。レジストパターン１９３を除去するためのアッシングの時間及びパワーを上げれば物質１９４を残存し難くすることは可能であるが、強誘電体キャパシタＣに悪影響が及んでしまう。
なお、レジストパターン１９３を形成する前に、コンタクトプラグ１２９ｔ及び１２９ｂを形成することも考えられるが、この場合には、強誘電体キャパシタＣにプラズマダメージが生じやすくなる。また、このダメージを回復させることも困難となる。
また、コンタクトホール１２７ｔ及び１２７ｂを形成する前に、コンタクトホール１２８ｓ及び１２８ｄ並びにコンタクトプラグ１２９ｔ及び１２９ｂを形成することも考えられるが、この場合には、コンタクトプラグ１２９ｔ及び１２９ｂの酸化防止膜、例えばアルミニウム酸化膜を形成することが必要になる。このため、シリコン酸化膜よりもエッチングレートが低い膜の数が増加し、コンタクトホール１２７ｔ及び１２７ｂを形成するためのエッチングが困難になる。そして、コンタクトホール１２７ｔ及び１２７ｂの下端が細くなりすぎたり、コンタクトホール１２７ｔ及び１２７ｂの大きさにばらつきが生じやすくなったりする。このため、コンタクト抵抗等の特性を安定させることが困難である。
なお、特許文献１には、下部電極まで達する導電プラグ及び半導体基板まで達する導電プラグを形成した後に、上部電極まで達する導電プラグを形成する技術が開示されている。しかし、この技術では、強誘電体キャパシタへの酸素の供給経路が十分ではないため、回復アニールを行うことが困難である。また、上部電極まで達する開口部を形成する際に、下部電極まで達する導電プラグを介して強誘電体キャパシタにダメージが生じることもある。更に、水素バリア膜が少ないため、水素の拡散に対する耐性が十分とはいえない。そして、この技術に単に水素バリア膜を付加しただけでは、ばらつきの増加等の新たな問題が生じてしまう。
特許文献２には、上部電極まで達する開口部を形成した後に、半導体基板まで達する開口部を形成する技術が開示されている。しかし、この技術では、半導体基板まで達する開口部を形成する際に、上部電極を介して強誘電体キャパシタに多大なダメージが生じてしまう。
特開２００２−９２５６号公報 特開２０００−１６４８２７号公報 特許第３１６５０９３号公報
本発明は、水素の拡散に対する強誘電体キャパシタの耐性を高めつつ、安定した特性を得ることができる半導体装置の製造方法を提供することを目的とする。
本発明に係る半導体装置の製造方法では、半導体基板の上方に強誘電体キャパシタを形成し、その後、前記強誘電体キャパシタを直接覆う第１の水素バリア膜を形成する。次に、前記第１の水素バリア膜上に、表面が平坦な第１の絶縁膜を形成する。次いで、前記第１の絶縁膜の直上に、第２の水素バリア膜を形成する。続いて、前記第２の水素バリア膜上に第２の絶縁膜を形成する。次に、少なくとも、前記第２の絶縁膜、第２の水素バリア膜及び第１の絶縁膜内に、前記半導体基板との導通を確保する第１の導電プラグを形成する。次いで、前記第１の導通プラグ及び第２の絶縁膜上に酸化防止膜を形成する。そして、前記酸化防止膜、第２の絶縁膜、第２の水素バリア膜、第１の絶縁膜及び第１の水素バリア膜内に、前記強誘電体キャパシタの電極との導通を確保する第２の導電プラグを形成する。
図１Ａは、本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。 図１Ｂは、図１Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｃは、図１Ｂに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｄは、図１Ｃに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｅは、図１Ｄに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｆは、図１Ｅに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｇは、図１Ｆに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｈは、図１Ｇに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｉは、図１Ｈに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｊは、図１Ｉに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｋは、図１Ｊに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｌは、図１Ｋに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｍは、図１Ｌに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｎは、図１Ｍに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｏは、図１Ｎに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｐは、図１Ｏに引き続き、強誘電体メモリの製造方法を示す断面図である。 図２Ａは、第１の実施形態におけるレジストパターン９２の除去後の状態を示す断面図である。 図２Ｂは、第１の実施形態におけるコンタクトプラグ２９ｔ及び２９ｂの形成後の状態を示す断面図である。 図３Ａは、本発明の第２の実施形態に係る強誘電体メモリの製造方法を示す断面図である。 図３Ｂは、図３Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。 図３Ｃは、図３Ｂに引き続き、強誘電体メモリの製造方法を示す断面図である。 図４は、第２の実施形態におけるレジストパターン９２の除去後の状態を示す断面図である。 図５Ａは、本発明の第３の実施形態に係る強誘電体メモリの製造方法を示す断面図である。 図５Ｂは、図５Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。 図５Ｃは、図５Ｂに引き続き、強誘電体メモリの製造方法を示す断面図である。 図５Ｄは、図５Ｃに引き続き、強誘電体メモリの製造方法を示す断面図である。 図６Ａは、本発明の第４の実施形態に係る強誘電体メモリの製造方法を示す断面図である。 図６Ｂは、図６Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。 図７Ａは、本発明の第５の実施形態に係る強誘電体メモリの製造方法を示す断面図である。 図７Ｂは、図７Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。 図７Ｃは、図７Ｂに引き続き、強誘電体メモリの製造方法を示す断面図である。 図７Ｄは、図７Ｃに引き続き、強誘電体メモリの製造方法を示す断面図である。 図８Ａは、本発明の第６の実施形態に係る強誘電体メモリの製造方法を示す断面図である。 図８Ｂは、図８Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。 図８Ｃは、図８Ｂに引き続き、強誘電体メモリの製造方法を示す断面図である。 図８Ｄは、図８Ｃに引き続き、強誘電体メモリの製造方法を示す断面図である。 図９Ａは、従来の強誘電体メモリの製造方法を示す断面図である。 図９Ｂは、図９Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。 図９Ｃは、図９Ｂに引き続き、強誘電体メモリの製造方法を示す断面図である。 図９Ｄは、図９Ｃに引き続き、強誘電体メモリの製造方法を示す断面図である。 図９Ｅは、図９Ｄに引き続き、強誘電体メモリの製造方法を示す断面図である。 図９Ｆは、図９Ｅに引き続き、強誘電体メモリの製造方法を示す断面図である。 図９Ｇは、図９Ｆに引き続き、強誘電体メモリの製造方法を示す断面図である。 図９Ｈは、図９Ｇに引き続き、強誘電体メモリの製造方法を示す断面図である。 図９Ｉは、図９Ｈに引き続き、強誘電体メモリの製造方法を示す断面図である。 図９Ｊは、図９Ｉに引き続き、強誘電体メモリの製造方法を示す断面図である。 図９Ｋは、図９Ｊに引き続き、強誘電体メモリの製造方法を示す断面図である。 図９Ｌは、図９Ｋに引き続き、強誘電体メモリの製造方法を示す断面図である。 図９Ｍは、図９Ｌに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１０Ａは、従来の製造方法におけるレジストパターン１９３の除去後の状態を示す断面図である。 図１０Ｂは、従来の製造方法におけるコンタクトプラグ１２９ｔ及び１２９ｂの形成後の状態を示す断面図である。 図１１は、コンタクト抵抗を示すグラフである。 図１２は、平均コンタクト抵抗を示すグラフである。 図１３は、コンタクト抵抗のばらつき（３σ）を示すグラフである。 図１４は、コンタクト抵抗の上昇率を示すグラフである。
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。これらの実施形態では、強誘電体メモリセル部、論理回路部、周辺回路部及びパッド部を備えた強誘電体メモリを製造する。但し、以下の説明では、主に強誘電体メモリセル部について説明する。
（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。図１Ａ乃至図１Ｐは、本発明の第１の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
第１の実施形態では、先ず、図１Ａに示すように、シリコン等からなる半導体基板１の表面に素子分離絶縁膜２を形成する。素子分離絶縁膜２は、例えばＬＯＣＯＳ（local oxidation of silicon）法又はＳＴＩ（shallow trench isolation）法により形成する。次に、素子分離絶縁膜２により画定された素子領域の表面にＰ型不純物（例えば、ホウ素）のイオン注入を行うことにより、Ｐウェル３を形成する。次いで、Ｐウェル３上にゲート絶縁膜４及びゲート電極５を形成する。その後、Ｐウェル３の表面にＮ型不純物（例えば、リン）のイオン注入を行うことにより、浅い不純物拡散層６を形成する。続いて、ゲート電極５の側方にサイドウォール絶縁膜７を形成する。次に、Ｐウェル３の表面にＮ型不純物（例えば、砒素）のイオン注入を行うことにより、深い不純物拡散層８を形成する。このようにして、トランジスタＴｒを形成する。トランジスタＴｒのチャネル長は特に限定されないが、例えば３６０μｍである。また、ゲート絶縁膜４は、例えば厚さが６ｎｍ〜７ｎｍのシリコン酸化膜であり、ゲート電極５は、例えば、厚さが５０ｎｍ程度のアモルファスシリコン層及びその上に形成された厚さが１５０ｎｍ程度のタングステンシリサイド層から構成される。なお、１個のトランジスタＴｒには、２個の不純物拡散層８が含まれているが、そのうちの一方は、他のトランジスタＴｒと共有されている。共有されている不純物拡散層８がドレインを構成し、共有されていない不純物拡散層８がソースを構成する。
次に、図１Ｂに示すように、トランジスタＴｒを覆うシリコン酸窒化膜１１をプラズマＣＶＤ法等により形成し、その上に、ＴＥＯＳを用いたプラズマＣＶＤ法等によりＮＳＧ（nondoped silicate glass）膜１２を形成する。シリコン酸窒化膜１１の厚さは２００ｎｍ程度とし、ＮＳＧ膜１２の厚さは６００ｎｍ程度とする。次いで、ＮＳＧ膜１２の表面を２００ｎｍ程度研磨することにより、平坦化する。本実施形態では、シリコン酸窒化膜１１及びＮＳＧ膜１２から第３の絶縁膜が構成されている。
その後、図１Ｃに示すように、不純物拡散層８に整合する位置に開口部を有するレジストパターン９１をＮＳＧ膜１２上に形成する。そして、レジストパターン９１をマスクとしてＮＳＧ膜１２等のエッチングを行うことにより、ソースまで達するコンタクトホール１３ｓ及びドレインまで達するコンタクトホール１３ｄを形成する。
続いて、図１Ｄに示すように、レジストパターン９１を除去する。次に、全面に、例えばＰＶＤ法により厚さが７０ｎｍ程度のバリアメタル膜（図示せず）を形成し、その上に、例えばＣＶＤ法により厚さが５００ｎｍ程度のタングステン膜（図示せず）を形成する。バリアメタル膜の形成に当たっては、例えば、厚さが２０ｎｍ程度のチタン膜を形成した後、厚さが５０ｎｍ程度のチタン窒化膜を形成する。そして、タングステン膜及びバリアメタル膜をＮＳＧ膜１２が露出するまで、例えばＣＭＰ法により研磨する。この結果、コンタクトホール１３ｓ内にコンタクトプラグ１４ｓが形成され、コンタクトホール１３ｄ内にコンタクトプラグ１４ｄが形成される。次いで、ＣＶＤ装置等を用いて、窒素雰囲気中でプラズマアニールを行うことにより、ＮＳＧ膜１２の表面を窒化する。その後、ＮＳＧ膜１２上にプラズマＣＶＤ法等により、厚さが１００ｎｍ程度のシリコン酸窒化膜１５を形成する。プラズマアニールでは、例えば、半導体基板１の温度を３５０℃とし、処理時間を２分間とし、Ｎ２Ｏプラズマを発生させる。コンタクトプラグ１４ｓ及び１４ｄから第３の導電プラグが構成されている。
続いて、図１Ｅに示すように、シリコン酸窒化膜１５上に、ＴＥＯＳを用いたプラズマＣＶＤ法等により、厚さが１００ｎｍ程度のＮＳＧ膜１６を形成し、その脱水処理を行う。脱水処理では、例えば、半導体基板１の温度を６５０℃とし、処理時間を３０分間とし、窒素ガスの供給量を２ｌ（リットル）／分とする。次に、ＮＳＧ膜１６上にＰＶＤ法等により、厚さが２０ｎｍ程度のアルミニウム酸化膜１７を形成し、熱処理を行う。熱処理では、例えば、半導体基板１の温度を６５０℃とし、処理時間を６０秒間とし、酸素ガスの供給量を２ｌ（リットル）／分としたＲＴＡを行う。本実施形態では、シリコン酸窒化膜１５、ＮＳＧ膜１６及びアルミニウム酸化膜１７から第４の酸化膜が構成されている。
次いで、図１Ｆに示すように、アルミニウム酸化膜１７上にＰＶＤ法等により白金膜１８、ＰＺＴ膜１９及びイリジウム酸化膜２０を順次形成する。例えば、白金膜１８の厚さは１５５ｎｍとし、ＰＺＴ膜１９の厚さは１５０ｎｍ〜２００ｎｍ程度とし、イリジウム酸化膜２０の厚さは２５０ｎｍとする。但し、ＰＺＴ膜１９の形成とイリジウム酸化膜２０の形成との間に熱処理を行う。この熱処理では、半導体基板１の温度を５６３℃とし、処理時間を９０秒間とし、酸素ガスの供給量を０．０５５ｌ（リットル）／分とし、アルゴンガスの供給量を１．９５ｌ（リットル）／分としたＲＴＡを行う。また、イリジウム酸化膜２０は２層構造とし、下側の層（厚さ：５０ｎｍ）を形成した後にも熱処理を行う。この熱処理では、半導体基板１の温度を７０８℃とし、処理時間を２０秒間とし、酸素ガスの供給量を０．０２ｌ（リットル）／分とし、アルゴンガスの供給量を２．００ｌ（リットル）／分としたＲＴＡを行う。
その後、図１Ｇに示すように、イリジウム酸化膜２０をパターニングし、回復アニールを行う。この回復アニールでは、例えば、縦型炉を用い、半導体基板１の温度を６５０℃とし、処理時間を６０分間とし、酸素ガスの供給量を２０ｌ（リットル）／分とする。続いて、ＰＺＴ膜１９をパターニングし、回復アニールを行う。この回復アニールでは、例えば、縦型炉を用い、半導体基板１の温度を３５０℃とし、処理時間を６０分間とし、酸素ガスの供給量を２０ｌ（リットル）／分とする。次に、全面に、ＰＶＤ法等により、厚さが５０ｎｍ程度のアルミニウム酸化膜２１を形成し、回復アニールを行う。この回復アニールでは、例えば、縦型炉を用い、半導体基板１の温度を５５０℃とし、処理時間を６０分間とし、酸素ガスの供給量を２０ｌ（リットル）／分とする。
次いで、図１Ｈに示すように、アルミニウム酸化膜２１及び白金膜１８をパターニングする。このようにして、強誘電体キャパシタＣを形成する。その後、回復アニールを行う。この回復アニールでは、例えば、縦型炉を用い、半導体基板１の温度を６５０℃とし、処理時間を６０分間とし、酸素ガスの供給量を２０ｌ（リットル）／分とする。また、全面に、ＰＶＤ法等により、厚さが２０ｎｍ程度のアルミニウム酸化膜２２を形成し、回復アニールを行う。この回復アニールでは、例えば、縦型炉を用い、半導体基板１の温度を５５０℃とし、処理時間を６０分間とし、酸素ガスの供給量を２０ｌ（リットル）／分とする。続いて、アルミニウム酸化膜２２上に、ＴＥＯＳを用いたプラズマＣＶＤ法等により、厚さが１５００ｎｍ程度のＮＳＧ膜２３を形成し、その表面を平坦化する。本実施形態では、アルミニウム酸化膜２１及び２２から第１の水素バリア膜が構成されている。
次に、ＣＶＤ装置等を用いて、窒素雰囲気中でプラズマアニールを行うことにより、ＮＳＧ膜２３の表面を窒化する。このプラズマアニールでは、例えば、半導体基板１の温度を３５０℃とし、処理時間を２分間とし、Ｎ２Ｏプラズマを発生させる。次いで、図１Ｉに示すように、ＮＳＧ膜２３上に、ＴＥＯＳを用いたプラズマＣＶＤ法等により、厚さが１００ｎｍ程度のＮＳＧ膜２４を形成し、ＣＶＤ装置等を用いて、窒素雰囲気中でプラズマアニールを行うことにより、ＮＳＧ膜２４の表面を窒化する。このプラズマアニールでも、例えば、半導体基板１の温度を３５０℃とし、処理時間を２分間とし、Ｎ２Ｏプラズマを発生させる。その後、全面に、ＰＶＤ法等により、厚さが５０ｎｍ程度のアルミニウム酸化膜２５を形成する。続いて、アルミニウム酸化膜２５上に、ＴＥＯＳを用いたプラズマＣＶＤ法等により、厚さが１００ｎｍ程度のＮＳＧ膜２６を形成し、ＣＶＤ装置等を用いて、窒素雰囲気中でプラズマアニールを行うことにより、ＮＳＧ膜２６の表面を窒化する。このプラズマアニールでも、例えば、半導体基板１の温度を３５０℃とし、処理時間を２分間とし、Ｎ２Ｏプラズマを発生させる。本実施形態では、ＮＳＧ膜２３及び２４から第１の絶縁膜が構成され、アルミニウム酸化膜２５から第２の水素バリア膜が構成され、ＮＳＧ膜２６から第２の絶縁膜が構成されている。
次に、図１Ｊに示すように、ＮＳＧ膜２６上に、所定の位置に開口部を有するレジストパターン９３を形成する。そして、レジストパターン９３をマスクとしてＮＳＧ膜２６等のエッチングを行うことにより、コンタクトプラグ１４ｓまで達するコンタクトホール２８ｓ及びコンタクトプラグ１４ｄまで達するコンタクトホール２８ｄを形成する。
次いで、図１Ｋに示すように、レジストパターン９３を除去する。その後、全面に、例えばＰＶＤ法により厚さが７０ｎｍ程度のバリアメタル膜（図示せず）を形成し、その上に、例えばＣＶＤ法により厚さが５００ｎｍ程度のタングステン膜（図示せず）を形成する。バリアメタル膜の形成に当たっては、例えば、厚さが２０ｎｍ程度のチタン膜を形成した後、厚さが５０ｎｍ程度のチタン窒化膜を形成する。そして、タングステン膜及びバリアメタル膜をＮＳＧ膜２６が露出するまで、例えばＣＭＰ法により研磨する。この結果、コンタクトホール２８ｓ内にコンタクトプラグ２９ｓが形成され、コンタクトホール２８ｄ内にコンタクトプラグ２９ｄが形成される。次に、ＣＶＤ装置等を用いて、窒素雰囲気中でプラズマアニールを行うことにより、ＮＳＧ膜２６の表面を窒化する。このプラズマアニールでは、例えば、半導体基板１の温度を３５０℃とし、処理時間を２分間とし、Ｎ２Ｏプラズマを発生させる。本実施形態では、コンタクトプラグ２９ｓ及び２９ｄから第１の導電プラグが構成されている。
続いて、図１Ｌに示すように、全面に、ＰＶＤ法等により、厚さが２０ｎｍ程度のアルミニウム酸化膜４１を、コンタクトプラグ２９ｓ及び２９ｄの酸化防止膜として形成する。なお、アルミニウム酸化膜４１の代わりに、チタン酸化膜、ジルコニウム酸化膜、マグネシウム酸化膜又はマグネシウムチタン酸化膜等の金属酸化膜を用いてもよい。これら（アルミニウム酸化膜４１を含む）の厚さは、２０ｎｍ〜５０ｎｍであることが好ましい。５０ｎｍを超えると後の加工が困難になる可能性がある。
次に、図１Ｍに示すように、アルミニウム酸化膜４１上に、所定の位置に開口部を有するレジストパターン９２を形成する。そして、レジストパターン９２をマスクとしてアルミニウム酸化膜４１等のエッチングを行うことにより、上部電極（イリジウム酸化膜２０）まで達するコンタクトホール２７ｔ及び下部電極（白金膜１８）まで達するコンタクトホール２７ｂを形成する。
次いで、図１Ｎに示すように、レジストパターン９２を除去し、回復アニールを行う。この回復アニールでは、例えば、縦型炉を用い、半導体基板１の温度を５００℃とし、処理時間を６０分間とし、酸素ガスの供給量を２０ｌ（リットル）／分とする。その後、全面に、例えばＰＶＤ法により厚さが７０ｎｍ程度のバリアメタル膜（図示せず）を形成し、その上に、例えばＣＶＤ法により厚さが５００ｎｍ程度のタングステン膜（図示せず）を形成する。バリアメタル膜の形成に当たっては、例えば、厚さが２０ｎｍ程度のチタン膜を形成した後、厚さが５０ｎｍ程度のチタン窒化膜を形成する。そして、タングステン膜、バリアメタル膜及びアルミニウム酸化膜４１をＮＳＧ膜２６が露出するまで、例えばＣＭＰ法により研磨する。この結果、コンタクトホール２７ｔ内にコンタクトプラグ２９ｔが形成され、コンタクトホール２７ｂ内にコンタクトプラグ２９ｂが形成される。続いて、ＣＶＤ装置等を用いて、窒素雰囲気中でプラズマアニールを行うことにより、ＮＳＧ膜２６の表面を窒化する。このプラズマアニールでも、例えば、半導体基板１の温度を３５０℃とし、処理時間を２分間とし、Ｎ２Ｏプラズマを発生させる。本実施形態では、コンタクトプラグ２９ｔ及び２９ｂから第２の導電プラグが構成されている。
次に、図１Ｏに示すように、コンタクトプラグ２９ｔ、２９ｂ、２９ｓ及び２９ｄに接する配線３０を形成する。配線３０は、例えば、コンタクトプラグ２８ｓとコンタクトプラグ２９ｔとを電気的に接続する。なお、配線３０の形成に当たっては、先ず、ＰＶＤ法等により、厚さが１５０ｎｍ程度のチタン窒化膜、厚さが５５０ｎｍ程度のＡｌＣｕ合金膜、厚さが５ｎｍ程度のチタン膜、及び厚さが１５０ｎｍ程度のチタン窒化膜を順次形成する。次に、これらの膜のパターニングを行う。
配線３０の形成後には、縦型炉を用い、半導体基板１の温度を３５０℃とし、処理時間を３０分間とし、窒素ガスの供給量を２０ｌ（リットル）／分とした熱処理を行う。次いで、図１Ｏに示すように、全面に、ＰＶＤ法等により、厚さが２０ｎｍ程度のアルミニウム酸化膜３１を形成する。
その後、図１Ｐに示すように、上層配線等を形成する。図１Ａ〜図１Ｏでは図示を省略しているが、強誘電体メモリセル部８１だけでなく、論理回路部８２、周辺回路部８３及びパッド部８４においても、トランジスタ及び配線等の形成を行っている。
このような第１の実施形態では、コンタクトホール内にレジストパターンが入り込むことがないため、レジストパターンから変質した物質の存在に伴うコンタクトプラグと上部電極及び下部電極等との間のコンタクト不良が生じることがない。例えば、レジストパターン９２を除去した後には、図２Ａに示すように、コンタクトホール２７ｔ及び２７ｂ内にコンタクト不良を生じさせる物質は存在しない。このため、図２Ｂに示すように、コンタクトプラグ２９ｔ及び２９ｂと上部電極及び下部電極との間の接続が良好なものとなる。
また、強誘電体キャパシタＣにプラズマダメージが生じる工程も含まれていない。更に、ＮＳＧ膜等のシリコン酸化膜よりもエッチングレートが低い膜は、コンタクトホールの形状に不具合が生じたり、ばらつきが生じたりするほど必要ではない。また、強誘電体キャパシタＣと最も基板よりの配線３０との間に、水素拡散防止膜としてアルミニウム酸化膜２５が形成されているため、ＰＺＴ膜１９における酸素欠陥が生じにくい。従って、第１の実施形態によれば、特性が安定した強誘電体メモリを得ることができる。
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図３Ａ乃至図３Ｃは、本発明の第２の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
第２の実施形態では、先ず、第１の実施形態と同様に、アルミニウム酸化膜２２の形成及びその直後の回復アニールまでの処理を行う（図１Ｈ参照）。次に、図３Ａに示すように、所定の位置に開口部を有するレジストパターン９４を形成する。この時、レジストパターン９４の開口部は、レジストパターン９２の開口部よりも大きなものとする。そして、レジストパターン９４をマスクとしてアルミニウム酸化膜２２及び２１のエッチングを行うことにより、上部電極（イリジウム酸化膜２０）の一部を露出する開口部５１ｔ及び下部電極（白金膜１８）の一部を露出する開口部５１ｂを形成する。開口部５１ｔはコンタクトホール２７ｔよりも広く、開口部５１ｂはコンタクトホール２７ｂよりも広い。
次いで、図３Ｂに示すように、レジストパターン９４を除去し、アルミニウム酸化膜２２上に、ＴＥＯＳを用いたプラズマＣＶＤ法等により、厚さが１５００ｎｍ程度のＮＳＧ膜２３を形成し、その表面を平坦化する。
その後、図３Ｃに示すように、第１の実施形態と同様に、ＮＳＧ膜２３の表面の窒化からレジストパターン９２の形成までの処理を行う。続いて、レジストパターン９２をマスクとしてＮＳＧ膜２６等のエッチングを行うことにより、コンタクトホール２７ｔ及び２７ｂを形成する。この時、本実施形態では、アルミニウム酸化膜２１及び２２に開口部５１ｔ及び５１ｂが形成されているため、アルミニウム酸化膜２１及び２２を加工する必要がなく、第１の実施形態よりも容易にコンタクトホール２７ｔ及び２７ｂを形成することができる。従って、第１の実施形態よりも、コンタクトホールの形状に不具合が生じにくく、また、ばらつきが生じにくい。
その後、第１の実施形態と同様に、レジストパターン９２の除去からの処理を行う。
このような第２の実施形態では、図４に示すように、コンタクトホール２７ｔ及び２７ｂを形成する際に加工する必要がある膜は、アルミニウム酸化膜４１、ＮＳＧ膜２６、アルミニウム酸化膜２５、ＮＳＧ膜２４及びＮＳＧ膜２３であり、第１の実施形態よりも膜の数が少ない。このため、上述のように、第１の実施形態よりもエッチングが容易となり、より一層特性が安定した強誘電体キャパシタを得ることができる。
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。図５Ａ乃至図５Ｄは、本発明の第３の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
第３の実施形態では、先ず、第１の実施形態と同様に、アルミニウム酸化膜２２の形成及びその直後の回復アニールまでの処理を行う（図１Ｈ参照）。次に、図５Ａに示すように、所定の位置に開口部を有するレジストパターン９５を形成する。この時、レジストパターン９５の一部の開口部は、レジストパターン９２の開口部よりも大きなものとする。また、レジストパターン９５の他の一部の開口部は、レジストパターン９３の開口部と同様のものとする。そして、レジストパターン９５をマスクとしてアルミニウム酸化膜２２及び２１のエッチングを行うことにより、開口部５１ｔ及び５１ｂと共に、コンタクトプラグ１４ｓの上方に位置する開口部６１ｓ及びコンタクトプラグ１４ｄの上方に位置する開口部６１ｄを形成する。
次いで、図５Ｂに示すように、レジストパターン９５を除去し、アルミニウム酸化膜２２上に、ＴＥＯＳを用いたプラズマＣＶＤ法等により、厚さが１５００ｎｍ程度のＮＳＧ膜２３を形成し、その表面を平坦化する。
次いで、図５Ｃに示すように、第１の実施形態と同様に、ＮＳＧ膜２３の表面の窒化からレジストパターン９３の形成までの処理を行う。そして、レジストパターン９３をマスクとしてＮＳＧ膜２６等のエッチングを行うことにより、コンタクトホール２８ｓ及び２８ｄを形成する。この時、本実施形態では、アルミニウム酸化膜２１及び２２に開口部６１ｓ及び６１ｄが形成されているため、アルミニウム酸化膜２１及び２２を加工する必要がなく、第１の実施形態よりも容易にコンタクトホール２８ｓ及び２8ｄを形成することができる。従って、第１の実施形態よりも、コンタクトホールの形状に不具合が生じにくく、また、ばらつきが生じにくい。なお、図５Ｃでは、開口部６１ｓ及び６１ｄの内側にコンタクトホール２８ｓ及び２８ｄが位置しているが、これは、開口部及びコンタクトホールには深い位置ほど狭くなるという傾向があるからである。
続いて、図５Ｄに示すように、第１の実施形態と同様に、レジストパターン９３の除去からレジストパターン９２の形成までの処理を行う。続いて、レジストパターン９２をマスクとしてＮＳＧ膜２６等のエッチングを行うことにより、コンタクトホール２７ｔ及び２７ｂを形成する。この時、第２の実施形態と同様に、アルミニウム酸化膜２１及び２２を加工する必要がなく、第１の実施形態よりも容易にコンタクトホール２７ｔ及び２７ｂを形成することができる。
その後、第１の実施形態と同様に、レジストパターン９２の除去からの処理を行う。
このような第３の実施形態によれば、上述のように、コンタクトホール２８ｓ及び２８ｄを形成するためのエッチングが容易となり、より一層特性が安定した強誘電体キャパシタを得ることができる。
（第４の実施形態）
次に、本発明の第４の実施形態について説明する。図６Ａ乃至図６Ｂは、本発明の第４の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
第４の実施形態では、先ず、第３の実施形態と同様に、ＮＳＧ膜２６の形成及びその直後の回復アニールまでの処理を行う（図５Ｃ参照）。次に、レジストパターン９３の代わりに、図６Ａに示すように、所定の位置に開口部を有するレジストパターン９６を形成する。レジストパターン９６の一部の開口部は、レジストパターン９２の開口部と同様のものとし、他の一部の開口部は、レジストパターン９３の開口部と同様のものとする。そして、レジストパターン９６をマスクとしてＮＳＧ膜２６等のエッチングを行うことにより、コンタクトホール２７ｔ、２７ｂ、２８ｓ及び２８ｄを形成する。但し、コンタクトホール２８ｓ及び２８ｄの形成は、シリコン酸窒化膜１５の表面で停止させる。
次いで、図６Ｂに示すように、レジストパターン９６を除去し、回復アニールを行う。この回復アニールでは、例えば、縦型炉を用い、半導体基板１の温度を５００℃とし、処理時間を６０分間とし、酸素ガスの供給量を２０ｌ（リットル）／分とする。この時、コンタクトプラグ１４ｓ及び１４ｄがシリコン酸窒化膜１５により覆われているので、これらが酸化することはない。
その後、コンタクトホール２８ｓ及び２８ｄをコンタクトプラグ１４ｓ及び１４ｄまで到達させる。続いて、全面に、例えばＰＶＤ法により厚さが７０ｎｍ程度のバリアメタル膜（図示せず）を形成し、その上に、例えばＣＶＤ法により厚さが５００ｎｍ程度のタングステン膜（図示せず）を形成する。そして、タングステン膜及びバリアメタル膜をＮＳＧ膜２６が露出するまで、例えばＣＭＰ法により研磨する。この結果、コンタクトプラグ２９ｓ、２９ｄ、２９ｔ及び２９ｂが同時に形成される。
その後、第１の実施形態と同様に、ＮＳＧ膜２６の表面の窒化及び配線３０の形成からの処理を行う。
このような第４の実施形態によれば、第３の実施形態よりもレジストパターンを用いたパターニングの回数を低減することができる。
（第５の実施形態）
次に、本発明の第５の実施形態について説明する。図７Ａ乃至図７Ｄは、本発明の第５の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
第５の実施形態では、先ず、第１の実施形態と同様に、アルミニウム酸化膜２２の形成及びその直後の回復アニールまでの処理を行う（図１Ｈ参照）。次に、図７Ａに示すように、所定の位置に開口部を有するレジストパターン９７を形成する。この時、レジストパターン９７の開口部は、レジストパターン９３の開口部と同様のものとする。そして、レジストパターン９７をマスクとしてアルミニウム酸化膜２２及び２１のエッチングを行うことにより、コンタクトプラグ１４ｓの上方に位置する開口部６１ｓ及びコンタクトプラグ１４ｄの上方に位置する開口部６１ｄを形成する。
次いで、図７Ｂに示すように、レジストパターン９７を除去し、アルミニウム酸化膜２２上に、ＴＥＯＳを用いたプラズマＣＶＤ法等により、厚さが１５００ｎｍ程度のＮＳＧ膜２３を形成し、その表面を平坦化する。
次いで、図７Ｃに示すように、第１の実施形態と同様に、ＮＳＧ膜２３の表面の窒化からレジストパターン９３の形成までの処理を行う。そして、レジストパターン９３をマスクとしてＮＳＧ膜２６等のエッチングを行うことにより、コンタクトホール２８ｓ及び２８ｄを形成する。この時、第３の実施形態と同様に、アルミニウム酸化膜２１及び２２に開口部６１ｓ及び６１ｄが形成されているため、アルミニウム酸化膜２１及び２２を加工する必要がなく、第１の実施形態よりも容易にコンタクトホール２８ｓ及び２8ｄを形成することができる。
続いて、図７Ｄに示すように、第１の実施形態と同様に、レジストパターン９３の除去からレジストパターン９２の形成までの処理を行う。次に、レジストパターン９２をマスクとしてＮＳＧ膜２６等のエッチングを行うことにより、コンタクトホール２７ｔ及び２７ｂを形成する。
その後、第１の実施形態と同様に、レジストパターン９２の除去からの処理を行う。
このような第５の実施形態によれば、第３の実施形態と同様に、コンタクトホール２８ｓ及び２８ｄを形成するためのエッチングが容易となり、より一層特性が安定した強誘電体キャパシタを得ることができる。
（第６の実施形態）
次に、本発明の第６の実施形態について説明する。図８Ａ乃至図８Ｄは、本発明の第６の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
第６の実施形態では、先ず、第１の実施形態と同様に、コンタクトプラグ２９ｓ及び２９ｄの形成までの処理を行う。次に、図８Ａに示すように、全面に、プラズマＣＶＤ法等により、厚さが１００ｎｍ程度のシリコン酸窒化膜７１を、コンタクトプラグ２９ｓ及び２９ｄの酸化防止膜として形成する。
次いで、図８Ｂに示すように、シリコン酸窒化膜７１上にレジストパターン９２を形成する。そして、レジストパターン９２をマスクとしてシリコン酸窒化膜７１等のエッチングを行うことにより、コンタクトホール２７ｔ及び２７ｂを形成する。
次いで、図８Ｃに示すように、レジストパターン９２を除去し、回復アニールを行う。この回復アニールでは、例えば、縦型炉を用い、半導体基板１の温度を５００℃とし、処理時間を６０分間とし、酸素ガスの供給量を２０ｌ（リットル）／分とする。その後、全面に、例えばＰＶＤ法により厚さが７０ｎｍ程度のバアメタル膜（図示せず）を形成し、その上に、例えばＣＶＤ法により厚さが５００ｎｍ程度のタングステン膜（図示せず）を形成する。そして、タングステン膜及びバリアメタル膜をシリコン酸窒化膜７１が露出するまで、例えばＣＭＰ法により研磨する。この結果、コンタクトプラグ２９ｔ及び２９ｂが形成される。続いて、シリコン酸窒化膜７１のエッチバックを行う。この結果、図８Ｃに示すように、コンタクトプラグ２９ｔ及び２９ｂがＮＳＧ膜２６の表面からシリコン酸窒化膜７１の厚さの分だけ突出する。
その後、図８Ｄに示すように、第１の実施形態と同様に、配線３０及びアルミニウム酸化膜３１の形成を行う。そして、上層配線等を形成する。
このように、酸化防止膜としてシリコン酸窒化膜７１を用いることもできる。なお、第６の実施形態は、第１の実施形態におけるアルミニウム酸化膜４１をシリコン酸窒化膜７１に代えたものであるが、第２又は第３の実施形態におけるアルミニウム酸化膜４１をシリコン酸窒化膜７１に代えることも可能である。また、酸化防止膜として、シリコン窒化膜をプラズマＣＶＤ法等により形成してもよい。シリコン酸窒化膜又はシリコン窒化膜を形成する場合、その厚さは１００ｎｍ以上とすることが好ましい。また、酸化防止膜として、チタン窒化膜、チタンアルミニウム窒化膜等の合金の窒化膜、白金膜若しくはイリジウム膜等の貴金属膜、又は白金酸化膜若しくはイリジウム酸化膜等の貴金属の酸化膜等を形成してもよい。つまり、回復アニールの際に酸化しにくい膜を形成してもよい。これらの厚さは５０ｎｍ以上であることが好ましい。
また、シリコン酸窒化膜１５の厚さは、第１の実施形態〜第３の実施形態及び第６の実施形態では、１００ｎｍ以上であることが好ましく、第４の実施形態及び第５の実施形態では、１５０ｎｍ以上であることが好ましい。これは、第４の実施形態及び第５の実施形態では、シリコン酸窒化膜１５がエッチグストッパとしても機能するからである。なお、シリコン酸窒化膜１５の代わりにシリコン窒化膜をプラズマＣＶＤ法等により形成してもよい。この場合、シリコン窒化膜の厚さは、シリコン酸窒化膜１５と同程度とする。また、シリコン酸窒化膜１５の代わりに、アルミニウム酸化膜、チタン酸化膜、ジルコニウム酸化膜、マグネシウム酸化膜又はマグネシウムチタン酸化膜等の金属酸化膜を形成してもよい。この場合、金属酸化膜の厚さは、第１の実施形態〜第３の実施形態及び第６の実施形態では、２０ｎｍ以上であることが好ましく、第４の実施形態及び第５の実施形態では、５０ｎｍ〜１００ｎｍであることが好ましい。金属酸化膜の厚さが１００ｎｍを超えると、後の加工が困難になる可能性がある。
また、アルミニウム酸化膜１７の代わりに、チタン酸化膜、ジルコニウム酸化膜、マグネシウム酸化膜又はマグネシウムチタン酸化膜等の金属酸化膜を用いてもよい。これら（アルミニウム酸化膜１７を含む）の厚さは、２０ｎｍ以上であることが好ましい。
また、いずれの実施形態においても、層間絶縁膜の材料は特に限定されず、ＮＳＧ膜以外のシリコン酸化膜等を用いてもよい。また、他の膜の材料も、特に上述の実施形態のものに限定されない。
また、第１の実施形態〜第３の実施形態及び第６の実施形態では、コンタクトプラグ１４ｓ及び１４ｄの形成を省略して、コンタクトプラグ２８ｓ及び２８ｄをコンタクトプラグ１４ｓ及び１４ｄを兼ねるように形成してもよい。
更に、これらの実施形態をスタック型の強誘電体キャパシタを備えた強誘電体メモリに適用することも可能である。
ここで、本願発明者が行った実験について説明する。この実験では、２個の試料（試料Ｎｏ．１〜Ｎｏ．２）を作製した。試料Ｎｏ．１は、図９Ａ乃至図９Ｍに示す従来の方法で作製した強誘電体メモリである。試料Ｎｏ．２は、図１Ａ乃至図１Ｐに示す第１の実施形態に沿った方法で作製した強誘電体メモリである。
そして、これらの試料について、上部電極とその上のコンタクトプラグとの間のコンタクト抵抗を、１枚のウェハ内の複数箇所において測定した。図１１は、コンタクト抵抗を示すグラフであり、図１２は、平均コンタクト抵抗を示すグラフであり、図１３は、コンタクト抵抗のばらつき（３σ）を示すグラフである。また、時効処理後のコンタクト抵抗の上昇率も求めた。つまり、１５０℃で９６時間の時効処理を行い、その前後のコンタクト抵抗を比較した。図１４は、コンタクト抵抗の上昇率を示すグラフである。
図１１〜図１３に示すように、試料Ｎｏ．２において、試料Ｎｏ．１よりも低いコンタクト抵抗が得られた。このことは、第１の実施形態によれば、コンタクト抵抗を従来のものよりも低く抑えることができることを意味している。コンタクト抵抗が低い場合、強誘電体キャパシタに接続されたトランジスタの閾値とオン電流との関連性を示す特性の揺らぎに対するマージンを広く確保することができる。このため、歩留りを向上することができる。
また、図１４に示すように、試料Ｎｏ．２において、試料Ｎｏ．１よりもコンタクト抵抗の上昇率が低かった。このことは、第１の実施形態によれば、コンタクト抵抗の上昇率を従来のものよりも低く抑えることができることを意味している。コンタクト抵抗の上昇率が低い場合、長期間の使用に関する信頼性が高い。なお、試料Ｎｏ．１のような従来技術では、コンタクトホール内の残渣が時効処理中に酸素等と結合して、抵抗が高くなっていると考えられる。
本発明によれば、アルミニウム酸化膜等の水素バリア膜の存在により、水素の拡散に対する強誘電体キャパシタの耐性を高めることができる。また、各工程の順序を適切に規定しているため、水素バリア膜を設けるとしても導電プラグの形状等を安定させて、安定した特性を得ることができる。

Claims (10)

  1. 半導体基板の上方に強誘電体キャパシタを形成する工程と、
    前記強誘電体キャパシタを直接覆う第１の水素バリア膜を形成する工程と、
    前記第１の水素バリア膜上に、表面が平坦な第１の絶縁膜を形成する工程と、
    前記第１の絶縁膜の直上に、第２の水素バリア膜を形成する工程と、
    前記第２の水素バリア膜上に第２の絶縁膜を形成する工程と、
    少なくとも、前記第２の絶縁膜、第２の水素バリア膜及び第１の絶縁膜内に、前記半導体基板との導通を確保する第１の導電プラグを形成する工程と、
    前記第１の導通プラグ及び第２の絶縁膜上に酸化防止膜を形成する工程と、
    前記酸化防止膜、第２の絶縁膜、第２の水素バリア膜、第１の絶縁膜及び第１の水素バリア膜内に、前記強誘電体キャパシタの電極との導通を確保する第２の導電プラグを形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  2. 前記第１の水素バリア膜を形成する工程と前記第１の絶縁膜を形成する工程との間に、
    前記第１の水素バリア膜の、少なくとも前記第２の導電プラグが形成される部分を除去する工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第２の導電プラグを形成する工程は、
    前記酸化防止膜、第２の絶縁膜、第２の水素バリア膜、第１の絶縁膜及び第１の水素バリア膜内に、前記電極まで達する開口部を形成する工程と、
    前記開口部内及び前記酸化防止膜上に導電膜を形成する工程と、
    前記導電膜を前記第２の絶縁膜が露出するまで研磨する工程と、
    を有することを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記第２の導電プラグを形成する工程は、
    前記酸化防止膜、第２の絶縁膜、第２の水素バリア膜、第１の絶縁膜及び第１の水素バリア膜内に、前記電極まで達する開口部を形成する工程と、
    前記開口部内及び前記酸化防止膜上に導電膜を形成する工程と、
    前記導電膜を前記酸化防止膜が露出するまで研磨する工程と、
    前記酸化防止膜を除去する工程と、
    を有することを特徴とする請求項２に記載の半導体装置の製造方法。
  5. 前記強誘電体キャパシタを形成する工程の前に、
    前記半導体基板の上方に、表面が平坦な第３の絶縁膜を形成する工程と、
    前記第３の絶縁膜内に、前記半導体基板と接する第３の導電プラグを形成する工程と、
    前記第３の絶縁膜及び第３の導電プラグ上に、第４の絶縁膜を形成する工程と、
    を有し、
    前記第１の水素バリア膜を形成する工程と前記第１の絶縁膜を形成する工程との間に、
    前記第１の水素バリア膜の、少なくとも前記第２の導電プラグが形成される部分を除去すると共に、前記第４の絶縁膜の前記第３の導電プラグ上の部分を薄くする工程を有し、
    前記強誘電体キャパシタを前記第４の絶縁膜上に形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  6. 前記第２の導電プラグを形成する工程は、
    前記酸化防止膜、第２の絶縁膜、第２の水素バリア膜、第１の絶縁膜及び第１の水素バリア膜内に、前記電極まで達する開口部を形成する工程と、
    前記開口部内及び前記酸化防止膜上に導電膜を形成する工程と、
    前記導電膜を前記第２の絶縁膜が露出するまで研磨する工程と、
    を有することを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記第２の導電プラグを形成する工程は、
    前記酸化防止膜、第２の絶縁膜、第２の水素バリア膜、第１の絶縁膜及び第１の水素バリア膜内に、前記電極まで達する開口部を形成する工程と、
    前記開口部内及び前記酸化防止膜上に導電膜を形成する工程と、
    前記導電膜を前記酸化防止膜が露出するまで研磨する工程と、
    前記酸化防止膜を除去する工程と、
    を有することを特徴とする請求項５に記載の半導体装置の製造方法。
  8. 半導体基板の上方に、表面が平坦な第３の絶縁膜を形成する工程と、
    前記第３の絶縁膜内に、前記半導体基板と接する第３の導電プラグを形成する工程と、
    前記第３の絶縁膜及び第３の導電プラグ上に、第４の絶縁膜を形成する工程と、
    前記第４の絶縁膜上に強誘電体キャパシタを形成する工程と、
    前記強誘電体キャパシタを直接覆う第１の水素バリア膜を形成する工程と、
    前記第４の絶縁膜の前記第３の導電プラグ上の部分を薄くする工程と、
    前記第１の水素バリア膜上に、表面が平坦な第１の絶縁膜を形成する工程と、
    前記第１の絶縁膜の直上に、第２の水素バリア膜を形成する工程と、
    前記第２の水素バリア膜上に第２の絶縁膜を形成する工程と、
    前記第２の絶縁膜、第２の水素バリア膜、第１の絶縁膜及び第４の絶縁膜内に、前記半導体基板との導通を確保する第１の導電プラグを形成し、第２の絶縁膜、第２の水素バリア膜、第１の絶縁膜及び第１の水素バリア膜内に、前記強誘電体キャパシタの電極との導通を確保する第２の導電プラグを形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  9. 前記第４の絶縁膜の前記第３の導電プラグ上の部分を薄くする際に、前記第１の水素バリア膜の、少なくとも前記第２の導電プラグが形成される部分を除去することを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記第１及び第２の導電プラグを形成する工程は、
    前記第２の絶縁膜、第２の水素バリア膜、第１の絶縁膜、第１の水素バリア膜及び第４の絶縁膜内に前記第３の導電プラグまで達する第１の開口部を形成し、前記第２の絶縁膜、第２の水素バリア膜、第１の絶縁膜及び第１の水素バリア膜内に、前記電極まで達する第２の開口部を形成する工程と、
    前記第１及び第２の開口部内及並びに前記第２の絶縁膜上に導電膜を形成する工程と、
    前記導電膜を前記第２の絶縁膜が露出するまで研磨する工程と、
    を有することを特徴とする請求項９に記載の半導体装置の製造方法。
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