JP5022652B2 - 回路モジュールの製造方法及び回路モジュール - Google Patents
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Description
また、特許文献1に示すように、基板上に搭載された部品を絶縁性樹脂層からなる第一層で被覆し、さらに導電性樹脂からなる第二層で被覆してシールド層を形成し、さらに小型化を可能とした回路モジュールが提案されている。
上記背景技術の回路モジュールは、図5に示されるように、内部及びその表面に回路配線2a,2b,2c,2d,2e,2fを備えた基板1の一方の主面上に半導体素子やチップ状の電子部品等の部品3が搭載されるとともに、導電ワイヤや、ハンダや導電性接着剤等の接合材からなる接続手段4により図示省略した前記基板の表面の回路配線2に接続されている。
上記部品及び上記接続手段を被覆するように絶縁性樹脂からなる第一層の絶縁層5が形成された後、該絶縁層5を分断するとともに先端が前記基板1に至る切り溝6が形成され、少なくとも該切り溝6に充填されるように前記絶縁層5を被覆する導電性樹脂からなる第二層のシールド層7と、が順次形成され、さらに前記切り溝6に充填された導電性樹脂7bを分割するように分割溝9により分割され、回路モジュール8が得られる。
尚、上記背景技術の回路モジュールの製造方法においては、例えば減圧室中にて導電性樹脂の塗料を塗布したのちに常圧に戻すことにより、基板1上に搭載された部品3を被覆する絶縁層5に該絶縁層5を分断するように形成された切り溝6の内部に前記導電性樹脂の塗料が充填される。
この状態で前記導電性樹脂が硬化され、前記切り溝に沿って分割されると、前記基板のの端面と前記シールド層の端面とが同一平面上に位置するとともに、該平面上において前記絶縁層を覆うシールド層の縁部の下端とこれに対向する前記切り溝の内面との境界に隙間が生じ、前記シールド層の剥がれ落ちが生じて外部からの電磁界や静電気の影響を受け易くなり回路モジュールの電気的特性が変動しやすいという課題があった。
また本発明の目的は、前記シールド層の縁部の剥がれ落ちが防止され、電気的特性の変動が生じにくい回路モジュールを提供することにある。
(1) 基板上に複数の部品を配置する工程と、前記各部品を被覆する絶縁層を形成する工程と、前記絶縁層を被覆する導電性樹脂からなるシールド層を形成する工程と、前記シールド層が形成された基板を分割する工程と、を有する回路モジュールの製造方法であって、前記絶縁層を被覆するシールド層を形成する前に予め深さ方向の基端部の幅W1に比べて先端部の幅W2が小さい切り溝を少なくとも前記絶縁層に形成し、少なくとも前記切り溝内に充填されるように導電性樹脂を塗布してシールド層を形成した後、前記切り溝の先端部に沿って前記先端部の幅W2より大きく前記き基端部の幅W1より小さい幅W3で切削して前記基板を分割するものである。(・・・以下、第1の課題解決手段と称する。)
(2)前記切り溝が段付溝である。(・・・以下、第2の課題解決手段と称する。)
(3)前記段付溝が異なる複数の切削手段で形成されるものである。(・・・以下、第3の課題解決手段と称する。)
(4)前記切り溝がテーパ付溝である。(・・・以下、第4の課題解決手段と称する。)
前記絶縁層を被覆するシールド層を形成する前に予め深さ方向の基端部の幅W1に比べて先端部の幅W2が小さい切り溝を少なくとも前記絶縁層に形成し、少なくとも前記切り溝内に充填されるように導電性樹脂を塗布してシールド層を形成した後、前記切り溝の先端部に沿って前記先端部の幅W2より大きく前記き基端部の幅W1より小さい幅W3で切削して前記基板を分割する。これにより、前記切り溝に導電性樹脂を充填する際に発生する空気溜まりが切り溝の先端付近に寄せ集められ、切削による分割の際に切り代として取り除かれるため、前記回路モジュールの端面において、前記絶縁層を覆うシールド層の縁部の下端とこれに対向する前記切り溝の内面とが密着している。
前記絶縁層15を被覆するシールド層17を形成する前に予め深さ方向の基端部16bの幅W1に比べて先端部16aの幅W2が小さい切り溝16を少なくとも前記絶縁層15に形成し、少なくとも前記切り溝16内に充填されるように導電性樹脂を塗布してシールド層17を形成した後、前記切り溝16の先端部16aに沿って前記先端部16aの幅W2より大きく前記基端部16bの幅W1より小さい幅W3で切削して前記基板11を分割するものである。
まず、図1(A)に示すように、上記基板11の上面側の部品搭載ランド上に半導体素子やチップ状電子部品等からなる部品13を搭載するとともに、導電ワイヤや、ハンダや導電性接着剤等の接合剤からなる接続手段14により前記部品13の電極と前記部品搭載ランドとを導電接続する。
次に、図1(B)に示すように、上記基板11上に搭載された部品13及び前記接続手段14を被覆するように真空印刷法を用いて絶縁性樹脂の塗料を塗布し、硬化して絶縁層15を形成する。
次に、図1(C)に示すように、上記絶縁層15から前記基板11に亘って段付の切り溝16を形成する。このとき、該切り溝16は、前記基板11に切り込む深さ方向の先端部16aの幅W2が前記基端部16bの幅W1よりも小さくなるように、先端に段付の切削ブレードを切削手段に用いて形成する。
次に、図1(D)に示すように、上記切り溝16の内部に導電性樹脂17bが充填されるように上記絶縁層と同様に、真空印刷法を用いて導電性樹脂の塗料を塗布し硬化して、前記絶縁層15を覆うシールド層17を形成する。このとき、前記切り溝16の深さ方向の先端部16aには空気溜まり16cが形成されるものの、該先端部16aを除く切り溝16の内面には前記シールド層17を形成する導電性樹脂17bが密着して、隙間が存在しない。
次に、図1(D)に示すように、前記切り溝16の先端部16aに沿って前記切り溝16の先端部16aの幅W2より大きく該切り溝16の基端部16bの幅W1より小さい幅W3で公知のダイシング装置等の切削手段により切削して前記基板を分割し、図1(E)に示すように、シールド層17の端面と基板11の端面とが同一平面上に位置するとともに、該平面上において前記絶縁層15を覆うシールド層17の縁部17bの下端とこれに対向する前記切り溝16の内面とが密着している(例えば厚み4mmの)回路モジュール18を得る。
セラミック基板としては、アルミナ基板、その他の高温で焼結するもののほか、所謂LTCC基板を用いることもできる。
樹脂基板としては、ガラス・エポキシ樹脂等が用いられる。
上記真空印刷法による前記基板上への絶縁層の形成は、真空(減圧)時と真空(減圧)を開放して大気圧に戻したときの差圧を利用して、前記基板と搭載部品との隙間に存在する気体の体積を減少させることで、前記隙間内への前記絶縁性樹脂の充填率を高める。
上記真空印刷法による前記切り溝への導電性樹脂の充填は、真空(減圧)時と真空(減圧)を開放して大気圧に戻したときの差圧を利用して、溝の内部に存在する気体の体積を減少させることで、前記溝内への前記導電性樹脂の充填率を高める。
前記絶縁層25を被覆するシールド層27を形成する前に予め深さ方向の基端部26bの幅W1に比べて先端部26aの幅W2が小さい切り溝26を前記絶縁層25から前記基板21に亘って形成し、少なくとも前記切り溝26内に充填されるように導電性樹脂を塗布してシールド層27を形成した後、前記切り溝26の先端部26aに沿って前記先端部26aの幅W2より大きく前記基端部26bの幅W1より小さい幅W3で切削して前記基板21を分割するものである。
本実施形態においては、上記第1の実施形態と同様にして図2(B)に示すように、上記基板21上に搭載された部品23及び前記接続手段24を被覆するように絶縁性樹脂の塗料を塗布し、硬化して絶縁層25を形成する。
次に、図2(C)に示すように、上記絶縁層25から前記基板21に亘って幅W1の等幅の切り溝26を形成する。
次に、図2(D)に示すように、前記幅W1の切り溝26を形成したときに用いた切削ブレードよりも肉薄の切削ブレードを用いて上記切り溝26の深さ方向の先端部にさらに前記基端部26bの幅W1よりも小さい幅W2の切り溝26aを形成する。
次に、図2(E)及び図2(F)に示すように、上記第1の実施形態と同様にして回路モジュール28を得る。
前記絶縁層35を被覆するシールド層37を形成する前に予め深さ方向の基端部36bの幅W1に比べて先端部36aの幅W2が小さい切り溝36を前記絶縁層35から前記基板31に亘って形成し、少なくとも前記切り溝36内に充填されるように導電性樹脂を塗布してシールド層37を形成した後、前記切り溝36の先端部36aに沿って前記先端部36aの幅W2より大きく前記基端部36bの幅W1より小さい幅W3で切削して前記基板31を分割するものである。
前記絶縁層35を被覆するシールド層47を形成する前に予め深さ方向の基端部46bの幅W1に比べて先端部46aの幅W2が小さい切り溝46を前記絶縁層45に形成し、少なくとも前記切り溝46内に充填されるように導電性樹脂を塗布してシールド層47を形成した後、前記切り溝46の先端部46aに沿って前記先端部46aの幅W2より大きく前記基端部46bの幅W1より小さい幅W3で切削して前記基板41を分割するものである。
12:配線パターン
13:部品
14:接続手段
15:絶縁層
16:切り溝
16a:先端部
16b:基端部
17:シールド層
17a:導電性樹脂
17b:導電性樹脂
18:回路モジュール
19:分割溝
21:基板
22:配線パターン
23:部品
24:接続手段
25:絶縁層
26:切り溝
26a:先端部(第2の切り溝)
26b:基端部(第1の切り溝)
27:シールド層
27a:導電性樹脂
27b:導電性樹脂
28:回路モジュール
29:分割溝
31:基板
32:配線パターン
33:部品
34:接続手段
35:絶縁層
36:切り溝
36a:先端部
36b:基端部
37:シールド層
37a:導電性樹脂
37b:導電性樹脂
38:回路モジュール
39:分割溝
41:基板
42:配線パターン
43:部品
44:接続手段
45:絶縁層
46:切り溝
46a:先端部
46b:基端部
47:シールド層
47a:導電性樹脂
47b:導電性樹脂
48:回路モジュール
49:分割溝
W1:切り溝の基端部の幅
W2:切り溝の先端部の幅
W3:分割時の切削溝の幅
Claims (4)
- 基板上に複数の部品を配置する工程と、前記各部品を被覆する絶縁層を形成する工程と、前記絶縁層を被覆する導電性樹脂からなるシールド層を形成する工程と、前記シールド層が形成された基板を分割する工程と、を有する回路モジュールの製造方法において、
前記絶縁層を被覆するシールド層を形成する前に予め深さ方向の基端部の幅W1に比べ
て先端部の幅W2が小さい切り溝を少なくとも前記絶縁層に形成し、少なくとも前記切り
溝内に充填されるように導電性樹脂を塗布してシールド層を形成した後、前記切り溝の先
端部に沿って前記先端部の幅W2より大きく前記基端部の幅W1より小さい幅W3で切削
して前記基板を分割することを特徴とする回路モジュールの製造方法。 - 前記切り溝が段付溝であることを特徴とする請求項1記載の回路モジュールの製造方法。
- 前記段付溝が異なる複数の切削手段で形成されることを特徴とする請求項2に記載の回路モジュールの製造方法。
- 前記切り溝がテーパ付溝であることを特徴とする請求項1記載の回路モジュールの製造方法。
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---|---|
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108884358A (zh) * | 2016-03-29 | 2018-11-23 | 拓自达电线株式会社 | 导电性涂料及使用了该导电性涂料的屏蔽封装体的制造方法 |
CN109071993A (zh) * | 2016-03-29 | 2018-12-21 | 拓自达电线株式会社 | 导电性涂料以及使用了该导电性涂料的屏蔽封装体的制造方法 |
US10756026B2 (en) | 2016-06-08 | 2020-08-25 | Mitsubishi Electric Corporation | Semiconductor device and method of manufacturing the same |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20100308468A1 (en) * | 2008-03-14 | 2010-12-09 | Noriyuki Yoshikawa | Semiconductor device and semiconductor device fabrication method |
DE112009000666T5 (de) * | 2008-03-24 | 2011-07-28 | Murata Mfg. Co., Ltd., Kyoto | Verfahren zum Herstellen eines Elektronikkomponentenmoduls |
JP2010010441A (ja) * | 2008-06-27 | 2010-01-14 | Murata Mfg Co Ltd | 回路モジュールの製造方法および回路モジュール |
JP5094622B2 (ja) * | 2008-08-04 | 2012-12-12 | 太陽誘電株式会社 | 回路モジュール及び回路モジュールの製造方法 |
CN102077700B (zh) * | 2008-08-19 | 2014-03-26 | 株式会社村田制作所 | 电路模块及其制造方法 |
TW201013881A (en) * | 2008-09-10 | 2010-04-01 | Renesas Tech Corp | Semiconductor device and method for manufacturing same |
JP5416458B2 (ja) * | 2009-04-02 | 2014-02-12 | タツタ電線株式会社 | シールドおよび放熱性を有する高周波モジュールの製造方法 |
CN103053021A (zh) * | 2010-08-18 | 2013-04-17 | 株式会社村田制作所 | 电子元器件及其制造方法 |
CA2912594A1 (en) | 2013-05-16 | 2015-02-19 | National Institute Of Aerospace Associates | Radiation hardened microelectronic chip packaging technology |
EP2997595B1 (en) * | 2013-05-16 | 2020-11-18 | National Institute Of Aerospace Associates | Method of forming a radiation hardened microelectronic chip package |
KR101725748B1 (ko) | 2014-09-30 | 2017-04-10 | 다츠다 덴센 가부시키가이샤 | 전자 부품의 패키지의 쉴드용 도전성 도료 및 이것을 이용한 쉴드 패키지의 제조 방법 |
US9761538B1 (en) * | 2016-03-14 | 2017-09-12 | Stmicroelectronics, Inc. | Method for making a shielded integrated circuit (IC) package with an electrically conductive polymer layer |
TWI770013B (zh) * | 2016-03-29 | 2022-07-11 | 日商拓自達電線股份有限公司 | 導電性塗料及使用其之屏蔽封裝體之製造方法 |
JP2018009112A (ja) | 2016-07-14 | 2018-01-18 | タツタ電線株式会社 | 導電性塗料及びそれを用いたシールドパッケージの製造方法 |
CN110651004B (zh) * | 2017-07-07 | 2022-03-25 | 拓自达电线株式会社 | 导电性树脂组合物及使用该导电性树脂组合物的屏蔽封装体的制造方法 |
JP7266023B2 (ja) * | 2018-04-10 | 2023-04-27 | タツタ電線株式会社 | 導電性塗料及び該導電性塗料を用いたシールドパッケージの製造方法 |
CN111063661A (zh) * | 2019-12-16 | 2020-04-24 | 东莞记忆存储科技有限公司 | 倒装芯片封装方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4662324B2 (ja) * | 2002-11-18 | 2011-03-30 | 太陽誘電株式会社 | 回路モジュール |
JP4903576B2 (ja) * | 2004-10-28 | 2012-03-28 | 京セラ株式会社 | 電子部品モジュール及び無線通信機器 |
-
2006
- 2006-08-07 JP JP2006238242A patent/JP5022652B2/ja active Active
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108884358A (zh) * | 2016-03-29 | 2018-11-23 | 拓自达电线株式会社 | 导电性涂料及使用了该导电性涂料的屏蔽封装体的制造方法 |
CN109071993A (zh) * | 2016-03-29 | 2018-12-21 | 拓自达电线株式会社 | 导电性涂料以及使用了该导电性涂料的屏蔽封装体的制造方法 |
CN108884358B (zh) * | 2016-03-29 | 2021-03-30 | 拓自达电线株式会社 | 导电性涂料及使用了该导电性涂料的屏蔽封装体的制造方法 |
CN109071993B (zh) * | 2016-03-29 | 2021-03-30 | 拓自达电线株式会社 | 导电性涂料以及使用了该导电性涂料的屏蔽封装体的制造方法 |
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