KR20130136343A - 반도체 장치 및 그 동작 방법 - Google Patents

반도체 장치 및 그 동작 방법 Download PDF

Info

Publication number
KR20130136343A
KR20130136343A KR1020120060067A KR20120060067A KR20130136343A KR 20130136343 A KR20130136343 A KR 20130136343A KR 1020120060067 A KR1020120060067 A KR 1020120060067A KR 20120060067 A KR20120060067 A KR 20120060067A KR 20130136343 A KR20130136343 A KR 20130136343A
Authority
KR
South Korea
Prior art keywords
risk
data corruption
controller
memory device
word line
Prior art date
Application number
KR1020120060067A
Other languages
English (en)
Inventor
문영석
이형동
권용기
김홍식
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120060067A priority Critical patent/KR20130136343A/ko
Priority to CN201310217381.4A priority patent/CN103456352B/zh
Priority to US13/908,733 priority patent/US9135134B2/en
Publication of KR20130136343A publication Critical patent/KR20130136343A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G06F11/3003—Monitoring arrangements specially adapted to the computing system or computing system component being monitored
    • G06F11/3037—Monitoring arrangements specially adapted to the computing system or computing system component being monitored where the computing system component is a memory, e.g. virtual memory, cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/004—Error avoidance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
    • G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0804—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with main memory updating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40603—Arbitration, priority and concurrent access to memory cells for read/write or refresh operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40618—Refresh operations over multiple banks or interleaving
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Dram (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명은 워드라인 디스터번스로 인하여 셀 데이터가 손상되는 것을 방지할 수 있는 반도체 장치 및 그 동작 방법을 제공하는 것을 목적으로 한다.
본 발명에 의한 반도체 장치는 제 1 기억 장치에 대한 요청을 처리하기 위해 제 1 기억 장치를 제어하되, 요청된 주소에 대응하는 제 1 기억 장치의 제 1 워드라인에 인접한 하나 또는 둘 이상의 제 2 워드라인에 연결된 셀들의 데이터 손상 위험성을 판단하고, 데이터 손상 위험성이 있는 것으로 판단하는 경우 요청을 일시 중지하고 제 2 워드라인에 연결된 셀들 중 적어도 한 셀의 데이터를 재저장하는 제어기를 포함한다.

Description

반도체 장치 및 그 동작 방법{SEMICONDUCTOR DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 메모리 장치 및 그 동작 방법에 관한 것이다. 보다 구체적으로 본 발명은 반도체 메모리 장치의 워드라인 디스터번스 문제로 인하여 셀의 데이터가 손상되는 것을 방지할 수 있는 반도체 장치 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치의 집적도가 증가하면서 워드라인 사이의 커플링 효과가 증대되고 있다. 이에 따라 워드라인이 활성화 상태와 비활성화 상태를 토글링하는 회수가 증가하는 경우 워드라인 사이의 커플링 효과로 인하여 인접한 워드라인에 연결된 셀의 데이터가 손상되는 현상이 발생하고 있다.
예를 들어 디램의 경우에는 워드라인이 토글링하면서 발생한 전자기파가 인접한 워드라인에 연결된 셀의 커패시터에 전자를 유입시키거나 커패시터로부터 전자를 유출시킴으로써 데이터를 손상시키고 있다.
이러한 워드라인 디스터번스(wordline disturbance) 문제는 종래의 기술을 통해서는 해결할 수 없다. 예를 들어 디램의 경우에는 리프레시 주기 이전에도 워드라인 디스터번스에 의해 셀의 데이터가 손상될 수 있어 리프레시를 통한 해결이 불가능하다.
본 발명은 워드라인 디스터번스로 인하여 메모리 장치의 셀 데이터가 손상되는 것을 방지할 수 있는 반도체 장치 및 그 동작 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법은 제 1 기억 장치에 대한 요청을 수신하는 단계, 데이터 손상 위험성을 나타내는 정보를 참고하여 요청된 주소에 대응하는 상기 제 1 기억 장치의 제 1 워드라인에 인접하는 하나 또는 둘 이상의 제 2 워드라인에 연결된 셀의 데이터 손상 위험성을 판단하는 단계 및 데이터 손상 위험성이 있는 것으로 판단하는 경우 상기 제 2 워드라인에 연결된 셀들 중 적어도 하나의 셀에 데이터를 재저장하는 단계를 포함한다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법은 상기 데이터 손상 위험성이 없는 것으로 판단하는 경우 상기 데이터 손상 위험성을 나타내는 정보를 업데이트하는 단계를 더 포함할 수 있다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법은 상기 데이터 손상 위험성이 있는 경우 상기 제 1 기억 장치에 대한 요청의 처리를 중지하는 단계를 더 포함할 수 있다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법은 상기 데이터를 재저장하는 단계 이후 상기 제 1 기억 장치에 대한 요청의 처리를 재개하는 단계를 더 포함할 수 있다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법에서 상기 데이터 손상 위험성을 나타내는 정보는 제 2 기억 장치에 저장될 수 있다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법에서 상기 제 1 기억 장치는 휘발성 메모리 장치일 수 있다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법에서 상기 데이터를 재저장하는 단계는 상기 제 2 워드라인을 활성화하는 단계를 포함할 수 있다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법에서 상기 제 1 기억 장치에 대하여 리프레시 동작이 수행된 경우 상기 데이터 손상 위험성을 나타내는 정보를 무효화할 수 있다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법에서 상기 데이터 손상 위험성을 나타내는 정보는 상기 제 1 워드라인에 대한 선택 회수일 수 있다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법에서 상기 데이터 손상 위험성을 판단하는 단계는 상기 제 1 워드라인에 대한 선택 회수가 임계점을 초과하는 경우 데이터 손상 위험성이 있는 것으로 판단할 수 있다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법은 데이터의 손상 위험성이 없는 것으로 판단한 경우 상기 제 1 워드라인에 대한 선택 회수를 증가시키는 단계를 더 포함할 수 있다.
본 발명의 일 측면에 의한 반도체 장치는 제 1 기억 장치에 대한 요청을 처리하기 위해 상기 제 1 기억 장치를 제어하는 제어기를 포함하되, 상기 제어기는 상기 제 1 기억 장치에 대한 요청을 수신하는 단계, 데이터 손상 위험성을 나타내는 정보를 참고하여 요청된 주소에 대응하는 상기 제 1 기억 장치의 제 1 워드라인에 인접하는 하나 또는 둘 이상의 제 2 워드라인에 연결된 셀의 데이터 손상 위험성을 판단하는 단계, 데이터 손상 위험성이 있는 것으로 판단한 경우 상기 제 2 워드라인에 연결된 셀들 중 적어도 하나의 셀에 데이터를 재저장하는 단계를 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 장치에서 상기 제어기는 상기 데이터 손상 위험성이 없는 것으로 판단하는 경우 상기 데이터 손상 위험성을 나타내는 정보를 업데이트하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 장치에서 상기 제어기는 상기 데이터 손상 위험성이 있는 경우 상기 제 1 기억 장치에 대한 요청의 처리를 중지하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 장치에서 상기 제어기는 상기 데이터를 재저장하는 단계 이후 상기 제 1 기억 장치에 대한 요청의 처리를 재개하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 장치는 상기 데이터 손상 위험성을 나타내는 정보를 저장하는 제 2 기억 장치를 더 포함할 수 있다.
본 발명의 일 측면에 의한 반도체 장치에서 상기 제 1 기억 장치는 휘발성 메모리 장치일 수 있다.
본 발명의 일 측면에 의한 반도체 장치에서 상기 제어기는 상기 데이터를 재저장하는 단계에서 상기 제 2 워드라인을 활성화하는 단계를 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 장치에서 상기 제어기는 상기 제 1 기억 장치에 대하여 리프레시 동작이 수행된 경우 상기 데이터 손상 위험성을 나타내는 정보를 무효화하는 동작을 더 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 장치에서 상기 데이터 손상 위험성을 나타내는 정보는 상기 제 1 워드라인에 대한 선택 회수일 수 있다.
본 발명의 일 측면에 의한 반도체 장치에서 상기 제어기는 상기 데이터 손상 위험성을 판단하는 단계에서 상기 제 1 워드라인에 대한 선택 회수가 임계점을 초과하는 경우 데이터 손상 위험성이 있는 것으로 판단할 수 있다.
본 발명의 일 측면에 의한 반도체 장치에서 상기 제어기는 데이터의 손상 위험성이 없는 것으로 판단한 경우 상기 제 1 워드라인에 대한 선택 회수를 증가시키는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 메모리 장치는 워드라인을 포함하는 제 1 메모리 셀 어레이 및 상기 제 1 메모리 셀 어레이에 대한 요청을 처리하는 제어기를 포함하되, 상기 제어기는 상기 제 1 메모리 셀 어레이에 대한 요청을 수신하는 단계, 데이터 손상 위험성을 나타내는 정보를 참고하여 요청된 주소에 대응하는 상기 제 1 메모리 셀 어레이의 제 1 워드라인에 인접하는 하나 또는 둘 이상의 제 2 워드라인에 연결된 셀의 데이터 손상 위험성을 판단하는 단계, 데이터 손상 위험성이 있는 것으로 판단한 경우 상기 제 2 워드라인에 연결된 셀들 중 적어도 하나의 셀에 데이터를 재저장하는 단계를 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 메모리 장치에서 상기 제어기는 상기 데이터 손상 위험성이 없는 것으로 판단하는 경우 상기 데이터 손상 위험성을 나타내는 정보를 업데이트하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 메모리 장치에서 상기 제어기는 상기 데이터 손상 위험성이 있는 경우 상기 제 1 메모리 셀 어레이에 대한 요청의 처리를 중지하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 메모리 장치에서 상기 제어기는 상기 데이터를 재저장하는 단계 이후 상기 제 1 메모리 셀 어레이에 대한 요청의 처리를 재개하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 메모리 장치에서 상기 제어기는 상기 제 1 메모리 셀 어레이에 대한 요청의 처리를 중지 또는 재개하는 단계에서 요청의 중지 또는 재개를 지시하는 제어 신호를 메모리 컨트롤러에 제공하는 단계를 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 메모리 장치에서 상기 반도체 메모리 장치는 상기 제 1 메모리 셀 어레이에 대한 요청에 대응하는 명령 및 주소를 일시 저장하는 버퍼를 더 포함하고, 상기 제어기는 상기 제 1 메모리 셀 어레이에 대한 요청의 처리를 중지하는 단계에서 상기 명령 및 주소를 상기 버퍼에 저장하는 단계를 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 메모리 장치에서 상기 제어기는 상기 제 1 메모리 셀 어레이에 대한 요청의 처리를 재개하는 단계에서 상기 버퍼에 저장된 명령 및 주소를 사용하는 단계를 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 메모리 장치에서 상기 제어기는 상기 제 1 메모리 셀 어레이에 대한 요청을 처리하는 단계 이후 처리 완료를 나타내는 신호를 메모리 컨트롤러에 제공하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 메모리 장치는 상기 데이터 손상 위험성을 나타내는 정보를 저장하는 제 2 메모리 장치를 더 포함할 수 있다.
본 발명의 일 측면에 의한 반도체 메모리 장치에서 상기 제 1 메모리 셀 어레이는 휘발성 메모리일 수 있다.
본 발명의 일 측면에 의한 반도체 메모리 장치에서 상기 제어기는 상기 데이터를 재저장하는 단계에서 상기 제 2 워드라인을 활성화하는 단계를 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 메모리 장치에서 상기 제어기는 상기 제 1 메모리 셀 어레이에 대하여 리프레시 동작이 수행된 경우 상기 데이터 손상 위험성을 나타내는 정보를 초기화하는 동작을 더 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 메모리 장치에서 상기 데이터 손상 위험성을 나타내는 정보는 상기 제 1 워드라인에 대한 선택 회수일 수 있다.
본 발명의 일 측면에 의한 반도체 메모리 장치에서 상기 제어기는 상기 데이터 손상 위험성을 판단하는 단계에서 상기 제 1 워드라인에 대한 선택 회수가 임계점을 초과하는 경우 데이터 손상 위험성이 있는 것으로 판단할 수 있다.
본 발명의 일 측면에 의한 반도체 메모리 장치에서 상기 제어기는 데이터의 손상 위험성이 없는 것으로 판단한 경우 상기 제 1 워드라인에 대한 선택 회수를 증가시키는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 시스템은 워드라인을 포함하는 반도체 메모리 장치 및 상기 반도체 메모리 장치를 제어하는 컨트롤러를 포함하되 상기 컨트롤러는 상기 반도체 메모리 장치에 대한 요청을 수신하는 단계, 데이터 손상 위험성을 나타내는 정보를 참고하여 요청된 주소에 대응하는 상기 반도체 메모리 장치의 제 1 워드라인에 인접하는 하나 또는 둘 이상의 제 2 워드라인에 연결된 셀의 데이터 손상 위험성을 판단하는 단계, 데이터 손상 위험성이 있는 것으로 판단한 경우 상기 제 2 워드라인에 연결된 셀들 중 적어도 하나의 셀에 데이터를 재저장하는 단계를 수행할 수 있다.
본 발명의 일 측면에 의한 시스템에서 상기 제어기는 상기 데이터 손상 위험성이 없는 것으로 판단하는 경우 상기 데이터 손상 위험성을 나타내는 정보를 업데이트하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 시스템에서 상기 제어기는 상기 데이터 손상 위험성이 있는 경우 상기 제 1 메모리 셀 어레이에 대한 요청의 처리를 중지하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 시스템에서 상기 제어기는 상기 데이터를 재저장하는 단계 이후 상기 제 1 메모리 셀 어레이에 대한 요청의 처리를 재개하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 시스템은 상기 데이터 손상 위험성을 나타내는 정보를 저장하는 제 1 메모리 장치를 더 포함할 수 있다.
본 발명의 일 측면에 의한 시스템에서 상기 반도체 메모리 장치는 휘발성 메모리일 수 있다.
본 발명의 일 측면에 의한 시스템에서 상기 제어기는 상기 데이터를 재저장하는 단계에서 상기 제 2 워드라인을 활성화하는 단계를 수행할 수 있다.
본 발명의 일 측면에 의한 시스템에서 상기 제어기는 상기 반도체 메모리 장치에 대하여 리프레시 동작이 수행된 경우 상기 데이터 손상 위험성을 나타내는 정보를 무효화하는 동작을 더 수행할 수 있다.
본 발명의 일 측면에 의한 시스템에서 상기 데이터 손상 위험성을 나타내는 정보는 상기 제 1 워드라인에 대한 선택 회수일 수 있다.
본 발명의 일 측면에 의한 시스템에서 상기 제어기는 상기 데이터 손상 위험성을 판단하는 단계에서 상기 제 1 워드라인에 대한 선택 회수가 임계점을 초과하는 경우 데이터 손상 위험성이 있는 것으로 판단할 수 있다.
본 발명의 일 측면에 의한 시스템에서 상기 제어기는 데이터의 손상 위험성이 없는 것으로 판단한 경우 상기 제 1 워드라인에 대한 선택 회수를 증가시키는 단계를 더 수행할 수 있다.
본 발명에 의한 반도체 장치 및 그 동작 방법을 통해 반도체 메모리 장치에서 발생하는 워드라인 디스터번스 문제를 해결할 수 있다.
도 1은 본 발명의 일 실시예에 의한 반도체 장치를 나타내는 블록도.
도 2는 본 발명의 다른 실시예에 의한 반도체 장치를 나타내는 블록도.
도 3은 본 발명의 또 다른 실시예에 의한 반도체 장치를 나타내는 블록도.
도 4는 본 발명의 일 실시예에 의한 레지스터를 나타내는 블록도.
도 5는 본 발명의 일 실시예에 의한 반도체 장치의 동작을 나타내는 순서도.
이하에서는 첨부한 도면을 참조하여 본 발명에 의한 실시예를 개시한다. 이하의 개시는 본 발명에 대한 설명을 제공하기 위한 것으로서 본 발명의 권리 범위를 한정하기 위한 것은 아니다.
이하에서 반도체 메모리 장치는 워드라인이 포함된 메모리 셀 어레이를 포함하는 기억 장치로서 특정한 형태의 것으로 한정되는 것은 아니다. 따라서 반도체 메모리 장치는 예를 들어 디램과 같은 휘발성 메모리 장치일 수도 있고 MRAM, STT-RAM, 플래시 메모리, PCRAM, ReRAM과 같은 비휘발성 메모리 장치일 수도 있다.
도 1은 본 발명의 일 실시예에 의한 반도체 장치(100)를 나타내는 블록도이다.
본 실시예에 의한 반도체 장치(100)는 예를 들어 메모리 컨트롤러와 같이 반도체 메모리 장치(1)를 제어하는 컨트롤러 내에 포함되도록 구현될 수도 있고, 컨트롤러와는 독립적인 구성으로 구현될 수 있다.
본 실시예에 의한 반도체 장치(100)는 로우 접근 제어기(110) 및 레지스터(120)를 포함한다.
로우 접근 제어기(110)는 반도체 메모리 장치(1)에 대한 요청(request)을 수신하면 데이터 손상 위험성을 나타내는 정보를 참고하여 요청된 주소에 대응하는 메모리 셀 어레이(2) 내의 워드라인에 인접하는 워드라인에 연결된 셀들의 데이터가 손상될 위험이 있는지 판단한다.
데이터 손상의 위험이 있다고 판단하는 경우 로우 접근 제어기(110)는 인접한 워드라인에 연결된 셀들 중 적어도 하나의 셀의 데이터를 재저장하도록 반도체 메모리 장치(1)를 제어할 수 있다.
데이터 손상의 위험성을 판단하기 위하여 본 실시예에서는 요청된 주소에 대응하는 워드라인이 기존에 선택되었던 회수를 확인하고 이 회수가 임계점을 초과하는지를 판단한다. 다른 실시예에서는 다른 기준에 따라 인접한 워드라인에 연결된 셀의 데이터 손상 위험성을 판단할 수 있다.
본 실시예에 있어서 인접한 워드라인은 요청된 주소에 대응하는 워드라인 바로 옆의 하나 또는 두 워드라인을 의미할 수 있다. 다른 실시예에서 인접한 워드라인은 바로 옆의 워드라인을 포함하여 선택된 워드라인으로부터 일정한 범위 내에 위치하는 워드라인들 전체를 의미할 수도 있다.
예를 들어 인접한 워드라인은 선택된 어드라인 주변의 8개, 16개 또는 기타 다른 개수의 워드라인 전체를 의미할 수도 있다. 이 경우 인접한 워드라인의 개수 및 선택은 메모리 셀 어레이(2)에 대한 어드레스 스크램블링 방법에 따라 달라질 수 있다.
데이터를 재저장하는 동작은 특정한 동작으로 한정되지 않는다. 예를 들어 반도체 메모리 장치(1)가 디램과 같은 휘발성 메모리 장치인 경우 데이터를 재저장하는 동작은 인접한 워드라인을 활성화시키는 동작을 통해 수행될 수 있다. 이는 인접한 워드라인에 국한된 리프레시 동작과 유사하다. 다른 실시예에서는 데이터를 재저장하기 위하여 반도체 메모리 장치(1)의 종류에 따라 적절한 방법을 사용할 수 있다.
본 실시예에서 비교 기준이 되는 임계점은 실험적으로 미리 결정된 값을 사용할 수 있다. 임계점은 워드라인의 위치에 무관하게 동일한 값일 수 있고 위치에 따라 다른 값일 수도 있다. 임계점에 대한 정보는 로우 접근 제어기(110), 레지스터(120) 또는 다른 기억 장치(미도시) 내에 저장될 수 있다.
본 실시예에서 워드라인에 대한 선택회수는 레지스터(120)에 저장된다. 로우 접근 제어기(110)는 요청된 주소에 대응하는 워드라인에 대한 선택 회수를 조회하기 위해 레지스터(120)를 제어할 수 있다. 또한 로우 접근 제어기(110)는 워드라인에 대한 선택 회수를 업데이트 또는 초기화하거나 워드라인에 대한 선택 회수 정보를 무효화하기 위해 레지스터(120)를 제어할 수 있다.
로우 접근 제어기(110)의 구체적인 동작은 이하의 도 5를 참조하여 보다 구체적으로 살펴본다.
본 발명의 일 실시예에 의한 레지스터(120)의 구조는 도 4에 도시되어 있다. 레지스터(120)는 유효 필드(valid), 주소 필드(address), 카운터 필드(counter)를 포함한다.
주소 필드와 카운터 필드는 각각 메모리 셀 어레이(2) 내의 대응하는 워드라인 주소(로우 주소)와 해당 워드라인에 대한 선택 회수(접근 회수) 정보를 저장한다.
유효 필드는 레지스터의 해당 라인이 유효한 정보를 포함하는지에 관한 정보를 저장한다. 레지스터(120)에 새로운 정보를 저장하고자 하는 경우 유효 필드를 확인하여 유효 필드가 비활성화된 라인을 선택할 수 있다. 또한 레지스터(120)에서 워드라인에 대한 선택 회수를 조회하고자 하는 경우 유효 필드가 활성화된 필드 중에서 워드라인의 주소와 카운터 값을 검색할 수 있다.
도 2는 본 발명의 다른 실시예에 의한 반도체 장치(100)를 나타내는 블록도이다.
본 실시예는 반도체 장치(100)가 반도체 메모리 장치(1)를 제어하는 컨트롤러의 일부로서 구현된 실시예를 나타낸다. 이때 컨트롤러는 예를 들어 메모리 컨트롤러, CPU일 수 있으나 이에 한정되는 것은 아니다.
본 실시예에 의한 반도체 장치(100)는 로우 접근 제어기(110), 레지스터(120) 및 제어 선택부(130)를 포함한다.
또한 본 실시예에 의한 반도체 장치(100)는 외부 요청을 일시 저장하는 요청 버퍼(10), 요청된 주소를 메모리 셀 어레이(2)의 주소로 변환하는 주소 매핑 블록(20), 다수의 외부 요청이 있는 경우 그 처리 순서를 결정하는 중재 블록(30), 요청에 따라 반도체 메모리 장치(1)를 제어할 제어 명령을 생성하는 명령 생성부(40), 반도체 메모리 장치(1)의 리프레시 동작을 제어하는 리프레시 제어기(50), 데이터를 임시 저장하는 데이터 버퍼(60) 및 메모리 셀 어레이(2)에 데이터 패리티를 부가하여 저장하고 패리티를 이용하여 메모리 셀 어레이(2)로부터 출력된 데이터에 오류가 존재하는지 판단하는 ECC 블록(70)을 더 포함할 수 있다.
요청 버퍼(10), 주소 매핑 블록(20), 중재 블록(30), 명령 생성기(40), 리프레시 제어기(50), 데이터 버퍼(60) 및 ECC 블록(70)의 구체적인 동작은 종래의 메모리 컨트롤러에 포함된 것과 실질적으로 동일하므로 이에 대한 구체적인 설명은 생략한다.
본 실시예에 포함된 로우 접근 제어기(110) 및 레지스터(120)의 기본적인 동작은 제 1 실시예와 관련하여 설명한 것과 유사하다.
로우 접근 제어기(110)에서 해당 워드라인에 대한 선택 회수가 임계점을 초과한 것으로 판단한 경우, 로우 접근 제어기(110)는 현재 요청을 일시 중지하고 해당 워드라인에 인접한 워드라인에 연결된 셀들의 데이터를 재저장한다.
이를 위해 로우 접근 제어기(110)는 명령 생성부(40)에서 생성된 제어 명령 및 주소 대신 로우 접근 제어기(110)에서 생성된 명령과 주소를 반도체 메모리 장치(1)에 제공하도록 제어 선택부(130)를 제어한다.
인접한 워드라인을 활성화시킬 필요가 없는 경우 로우 접근 제어기(110)는 명령 생성부(40)에서 출력된 제어 명령과 주소가 반도체 메모리 장치(1)에 제공되도록 제어 선택부(130)를 제어할 수 있다.
또한 로우 접근 제어기(110)는 인접한 워드라인에 연결된 셀들에 데이터를 재저장하는 동안 현재 요청된 명령에 대한 처리를 일시 중지시킬 필요가 있다. 이를 위해 로우 접근 제어기(110)는 중재 블록(30)에 신호를 제공하여 현재 요청을 정지할 것을 요청할 수 있다. 로우 접근 제어기(110)는 인접한 워드라인에 대한 활성화 동작이 종료되면 중재 블록(30)에 신호를 제공하여 일시 정지되었던 동작을 재개하도록 요청할 수 있다.
중재 블록(30)이 제어 신호에 따라 현재상태를 유지하면서 동작을 일시 정지하거나 일시 정지된 동작을 재개하는 것은 통상의 기술자가 용이하게 구현할 수 있는 기술로서 이에 대한 구체적인 설명은 생략한다.
도 3은 본 발명의 또 다른 실시예에 의한 반도체 장치(100)를 나타내는 블록도이다.
본 실시예에 의한 반도체 장치(100)는 메모리 셀 어레이를 내장한다. 따라서 본 실시예에 의한 반도체 장치(100)는 반도체 메모리 장치로 지칭될 수도 있다.
도시되지는 않았으나 본 발명에 의한 반도체 장치(100)는 메모리 셀 어레이(2)에 대하여 데이터를 입출력하거나 리프레시를 수행하는 등과 같이 반도체 메모리 장치의 일반적인 동작을 제어하기 위하여 필요한 구성을 포함할 수 있다. 이러한 구성들은 공지된 것이다.
도면에서 메모리 컨트롤러(3)는 외부 요청(request)에 따라 제어 명령/주소(command/address)를 생성하여 본 실시예에 의한 반도체 장치(100) 내의 메모리 셀 어레이(2) 내에 데이터를 입출력하는 동작을 제어한다.
도시된 메모리 컨트롤러(3)의 구성 및 동작은 공지된 것으로 구체적인 설명은 생략한다. 메모리 컨트롤러(3)는 독립적인 구성으로 존재할 수도 있고, CPU와 같은 다른 구성의 내부에 포함될 수도 있다.
본 실시예에 의한 로우 접근 제어기(110) 및 레지스터(120)의 기본적인 구성 및 동작은 전술한 바와 같다.
본 실시예에서 로우 접근 제어기(110)는 메모리 컨트롤러(3)에서 전달된 명령/주소를 수신하고 레지스터(120)를 제어하여 요청된 주소에 대응하는 메모리 셀 어레이(2)의 워드라인에 대한 선택 회수를 확인한 후 이를 임계점과 비교한다.
만일 선택 회수가 임계점을 초과한다면 로우 접근 제어기(110)는 요청된 주소의 워드라인에 대하여 요청을 처리하기 전에 인접한 워드라인을 활성화시키기 위한 명령/주소를 생성하고 이에 따라 메모리 셀 어레이(2) 내의 해당 워드라인이 활성화되도록 제어할 수 있다. 인접한 워드라인에 대한 활성화 동작이 종료되면 로우 접근 제어기(110)는 요청된 주소의 워드라인에 대하여 요청을 처리할 수 있다.
전술한 바와 같이 선택 회수가 임계점을 초과하는지 여부를 판단하는 것은 요청된 주소에 대응하는 워드라인에 인접하는 워드라인에 연결된 셀들의 데이터가 손상될 위험성이 있는지 여부를 판단하는 일 실시예로서 다른 실시예에서는 다른 방법을 사용할 수 있다.
또한 인접한 워드라인에 대한 활성화 동작은 인접한 워드라인에 연결된 셀들의 데이터를 재저장하기 위한 하나의 방법으로서 다른 실시예에서는 다른 방법을 사용할 수도 있다.
현재 요청을 일시 중지하기 위하여 로우 접근 제어기(110)는 현재 요청을 큐(queue)에 유지하면서 동작을 일시 정지하도록 메모리 컨트롤러(3)에 요청할 수 있다. 이는 실시예 2에서 설명한 바와 같이 메모리 컨트롤러 내의 중재 블록(30)의 동작을 일시 정지시킴으로써 구현될 수 있다. 이를 위하여 로우 접근 제어기(110)는 일시 정지를 요청하는 응답 신호를 메모리 컨트롤러(3)에 제공할 수 있다.
이후 로우 접근 제어기(110)는 인접한 워드라인을 활성화시키는 동작을 수행한다.
다음으로 로우 접근 제어기(110)는 동작을 재개하도록 메모리 컨트롤러(3)에 요청할 수 있다. 이는 실시예 2에서 설명한 바와 같이 메모리 컨트롤러 내의 중재 블록(30)의 동작을 재개함으로써 구현될 수 있다. 이를 위하여 로우 접근 제어기(110)는 재개를 요청하는 응답 신호를 메모리 컨트롤러(3)에 제공할 수 있다.
현재 요청에 대한 일시 중지 및 재개와 관련하여 다른 형태의 실시예도 가능하다.
이 경우 반도체 장치(100)는 메모리 컨트롤러(3)에 동작을 일시 정지하거나 재개하도록 요청하는 응답신호를 제공하지 않을 수 있다.
이 경우 반도체 장치(100)는 인접한 워드라인에 대한 활성화 동작을 제어하는 동안 메모리 컨트롤러(3)로부터 제공받은 명령/주소를 일시 저장하기 위하여 버퍼(미도시)를 더 포함할 수 있다.
또한 반도체 장치(100)는 메모리 컨트롤러(3)로부터 제공받은 명령과 로우 접근 제어기(110)에서 생성한 명령 중 하나를 선택적으로 메모리 셀 어레이(2)에 적용하기 위한 선택부(미도시)를 더 포함할 수 있다.
이때 반도체 장치(100)는 메모리 컨트롤러(3)로부터 요청된 주소에 대한 요청을 처리한 이후 처리가 종료되었음을 나타내는 응답 신호(response)를 메모리 컨트롤러(3)에 제공할 수 있다. 응답 신호를 수신한 메모리 컨트롤러(3)는 다음 요청에 대한 명령/주소를 반도체 장치(100)에 제공할 수 있다.
현재 요청을 일시 중지하고 인접한 워드라인을 활성화 한 후 다시 현재 요청을 처리하는 동작에 필요한 시간은 단순히 현재 요청을 처리하는 시간과 상이할 수 있다. 이러한 경우에는 메모리 컨트롤러(3)와의 정상적인 상호 작용을 위하여 응답 신호를 이용하는 것이 바람직하다. 그러나 타이밍에 문제가 없는 경우 메모리 컨트롤러(3)에 별도로 응답 신호를 제공하지 않아도 무방하다.
도 5는 본 발명의 일 실시예에 의한 반도체 장치(100)의 동작 방법을 나타내는 순서도이다.
제어 동작은 로우 접근 제어기(110)에서 수행되며 로우 접근 제어기(110)는 각 동작을 위해 레지스터(120)를 제어할 수 있다.
요청이 없는 경우 요청이 수신되기를 기다린다(S100). 도 3에 도시된 실시예에 있어서 로우 접근 제어기(110)는 외부 요청을 먼저 수신한 메모리 컨트롤러(3)로부터 명령이 수신되기를 기다린다.
로우 접근 제어기(110)는 수신된 요청에 대응하는 명령이 워드라인을 활성화하는 명령인지 판단한다(S110). 본 발명에 있어서는 워드라인이 활성화되었다가 비활성화되는 토글링 현상을 감지할 수 있으면 충분하다.
따라서 워드라인을 비활성화 상태에서 활성화 상태로 천이시키는 활성화 명령이 아닌 경우에는 종래와 같이 메모리 셀 어레이(2)에 대한 처리를 진행한다(S111).
다른 실시예의 경우 워드라인을 비활성화 상태에서 활성화 상태로 천이시키는 명령 대신 워드라인을 활성화 상태에서 비활성화 상태로 천이시키는 명령을 감지할 수도 있다.
또 다른 실시예의 경우 워드라인을 비활성화 상태에서 활성화 상태로 천이시키는 명령 및 워드라인을 활성화 상태에서 비활성화 상태로 천이시키는 명령을 감지할 수도 있다.
이들 각각의 경우에 있어서 이후의 단계(S120)에서 비교 대상이 되는 임계점(N)의 값은 달라질 수 있다.
단계(S120)에서 로우 접근 제어기(120)는 요청된 주소(워드라인 주소, 로우 주소)에 대응하는 메모리 셀 어레이(2)의 워드라인에 대한 선택 회수가 임계점(N)을 초과하는지 여부를 판단한다. 전술한 바와 같이 이는 위 워드라인에 인접하는 워드라인에 연결된 셀들의 데이터의 손상 위험성을 판단하기 위한 일 실시예이다.
도시되지는 않았으나 레지스터(120)에 요청된 주소 정보가 레지스터(120)에 존재하지 않으면 로우 접근 제어기(S110)는 요청된 주소를 추가하도록 레지스터(120)를 제어할 수 있다. 이때 새로 기록된 라인의 유효 필드는 활성화되고 카운터 값은 1로 초기화될 수 있다.
임계점을 초과하지 않으면 해당 주소에 대한 선택 회수를 증가시키도록 레지스터(120)를 제어하고(S121), 메모리 셀 어레이(2)에 대한 요청을 처리한다(S111).
임계점을 초과하면 로우 접근 제어기는 요청된 주소에 대응하는 메모리 셀 어레이(2)의 워드라인에 대한 현재 요청의 처리를 일시 중지하고(S130), 해당 워드라인에 인접한 워드라인을 활성화시킨다(S140).
본 실시예에 있어서 인접한 워드라인은 요청된 주소에 대응하는 워드라인 바로 옆의 하나 또는 두 워드라인을 의미할 수 있다. 다른 실시예에서 인접한 워드라인은 바로 옆의 워드라인을 포함하여 선택된 워드라인으로부터 일정한 범위 내에 위치하는 워드라인들 전체를 의미할 수도 있다. 예를 들어 인접한 워드라인은 선택된 어드라인 주변의 8개, 16개 또는 기타 다른 개수의 워드라인 전체를 의미할 수도 있다. 이 경우 활성화시킬 인접한 워드라인의 개수는 메모리 셀 어레이(2)에 대한 어드레싱 방법에 따라 달라질 수 있다.
도 2에 도시된 실시예에 있어서 현재 요청을 일시 중지하는 단계(S130)는 로우 접근 제어기(110)가 중재 블록(30)의 동작을 일시 정지하도록 요청함으로써 수행될 수 있다.
단계(S140)에서 인접한 워드라인을 활성화시키는 동작은 인접한 워드라인에 연결된 셀의 데이터를 재생하는 동작이면 충분하다. 예를 들어 디램의 경우 단계(S140)는 인접한 워드라인에 대하여 리프레시를 수행하는 동작으로 이해할 수도 있다.
인접한 워드라인을 활성화시키는 단계(S140) 이후 일시 정지되었던 현재 요청에 대한 처리가 수행될 수 있다(S150).
그러나 다른 실시예에서는 단계(S140) 이후에 일시 정지되었던 요청을 처리하지 않고 해당 요청을 요청들을 저장하는 큐에 그대로 유지함으로써 다음 루프의 단계(S111)에서 처리되도록 할 수 있다.
도시되지 않았으나 인접한 워드라인을 활성화시키는 단계(S140) 이후 로우 접근 제어기(110)는 에러 레지스터(120)를 제어하여 요청된 주소에 대한 카운터 값을 0으로 초기화할 수 있다.
다른 실시예에서는 유효 필드의 값을 비활성화하여 해당 워드라인에 대한 선택 회수를 무효화할 수 있다. 이 경우 해당 주소에 대한 요청이 다시 입력되면 해당 주소에 대한 정보는 레지스터(120)에 다시 기록될 수 있다.
또한 반도체 메모리 장치(1)가 예를 들어 디램과 같은 휘발성 메모리 장치인 경우 메모리 셀 어레이(2)의 전체 또는 일부 영역에 대해서 일정한 간격으로 리프레시가 수행되는 것이 일반적이다.
리프레시가 수행되면 해당 영역의 데이터가 전체적으로 재저장되어 워드라인 디스터번스 효과가 리셋되는 것으로 이해할 수 있다. 따라서 리프레시 영역에 포함된 워드라인에 대응하는 레지스터(120)의 카운터 값은 초기화되거나 무효화 될 수 있다. 무효화된 레지스터 라인은 다른 값을 입력하기 위하여 재사용할 수 있다.
이상의 상세한 설명에서는 도면을 참조하여 본 발명의 실시예들에 대하여 구체적으로 개시하였다. 이상의 설명은 본 발명의 설명을 위한 것으로서 이상의 설명에 의하여 본 발명의 권리범위가 한정되는 것은 아니다. 본 발명의 권리범위는 후술하는 특허청구범위 문언적으로 기재된 범위와 그 균등범위에 의해 정해진다.
100: 반도체 장치
1: 반도체 메모리 장치
2: 메모리 셀 어레이
110 : 로우 접근 제어기
120 : 레지스터
130: 제어 선택부
10: 요청 버퍼
20: 주소 매핑 블록
30: 중재 블록
40: 명령 생성부
50: 리프레시 제어기

Claims (48)

  1. 제 1 기억 장치에 대한 요청을 수신하는 단계;
    데이터 손상 위험성을 나타내는 정보를 참고하여 요청된 주소에 대응하는 상기 제 1 기억 장치의 제 1 워드라인에 인접하는 하나 또는 둘 이상의 제 2 워드라인에 연결된 셀의 데이터 손상 위험성을 판단하는 단계;
    데이터 손상 위험성이 있는 것으로 판단하는 경우 상기 제 2 워드라인에 연결된 셀들 중 적어도 하나의 셀에 데이터를 재저장하는 단계
    를 포함하는 반도체 장치의 동작 방법.
  2. 청구항 1에 있어서, 상기 데이터 손상 위험성이 없는 것으로 판단하는 경우 상기 데이터 손상 위험성을 나타내는 정보를 업데이트하는 단계
    를 더 포함하는 반도체 장치의 동작 방법.
  3. 청구항 1에 있어서, 상기 데이터 손상 위험성이 있는 경우 상기 제 1 기억 장치에 대한 요청의 처리를 중지하는 단계를 더 포함하는 반도체 장치의 동작 방법.
  4. 청구항 3에 있어서, 상기 데이터를 재저장하는 단계 이후 상기 제 1 기억 장치에 대한 요청의 처리를 재개하는 단계를 더 포함하는 반도체 장치의 동작 방법.
  5. 청구항 1에 있어서, 상기 데이터 손상 위험성을 나타내는 정보는 제 2 기억 장치에 저장되는 반도체 장치의 동작 방법.
  6. 청구항 1에 있어서, 상기 제 1 기억 장치는 휘발성 메모리 장치인 반도체 장치의 동작 방법.
  7. 청구항 6에 있어서, 상기 데이터를 재저장하는 단계는 상기 제 2 워드라인을 활성화하는 단계를 포함하는 반도체 장치의 동작 방법.
  8. 청구항 6에 있어서, 상기 제 1 기억 장치에 대하여 리프레시 동작이 수행된 경우 상기 데이터 손상 위험성을 나타내는 정보를 무효화하는 반도체 장치의 동작 방법.
  9. 청구항 1에 있어서, 상기 데이터 손상 위험성을 나타내는 정보는 상기 제 1 워드라인에 대한 선택 회수인 반도체 장치의 동작 방법.
  10. 청구항 9에 있어서, 상기 데이터 손상 위험성을 판단하는 단계는
    상기 제 1 워드라인에 대한 선택 회수가 임계점을 초과하는 경우 데이터 손상 위험성이 있는 것으로 판단하는 반도체 장치의 동작 방법.
  11. 청구항 9에 있어서, 데이터의 손상 위험성이 없는 것으로 판단한 경우 상기 제 1 워드라인에 대한 선택 회수를 증가시키는 단계
    를 더 포함하는 반도체 장치의 동작 방법.
  12. 제 1 기억 장치에 대한 요청을 처리하기 위해 상기 제 1 기억 장치를 제어하는 제어기
    를 포함하되, 상기 제어기는
    상기 제 1 기억 장치에 대한 요청을 수신하는 단계;
    데이터 손상 위험성을 나타내는 정보를 참고하여 요청된 주소에 대응하는 상기 제 1 기억 장치의 제 1 워드라인에 인접하는 하나 또는 둘 이상의 제 2 워드라인에 연결된 셀의 데이터 손상 위험성을 판단하는 단계;
    데이터 손상 위험성이 있는 것으로 판단한 경우 상기 제 2 워드라인에 연결된 셀들 중 적어도 하나의 셀에 데이터를 재저장하는 단계
    를 수행하는 반도체 장치.
  13. 청구항 12에 있어서, 상기 제어기는
    상기 데이터 손상 위험성이 없는 것으로 판단하는 경우 상기 데이터 손상 위험성을 나타내는 정보를 업데이트하는 단계
    를 더 수행하는 반도체 장치.
  14. 청구항 12에 있어서, 상기 제어기는
    상기 데이터 손상 위험성이 있는 경우 상기 제 1 기억 장치에 대한 요청의 처리를 중지하는 단계
    를 더 수행하는 반도체 장치.
  15. 청구항 14에 있어서, 상기 제어기는
    상기 데이터를 재저장하는 단계 이후 상기 제 1 기억 장치에 대한 요청의 처리를 재개하는 단계를 더 수행하는 반도체 장치.
  16. 청구항 12에 있어서, 상기 데이터 손상 위험성을 나타내는 정보를 저장하는 제 2 기억 장치를 더 포함하는 반도체 장치.
  17. 청구항 12에 있어서, 상기 제 1 기억 장치는 휘발성 메모리 장치인 반도체 장치.
  18. 청구항 17에 있어서, 상기 제어기는
    상기 데이터를 재저장하는 단계에서 상기 제 2 워드라인을 활성화하는 단계를 수행하는 반도체 장치.
  19. 청구항 17에 있어서, 상기 제어기는 상기 제 1 기억 장치에 대하여 리프레시 동작이 수행된 경우 상기 데이터 손상 위험성을 나타내는 정보를 무효화하는 동작을 더 수행하는 반도체 장치.
  20. 청구항 12에 있어서, 상기 데이터 손상 위험성을 나타내는 정보는 상기 제 1 워드라인에 대한 선택 회수인 반도체 장치.
  21. 청구항 20에 있어서, 상기 제어기는 상기 데이터 손상 위험성을 판단하는 단계에서 상기 제 1 워드라인에 대한 선택 회수가 임계점을 초과하는 경우 데이터 손상 위험성이 있는 것으로 판단하는 반도체 장치.
  22. 청구항 20에 있어서, 상기 제어기는
    데이터의 손상 위험성이 없는 것으로 판단한 경우 상기 제 1 워드라인에 대한 선택 회수를 증가시키는 단계를 더 수행하는 반도체 장치.
  23. 워드라인을 포함하는 제 1 메모리 셀 어레이 및
    상기 제 1 메모리 셀 어레이에 대한 요청을 처리하는 제어기
    를 포함하되, 상기 제어기는
    상기 제 1 메모리 셀 어레이에 대한 요청을 수신하는 단계;
    데이터 손상 위험성을 나타내는 정보를 참고하여 요청된 주소에 대응하는 상기 제 1 메모리 셀 어레이의 제 1 워드라인에 인접하는 하나 또는 둘 이상의 제 2 워드라인에 연결된 셀의 데이터 손상 위험성을 판단하는 단계;
    데이터 손상 위험성이 있는 것으로 판단한 경우 상기 제 2 워드라인에 연결된 셀들 중 적어도 하나의 셀에 데이터를 재저장하는 단계
    를 수행하는 반도체 메모리 장치.
  24. 청구항 23에 있어서, 상기 제어기는
    상기 데이터 손상 위험성이 없는 것으로 판단하는 경우 상기 데이터 손상 위험성을 나타내는 정보를 업데이트하는 단계
    를 더 수행하는 반도체 메모리 장치.
  25. 청구항 23에 있어서, 상기 제어기는
    상기 데이터 손상 위험성이 있는 경우 상기 제 1 메모리 셀 어레이에 대한 요청의 처리를 중지하는 단계
    를 더 수행하는 반도체 메모리 장치.
  26. 청구항 25에 있어서, 상기 제어기는
    상기 데이터를 재저장하는 단계 이후 상기 제 1 메모리 셀 어레이에 대한 요청의 처리를 재개하는 단계
    를 더 수행하는 반도체 메모리 장치.
  27. 청구항 26에 있어서, 상기 제어기는
    상기 제 1 메모리 셀 어레이에 대한 요청의 처리를 중지 또는 재개하는 단계에서 요청의 중지 또는 재개를 지시하는 제어 신호를 메모리 컨트롤러에 제공하는 단계
    를 수행하는 반도체 메모리 장치.
  28. 청구항 26에 있어서, 상기 반도체 메모리 장치는 상기 제 1 메모리 셀 어레이에 대한 요청에 대응하는 명령 및 주소를 일시 저장하는 버퍼를 더 포함하고,
    상기 제어기는 상기 제 1 메모리 셀 어레이에 대한 요청의 처리를 중지하는 단계에서 상기 명령 및 주소를 상기 버퍼에 저장하는 단계
    를 수행하는 반도체 메모리 장치.
  29. 청구항 28에 있어서, 상기 제어기는 상기 제 1 메모리 셀 어레이에 대한 요청의 처리를 재개하는 단계에서 상기 버퍼에 저장된 명령 및 주소를 사용하는 단계
    를 수행하는 반도체 메모리 장치.
  30. 청구항 29에 있어서, 상기 제어기는 상기 제 1 메모리 셀 어레이에 대한 요청을 처리하는 단계 이후
    처리 완료를 나타내는 신호를 메모리 컨트롤러에 제공하는 단계
    를 더 수행하는 반도체 메모리 장치.
  31. 청구항 23에 있어서, 상기 데이터 손상 위험성을 나타내는 정보를 저장하는 제 2 메모리 장치를 더 포함하는 반도체 메모리 장치.
  32. 청구항 23에 있어서, 상기 제 1 메모리 셀 어레이는 휘발성 메모리인 반도체 메모리 장치.
  33. 청구항 32에 있어서, 상기 제어기는
    상기 데이터를 재저장하는 단계에서 상기 제 2 워드라인을 활성화하는 단계를 수행하는 반도체 메모리 장치.
  34. 청구항 32에 있어서, 상기 제어기는
    상기 제 1 메모리 셀 어레이에 대하여 리프레시 동작이 수행된 경우 상기 데이터 손상 위험성을 나타내는 정보를 초기화하는 동작을 더 수행하는 반도체 메모리 장치.
  35. 청구항 23에 있어서, 상기 데이터 손상 위험성을 나타내는 정보는 상기 제 1 워드라인에 대한 선택 회수인 반도체 메모리 장치.
  36. 청구항 35에 있어서, 상기 제어기는
    상기 데이터 손상 위험성을 판단하는 단계에서 상기 제 1 워드라인에 대한 선택 회수가 임계점을 초과하는 경우 데이터 손상 위험성이 있는 것으로 판단하는 반도체 메모리 장치.
  37. 청구항 35에 있어서, 상기 제어기는
    데이터의 손상 위험성이 없는 것으로 판단한 경우 상기 제 1 워드라인에 대한 선택 회수를 증가시키는 단계를 더 수행하는 반도체 메모리 장치.
  38. 워드라인을 포함하는 반도체 메모리 장치 및
    상기 반도체 메모리 장치를 제어하는 컨트롤러
    를 포함하되
    상기 컨트롤러는
    상기 반도체 메모리 장치에 대한 요청을 수신하는 단계;
    데이터 손상 위험성을 나타내는 정보를 참고하여 요청된 주소에 대응하는 상기 반도체 메모리 장치의 제 1 워드라인에 인접하는 하나 또는 둘 이상의 제 2 워드라인에 연결된 셀의 데이터 손상 위험성을 판단하는 단계;
    데이터 손상 위험성이 있는 것으로 판단한 경우 상기 제 2 워드라인에 연결된 셀들 중 적어도 하나의 셀에 데이터를 재저장하는 단계
    를 수행하는 시스템.
  39. 청구항 38에 있어서, 상기 데이터 손상 위험성이 없는 것으로 판단하는 경우 상기 데이터 손상 위험성을 나타내는 정보를 업데이트하는 단계
    를 더 수행하는 시스템.
  40. 청구항 38에 있어서, 상기 제어기는
    상기 데이터 손상 위험성이 있는 경우 상기 제 1 메모리 셀 어레이에 대한 요청의 처리를 중지하는 단계
    를 더 수행하는 시스템.
  41. 청구항 40에 있어서, 상기 제어기는
    상기 데이터를 재저장하는 단계 이후 상기 제 1 메모리 셀 어레이에 대한 요청의 처리를 재개하는 단계를 더 수행하는 시스템.
  42. 청구항 38에 있어서, 상기 데이터 손상 위험성을 나타내는 정보를 저장하는 제 1 메모리 장치를 더 포함하는 시스템.
  43. 청구항 38에 있어서, 상기 반도체 메모리 장치는 휘발성 메모리인 시스템.
  44. 청구항 43에 있어서, 상기 제어기는
    상기 데이터를 재저장하는 단계에서 상기 제 2 워드라인을 활성화하는 단계를 수행하는 시스템.
  45. 청구항 43에 있어서, 상기 제어기는
    상기 반도체 메모리 장치에 대하여 리프레시 동작이 수행된 경우 상기 데이터 손상 위험성을 나타내는 정보를 무효화하는 동작을 더 수행하는 시스템.
  46. 청구항 38에 있어서, 상기 데이터 손상 위험성을 나타내는 정보는 상기 제 1 워드라인에 대한 선택 회수인 시스템.
  47. 청구항 46에 있어서, 상기 제어기는
    상기 데이터 손상 위험성을 판단하는 단계에서 상기 제 1 워드라인에 대한 선택 회수가 임계점을 초과하는 경우 데이터 손상 위험성이 있는 것으로 판단하는 시스템.
  48. 청구항 46에 있어서, 상기 제어기는
    데이터의 손상 위험성이 없는 것으로 판단한 경우 상기 제 1 워드라인에 대한 선택 회수를 증가시키는 단계를 더 수행하는 시스템.
KR1020120060067A 2012-06-04 2012-06-04 반도체 장치 및 그 동작 방법 KR20130136343A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020120060067A KR20130136343A (ko) 2012-06-04 2012-06-04 반도체 장치 및 그 동작 방법
CN201310217381.4A CN103456352B (zh) 2012-06-04 2013-06-03 半导体器件和电子设备
US13/908,733 US9135134B2 (en) 2012-06-04 2013-06-03 Semiconductor device and operating method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120060067A KR20130136343A (ko) 2012-06-04 2012-06-04 반도체 장치 및 그 동작 방법

Publications (1)

Publication Number Publication Date
KR20130136343A true KR20130136343A (ko) 2013-12-12

Family

ID=49671758

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120060067A KR20130136343A (ko) 2012-06-04 2012-06-04 반도체 장치 및 그 동작 방법

Country Status (3)

Country Link
US (1) US9135134B2 (ko)
KR (1) KR20130136343A (ko)
CN (1) CN103456352B (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150086936A (ko) * 2014-01-21 2015-07-29 에스케이하이닉스 주식회사 메모리 및 이를 포함하는 메모리 시스템
US9396786B2 (en) 2013-09-25 2016-07-19 SK Hynix Inc. Memory and memory system including the same
KR20180101647A (ko) * 2012-06-30 2018-09-13 인텔 코포레이션 행 해머 리프레시 명령

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9880770B2 (en) * 2015-09-02 2018-01-30 SK Hynix Inc. Supporting invalidation commands for non-volatile memory
JP6590662B2 (ja) * 2015-11-28 2019-10-16 キヤノン株式会社 メモリを制御する制御装置及びメモリの省電力制御方法
US20190056874A1 (en) * 2017-08-16 2019-02-21 Nanya Technology Corporation System and method for preserving data in volatile memory
US10338831B2 (en) * 2017-08-23 2019-07-02 Nanya Technology Corporation System and method for preserving data in volatile memory
US11544168B2 (en) 2017-10-30 2023-01-03 SK Hynix Inc. Memory system
KR102499255B1 (ko) * 2018-02-19 2023-02-13 에스케이하이닉스 주식회사 통합 메모리 디바이스 및 그의 동작 방법
WO2021232233A1 (en) * 2020-05-19 2021-11-25 Yangtze Memory Technologies Co., Ltd. Control method and controller of program suspending and resuming for memory
CN113454722B (zh) 2020-05-19 2022-08-19 长江存储科技有限责任公司 存储器器件及其编程操作

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5914827B2 (ja) * 1976-08-23 1984-04-06 株式会社日立製作所 アドレス選択システム
JPS63244486A (ja) * 1987-03-31 1988-10-11 Toshiba Corp 半導体装置
US5777924A (en) * 1997-06-05 1998-07-07 Aplus Integrated Circuits, Inc. Flash memory array and decoding architecture
US5953250A (en) * 1997-06-05 1999-09-14 Aplus Integrated Circuits, Inc. Flash memory array and decoding architecture
JP2001076500A (ja) * 1999-06-28 2001-03-23 Mitsubishi Electric Corp 半導体記憶装置
DE10053425C2 (de) * 2000-10-27 2003-02-13 Infineon Technologies Ag Integrierter Speicher mit Zeilenzugriffsteuerung zur Aktivierung und Deaktivierung von Zeilenleitungen
US6798712B2 (en) * 2002-07-02 2004-09-28 Advanced Micro Devices, Inc. Wordline latching in semiconductor memories
AU2003253205A1 (en) * 2002-09-02 2004-03-19 Koninklijke Philips Electronics N.V. Device writing to a plurality of rows in a memory matrix simultaneously
US7016217B2 (en) * 2003-03-07 2006-03-21 Sanyo Electric Co., Ltd. Memory
US7278053B2 (en) * 2003-05-06 2007-10-02 International Business Machines Corporation Self healing storage system
US7173852B2 (en) * 2003-10-03 2007-02-06 Sandisk Corporation Corrected data storage and handling methods
US7212435B2 (en) 2004-06-30 2007-05-01 Micron Technology, Inc. Minimizing adjacent wordline disturb in a memory device
JP5019410B2 (ja) * 2005-03-04 2012-09-05 ルネサスエレクトロニクス株式会社 半導体記憶装置及びその動作方法
JP4353161B2 (ja) * 2005-09-14 2009-10-28 富士通株式会社 情報記憶装置
US20070255889A1 (en) * 2006-03-22 2007-11-01 Yoav Yogev Non-volatile memory device and method of operating the device
US7619944B2 (en) * 2007-01-05 2009-11-17 Innovative Silicon Isi Sa Method and apparatus for variable memory cell refresh
KR20090014036A (ko) * 2007-08-03 2009-02-06 삼성전자주식회사 읽기 디스터번스로 인한 에러를 방지하는 메모리 시스템 및그 방법
CN101373636B (zh) * 2007-08-20 2010-12-22 中芯国际集成电路制造(上海)有限公司 防止存储器阵列产生位线干扰的方法
US8174881B2 (en) * 2009-11-24 2012-05-08 Micron Technology, Inc. Techniques for reducing disturbance in a semiconductor device
KR20130033018A (ko) * 2011-09-26 2013-04-03 에스케이하이닉스 주식회사 디스터번스를 줄일 수 있는 반도체 집적 회로 시스템 및 그 구동방법
US9063879B2 (en) * 2012-12-13 2015-06-23 Sandisk Technologies Inc. Inspection of non-volatile memory for disturb effects
US9575829B2 (en) * 2013-03-13 2017-02-21 Sandisk Technologies Llc Probability-based remedial action for read disturb effects
KR20140139849A (ko) * 2013-05-28 2014-12-08 에스케이하이닉스 주식회사 메모리 및 이를 포함 하는 메모리 시스템
KR102103873B1 (ko) * 2013-06-28 2020-04-24 에스케이하이닉스 주식회사 메모리 및 이를 포함하는 메모리 시스템
KR102194791B1 (ko) * 2013-08-09 2020-12-28 에스케이하이닉스 주식회사 메모리, 이를 포함하는 메모리 시스템 및 메모리의 동작방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180101647A (ko) * 2012-06-30 2018-09-13 인텔 코포레이션 행 해머 리프레시 명령
US9396786B2 (en) 2013-09-25 2016-07-19 SK Hynix Inc. Memory and memory system including the same
KR20150086936A (ko) * 2014-01-21 2015-07-29 에스케이하이닉스 주식회사 메모리 및 이를 포함하는 메모리 시스템

Also Published As

Publication number Publication date
CN103456352B (zh) 2017-08-22
CN103456352A (zh) 2013-12-18
US9135134B2 (en) 2015-09-15
US20130326163A1 (en) 2013-12-05

Similar Documents

Publication Publication Date Title
KR101976452B1 (ko) 반도체 장치
KR20130136343A (ko) 반도체 장치 및 그 동작 방법
KR101881366B1 (ko) 반도체 장치 및 그 동작 방법
US9129672B2 (en) Semiconductor device and operating method thereof
US9431084B2 (en) Determining and storing bit error rate relationships in spin transfer torque magnetoresistive random-access memory (STT-MRAM)
US20170351452A1 (en) Dynamic host memory buffer allocation
US10725695B2 (en) Memory system and operating method thereof
KR20120028166A (ko) 저항성 메모리 장치 및 저항성 메모리 장치의 리프레시 제어 방법
KR102211867B1 (ko) 보조 전원 장치 및 그것을 포함하는 불휘발성 메모리 시스템
TW201937375A (zh) 對持續性記憶體之cpu快取刷新
US10152244B2 (en) Programmable memory command sequencer
US9548098B2 (en) Non-destructive write/read leveling
US11899571B2 (en) Memory system with activate-leveling method
RU2682843C1 (ru) Устройство памяти и система памяти
KR20210058750A (ko) 메모리의 런타임 셀 행 교체
US10847204B2 (en) Control of refresh operation for first memory region at first frequency and for second memory region at second frequency
US10235049B2 (en) Device and method to manage access method for memory pages
CN114627926A (zh) 存储***
EP3271821B1 (en) Memory store error check
KR20130136341A (ko) 반도체 장치 및 그 동작 방법
US10614880B2 (en) Memory system for controlling read voltage using cached data and operation method of the same
US20210365316A1 (en) Memory chip with per row activation count having error correction code protection
KR20160067238A (ko) 메모리 컨트롤러
JP6290579B2 (ja) メモリ制御装置、メモリ制御方法、及び、情報処理装置

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
E601 Decision to refuse application
E801 Decision on dismissal of amendment