JPH0536274A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0536274A JPH0536274A JP3215691A JP21569191A JPH0536274A JP H0536274 A JPH0536274 A JP H0536274A JP 3215691 A JP3215691 A JP 3215691A JP 21569191 A JP21569191 A JP 21569191A JP H0536274 A JPH0536274 A JP H0536274A
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- pulse
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Abstract
(57)【要約】 (修正有)
【構成】クロックパルスを分周制御パルスに応じて分周
する分周回路106、制御パルスの入力に応答して前記ク
ロックパルスをカウントしそのカウントが所定数に達し
たとき前記分周制御パルスを変化させる分周制御回路10
7、前記分周回路の出力に応じてリフレッシュアドレス
を発生するリフレッシュアドレス発生手段104、前記分
周回路の出力および前記制御パルスに応答してワード線
活性化パルスを発生する制御回路105、複数のビット線
およびワード線を含むメモリセルアレイ101及び、前記
リフレッシュアドレスに応答して所定のワード線を選択
し前記ワード線活性化信号に応じて前記選択したワード
線を活性化するデコード手段103とを有する。 【効果】読出し・書込み動作の終了の直後にセルフリフ
レッシュモードに切換った場合でも、短かい周期でリフ
レッシュできるので、データの消失の問題が解決され
た。
する分周回路106、制御パルスの入力に応答して前記ク
ロックパルスをカウントしそのカウントが所定数に達し
たとき前記分周制御パルスを変化させる分周制御回路10
7、前記分周回路の出力に応じてリフレッシュアドレス
を発生するリフレッシュアドレス発生手段104、前記分
周回路の出力および前記制御パルスに応答してワード線
活性化パルスを発生する制御回路105、複数のビット線
およびワード線を含むメモリセルアレイ101及び、前記
リフレッシュアドレスに応答して所定のワード線を選択
し前記ワード線活性化信号に応じて前記選択したワード
線を活性化するデコード手段103とを有する。 【効果】読出し・書込み動作の終了の直後にセルフリフ
レッシュモードに切換った場合でも、短かい周期でリフ
レッシュできるので、データの消失の問題が解決され
た。
Description
【0001】
【産業上の利用分野】本発明は、半導体メモリ装置に関
し、特にダイナミック・ランダム・アクセス・メモリ
(以下、DRAMという)のリフレッシュ回路に関す
る。
し、特にダイナミック・ランダム・アクセス・メモリ
(以下、DRAMという)のリフレッシュ回路に関す
る。
【0002】
【従来の技術】DRAMのメモリセルアレイを構成する
メモリセルは、一般に電荷蓄積用の容量素子と、この容
量素子への入出力を制御するMOS FETとからな
る。記憶された情報は、容量素子に蓄積された電荷で表
されるが、この電荷はMOSFETの漏れ電流や半導体
基板表面での再結合により時間の経過とともに減衰す
る。このため、記憶された情報を一定時間ごとに更新す
るリフレッシュ動作が必要である。
メモリセルは、一般に電荷蓄積用の容量素子と、この容
量素子への入出力を制御するMOS FETとからな
る。記憶された情報は、容量素子に蓄積された電荷で表
されるが、この電荷はMOSFETの漏れ電流や半導体
基板表面での再結合により時間の経過とともに減衰す
る。このため、記憶された情報を一定時間ごとに更新す
るリフレッシュ動作が必要である。
【0003】このリフレッシュ動作を効率よく行うた
め、最近の半導体メモリ装置は複数の種類のリフレッシ
ュ動作モードを採用している。例えば、外部から供給さ
れるアドレス信号CASおよびRASのタイミングを通
常のモードとは変えることによりリフレッシュを開始す
るようにした、CAS before RAS ref
resh(CBR)モード、メモリが一定時間以上待機
状態を続けたときに、一定間隔ごとに自動的にすべての
メモリセルに対してリフレッシュ動作を行うセルフリフ
レッシュモード等である。これらリフレッシュモードの
ほか、通常の読出し・書込みの際には、選択されたワー
ド線に接続されたすべてのメモリセルの記憶内容がそれ
らメモリセルにそれぞれ接続されたビット線に供給さ
れ、これらビット線の電位がセンスアンプによりそれぞ
れ増幅された後、それらメモリセルの各各にその記憶内
容が再び格納されるので、一種のリフレッシュ動作が行
われる。
め、最近の半導体メモリ装置は複数の種類のリフレッシ
ュ動作モードを採用している。例えば、外部から供給さ
れるアドレス信号CASおよびRASのタイミングを通
常のモードとは変えることによりリフレッシュを開始す
るようにした、CAS before RAS ref
resh(CBR)モード、メモリが一定時間以上待機
状態を続けたときに、一定間隔ごとに自動的にすべての
メモリセルに対してリフレッシュ動作を行うセルフリフ
レッシュモード等である。これらリフレッシュモードの
ほか、通常の読出し・書込みの際には、選択されたワー
ド線に接続されたすべてのメモリセルの記憶内容がそれ
らメモリセルにそれぞれ接続されたビット線に供給さ
れ、これらビット線の電位がセンスアンプによりそれぞ
れ増幅された後、それらメモリセルの各各にその記憶内
容が再び格納されるので、一種のリフレッシュ動作が行
われる。
【0004】このような半導体メモリ装置において、セ
ルフリフレッシュモード以外の読出し・書込み動作や、
CBRモードによるリフレッシュ動作では、動作速度の
高速化のため、選択されたワード線をアクティブレベル
状態に保つ時間を短くしていた。
ルフリフレッシュモード以外の読出し・書込み動作や、
CBRモードによるリフレッシュ動作では、動作速度の
高速化のため、選択されたワード線をアクティブレベル
状態に保つ時間を短くしていた。
【0005】
【発明が解決しようとする課題】しかし、ワード線をア
クティブレベル状態に保つ時間を短縮すると、メモリセ
ルの容量素子に格納される電荷が不十分になる。例え
ば、この電荷の量を反映する容量の両端子間、の電位差
(リストアレベル)がまだビット線の電位の約80%程
度にすぎない時点で前記ワード線のアクティブレベル状
態は終ることになる。一方、セルフリフレッシュモード
では1本のワード線がハイレベルの状態に保たれる期間
が長いため、メモリセルの容量素子に電荷が十分に蓄積
され、リストアレベルは高くなる。従って、容量素子に
格納されたデータのホールド時間が長くなるのでリフレ
ッシュの時間間隔を長くできる。通常の読出し・書込み
に伴うリフレッシュ動作ではその直後のデータのホール
ド時間は短いため、リフレッシュの時間間隔を短くしな
ければならない。
クティブレベル状態に保つ時間を短縮すると、メモリセ
ルの容量素子に格納される電荷が不十分になる。例え
ば、この電荷の量を反映する容量の両端子間、の電位差
(リストアレベル)がまだビット線の電位の約80%程
度にすぎない時点で前記ワード線のアクティブレベル状
態は終ることになる。一方、セルフリフレッシュモード
では1本のワード線がハイレベルの状態に保たれる期間
が長いため、メモリセルの容量素子に電荷が十分に蓄積
され、リストアレベルは高くなる。従って、容量素子に
格納されたデータのホールド時間が長くなるのでリフレ
ッシュの時間間隔を長くできる。通常の読出し・書込み
に伴うリフレッシュ動作ではその直後のデータのホール
ド時間は短いため、リフレッシュの時間間隔を短くしな
ければならない。
【0006】ところが、例えば読出し又は書込み動作終
了直後に上述のセルフリフレッシュモードに切り換った
場合、各メモリセルは読出し・書込み時に行なう低いリ
ストアレベルでデータを記憶している。このような状態
のまま、読出し・書込動作が終了し、その直後に上述の
セルフリフレッシュモードに切り換った場合、最初のリ
フレッシュまでの時間は、セルフリフレッシュモードの
高いリストアレベルでメモリセルにデータが記憶されて
いる場合と同じく長い。このような場合、メモリセルの
容量素子に蓄積されている電荷が検出不可能なほどに消
去して記憶内容にエラーを生じる。
了直後に上述のセルフリフレッシュモードに切り換った
場合、各メモリセルは読出し・書込み時に行なう低いリ
ストアレベルでデータを記憶している。このような状態
のまま、読出し・書込動作が終了し、その直後に上述の
セルフリフレッシュモードに切り換った場合、最初のリ
フレッシュまでの時間は、セルフリフレッシュモードの
高いリストアレベルでメモリセルにデータが記憶されて
いる場合と同じく長い。このような場合、メモリセルの
容量素子に蓄積されている電荷が検出不可能なほどに消
去して記憶内容にエラーを生じる。
【0007】したがって、本発明の目的は、読出し・書
込み動作等に伴なう通常のリフレッシュ動作の直後にセ
ルフリフレッシュモードに切換った場合でも、メモリセ
ルの記憶内容の消去を防止できる半導体メモリ装置を提
供することにある。
込み動作等に伴なう通常のリフレッシュ動作の直後にセ
ルフリフレッシュモードに切換った場合でも、メモリセ
ルの記憶内容の消去を防止できる半導体メモリ装置を提
供することにある。
【0008】
【課題を解決するための手段】本発明の半導体メモリ装
置は、クロックパルスを分周制御パルスに応じて分周す
る分周回路と、制御パルスの入力に応答して前記クロッ
クパルスをカウントしそのカウントが所定数に達したと
き前記分周制御パルスを変化させる分周制御回路と、前
記分周回路の出力に応じてリフレッシュアドレスを発生
するリフレッシュアドレス発生手段と、前記分周回路の
出力および前記制御パルスに応答してワード線活性化パ
ルスを発生する制御回路と、アレイ状に設けられた複数
のメモリセルとそれらにそれぞれ接続された複数のビッ
ト線およびワード線を含むメモリセルアレイと、前記リ
フレッシュアドレスに応答して所定のワード線を選択し
前記ワード線活性化信号に応じて前記選択したワード線
を活性化するデコード手段とを有する。
置は、クロックパルスを分周制御パルスに応じて分周す
る分周回路と、制御パルスの入力に応答して前記クロッ
クパルスをカウントしそのカウントが所定数に達したと
き前記分周制御パルスを変化させる分周制御回路と、前
記分周回路の出力に応じてリフレッシュアドレスを発生
するリフレッシュアドレス発生手段と、前記分周回路の
出力および前記制御パルスに応答してワード線活性化パ
ルスを発生する制御回路と、アレイ状に設けられた複数
のメモリセルとそれらにそれぞれ接続された複数のビッ
ト線およびワード線を含むメモリセルアレイと、前記リ
フレッシュアドレスに応答して所定のワード線を選択し
前記ワード線活性化信号に応じて前記選択したワード線
を活性化するデコード手段とを有する。
【0009】好ましくはこの分周回路は複数のフリップ
フロップを含む分周手段と、前記分周制御パルスに応答
して前記分周回路の出力を制御する手段とを含む。
フロップを含む分周手段と、前記分周制御パルスに応答
して前記分周回路の出力を制御する手段とを含む。
【0010】好ましくはこの分周率制御回路は前記制御
パルスに応答して前記クロックパルスをカウントしこの
カウント値が所定値になると検出パルスを発生するカウ
ント手段と、前記検出パルスに応じて前記分周制御パル
スを変化させる制御手段とを有する。
パルスに応答して前記クロックパルスをカウントしこの
カウント値が所定値になると検出パルスを発生するカウ
ント手段と、前記検出パルスに応じて前記分周制御パル
スを変化させる制御手段とを有する。
【0011】
【実施例】図1を参照して本発明の実施例を説明する。
図1において、メモリセルアレイ101は各々1つのN
チャネルトランジスタと1つの容量素子とから成りアレ
イ状に配置された複数のメモリセルMCで構成される
(いわゆる1トランジスタ−1キャパシタ型セルMCを
アレイ状に配置して形成されている)。ビット線BLは
センスアンプ102に接続されている。センスアンプ1
02はビット線BLの電位を増幅する。ロウデコーダ1
03は入力ロウアドレス113に応じて1本のワード線
WLを選択し、その電位をリフレッシュ制御回路105
から供給されるワード線活性化信号118に応じてハイ
レベルにする。
図1において、メモリセルアレイ101は各々1つのN
チャネルトランジスタと1つの容量素子とから成りアレ
イ状に配置された複数のメモリセルMCで構成される
(いわゆる1トランジスタ−1キャパシタ型セルMCを
アレイ状に配置して形成されている)。ビット線BLは
センスアンプ102に接続されている。センスアンプ1
02はビット線BLの電位を増幅する。ロウデコーダ1
03は入力ロウアドレス113に応じて1本のワード線
WLを選択し、その電位をリフレッシュ制御回路105
から供給されるワード線活性化信号118に応じてハイ
レベルにする。
【0012】分周回路106は外部からの又は内部で生
成される基準クロックパルス110の供給を受け、分周
制御パルス114に応じてクロックパルスを分周し、分
周出力パルス116を発生する。本実施例の場合、分周
制御パルス114がハイレベルの場合にはクロックパル
ス110を1/4に分周した信号が分周出力パルス11
6となり、ロウレベルの場合にはクロックパルス110
が分周されずにそのまま分周出力パルス116となる。
成される基準クロックパルス110の供給を受け、分周
制御パルス114に応じてクロックパルスを分周し、分
周出力パルス116を発生する。本実施例の場合、分周
制御パルス114がハイレベルの場合にはクロックパル
ス110を1/4に分周した信号が分周出力パルス11
6となり、ロウレベルの場合にはクロックパルス110
が分周されずにそのまま分周出力パルス116となる。
【0013】分周率制御回路107は、セルフリフレッ
シュモードの際にロウレベルとなる制御パルス111お
よびクロックパルス110の供給を受け、制御パルス1
11がハイレベルの時は分周制御パルス114をハイレ
ベルとし、制御パルス111がロウレベルとなると、分
周制御パルス114をロウレベルに変化させ、その時点
からクロックパルス110が所定数(本実施例の場合ワ
ード線WLと同数)だけ発生した後、再び分周制御パル
ス114をハイレベルに戻す。
シュモードの際にロウレベルとなる制御パルス111お
よびクロックパルス110の供給を受け、制御パルス1
11がハイレベルの時は分周制御パルス114をハイレ
ベルとし、制御パルス111がロウレベルとなると、分
周制御パルス114をロウレベルに変化させ、その時点
からクロックパルス110が所定数(本実施例の場合ワ
ード線WLと同数)だけ発生した後、再び分周制御パル
ス114をハイレベルに戻す。
【0014】セレクタ117は制御パルス111に応じ
て分周出力パルス116又は内部から生成されるR/W
リフレッシュパルス115のいずれかを選択して、その
選択したパルスをリフレッシュパルス112としてリフ
レッシュカウンタ104およびリフレッシュ制御回路1
05に供給する。
て分周出力パルス116又は内部から生成されるR/W
リフレッシュパルス115のいずれかを選択して、その
選択したパルスをリフレッシュパルス112としてリフ
レッシュカウンタ104およびリフレッシュ制御回路1
05に供給する。
【0015】リフレッシュカウンタ104は、リフレッ
シュパルス112に応じてロウデコーダ103に対する
リフレッシュアドレス113を発生させる。リフレッシ
ュ制御回路105は制御パルス111およびリフレッシ
ュパルス112に応じてロウデコーダ103に対してワ
ード線活性化信号118や、メモリセルアレイ101
(特にプリチャージ回路など)に対する制御信号や、セ
ンスアンプ102に対する制御パルスなどを発生する。
本回路によりワード線活性化パルス118は制御パルス
111がハイレベルの時は短いハイレベル状態の期間を
持ち、同制御パルスがロウレベルの時は、それに比べて
長いハイレベル状態の期間を持つように設定される。
シュパルス112に応じてロウデコーダ103に対する
リフレッシュアドレス113を発生させる。リフレッシ
ュ制御回路105は制御パルス111およびリフレッシ
ュパルス112に応じてロウデコーダ103に対してワ
ード線活性化信号118や、メモリセルアレイ101
(特にプリチャージ回路など)に対する制御信号や、セ
ンスアンプ102に対する制御パルスなどを発生する。
本回路によりワード線活性化パルス118は制御パルス
111がハイレベルの時は短いハイレベル状態の期間を
持ち、同制御パルスがロウレベルの時は、それに比べて
長いハイレベル状態の期間を持つように設定される。
【0016】読出し・書込み動作等に伴い通常リフレッ
シュからセルフリフレッシュモードに切換わり制御パル
ス111がロウレベルになった時点からワード線の全部
がハイレベルになるまで、即ち全メモリセルが一度リフ
レッシュされるまではクロックパルス110と等しい周
期のリフレッシュパルス112が発生し、短い周期でリ
フレッシュ動作が行われる。
シュからセルフリフレッシュモードに切換わり制御パル
ス111がロウレベルになった時点からワード線の全部
がハイレベルになるまで、即ち全メモリセルが一度リフ
レッシュされるまではクロックパルス110と等しい周
期のリフレッシュパルス112が発生し、短い周期でリ
フレッシュ動作が行われる。
【0017】次に図2を参照して分周回路106および
分周率制御回路107の具体的回路構成を説明する。
分周率制御回路107の具体的回路構成を説明する。
【0018】分周回路106は、D−フリップフロップ
回路201および202と、これら2つのフリップフロ
ップ回路の出力211、212を入力とするNANDゲ
ート203と、分周率制御回路107からの分周制御パ
ルス114とNANDゲート203の出力213とを入
力とするNANDゲート204と、インバータ209を
介して供給されるクロックパルス110とNANDゲー
ト204の出力214とを入力とするNANDゲート2
05を含む。この構成により、分周制御パルス114が
ハイレベルの時は、クロックパルス110を1/4に分
周したパルスが分周出力パルス116として出力され、
一方、ロウレベルの時はクロックパルス110がそのま
ま分周出力パルス116として出力される。
回路201および202と、これら2つのフリップフロ
ップ回路の出力211、212を入力とするNANDゲ
ート203と、分周率制御回路107からの分周制御パ
ルス114とNANDゲート203の出力213とを入
力とするNANDゲート204と、インバータ209を
介して供給されるクロックパルス110とNANDゲー
ト204の出力214とを入力とするNANDゲート2
05を含む。この構成により、分周制御パルス114が
ハイレベルの時は、クロックパルス110を1/4に分
周したパルスが分周出力パルス116として出力され、
一方、ロウレベルの時はクロックパルス110がそのま
ま分周出力パルス116として出力される。
【0019】分周率制御回路107は、制御パルス11
1がロウレベルにある期間はクロックパルス110をカ
ウントし、同制御パルス110がハイレベルの時リセッ
トされるカウンタ206と、制御パルス111がロウレ
ベルのときワンショットパルス217を発生するワンシ
ョット回路208と、同パルス217によりリセットさ
れカウンタ206の検出出力パルス216に応じて分周
制御パルス114を出力するD−フリップフロップ回路
207とを含む。この構成により、制御パルス111が
ロウレベルになるとワンショットパルス217が発生し
D−フリップフロップ回路207がリセットされるた
め、分周制御パルス114がロウレベルとなる。同時に
カウンタ206のリセットが解除されるため、その時点
からクロックパルス110のカウントが始まる。その後
クロックパルス110が所定数(本実施例の場合ワード
線WLの数、例えば1024本)だけ発生すると検出出
力パルス216がハイレベルとなり、分周制御パルス1
14は再びハイレベルとなる。
1がロウレベルにある期間はクロックパルス110をカ
ウントし、同制御パルス110がハイレベルの時リセッ
トされるカウンタ206と、制御パルス111がロウレ
ベルのときワンショットパルス217を発生するワンシ
ョット回路208と、同パルス217によりリセットさ
れカウンタ206の検出出力パルス216に応じて分周
制御パルス114を出力するD−フリップフロップ回路
207とを含む。この構成により、制御パルス111が
ロウレベルになるとワンショットパルス217が発生し
D−フリップフロップ回路207がリセットされるた
め、分周制御パルス114がロウレベルとなる。同時に
カウンタ206のリセットが解除されるため、その時点
からクロックパルス110のカウントが始まる。その後
クロックパルス110が所定数(本実施例の場合ワード
線WLの数、例えば1024本)だけ発生すると検出出
力パルス216がハイレベルとなり、分周制御パルス1
14は再びハイレベルとなる。
【0020】次に、本実施例の動作を図3を参照して説
明する。まず読出し・書込み動作に伴なうリフレッシュ
動作は通常のリフレッシュモードでリフレッシュ動作を
行なうため、制御パルス111がハイレベルとなり、セ
レクタ117はR/Wリフレッシュパルス115を選択
し、そのパルス115をリフレッシュパルス112とし
てリフレッシュカウンタ104およびリフレッシュ制御
回路105に供給する(図1参照)。従って、リフレッ
シュカウンタ104はR/Wリフレッシュパルス115
のタイミングでアドレス信号113をロウアドレス10
3に供給する。リフレッシュ制御回路105は制御パル
ス111がハイレベルのため、短いハイレベル状態の期
間を持つワード線活性化パルス118(図3の期間t1
0参照)をロウアドレス103に供給する。ロウアドレ
ス103はこのアドレス信号113に応じたワード線W
Lをワード線活性化パルス118がハイレベルの状態に
ある期間そのレベルをハイレベルとして、リフレッシュ
動作を行なう。
明する。まず読出し・書込み動作に伴なうリフレッシュ
動作は通常のリフレッシュモードでリフレッシュ動作を
行なうため、制御パルス111がハイレベルとなり、セ
レクタ117はR/Wリフレッシュパルス115を選択
し、そのパルス115をリフレッシュパルス112とし
てリフレッシュカウンタ104およびリフレッシュ制御
回路105に供給する(図1参照)。従って、リフレッ
シュカウンタ104はR/Wリフレッシュパルス115
のタイミングでアドレス信号113をロウアドレス10
3に供給する。リフレッシュ制御回路105は制御パル
ス111がハイレベルのため、短いハイレベル状態の期
間を持つワード線活性化パルス118(図3の期間t1
0参照)をロウアドレス103に供給する。ロウアドレ
ス103はこのアドレス信号113に応じたワード線W
Lをワード線活性化パルス118がハイレベルの状態に
ある期間そのレベルをハイレベルとして、リフレッシュ
動作を行なう。
【0021】読出し・書込み動作の直後にセルフリフレ
ッシュモードになると制御パルス111がロウレベルと
なる(図3の時刻t31参照)。これに応じて分周率制
御回路107内のカウンタ206のリセットが解除され
クロックパルス110のカウントが開始される(図2参
照)。同時にワンショット回路208がワンショットパ
ルス217を発生し、D−フリップフロップ回路207
をリセットするので分周制御パルス114はロウレベル
となる(図2参照)。
ッシュモードになると制御パルス111がロウレベルと
なる(図3の時刻t31参照)。これに応じて分周率制
御回路107内のカウンタ206のリセットが解除され
クロックパルス110のカウントが開始される(図2参
照)。同時にワンショット回路208がワンショットパ
ルス217を発生し、D−フリップフロップ回路207
をリセットするので分周制御パルス114はロウレベル
となる(図2参照)。
【0022】分周制御パルス114がロウレベルとなる
ため、分周回路106内のNANDゲート204の出力
214は強制的にハイレベルとなり、結果的にNAND
ゲート205の出力である分周出力パルス116はクロ
ックパルス110を分周せす、そのまま出力する。
ため、分周回路106内のNANDゲート204の出力
214は強制的にハイレベルとなり、結果的にNAND
ゲート205の出力である分周出力パルス116はクロ
ックパルス110を分周せす、そのまま出力する。
【0023】制御パルス111がロウレベルにあるので
セレクタ117は分周出力パルス116を選択し、これ
をリフレッシュパルス112としてリフレッシュカウン
タ104に供給する。リフレッシュカウンタ104はリ
フレッシュパルス112のタイミングに応じてロウデコ
ーダ103に対してリフレッシュアドレス113を更新
するので、クロックパルス110そのままの短い繰返し
周期でリフレッシュアドレス113が更新される。その
際、リフレッシュ制御回路に対してもロウレベルの制御
パルス111が供給されるので、ワード線活性化パルス
118はハイレベル状態の期間の長いパルスとなる(図
3の期間t20参照)。従って、通常のリフレッシュ動
作時よりもワード線のハイレベル状態の期間の長いリフ
レッシュ動作が繰返される。
セレクタ117は分周出力パルス116を選択し、これ
をリフレッシュパルス112としてリフレッシュカウン
タ104に供給する。リフレッシュカウンタ104はリ
フレッシュパルス112のタイミングに応じてロウデコ
ーダ103に対してリフレッシュアドレス113を更新
するので、クロックパルス110そのままの短い繰返し
周期でリフレッシュアドレス113が更新される。その
際、リフレッシュ制御回路に対してもロウレベルの制御
パルス111が供給されるので、ワード線活性化パルス
118はハイレベル状態の期間の長いパルスとなる(図
3の期間t20参照)。従って、通常のリフレッシュ動
作時よりもワード線のハイレベル状態の期間の長いリフ
レッシュ動作が繰返される。
【0024】全メモリセルに対するリフレッシュ動作が
終了すると、即ち全ワード線WLを選択するためにリフ
レッシュパルス112がワード線WLと同数(例えば1
024回)だけ発生すると、リフレッシュパルス112
と同じ繰返し周期のクロックパルス110をカウントし
ているカウンタ206が検出パルス216をハイレベル
にする(図3の時刻t32参照)。カウンタ206は例
えば、ワード線WLが1024本であれば10ビットの
カウンタで構成し、カウントの最上位ビット(MSB)
を検出パルス216とすればよい。あるいは、カウンタ
206をバイナリーカウンタ等で構成し、ワード線WL
の数をそのカウンタ206に設定しておけば、そのカウ
ンタ206に得られる一致信号を検出パルス216とす
ることができる。
終了すると、即ち全ワード線WLを選択するためにリフ
レッシュパルス112がワード線WLと同数(例えば1
024回)だけ発生すると、リフレッシュパルス112
と同じ繰返し周期のクロックパルス110をカウントし
ているカウンタ206が検出パルス216をハイレベル
にする(図3の時刻t32参照)。カウンタ206は例
えば、ワード線WLが1024本であれば10ビットの
カウンタで構成し、カウントの最上位ビット(MSB)
を検出パルス216とすればよい。あるいは、カウンタ
206をバイナリーカウンタ等で構成し、ワード線WL
の数をそのカウンタ206に設定しておけば、そのカウ
ンタ206に得られる一致信号を検出パルス216とす
ることができる。
【0025】検出パルス216がハイレベルとなると、
その立上りに応じてD−フリップフロップ回路207は
分周制御パルス114をハイレベルにする。分周制御パ
ルス114がハイレベルであると、分周回路106を構
成するNANDゲート204の出力214の変化はNA
NDゲート203の出力213の変化に影響される。結
果として、分周出力パルス116はクロックパルス11
0を1/4に分周した信号となる。
その立上りに応じてD−フリップフロップ回路207は
分周制御パルス114をハイレベルにする。分周制御パ
ルス114がハイレベルであると、分周回路106を構
成するNANDゲート204の出力214の変化はNA
NDゲート203の出力213の変化に影響される。結
果として、分周出力パルス116はクロックパルス11
0を1/4に分周した信号となる。
【0026】この条件の下では、分周出力パルス116
がクロックパルス110の1/4分周信号になるので、
リフレッシュパルス112もこの1/4分周信号とな
り、それに応じてリフレッシュカウンタ104が発生す
るリフレッシュアドレス113の発生タイミングも長く
なる。このタイミングが以降、通常のセルフリフレッシ
ュのタイミングとして用いられ、ワード線WLが次々に
選択されてリフレッシュ動作が行われる。
がクロックパルス110の1/4分周信号になるので、
リフレッシュパルス112もこの1/4分周信号とな
り、それに応じてリフレッシュカウンタ104が発生す
るリフレッシュアドレス113の発生タイミングも長く
なる。このタイミングが以降、通常のセルフリフレッシ
ュのタイミングとして用いられ、ワード線WLが次々に
選択されてリフレッシュ動作が行われる。
【0027】以上説明したように、本実施例によれば、
読出し・書込み動作の終了の直後にセルフリフレッシュ
モードに切換った場合でも、その直後の1回目のリフレ
ッシュ動作は通常のリフレッシュ動作よりもリストアレ
ベルが高くしかも短い繰返した周期ですべてのメモリセ
ルに対して行なわれるので、リストアレベルの低い状態
でメモリセルの格納データを短い周期で再びリフレッシ
ュできる。従って、記憶されたデータが消失する問題は
解決される。
読出し・書込み動作の終了の直後にセルフリフレッシュ
モードに切換った場合でも、その直後の1回目のリフレ
ッシュ動作は通常のリフレッシュ動作よりもリストアレ
ベルが高くしかも短い繰返した周期ですべてのメモリセ
ルに対して行なわれるので、リストアレベルの低い状態
でメモリセルの格納データを短い周期で再びリフレッシ
ュできる。従って、記憶されたデータが消失する問題は
解決される。
【0028】次に図4の参照して本発明の第2の実施例
について説明する。第1の実施例が図2に示すように、
分周率制御回路107内に専用のカウンタ206を備え
ているのに対して、第2の実施例ではこの専用のカウン
タを用いることなく、リフレッシュカウンタを分周率制
御回路の制御に用いている。この構成は、カウンタ20
6とリフレッシュカウンタ104とのカウントすべきビ
ット数が等しいのでカウンタを共有できることを本発明
の発明者が見出したことに基づく。
について説明する。第1の実施例が図2に示すように、
分周率制御回路107内に専用のカウンタ206を備え
ているのに対して、第2の実施例ではこの専用のカウン
タを用いることなく、リフレッシュカウンタを分周率制
御回路の制御に用いている。この構成は、カウンタ20
6とリフレッシュカウンタ104とのカウントすべきビ
ット数が等しいのでカウンタを共有できることを本発明
の発明者が見出したことに基づく。
【0029】即ち、分周率制御回路407は制御パルス
111がロウレベルになると分周制御パルス114をロ
ウレベルとするとともに、その時にワンショットパルス
411を発生し、リフレッシュカウンタ404から供給
される検出信号410がハイレベルとなると分周制御パ
ルス114を再びハイレベルとする。
111がロウレベルになると分周制御パルス114をロ
ウレベルとするとともに、その時にワンショットパルス
411を発生し、リフレッシュカウンタ404から供給
される検出信号410がハイレベルとなると分周制御パ
ルス114を再びハイレベルとする。
【0030】リフレッシュカウンタ404は、ワンショ
ットパルス411によりリセットされ、リフレッシュパ
ルス112をカウントし、そのカウント数をロウデコー
ダ103に対するリフレッシュアドレスとして供給する
とともに、所定数(第1の実施例と同様にワード線WL
と同数)のリフレッシュパルス112が発生したときに
検出信号410をハイレベルにするカウンタ501から
なる。
ットパルス411によりリセットされ、リフレッシュパ
ルス112をカウントし、そのカウント数をロウデコー
ダ103に対するリフレッシュアドレスとして供給する
とともに、所定数(第1の実施例と同様にワード線WL
と同数)のリフレッシュパルス112が発生したときに
検出信号410をハイレベルにするカウンタ501から
なる。
【0031】この第2の実施例の上記以外の構成要素は
図1で説明した第1の実施例と同様であるため、詳細な
説明は省略し、図1と共通の参照数字で示すに留める。
図1で説明した第1の実施例と同様であるため、詳細な
説明は省略し、図1と共通の参照数字で示すに留める。
【0032】次に図5を参照してリフレッシュカウンタ
404および分周率制御回路407の具体的回路構成を
説明する。
404および分周率制御回路407の具体的回路構成を
説明する。
【0033】リフレッシュカウンタ404はカウンタ5
01より構成されている。このカウンタ501は第1の
実施例の分周回路10内のカウンタ206と同じ構成の
カウンタ、即ちワード線WLが1024本であれば10
ビットのカウンタで構成し、カウントの最上位ビット
(MSB)を検出信号410とすることもできるし、バ
イナリーカウンタ等で構成することもできる。
01より構成されている。このカウンタ501は第1の
実施例の分周回路10内のカウンタ206と同じ構成の
カウンタ、即ちワード線WLが1024本であれば10
ビットのカウンタで構成し、カウントの最上位ビット
(MSB)を検出信号410とすることもできるし、バ
イナリーカウンタ等で構成することもできる。
【0034】分周率制御回路407は制御パルス111
がロウレベルとなるとワンショットパルス411を発生
するワンショット回路503と、ワンショットパルス4
11によりリセットされカウンタ501の検出信号41
0に応じて分周制御パルス114を出力するD−フリッ
プフロップ回路502を含む。
がロウレベルとなるとワンショットパルス411を発生
するワンショット回路503と、ワンショットパルス4
11によりリセットされカウンタ501の検出信号41
0に応じて分周制御パルス114を出力するD−フリッ
プフロップ回路502を含む。
【0035】本実施例の動作は、実質的には図3ち示し
た第1の実施例と次の点を除き同じである。すなわち、
まず、第1に図3に示したカウンタ206はセルフリフ
レッシュモードになるまで制御パルス111がハイレベ
ルであるのでリセット状態、即ち初期状態にあるのに対
して、本実施例では、カウンタ501がセルフリフレッ
シュモードに切換わる前のカウント値をそのまま保持し
ているので、それをリセットするために制御パルス11
1のロウレベルと同期して発生するワンショットパルス
411をカウンタ501のリセット信号として使用し、
初期状態としている点が第1の異る点である。次に、制
御パルス111がハイレベルの時、分周制御パルス11
4をハイレベルに保持するために、D−フリップフロッ
プ回路502のセット信号に制御パルス111が入力さ
れている点が第2の異る点である。
た第1の実施例と次の点を除き同じである。すなわち、
まず、第1に図3に示したカウンタ206はセルフリフ
レッシュモードになるまで制御パルス111がハイレベ
ルであるのでリセット状態、即ち初期状態にあるのに対
して、本実施例では、カウンタ501がセルフリフレッ
シュモードに切換わる前のカウント値をそのまま保持し
ているので、それをリセットするために制御パルス11
1のロウレベルと同期して発生するワンショットパルス
411をカウンタ501のリセット信号として使用し、
初期状態としている点が第1の異る点である。次に、制
御パルス111がハイレベルの時、分周制御パルス11
4をハイレベルに保持するために、D−フリップフロッ
プ回路502のセット信号に制御パルス111が入力さ
れている点が第2の異る点である。
【0036】上述の説明から明らかなとおり、本実施例
によれば、分周率制御回路407をカウンタなしで構成
することができるため、回路の簡素化が図れる。以上説
明した実施例ではクロックパルス110を1/4に分周
した分周パルスをリート・ライトモード時のリフレッシ
ュパルス112として説明したが、この分周率は1/4
に限定されるわけではなく、任意の分周率を選べる。
によれば、分周率制御回路407をカウンタなしで構成
することができるため、回路の簡素化が図れる。以上説
明した実施例ではクロックパルス110を1/4に分周
した分周パルスをリート・ライトモード時のリフレッシ
ュパルス112として説明したが、この分周率は1/4
に限定されるわけではなく、任意の分周率を選べる。
【0037】
【発明の効果】以上説明したように、本発明の半導体メ
モリ装置は、読出し・書込み動作の終了の直後にセルフ
リフレッシュモードに切換った場合でも、その直後の1
回目のリフレッシュ動作は短周期ですべてのメモリセル
に対して行なわれるので、リード・ライトモードによっ
てリストアレベルの低い状態でメモリセルに格納されて
いデータを短かい周期でリフレッシュできる。これによ
って、リフレッシュ周期が長くなることに伴うデータの
消失の問題が解決された。
モリ装置は、読出し・書込み動作の終了の直後にセルフ
リフレッシュモードに切換った場合でも、その直後の1
回目のリフレッシュ動作は短周期ですべてのメモリセル
に対して行なわれるので、リード・ライトモードによっ
てリストアレベルの低い状態でメモリセルに格納されて
いデータを短かい周期でリフレッシュできる。これによ
って、リフレッシュ周期が長くなることに伴うデータの
消失の問題が解決された。
【図1】本発明の実施例における半導体メモリ装置の構
成を示す回路図である。
成を示す回路図である。
【図2】図1に示す分周回路および分周率制御回路の具
体的構成を示す回路図である。
体的構成を示す回路図である。
【図3】図1に示す半導体メモリ装置の動作を説明する
ための波形図である。
ための波形図である。
【図4】本発明の他の実施例における半導体メモリ装置
の構成を示す回路図である。
の構成を示す回路図である。
【図5】図4に示すリフレッシュカウンタおよび分周率
制御回路の具体的構成を示す回路図である。
制御回路の具体的構成を示す回路図である。
101 メモリセルアレイ
102 センスアンプ
103 ロウデコーダ
104 リフレッシュカウンタ
105 リフレッシュ制御回路
106 分周回路
107 分周率制御回路
Claims (5)
- 【請求項1】 クロックパルスを分周制御パルスに応じ
て分周する分周回路と、制御パルスの入力に応答して前
記クロックパルスをカウントしそのカウントが所定数に
達したとき前記分周制御パルスを変化させる分周制御回
路と、前記分周回路の出力に応じてリフレッシュアドレ
スを発生するリフレッシュアドレス発生手段と、前記分
周回路の出力および前記制御パルスに応答してワード線
活性化パルスを発生する制御回路と、アレイ状に設けら
れた複数のメモリセルとそれらにそれぞれ接続された複
数のビット線およびワード線を含むメモリセルアレイ
と、前記リフレッシュアドレスに応答して所定のワード
線を選択し前記ワード線活性化信号に応じて前記選択し
たワード線を活性化するデコード手段とを有することを
特徴とする半導体メモリ装置。 - 【請求項2】 前記分周回路が複数のフリップフロップ
を含む分周手段と、前記分周制御パルスに応答して前記
分周回路の出力を制御する手段とを含むことを特徴とす
る請求項1記載の半導体メモリ装置。 - 【請求項3】 前記分周率制御回路が前記制御パルスに
応答して前記クロックパルスをカウントしこのカウント
値が所定値になると検出パルスを発生するカウント手段
と、前記検出パルスに応じて前記分周制御パルスを変化
させる制御手段とを有することを特徴とする請求項1記
載の半導体メモリ装置。 - 【請求項4】 前記分周率制御回路が前記アドレス発生
手段を構成するカウンタからの検出信号に応答して前記
分周制御パルスを変化させる手段を有することを特徴と
する請求項1記載の半導体メモリ装置。 - 【請求項5】 前記制御パルスに応答して前記分周回路
の出力とリフレッシュ信号のいずれかを選択し前記アド
レス発生手段に供給するセレクタを有することを特徴と
する請求項1記載の半導体メモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3215691A JPH0536274A (ja) | 1990-08-30 | 1991-08-28 | 半導体メモリ装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22999390 | 1990-08-30 | ||
JP2-229993 | 1990-08-30 | ||
JP3215691A JPH0536274A (ja) | 1990-08-30 | 1991-08-28 | 半導体メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0536274A true JPH0536274A (ja) | 1993-02-12 |
Family
ID=26520998
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3215691A Pending JPH0536274A (ja) | 1990-08-30 | 1991-08-28 | 半導体メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0536274A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4749505A (en) * | 1985-07-08 | 1988-06-07 | Exxon Chemical Patents Inc. | Olefin polymer viscosity index improver additive useful in oil compositions |
JPH07211065A (ja) * | 1993-12-18 | 1995-08-11 | Samsung Electron Co Ltd | 半導体メモリ装置のセルフリフレッシュ方法及びそのためのリフレッシュ制御回路 |
US6246636B1 (en) | 1999-06-28 | 2001-06-12 | Hyundai Electronics Industries Co., Ltd. | Load signal generating circuit of a packet command driving type memory device |
JP2006244641A (ja) * | 2005-03-04 | 2006-09-14 | Nec Electronics Corp | 半導体記憶装置及びその動作方法 |
US7355918B2 (en) | 2004-11-16 | 2008-04-08 | Elpida Memory, Inc. | Semiconductor memory device and refresh method thereof |
JP2013097853A (ja) * | 2011-11-04 | 2013-05-20 | Sk Hynix Inc | セルフリフレッシュパルス生成回路 |
-
1991
- 1991-08-28 JP JP3215691A patent/JPH0536274A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4749505A (en) * | 1985-07-08 | 1988-06-07 | Exxon Chemical Patents Inc. | Olefin polymer viscosity index improver additive useful in oil compositions |
JPH07211065A (ja) * | 1993-12-18 | 1995-08-11 | Samsung Electron Co Ltd | 半導体メモリ装置のセルフリフレッシュ方法及びそのためのリフレッシュ制御回路 |
US6246636B1 (en) | 1999-06-28 | 2001-06-12 | Hyundai Electronics Industries Co., Ltd. | Load signal generating circuit of a packet command driving type memory device |
US7355918B2 (en) | 2004-11-16 | 2008-04-08 | Elpida Memory, Inc. | Semiconductor memory device and refresh method thereof |
JP2006244641A (ja) * | 2005-03-04 | 2006-09-14 | Nec Electronics Corp | 半導体記憶装置及びその動作方法 |
JP2013097853A (ja) * | 2011-11-04 | 2013-05-20 | Sk Hynix Inc | セルフリフレッシュパルス生成回路 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010206 |