JPH0773682A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0773682A JPH0773682A JP5166312A JP16631293A JPH0773682A JP H0773682 A JPH0773682 A JP H0773682A JP 5166312 A JP5166312 A JP 5166312A JP 16631293 A JP16631293 A JP 16631293A JP H0773682 A JPH0773682 A JP H0773682A
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Abstract
(57)【要約】
【目的】 FRAM等の効果的な強制リフレッシュ方法
を提供し、そのアクセス効率を高める。また、強制リフ
レッシュ実施中における電源切断による待避データの消
失を防止し、FRAM等の信頼性を高める。 【構成】 強誘電体キャパシタを記憶素子とするFRA
M等に、各ワード線又はプレート線に対応して設けられ
その選択回数を計数するためのアクセスカウンタDC及
びSCと、ワード線又はプレート線の選択時、対応する
アクセスカウンタの計数値を更新しかつその値が所定値
に達したことを識別するアクセスカウンタ制御回路CC
とを設け、強制リフレッシュを、各ワード線又はプレー
ト線に結合される所定数の強誘電体キャパシタを単位と
して実施する。また、強制リフレッシュ時、対象となる
強誘電体キャパシタの保持データを一時的に待避させる
ための待避メモリSMを、不揮発性の強誘電体キャパシ
タにより構成する。
を提供し、そのアクセス効率を高める。また、強制リフ
レッシュ実施中における電源切断による待避データの消
失を防止し、FRAM等の信頼性を高める。 【構成】 強誘電体キャパシタを記憶素子とするFRA
M等に、各ワード線又はプレート線に対応して設けられ
その選択回数を計数するためのアクセスカウンタDC及
びSCと、ワード線又はプレート線の選択時、対応する
アクセスカウンタの計数値を更新しかつその値が所定値
に達したことを識別するアクセスカウンタ制御回路CC
とを設け、強制リフレッシュを、各ワード線又はプレー
ト線に結合される所定数の強誘電体キャパシタを単位と
して実施する。また、強制リフレッシュ時、対象となる
強誘電体キャパシタの保持データを一時的に待避させる
ための待避メモリSMを、不揮発性の強誘電体キャパシ
タにより構成する。
Description
【0001】
【産業上の利用分野】この発明は半導体記憶装置に関
し、例えば、フェロエレクトリック(Ferroele
ctric)RAM(Random Access M
emory:ランダムアクセスメモリ)等に利用して特
に有効な技術に関する。
し、例えば、フェロエレクトリック(Ferroele
ctric)RAM(Random Access M
emory:ランダムアクセスメモリ)等に利用して特
に有効な技術に関する。
【0002】
【従来の技術】強誘電体キャパシタを記憶素子とするい
わゆるフェロエレクトリックRAM(以下、FRAMと
略称する)がある。また、このようなFRAMにおい
て、記憶素子となる強誘電体キャパシタの両電極間に書
き込み電圧を超える所定の高電圧を印加しあるいは書き
込み電圧と同電位の電圧を所定時間以上印加することに
よって、書き換え疲労にともなう強誘電体キャパシタの
自発分極の低下を回復させるいわゆる強制リフレッシュ
(ポーリング)が知られている。さらに、1個の選択M
OSFET(Metal Oxide Semicon
ductor Field Effect Trans
istor:金属酸化物半導体型電界効果トランジス
タ。この明細書では、MOSFETをして絶縁ゲート型
電界効果トランジスタの総称とする)に対応して複数の
強誘電体キャパシタを設けることで、非選択状態とされ
る強誘電体キャパシタへのストレスを抑制しつつ高集積
化を図ったいわゆる1MOS・多キャパシタ型のFRA
Mがある。
わゆるフェロエレクトリックRAM(以下、FRAMと
略称する)がある。また、このようなFRAMにおい
て、記憶素子となる強誘電体キャパシタの両電極間に書
き込み電圧を超える所定の高電圧を印加しあるいは書き
込み電圧と同電位の電圧を所定時間以上印加することに
よって、書き換え疲労にともなう強誘電体キャパシタの
自発分極の低下を回復させるいわゆる強制リフレッシュ
(ポーリング)が知られている。さらに、1個の選択M
OSFET(Metal Oxide Semicon
ductor Field Effect Trans
istor:金属酸化物半導体型電界効果トランジス
タ。この明細書では、MOSFETをして絶縁ゲート型
電界効果トランジスタの総称とする)に対応して複数の
強誘電体キャパシタを設けることで、非選択状態とされ
る強誘電体キャパシタへのストレスを抑制しつつ高集積
化を図ったいわゆる1MOS・多キャパシタ型のFRA
Mがある。
【0003】FRAMならびにその強制リフレッシュに
ついては、例えば、1992年、米国、ゴードン アン
ド ブリーチ科学出版社(Gordon and Br
each Science Publishers)発
行の『インテグレイテッドフェロエレクトリックス(I
ntegrated Ferroelectrics』
第1頁〜第15頁に記載されている。また、1MOS・
多キャパシタ型のFRAMについては、例えば、特開平
4−90189号公報がある。
ついては、例えば、1992年、米国、ゴードン アン
ド ブリーチ科学出版社(Gordon and Br
each Science Publishers)発
行の『インテグレイテッドフェロエレクトリックス(I
ntegrated Ferroelectrics』
第1頁〜第15頁に記載されている。また、1MOS・
多キャパシタ型のFRAMについては、例えば、特開平
4−90189号公報がある。
【0004】
【発明が解決しようとする課題】FRAMの記憶素子と
なる強誘電体キャパシタは、上記資料に記載されるよう
に、書き換え疲労にともなって自発分極の低下を招く
が、その度合は、FRAMに対するアクセス回数つまり
は強誘電体キャパシタの書き換え回数によって判定する
ことができる。したがって、FRAMにそのアクセス回
数を計数するためのカウンタを設け、その計数値が所定
値に達した時点で強制リフレッシュを実施すれば、強誘
電体キャパシタの自発分極の異常な低下を防止し、FR
AMの信頼性を保持することができる。しかし、実際に
は、FRAMのアクセス回数はアドレスごとに異なるた
め、FRAM全体のアクセス回数をもとに強制リフレッ
シュの開始条件を判定した場合には、アクセス回数の少
ないアドレスについては無意味な強制リフレッシュを行
うことになるとともに、相応して強制リフレッシュの所
要時間が増大し、FRAMのアクセス効率が低下する。
なる強誘電体キャパシタは、上記資料に記載されるよう
に、書き換え疲労にともなって自発分極の低下を招く
が、その度合は、FRAMに対するアクセス回数つまり
は強誘電体キャパシタの書き換え回数によって判定する
ことができる。したがって、FRAMにそのアクセス回
数を計数するためのカウンタを設け、その計数値が所定
値に達した時点で強制リフレッシュを実施すれば、強誘
電体キャパシタの自発分極の異常な低下を防止し、FR
AMの信頼性を保持することができる。しかし、実際に
は、FRAMのアクセス回数はアドレスごとに異なるた
め、FRAM全体のアクセス回数をもとに強制リフレッ
シュの開始条件を判定した場合には、アクセス回数の少
ないアドレスについては無意味な強制リフレッシュを行
うことになるとともに、相応して強制リフレッシュの所
要時間が増大し、FRAMのアクセス効率が低下する。
【0005】一方、FRAMの強制リフレッシュ時に
は、対象となる強誘電体キャパシタの保持データを一時
的に待避させる必要があるが、そのための待避メモリ
は、一般的にランダムアクセスメモリ等の揮発性メモリ
により構成される。ところが、FRAMの大規模化が進
み強制リフレッシュの所要時間が増加すると、強制リフ
レッシュ実施中に電源切断される可能性が高くなる。こ
の結果、ランダムアクセスメモリ等に待避中のデータが
消失し、FRAMの信頼性が低下する。
は、対象となる強誘電体キャパシタの保持データを一時
的に待避させる必要があるが、そのための待避メモリ
は、一般的にランダムアクセスメモリ等の揮発性メモリ
により構成される。ところが、FRAMの大規模化が進
み強制リフレッシュの所要時間が増加すると、強制リフ
レッシュ実施中に電源切断される可能性が高くなる。こ
の結果、ランダムアクセスメモリ等に待避中のデータが
消失し、FRAMの信頼性が低下する。
【0006】この発明の目的は、FRAM等の効果的な
強制リフレッシュ方法を提供し、そのアクセス効率を高
めることにある。この発明の他の目的は、電源切断によ
る待避データの消失を防止し、FRAM等の信頼性を高
めることにある。
強制リフレッシュ方法を提供し、そのアクセス効率を高
めることにある。この発明の他の目的は、電源切断によ
る待避データの消失を防止し、FRAM等の信頼性を高
めることにある。
【0007】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
【0008】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、強誘電体キャパシタを記憶素
子とするFRAM等の半導体記憶装置に、例えば各ワー
ド線又はプレート線に対応して設けられその選択回数を
計数するためのアクセスカウンタと、各ワード線又はプ
レート線の選択時、対応するアクセスカウンタの計数値
を更新しかつその計数値が所定値に達したことを識別す
るアクセスカウンタ制御回路とを設け、強誘電体キャパ
シタの強制リフレッシュを、各ワード線又はプレート線
に結合される所定数の強誘電体キャパシタを単位として
実施する。また、強制リフレッシュ時、強制リフレッシ
ュの対象となる強誘電体キャパシタの保持データを一時
的に待避させるための待避メモリを、不揮発性の強誘電
体キャパシタによって構成する。
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、強誘電体キャパシタを記憶素
子とするFRAM等の半導体記憶装置に、例えば各ワー
ド線又はプレート線に対応して設けられその選択回数を
計数するためのアクセスカウンタと、各ワード線又はプ
レート線の選択時、対応するアクセスカウンタの計数値
を更新しかつその計数値が所定値に達したことを識別す
るアクセスカウンタ制御回路とを設け、強誘電体キャパ
シタの強制リフレッシュを、各ワード線又はプレート線
に結合される所定数の強誘電体キャパシタを単位として
実施する。また、強制リフレッシュ時、強制リフレッシ
ュの対象となる強誘電体キャパシタの保持データを一時
的に待避させるための待避メモリを、不揮発性の強誘電
体キャパシタによって構成する。
【0009】
【作用】上記手段によれば、FRAM等に対するアクセ
スが特定のアドレスに集中する場合でも、選択回数の多
い強誘電体キャパシタに対してのみ強制リフレッシュを
実施し、強制リフレッシュの判定条件をほぼ均一化でき
るとともに、強制リフレッシュの実施単位を細分化し、
その所要時間を短縮して、FRAM等のアクセス効率を
高めることができる。また、FRAM等の大規模化が進
み強制リフレッシュの所要時間が増加した場合でも、強
制リフレッシュ実施中の電源切断による待避データの消
失を防止し、FRAM等の信頼性を高めることができ
る。
スが特定のアドレスに集中する場合でも、選択回数の多
い強誘電体キャパシタに対してのみ強制リフレッシュを
実施し、強制リフレッシュの判定条件をほぼ均一化でき
るとともに、強制リフレッシュの実施単位を細分化し、
その所要時間を短縮して、FRAM等のアクセス効率を
高めることができる。また、FRAM等の大規模化が進
み強制リフレッシュの所要時間が増加した場合でも、強
制リフレッシュ実施中の電源切断による待避データの消
失を防止し、FRAM等の信頼性を高めることができ
る。
【0010】
【実施例】図1には、この発明が適用されたFRAMを
含むシングルチップマイクロコンピュータの一実施例の
ブロック図が示されている。同図により、まずFRAM
を含むマイクロコンピュータの構成及び動作の概要につ
いて説明する。なお、図1の各ブロックを構成する回路
素子は、公知の半導体集積回路の製造技術により、単結
晶シリコンのような1個の半導体基板上に形成される。
含むシングルチップマイクロコンピュータの一実施例の
ブロック図が示されている。同図により、まずFRAM
を含むマイクロコンピュータの構成及び動作の概要につ
いて説明する。なお、図1の各ブロックを構成する回路
素子は、公知の半導体集積回路の製造技術により、単結
晶シリコンのような1個の半導体基板上に形成される。
【0011】図1において、この実施例のシングルチッ
プマイクロコンピュータは、ストアドプログラム方式の
中央処理ユニットCPUをその基本構成要素とする。こ
の中央処理ユニットCPUには、内部バスBUSを介し
て、FRAM,ランダムアクセスメモリRAM,タイマ
ー回路TIM,シリアルコミニュケーションインタフェ
ースSCI,入出力インタフェースI/Oならびにアナ
ログ/ディジタル変換回路A/D等が結合される。マイ
クロコンピュータには、外部端子VCC及びVSSを介
して電源電圧VCC及び接地電位VSSが供給され、外
部端子AVCC及びAVSSが介して電源電圧AVCC
及び接地電位AVSSが供給される。このうち、電源電
圧AVCC及び接地電位AVSSは、アナログ/ディジ
タル変換回路A/D等のアナログ回路の動作電源として
供給され、電源電圧VCC及びVSSは、その他のディ
ジタル回路の動作電源として供給される。
プマイクロコンピュータは、ストアドプログラム方式の
中央処理ユニットCPUをその基本構成要素とする。こ
の中央処理ユニットCPUには、内部バスBUSを介し
て、FRAM,ランダムアクセスメモリRAM,タイマ
ー回路TIM,シリアルコミニュケーションインタフェ
ースSCI,入出力インタフェースI/Oならびにアナ
ログ/ディジタル変換回路A/D等が結合される。マイ
クロコンピュータには、外部端子VCC及びVSSを介
して電源電圧VCC及び接地電位VSSが供給され、外
部端子AVCC及びAVSSが介して電源電圧AVCC
及び接地電位AVSSが供給される。このうち、電源電
圧AVCC及び接地電位AVSSは、アナログ/ディジ
タル変換回路A/D等のアナログ回路の動作電源として
供給され、電源電圧VCC及びVSSは、その他のディ
ジタル回路の動作電源として供給される。
【0012】この実施例において、中央処理ユニットC
PUには、FRAMから割り込み要求信号の一つとなる
リフレッシュ要求信号RFQB(ここで、それが有効と
されるとき選択的にロウレベルとされるいわゆる反転信
号等については、その名称の末尾にBを付して表す。以
下同様)が供給され、FRAMには、中央処理ユニット
CPUからリフレッシュ要求信号RFQBに対する受理
信号となるリフレッシュ起動信号RFが供給される。な
お、リフレッシュ要求信号RFQBはロウレベルをその
有効レベルとし、リフレッシュ起動信号RFは、特に制
限されないが、ハイレベルをその有効レベルとする。
PUには、FRAMから割り込み要求信号の一つとなる
リフレッシュ要求信号RFQB(ここで、それが有効と
されるとき選択的にロウレベルとされるいわゆる反転信
号等については、その名称の末尾にBを付して表す。以
下同様)が供給され、FRAMには、中央処理ユニット
CPUからリフレッシュ要求信号RFQBに対する受理
信号となるリフレッシュ起動信号RFが供給される。な
お、リフレッシュ要求信号RFQBはロウレベルをその
有効レベルとし、リフレッシュ起動信号RFは、特に制
限されないが、ハイレベルをその有効レベルとする。
【0013】ここで、中央処理ユニットCPUは、予め
FRAMに格納された制御プログラムに従って所定の演
算処理を実行するとともに、マイクロコンピュータの各
部を制御・統轄する。また、FRAMは、強誘電体キャ
パシタを記憶素子として構成され、中央処理ユニットC
PUの動作に必要な制御プログラムや固定データ等を格
納する。この実施例おいて、FRAMは、後述するよう
に、メモリアレイの各プレート線に対応して設けられる
アクセスカウンタと、このアクセスカウンタを更新しか
つその計数値が所定値に達したとき図示されないオーバ
フロー信号OFを選択的にハイレベルとするアクセスカ
ウンタ制御回路CCとを備える。オーバフロー信号OF
がハイレベルとされるとき、FRAMは前記リフレッシ
ュ要求信号RFQBをロウレベルとし、中央処理ユニッ
トCPUに強制リフレッシュの開始を要求する。中央処
理ユニットCPUは、このリフレッシュ要求信号RFQ
Bを受理するとリフレッシュ起動信号RFをハイレベル
とし、FRAMの強制リフレッシュを起動する。そし
て、タイマー回路TIMにより強制リフレッシュの所要
時間を計時し、この間、FRAMのアクセスを禁止す
る。
FRAMに格納された制御プログラムに従って所定の演
算処理を実行するとともに、マイクロコンピュータの各
部を制御・統轄する。また、FRAMは、強誘電体キャ
パシタを記憶素子として構成され、中央処理ユニットC
PUの動作に必要な制御プログラムや固定データ等を格
納する。この実施例おいて、FRAMは、後述するよう
に、メモリアレイの各プレート線に対応して設けられる
アクセスカウンタと、このアクセスカウンタを更新しか
つその計数値が所定値に達したとき図示されないオーバ
フロー信号OFを選択的にハイレベルとするアクセスカ
ウンタ制御回路CCとを備える。オーバフロー信号OF
がハイレベルとされるとき、FRAMは前記リフレッシ
ュ要求信号RFQBをロウレベルとし、中央処理ユニッ
トCPUに強制リフレッシュの開始を要求する。中央処
理ユニットCPUは、このリフレッシュ要求信号RFQ
Bを受理するとリフレッシュ起動信号RFをハイレベル
とし、FRAMの強制リフレッシュを起動する。そし
て、タイマー回路TIMにより強制リフレッシュの所要
時間を計時し、この間、FRAMのアクセスを禁止す
る。
【0014】次に、ランダムアクセスメモリRAMは、
所定の記憶容量を有するスタティック型RAM等からな
り、中央処理ユニットCPUの演算結果や制御データ等
を一時的に格納する。一方、タイマー回路TIMは、図
示されないクロック発生回路から供給されるクロック信
号をもとに所定の時間計時を行い、中央処理ユニットC
PUの時間管理やカレンダー機能を実現する。また、シ
リアルコミニュケーションインタフェースSCIは、マ
イクロコンピュータの外部に結合されるシリアル入出力
装置と中央処理ユニットCPU又はランダムアクセスメ
モリRAMとの間のデータ授受を制御・管理し、入出力
インタフェースI/Oは、外部に結合されるパラレル入
出力装置と中央処理ユニットCPU又はランダムアクセ
スメモリRAMとの間のデータ授受を制御・管理する。
さらに、アナログ/ディジタル変換回路A/Dは、外部
のセンサ等から入力されるアナログ信号を所定ビットの
ディジタル信号に変換し、中央処理ユニットCPU等に
伝達する。
所定の記憶容量を有するスタティック型RAM等からな
り、中央処理ユニットCPUの演算結果や制御データ等
を一時的に格納する。一方、タイマー回路TIMは、図
示されないクロック発生回路から供給されるクロック信
号をもとに所定の時間計時を行い、中央処理ユニットC
PUの時間管理やカレンダー機能を実現する。また、シ
リアルコミニュケーションインタフェースSCIは、マ
イクロコンピュータの外部に結合されるシリアル入出力
装置と中央処理ユニットCPU又はランダムアクセスメ
モリRAMとの間のデータ授受を制御・管理し、入出力
インタフェースI/Oは、外部に結合されるパラレル入
出力装置と中央処理ユニットCPU又はランダムアクセ
スメモリRAMとの間のデータ授受を制御・管理する。
さらに、アナログ/ディジタル変換回路A/Dは、外部
のセンサ等から入力されるアナログ信号を所定ビットの
ディジタル信号に変換し、中央処理ユニットCPU等に
伝達する。
【0015】図2には、図1のシングルチップマイクロ
コンピュータに含まれるFRAMの一実施例のブロック
図が示されている。また、図3及び図4には、図2のF
RAMに含まれるメモリアレイMARYの一実施例の回
路図が示され、図5には、YスイッチYSの一実施例の
回路図が示されている。さらに、図6及び図8には、図
2のFRAMに含まれるリードライト回路RW及びアク
セスカウンタ制御回路CCの一実施例のブロック図がそ
れぞれ示され、図7には、図6のリードライト回路RW
に含まれる単位リードライト回路DRW0の一実施例の
ブロック図が示されている。これらの図をもとに、この
実施例のFRAMの構成及び動作の概要と特徴について
説明する。なお、以下の回路図において、図示されるM
OSFETは、特に制限されないが、すべてNチャンネ
ル型である。
コンピュータに含まれるFRAMの一実施例のブロック
図が示されている。また、図3及び図4には、図2のF
RAMに含まれるメモリアレイMARYの一実施例の回
路図が示され、図5には、YスイッチYSの一実施例の
回路図が示されている。さらに、図6及び図8には、図
2のFRAMに含まれるリードライト回路RW及びアク
セスカウンタ制御回路CCの一実施例のブロック図がそ
れぞれ示され、図7には、図6のリードライト回路RW
に含まれる単位リードライト回路DRW0の一実施例の
ブロック図が示されている。これらの図をもとに、この
実施例のFRAMの構成及び動作の概要と特徴について
説明する。なお、以下の回路図において、図示されるM
OSFETは、特に制限されないが、すべてNチャンネ
ル型である。
【0016】図2において、この実施例のFRAMは、
強誘電体キャパシタからなる記憶素子が実質的に格子状
に配置されてなるメモリアレイMARYをその基本構成
要素とする。この実施例において、メモリアレイMAR
Yは、その機能に応じてデータメモリDM及び待避メモ
リSMならびにデータメモリ用アクセスカウンタDC及
び待避メモリ用アクセスカウンタSCに分割される。
強誘電体キャパシタからなる記憶素子が実質的に格子状
に配置されてなるメモリアレイMARYをその基本構成
要素とする。この実施例において、メモリアレイMAR
Yは、その機能に応じてデータメモリDM及び待避メモ
リSMならびにデータメモリ用アクセスカウンタDC及
び待避メモリ用アクセスカウンタSCに分割される。
【0017】ここで、メモリアレイMARYを構成する
データメモリDMは、特に制限されないが、図3に示さ
れるように、8×(P+1)個のメモリブロックDB0
0〜DB07ないしDBp0〜DBp7に分割され、こ
れらのメモリブロックのそれぞれは、格子状に配置され
た(m+1)×(n+1)個の記憶素子つまり強誘電体
キャパシタCと、n+1個の選択MOSFETQとを含
む。各メモリブロックの同一の列に配置されたm+1個
の強誘電体キャパシタCの一方の電極は、対応するサブ
データ線d000〜d00nからd070〜d07nな
いしdp00〜dp0nからdp70〜dp7nを介し
て、対応する選択MOSFETQのソースにそれぞれ共
通結合される。また、各メモリブロックの同一の行に配
置されたn+1個の強誘電体キャパシタCの他方の電極
は、対応するプレート線P00〜P0mないしPp0〜
Ppmにそれぞれ共通結合される。さらに、各メモリブ
ロックの選択MOSFETQのドレインは、対応するデ
ータ線D00〜D0nないしD70〜D7nにそれぞれ
共通結合され、そのゲートは、対応するワード線W0〜
Wpにそれぞれ共通結合される。
データメモリDMは、特に制限されないが、図3に示さ
れるように、8×(P+1)個のメモリブロックDB0
0〜DB07ないしDBp0〜DBp7に分割され、こ
れらのメモリブロックのそれぞれは、格子状に配置され
た(m+1)×(n+1)個の記憶素子つまり強誘電体
キャパシタCと、n+1個の選択MOSFETQとを含
む。各メモリブロックの同一の列に配置されたm+1個
の強誘電体キャパシタCの一方の電極は、対応するサブ
データ線d000〜d00nからd070〜d07nな
いしdp00〜dp0nからdp70〜dp7nを介し
て、対応する選択MOSFETQのソースにそれぞれ共
通結合される。また、各メモリブロックの同一の行に配
置されたn+1個の強誘電体キャパシタCの他方の電極
は、対応するプレート線P00〜P0mないしPp0〜
Ppmにそれぞれ共通結合される。さらに、各メモリブ
ロックの選択MOSFETQのドレインは、対応するデ
ータ線D00〜D0nないしD70〜D7nにそれぞれ
共通結合され、そのゲートは、対応するワード線W0〜
Wpにそれぞれ共通結合される。
【0018】一方、待避メモリSMは、図の水平方向に
配置された8個のメモリブロックSB0〜SB7に分割
され、これらのメモリブロックのそれぞれは、n+1個
の記憶素子つまり強誘電体キャパシタCと同数の選択M
OSFETQとを含む。各メモリブロックを構成する強
誘電体キャパシタCの一方の電極は、対応する選択MO
SFETQのソースにそれぞれ結合され、その他方の電
極は、プレート線Psに共通結合される。また、各メモ
リブロックを構成する選択MOSFETQのドレイン
は、対応するデータ線D00〜D0nないしD70〜D
7nにそれぞれ結合され、そのゲートは、ワード線Ws
に共通結合される。
配置された8個のメモリブロックSB0〜SB7に分割
され、これらのメモリブロックのそれぞれは、n+1個
の記憶素子つまり強誘電体キャパシタCと同数の選択M
OSFETQとを含む。各メモリブロックを構成する強
誘電体キャパシタCの一方の電極は、対応する選択MO
SFETQのソースにそれぞれ結合され、その他方の電
極は、プレート線Psに共通結合される。また、各メモ
リブロックを構成する選択MOSFETQのドレイン
は、対応するデータ線D00〜D0nないしD70〜D
7nにそれぞれ結合され、そのゲートは、ワード線Ws
に共通結合される。
【0019】次に、データメモリ用アクセスカウンタD
Cは、図4に示されるように、垂直方向にp+1個のメ
モリブロックDCB0〜DCBpに分割され、これらの
メモリブロックのそれぞれは、格子状に配置された(m
+1)×(q+1)個の記憶素子つまり強誘電体キャパ
シタCと、q+1個の選択MOSFETQとを含む。各
メモリブロックの同一の列に配置されたm+1個の強誘
電体キャパシタCの一方の電極は、対応するサブデータ
線dc00〜dc0qないしdcp0〜dcpqを介し
て、対応する選択MOSFETQのソースにそれぞれ共
通結合される。また、各メモリブロックの同一の行に配
置されたq+1個の強誘電体キャパシタCの他方の電極
は、対応するプレート線P00〜P0mないしPp0〜
Ppmにそれぞれ共通結合される。さらに、各メモリブ
ロックの選択MOSFETQのドレインは、対応するデ
ータ線DC0〜DCqにそれぞれ共通結合され、そのゲ
ートは、対応するワード線W0〜Wpにそれぞれ共通結
合される。
Cは、図4に示されるように、垂直方向にp+1個のメ
モリブロックDCB0〜DCBpに分割され、これらの
メモリブロックのそれぞれは、格子状に配置された(m
+1)×(q+1)個の記憶素子つまり強誘電体キャパ
シタCと、q+1個の選択MOSFETQとを含む。各
メモリブロックの同一の列に配置されたm+1個の強誘
電体キャパシタCの一方の電極は、対応するサブデータ
線dc00〜dc0qないしdcp0〜dcpqを介し
て、対応する選択MOSFETQのソースにそれぞれ共
通結合される。また、各メモリブロックの同一の行に配
置されたq+1個の強誘電体キャパシタCの他方の電極
は、対応するプレート線P00〜P0mないしPp0〜
Ppmにそれぞれ共通結合される。さらに、各メモリブ
ロックの選択MOSFETQのドレインは、対応するデ
ータ線DC0〜DCqにそれぞれ共通結合され、そのゲ
ートは、対応するワード線W0〜Wpにそれぞれ共通結
合される。
【0020】一方、待避メモリ用アクセスカウンタSC
は、1個のメモリブロックSCBからなり、このメモリ
ブロックSCBは、q+1個の記憶素子つまり強誘電体
キャパシタCと同数の選択MOSFETQとを含む。メ
モリブロックSCBを構成する強誘電体キャパシタCの
一方の電極は、対応する選択MOSFETQのソースに
それぞれ結合され、その他方の電極は、プレート線Ps
に共通結合される。また、選択MOSFETQのドレイ
ンは、対応するデータ線DC0〜DCqにそれぞれ結合
され、そのゲートはワード線Wsに共通結合される。
は、1個のメモリブロックSCBからなり、このメモリ
ブロックSCBは、q+1個の記憶素子つまり強誘電体
キャパシタCと同数の選択MOSFETQとを含む。メ
モリブロックSCBを構成する強誘電体キャパシタCの
一方の電極は、対応する選択MOSFETQのソースに
それぞれ結合され、その他方の電極は、プレート線Ps
に共通結合される。また、選択MOSFETQのドレイ
ンは、対応するデータ線DC0〜DCqにそれぞれ結合
され、そのゲートはワード線Wsに共通結合される。
【0021】この実施例において、データメモリ用アク
セスカウンタDC及び待避メモリ用アクセスカウンタS
Cは、対応するプレート線P00〜P0mないしPp0
〜Ppm又はPsのアクセス回数を計数するために供さ
れる。これらのアクセスカウンタは、後述するアクセス
カウンタ制御回路CCによってカウントアップされ、0
から2のq+1乗−1回にわたって対応するプレート線
のアクセス回数を計数する。対応するプレート線のアク
セス回数が2のq+1乗回となりデータメモリ用アクセ
スカウンタDC又は待避メモリ用アクセスカウンタSC
が実質的にオーバフローすると、FRAMは、後述する
ように、リフレッシュ要求信号RFQBをロウレベルと
し、中央処理ユニットCPUに対して強制リフレッシュ
の開始を要求するための割り込みをかける。
セスカウンタDC及び待避メモリ用アクセスカウンタS
Cは、対応するプレート線P00〜P0mないしPp0
〜Ppm又はPsのアクセス回数を計数するために供さ
れる。これらのアクセスカウンタは、後述するアクセス
カウンタ制御回路CCによってカウントアップされ、0
から2のq+1乗−1回にわたって対応するプレート線
のアクセス回数を計数する。対応するプレート線のアク
セス回数が2のq+1乗回となりデータメモリ用アクセ
スカウンタDC又は待避メモリ用アクセスカウンタSC
が実質的にオーバフローすると、FRAMは、後述する
ように、リフレッシュ要求信号RFQBをロウレベルと
し、中央処理ユニットCPUに対して強制リフレッシュ
の開始を要求するための割り込みをかける。
【0022】つまり、この実施例のFRAMでは、メモ
リアレイMARYを構成する強誘電体キャパシタのアク
セス回数が、各プレート線に結合されるn+1個の強誘
電体キャパシタを単位として管理され、これらの強誘電
体キャパシタを単位としてその強制リフレッシュが行わ
れる。この結果、例えば特定アドレスに対してアクセス
が集中するような場合でも、選択回数の多い強誘電体キ
ャパシタに対してのみ選択的に強制リフレッシュを実施
し、強制リフレッシュの判定条件をほぼ均一化できると
ともに、強制リフレッシュの実施単位を細分化し、その
所要時間を短縮して、FRAMのアクセス効率を高める
ことができるものとなる。
リアレイMARYを構成する強誘電体キャパシタのアク
セス回数が、各プレート線に結合されるn+1個の強誘
電体キャパシタを単位として管理され、これらの強誘電
体キャパシタを単位としてその強制リフレッシュが行わ
れる。この結果、例えば特定アドレスに対してアクセス
が集中するような場合でも、選択回数の多い強誘電体キ
ャパシタに対してのみ選択的に強制リフレッシュを実施
し、強制リフレッシュの判定条件をほぼ均一化できると
ともに、強制リフレッシュの実施単位を細分化し、その
所要時間を短縮して、FRAMのアクセス効率を高める
ことができるものとなる。
【0023】メモリアレイMARYを構成するワード線
W0〜WpならびにWsは、その左方においてXアドレ
スデコーダXDに結合され、択一的に選択状態とされ
る。また、メモリアレイMARYを構成するプレート線
P00〜P0mないしPp0〜PpmならびにPsは、
その右方においてプレートドライバPDに結合され、選
択的に所定の選択レベル又は非選択レベルとされる。X
アドレスデコーダXDには、XアドレスバッファXBか
らi+1ビットの内部アドレス信号x0〜xiが供給さ
れ、内部電圧発生回路VGから内部電圧VWが供給され
る。また、プレートドライバPDには、Xアドレスバッ
ファXBから内部アドレス信号x0〜xiが供給され、
内部電圧発生回路VGから内部電圧VPならびにVO及
びHVOが供給される。XアドレスバッファXBには、
アドレス入力端子AX0〜AXiを介してXアドレス信
号AX0〜AXiが供給され、内部電圧発生回路VGに
は、電源電圧入力端子VCCを介して電源電圧VCCが
供給される。
W0〜WpならびにWsは、その左方においてXアドレ
スデコーダXDに結合され、択一的に選択状態とされ
る。また、メモリアレイMARYを構成するプレート線
P00〜P0mないしPp0〜PpmならびにPsは、
その右方においてプレートドライバPDに結合され、選
択的に所定の選択レベル又は非選択レベルとされる。X
アドレスデコーダXDには、XアドレスバッファXBか
らi+1ビットの内部アドレス信号x0〜xiが供給さ
れ、内部電圧発生回路VGから内部電圧VWが供給され
る。また、プレートドライバPDには、Xアドレスバッ
ファXBから内部アドレス信号x0〜xiが供給され、
内部電圧発生回路VGから内部電圧VPならびにVO及
びHVOが供給される。XアドレスバッファXBには、
アドレス入力端子AX0〜AXiを介してXアドレス信
号AX0〜AXiが供給され、内部電圧発生回路VGに
は、電源電圧入力端子VCCを介して電源電圧VCCが
供給される。
【0024】内部電圧発生回路VGは、電源電圧VCC
を昇圧して所定の内部電圧VP,VW及びVOを形成す
るとともに、内部電圧VO及び接地電位VSS間の中間
電位とされる内部電圧HVOを形成する。このうち、内
部電圧VOは、強誘電体キャパシタに対するいわゆる書
き込み電圧としてプレートドライバPD及びリードライ
ト回路RWに供給され、内部電圧HVOも、プレートド
ライバPD及びリードライト回路RWに供給される。ま
た、内部電圧VWは、内部電圧VOより少なくとも選択
MOSFETQのしきい値電圧分以上高い電位とされ、
ワード線W0〜WpならびにWsの選択電圧としてXア
ドレスデコーダXDに供給される。さらに、内部電圧V
Pは、内部電圧VWよりさらに高い電位とされ、強誘電
体キャパシタCのリフレッシュ電圧としてプレートドラ
イバPDに供給される。
を昇圧して所定の内部電圧VP,VW及びVOを形成す
るとともに、内部電圧VO及び接地電位VSS間の中間
電位とされる内部電圧HVOを形成する。このうち、内
部電圧VOは、強誘電体キャパシタに対するいわゆる書
き込み電圧としてプレートドライバPD及びリードライ
ト回路RWに供給され、内部電圧HVOも、プレートド
ライバPD及びリードライト回路RWに供給される。ま
た、内部電圧VWは、内部電圧VOより少なくとも選択
MOSFETQのしきい値電圧分以上高い電位とされ、
ワード線W0〜WpならびにWsの選択電圧としてXア
ドレスデコーダXDに供給される。さらに、内部電圧V
Pは、内部電圧VWよりさらに高い電位とされ、強誘電
体キャパシタCのリフレッシュ電圧としてプレートドラ
イバPDに供給される。
【0025】XアドレスバッファXBは、アドレス入力
端子AX0〜AXiを介して入力されるXアドレス信号
AX0〜AXiを取り込み、保持するとともに、これら
のXアドレス信号をもとに内部アドレス信号x0〜xi
を形成して、XアドレスデコーダXD及びプレートドラ
イバPDに供給する。
端子AX0〜AXiを介して入力されるXアドレス信号
AX0〜AXiを取り込み、保持するとともに、これら
のXアドレス信号をもとに内部アドレス信号x0〜xi
を形成して、XアドレスデコーダXD及びプレートドラ
イバPDに供給する。
【0026】一方、XアドレスデコーダXDは、FRA
Mの動作モードに応じてXアドレスバッファXBから供
給される内部アドレス信号x0〜xiを選択的にデコー
ドして、ワード線W0〜WpならびにWsを択一的に内
部電圧VWのような選択レベルとする。また、プレート
ドライバPDは、FRAMの動作モードに応じて内部ア
ドレス信号x0〜xiを選択的にデコードして、プレー
ト線P00〜P0mないしPp0〜PpmならびにPs
を選択的に所定の選択レベル又は非選択レベルとする。
なお、各動作モードにおけるプレート線P00〜P0m
ないしPp0〜PpmならびにPsの選択及び非選択レ
ベルについては、後述する。
Mの動作モードに応じてXアドレスバッファXBから供
給される内部アドレス信号x0〜xiを選択的にデコー
ドして、ワード線W0〜WpならびにWsを択一的に内
部電圧VWのような選択レベルとする。また、プレート
ドライバPDは、FRAMの動作モードに応じて内部ア
ドレス信号x0〜xiを選択的にデコードして、プレー
ト線P00〜P0mないしPp0〜PpmならびにPs
を選択的に所定の選択レベル又は非選択レベルとする。
なお、各動作モードにおけるプレート線P00〜P0m
ないしPp0〜PpmならびにPsの選択及び非選択レ
ベルについては、後述する。
【0027】次に、メモリアレイMARYを構成するデ
ータ線D00〜D0nないしD70〜D7nは、その下
方においてYスイッチYSに結合され、このYスイッチ
YSを介して共通データ線B0〜B7に8本ずつ選択的
に接続される。また、データ線DC0〜DCqは、その
下方においてYスイッチYSに結合され、このYスイッ
チYSを介してそのままリードライト回路RWに結合さ
れる。
ータ線D00〜D0nないしD70〜D7nは、その下
方においてYスイッチYSに結合され、このYスイッチ
YSを介して共通データ線B0〜B7に8本ずつ選択的
に接続される。また、データ線DC0〜DCqは、その
下方においてYスイッチYSに結合され、このYスイッ
チYSを介してそのままリードライト回路RWに結合さ
れる。
【0028】YスイッチYSは、図5に示されるよう
に、データ線D00〜D0nないしD70〜D7nなら
びにDC0〜DCqに対応して設けられる8×(n+
1)+(q+1)個のMOSFETQ1〜Q6と、デー
タ線D00〜D0nないしD70〜D7nに対応して2
個ずつ設けられる2×8×(n+1)個のMOSFET
Q7〜QEとを含む。このうち、MOSFETQ1〜Q
6のドレインは、対応するデータ線D00〜D0nない
しD70〜D7nならびにDC0〜DCqにそれぞれ結
合される。また、そのソースは、接地電位VSSに結合
され、そのゲートには、タイミング制御回路TCから内
部制御信号FMが共通に供給される。一方、MOSFE
TQ7〜QEのドレインは、対応するデータ線D00〜
D0nないしD70〜D7nにそれぞれ結合される。ま
た、データ線D00〜D70ないしD0n〜D7nに対
応するそれぞれ8個のMOSFETMOSFETQ7〜
Q8ないしQB〜QCのソースは、対応する共通データ
線B0〜B7に順次共通結合され、そのゲートには、Y
アドレスデコーダYDから対応するデータ線選択信号Y
0〜Ynがそれぞれ共通に供給される。さらに、データ
線D00〜D70ないしD0n〜D7nに対応するそれ
ぞれ8個のMOSFETQ9〜QAないしQD〜QEの
ソースは、内部電圧供給点HVOに共通結合され、その
ゲートには、対応するデータ線非選択信号YN0〜YN
nがそれぞれ共通に供給される。
に、データ線D00〜D0nないしD70〜D7nなら
びにDC0〜DCqに対応して設けられる8×(n+
1)+(q+1)個のMOSFETQ1〜Q6と、デー
タ線D00〜D0nないしD70〜D7nに対応して2
個ずつ設けられる2×8×(n+1)個のMOSFET
Q7〜QEとを含む。このうち、MOSFETQ1〜Q
6のドレインは、対応するデータ線D00〜D0nない
しD70〜D7nならびにDC0〜DCqにそれぞれ結
合される。また、そのソースは、接地電位VSSに結合
され、そのゲートには、タイミング制御回路TCから内
部制御信号FMが共通に供給される。一方、MOSFE
TQ7〜QEのドレインは、対応するデータ線D00〜
D0nないしD70〜D7nにそれぞれ結合される。ま
た、データ線D00〜D70ないしD0n〜D7nに対
応するそれぞれ8個のMOSFETMOSFETQ7〜
Q8ないしQB〜QCのソースは、対応する共通データ
線B0〜B7に順次共通結合され、そのゲートには、Y
アドレスデコーダYDから対応するデータ線選択信号Y
0〜Ynがそれぞれ共通に供給される。さらに、データ
線D00〜D70ないしD0n〜D7nに対応するそれ
ぞれ8個のMOSFETQ9〜QAないしQD〜QEの
ソースは、内部電圧供給点HVOに共通結合され、その
ゲートには、対応するデータ線非選択信号YN0〜YN
nがそれぞれ共通に供給される。
【0029】なお、内部制御信号FMは、FRAMがメ
モリアレイMARYを構成する強誘電体キャパシタCの
書き換え疲労にともなう自発分極の低下を回復させるた
めの強制リフレッシュモードとされるとき、所定のタイ
ミングで選択的にハイレベルとされる。また、データ線
選択信号Y0〜Ynは、FRAMが所定の動作モードで
選択状態とされるとき、Yアドレス信号AY0〜AYj
に従って択一的に所定のハイレベルとされる。このと
き、データ線非選択信号YN0〜YNnは、対応するデ
ータ線選択信号Y0〜Ynと相補的にハイレベルとされ
る。
モリアレイMARYを構成する強誘電体キャパシタCの
書き換え疲労にともなう自発分極の低下を回復させるた
めの強制リフレッシュモードとされるとき、所定のタイ
ミングで選択的にハイレベルとされる。また、データ線
選択信号Y0〜Ynは、FRAMが所定の動作モードで
選択状態とされるとき、Yアドレス信号AY0〜AYj
に従って択一的に所定のハイレベルとされる。このと
き、データ線非選択信号YN0〜YNnは、対応するデ
ータ線選択信号Y0〜Ynと相補的にハイレベルとされ
る。
【0030】YスイッチYSを構成するMOSFETQ
1〜Q6は、FRAMが強制リフレッシュモードとされ
るとき、内部制御信号FMのハイレベルを受けて一斉に
オン状態となり、対応するデータ線D00〜D0nない
しD70〜D7nならびにDC0〜DCqを一斉に接地
電位VSSに接続する。また、MOSFETQ7〜Q8
ないしQB〜QCは、対応するデータ線選択信号Y0〜
Ynのハイレベルを受けて8個ずつ選択的にオン状態と
なり、対応する8本のデータ線D00〜D0nないしD
70〜D7nと共通データ線B0〜B7とを選択的に接
続状態とする。このとき、MOSFETQ9〜QAない
しQD〜QEは、対応するデータ線非選択信号YN0〜
YNnのハイレベルを受けて8個ずつ選択的にオン状態
となり、対応する8本のデータ線D00〜D0nないし
D70〜D7nを内部電圧供給点HVOに接続する。
1〜Q6は、FRAMが強制リフレッシュモードとされ
るとき、内部制御信号FMのハイレベルを受けて一斉に
オン状態となり、対応するデータ線D00〜D0nない
しD70〜D7nならびにDC0〜DCqを一斉に接地
電位VSSに接続する。また、MOSFETQ7〜Q8
ないしQB〜QCは、対応するデータ線選択信号Y0〜
Ynのハイレベルを受けて8個ずつ選択的にオン状態と
なり、対応する8本のデータ線D00〜D0nないしD
70〜D7nと共通データ線B0〜B7とを選択的に接
続状態とする。このとき、MOSFETQ9〜QAない
しQD〜QEは、対応するデータ線非選択信号YN0〜
YNnのハイレベルを受けて8個ずつ選択的にオン状態
となり、対応する8本のデータ線D00〜D0nないし
D70〜D7nを内部電圧供給点HVOに接続する。
【0031】YアドレスデコーダYDには、Yアドレス
バッファYBからj+1ビットの内部アドレス信号y0
〜yjが供給される。また、YアドレスバッファYBに
は、アドレス入力端子AY0〜AYjを介してYアドレ
ス信号AY0〜AYjが供給される。
バッファYBからj+1ビットの内部アドレス信号y0
〜yjが供給される。また、YアドレスバッファYBに
は、アドレス入力端子AY0〜AYjを介してYアドレ
ス信号AY0〜AYjが供給される。
【0032】YアドレスバッファYBは、FRAMが選
択状態とされるとき、アドレス入力端子AY0〜AYj
を介して供給されるYアドレス信号AY0〜AYjを取
り込み、保持するとともに、これらのYアドレス信号を
もとに内部アドレス信号y0〜yjを形成し、Yアドレ
スデコーダYDに供給する。YアドレスデコーダYD
は、YアドレスバッファYBから供給される内部アドレ
ス信号y0〜yjをデコードして、対応するデータ線選
択信号Y0〜Ynならびにデータ線非選択信号YN0〜
YNnを選択的に所定のハイレベルとする。
択状態とされるとき、アドレス入力端子AY0〜AYj
を介して供給されるYアドレス信号AY0〜AYjを取
り込み、保持するとともに、これらのYアドレス信号を
もとに内部アドレス信号y0〜yjを形成し、Yアドレ
スデコーダYDに供給する。YアドレスデコーダYD
は、YアドレスバッファYBから供給される内部アドレ
ス信号y0〜yjをデコードして、対応するデータ線選
択信号Y0〜Ynならびにデータ線非選択信号YN0〜
YNnを選択的に所定のハイレベルとする。
【0033】メモリアレイMARYの指定された8本の
データ線D00〜D0nないしD70〜D7nが選択的
に接続状態とされる共通データ線B0〜B7は、その下
方においてリードライト回路RWに結合される。リード
ライト回路RWには、前述のように、メモリアレイMA
RYのデータ線DC0〜DCqも結合される。
データ線D00〜D0nないしD70〜D7nが選択的
に接続状態とされる共通データ線B0〜B7は、その下
方においてリードライト回路RWに結合される。リード
ライト回路RWには、前述のように、メモリアレイMA
RYのデータ線DC0〜DCqも結合される。
【0034】リードライト回路RWは、図6に示される
ように、共通データ線B0〜B7に対応して設けられる
8個の単位リードライト回路DRW0〜DRW7と、デ
ータ線DC0〜DCqに対応して設けられるq+1個の
単位リードライト回路CRW0〜CRWqとを備える。
このうち、単位リードライト回路DRW0〜DRW7
は、その上方において対応する共通データ線B0〜B7
に結合される。また、その下方において、リードデータ
線RD0〜RD7を介してデータ出力バッファOBの対
応する単位回路に結合されるとともに、ライトデータ線
WD0〜WD7を介してデータ入力バッファIBの対応
する単位回路に結合される。一方、単位リードライト回
路CRW0〜CRWqは、その上方において対応するデ
ータ線DC0〜DCqに結合される。また、その下方に
おいて、対応するリードデータ線RC0〜RCqならび
にライトデータ線WC0〜WCqを介してアクセスカウ
ンタ制御回路CCに結合される。単位リードライト回路
DRW0〜DRW7ならびにCRW0〜CRWqには、
タイミング制御回路TCから内部制御信号PCDが共通
に供給される。なお、内部制御信号PCDは、FRAM
が読み出しモードとされるとき、所定のタイミングで選
択的にハイレベルとされる。
ように、共通データ線B0〜B7に対応して設けられる
8個の単位リードライト回路DRW0〜DRW7と、デ
ータ線DC0〜DCqに対応して設けられるq+1個の
単位リードライト回路CRW0〜CRWqとを備える。
このうち、単位リードライト回路DRW0〜DRW7
は、その上方において対応する共通データ線B0〜B7
に結合される。また、その下方において、リードデータ
線RD0〜RD7を介してデータ出力バッファOBの対
応する単位回路に結合されるとともに、ライトデータ線
WD0〜WD7を介してデータ入力バッファIBの対応
する単位回路に結合される。一方、単位リードライト回
路CRW0〜CRWqは、その上方において対応するデ
ータ線DC0〜DCqに結合される。また、その下方に
おいて、対応するリードデータ線RC0〜RCqならび
にライトデータ線WC0〜WCqを介してアクセスカウ
ンタ制御回路CCに結合される。単位リードライト回路
DRW0〜DRW7ならびにCRW0〜CRWqには、
タイミング制御回路TCから内部制御信号PCDが共通
に供給される。なお、内部制御信号PCDは、FRAM
が読み出しモードとされるとき、所定のタイミングで選
択的にハイレベルとされる。
【0035】ここで、リードライト回路RWを構成する
単位リードライト回路DRW0〜DRW7ならびにCR
W0〜CRWqのそれぞれは、図7の単位リードライト
回路DRW0に代表して示されるように、対応する共通
データ線B0〜B7ならびにデータ線DC0〜DCqと
接地電位VSSとの間に設けられる1個のMOSFET
QFと、それぞれ1個のセンスアンプSA0〜SA7な
らびにSAC0〜SACq,出力ラッチOL0〜OL7
ならびにOLC0〜OLC7,ライトアンプWA0〜W
A7ならびにWAC0〜WACq,入力ラッチIL0〜
IL7ならびにILC0〜ILCqとを含む。
単位リードライト回路DRW0〜DRW7ならびにCR
W0〜CRWqのそれぞれは、図7の単位リードライト
回路DRW0に代表して示されるように、対応する共通
データ線B0〜B7ならびにデータ線DC0〜DCqと
接地電位VSSとの間に設けられる1個のMOSFET
QFと、それぞれ1個のセンスアンプSA0〜SA7な
らびにSAC0〜SACq,出力ラッチOL0〜OL7
ならびにOLC0〜OLC7,ライトアンプWA0〜W
A7ならびにWAC0〜WACq,入力ラッチIL0〜
IL7ならびにILC0〜ILCqとを含む。
【0036】このうち、MOSFETQFのゲートに
は、上記内部制御信号PCDが共通に供給される。ま
た、センスアンプSA0〜SA7ならびにSAC0〜S
ACqの入力端子は、対応する共通データ線B0〜B7
ならびにデータ線DC0〜DCqに結合され、その出力
端子は、対応する出力ラッチOL0〜OL7ならびにO
LC0〜OLCqの入力端子に結合される。出力ラッチ
OL0〜OL7の出力端子は、対応するリードデータ線
RD0〜RD7を介してデータ出力バッファOBの対応
する単位回路に結合され、出力ラッチOLC0〜OLC
qの出力端子は、対応するリードデータ線RC0〜RC
qを介してアクセスカウンタ制御回路CCに結合され
る。データ出力バッファOBの各単位回路の出力端子
は、対応するデータ入出力端子IO0〜IO7に結合さ
れる。
は、上記内部制御信号PCDが共通に供給される。ま
た、センスアンプSA0〜SA7ならびにSAC0〜S
ACqの入力端子は、対応する共通データ線B0〜B7
ならびにデータ線DC0〜DCqに結合され、その出力
端子は、対応する出力ラッチOL0〜OL7ならびにO
LC0〜OLCqの入力端子に結合される。出力ラッチ
OL0〜OL7の出力端子は、対応するリードデータ線
RD0〜RD7を介してデータ出力バッファOBの対応
する単位回路に結合され、出力ラッチOLC0〜OLC
qの出力端子は、対応するリードデータ線RC0〜RC
qを介してアクセスカウンタ制御回路CCに結合され
る。データ出力バッファOBの各単位回路の出力端子
は、対応するデータ入出力端子IO0〜IO7に結合さ
れる。
【0037】一方、データ入力バッファIBの各単位回
路の入力端子は、対応するデータ入出力端子IO0〜I
O7に結合され、その出力端子は、ライトデータ線WD
0〜WD7を介してリードライト回路RWの対応する入
力ラッチIL0〜IL7の入力端子に結合される。これ
らの入力ラッチの出力端子は、対応するライトアンプW
A0〜WA7の入力端子に結合される。入力ラッチIL
C0〜ILCqの入力端子は、対応するライトデータ線
WC0〜WCqを介してアクセスカウンタ制御回路CC
に結合され、その出力端子は、対応するライトアンプW
AC0〜WACqの入力端子に結合される。ライトアン
プWA0〜WA7の出力端子は、対応する共通データ線
B0〜B7に結合され、ライトアンプWAC0〜WAC
qの出力端子は、対応するデータ線DC0〜DCqに結
合される。
路の入力端子は、対応するデータ入出力端子IO0〜I
O7に結合され、その出力端子は、ライトデータ線WD
0〜WD7を介してリードライト回路RWの対応する入
力ラッチIL0〜IL7の入力端子に結合される。これ
らの入力ラッチの出力端子は、対応するライトアンプW
A0〜WA7の入力端子に結合される。入力ラッチIL
C0〜ILCqの入力端子は、対応するライトデータ線
WC0〜WCqを介してアクセスカウンタ制御回路CC
に結合され、その出力端子は、対応するライトアンプW
AC0〜WACqの入力端子に結合される。ライトアン
プWA0〜WA7の出力端子は、対応する共通データ線
B0〜B7に結合され、ライトアンプWAC0〜WAC
qの出力端子は、対応するデータ線DC0〜DCqに結
合される。
【0038】MOSFETQFは、後述するように、F
RAMが読み出しモードとされるとき、内部制御信号P
CDに従って選択的にオン状態となり、プレートドライ
バPDによるプレート線の選択動作に先立ってメモリア
レイMARYの対応するデータ線を接地電位VSSにプ
リチャージする。センスアンプSA0〜SA7ならびに
SAC0〜SACqは、プレートドライバPDによるプ
レート線の選択動作が行われることでメモリアレイMA
RYの対応するデータ線を介して得られる読み出し電流
を電圧信号に変換して増幅し、対応する出力ラッチOL
0〜OL7ならびにOLC0〜OLCqに伝達する。出
力ラッチOL0〜OL7の出力信号は、対応するリード
データ線RD0〜RD7を介してデータ出力バッファO
Bに伝達され、FRAMの外部に出力される。また、出
力ラッチOLC0〜OLCqの出力信号は、対応するリ
ードデータ線RC0〜RCqを介してアクセスカウンタ
制御回路CCに伝達され、所定の更新処理を受ける。
RAMが読み出しモードとされるとき、内部制御信号P
CDに従って選択的にオン状態となり、プレートドライ
バPDによるプレート線の選択動作に先立ってメモリア
レイMARYの対応するデータ線を接地電位VSSにプ
リチャージする。センスアンプSA0〜SA7ならびに
SAC0〜SACqは、プレートドライバPDによるプ
レート線の選択動作が行われることでメモリアレイMA
RYの対応するデータ線を介して得られる読み出し電流
を電圧信号に変換して増幅し、対応する出力ラッチOL
0〜OL7ならびにOLC0〜OLCqに伝達する。出
力ラッチOL0〜OL7の出力信号は、対応するリード
データ線RD0〜RD7を介してデータ出力バッファO
Bに伝達され、FRAMの外部に出力される。また、出
力ラッチOLC0〜OLCqの出力信号は、対応するリ
ードデータ線RC0〜RCqを介してアクセスカウンタ
制御回路CCに伝達され、所定の更新処理を受ける。
【0039】一方、入力ラッチIL0〜IL7は、デー
タ入力バッファIBから対応するライトデータ線WD0
〜WD7を介して入力される書き込みデータを取り込
み、保持するとともに、対応するライトアンプWA0〜
WA7に伝達する。ライトアンプWA0〜WA7は、こ
れらの書き込みデータを所定の書き込み信号に変換し、
対応する共通データ線B0〜B7からメモリアレイMA
RYの対応するデータ線を介して選択された強誘電体キ
ャパシタに書き込む。
タ入力バッファIBから対応するライトデータ線WD0
〜WD7を介して入力される書き込みデータを取り込
み、保持するとともに、対応するライトアンプWA0〜
WA7に伝達する。ライトアンプWA0〜WA7は、こ
れらの書き込みデータを所定の書き込み信号に変換し、
対応する共通データ線B0〜B7からメモリアレイMA
RYの対応するデータ線を介して選択された強誘電体キ
ャパシタに書き込む。
【0040】この実施例において、出力ラッチOL0〜
OL7ならびにOLC0〜OLCqと対応する入力ラッ
チIL0〜IL7ならびにILC0〜ILCqとの間に
は、データ帰還信号線FB0〜FB7ならびにFBC0
〜FBCqがそれぞれ設けられる。周知のように、FR
AMでは、いわゆる破壊読み出しによる記憶データの読
み出しが行われる。このため、この実施例のFRAMで
は、選択された強誘電体キャパシタから対応するセンス
アンプSA0〜SA7ならびにSAC0〜SACqを介
して出力ラッチOL0〜OL7ならびにOLC0〜OL
Cqに読み出された記憶データが、データ帰還信号線F
B0〜FB7ならびにFBC0〜FBCqを介して対応
する入力ラッチIL0〜IL7ならびにILC0〜IL
Cqに伝達され、選択された強誘電体キャパシタに再書
き込みされる。
OL7ならびにOLC0〜OLCqと対応する入力ラッ
チIL0〜IL7ならびにILC0〜ILCqとの間に
は、データ帰還信号線FB0〜FB7ならびにFBC0
〜FBCqがそれぞれ設けられる。周知のように、FR
AMでは、いわゆる破壊読み出しによる記憶データの読
み出しが行われる。このため、この実施例のFRAMで
は、選択された強誘電体キャパシタから対応するセンス
アンプSA0〜SA7ならびにSAC0〜SACqを介
して出力ラッチOL0〜OL7ならびにOLC0〜OL
Cqに読み出された記憶データが、データ帰還信号線F
B0〜FB7ならびにFBC0〜FBCqを介して対応
する入力ラッチIL0〜IL7ならびにILC0〜IL
Cqに伝達され、選択された強誘電体キャパシタに再書
き込みされる。
【0041】ところで、この実施例のFRAMは、デー
タメモリ用アクセスカウンタDC及び待避メモリ用アク
セスカウンタSCに対応して設けられるアクセスカウン
タ制御回路CCを備える。このアクセスカウンタ制御回
路CCは、図8に示されるように、カウントアップ回路
+1及びオーバフロー検出回路OFDを含む。このう
ち、カウントアップ回路+1の入力端子は、リードデー
タ線RC0〜RCqを介してリードライト回路RWの単
位リードライト回路CRW0〜CRWqに結合される。
また、その出力端子は、ライトデータ線WC0〜WCq
を介してリードライト回路RWの単位リードライト回路
CRW0〜CRWqに結合され、さらにオーバフロー検
出回路OFDの入力端子に結合される。オーバフロー検
出回路OFDの出力信号つまりオーバフロー信号OF
は、カウントアップ回路+1に供給されるとともに、タ
イミング制御回路TCに供給される。
タメモリ用アクセスカウンタDC及び待避メモリ用アク
セスカウンタSCに対応して設けられるアクセスカウン
タ制御回路CCを備える。このアクセスカウンタ制御回
路CCは、図8に示されるように、カウントアップ回路
+1及びオーバフロー検出回路OFDを含む。このう
ち、カウントアップ回路+1の入力端子は、リードデー
タ線RC0〜RCqを介してリードライト回路RWの単
位リードライト回路CRW0〜CRWqに結合される。
また、その出力端子は、ライトデータ線WC0〜WCq
を介してリードライト回路RWの単位リードライト回路
CRW0〜CRWqに結合され、さらにオーバフロー検
出回路OFDの入力端子に結合される。オーバフロー検
出回路OFDの出力信号つまりオーバフロー信号OF
は、カウントアップ回路+1に供給されるとともに、タ
イミング制御回路TCに供給される。
【0042】アクセスカウンタ制御回路CCのカウント
アップ回路+1は、メモリアレイMARYからリードラ
イト回路RWの単位リードライト回路CRW0〜CRW
qを介して読み出されるデータメモリ用アクセスカウン
タDC又は待避メモリ用アクセスカウンタSCの計数値
をカウントアップし、ライトデータ線WC0〜WCqか
らリードライト回路RWの単位リードライト回路CRW
0〜CRWqを介してデータメモリ用アクセスカウンタ
DC又は待避メモリ用アクセスカウンタSCに再書き込
みする。これにより、選択されたデータメモリ用アクセ
スカウンタDC又は待避メモリ用アクセスカウンタSC
の計数値は、対応するプレート線が選択状態とされるご
とにカウントアップされるものとなる。
アップ回路+1は、メモリアレイMARYからリードラ
イト回路RWの単位リードライト回路CRW0〜CRW
qを介して読み出されるデータメモリ用アクセスカウン
タDC又は待避メモリ用アクセスカウンタSCの計数値
をカウントアップし、ライトデータ線WC0〜WCqか
らリードライト回路RWの単位リードライト回路CRW
0〜CRWqを介してデータメモリ用アクセスカウンタ
DC又は待避メモリ用アクセスカウンタSCに再書き込
みする。これにより、選択されたデータメモリ用アクセ
スカウンタDC又は待避メモリ用アクセスカウンタSC
の計数値は、対応するプレート線が選択状態とされるご
とにカウントアップされるものとなる。
【0043】一方、オーバフロー検出回路OFDは、カ
ウントアップ回路+1によって更新されたデータメモリ
用アクセスカウンタDC又は待避メモリ用アクセスカウ
ンタSCの計数値をモニタし、その値が所定値に達した
とき、オーバフロー信号OFを選択的にハイレベルとす
る。このオーバフロー信号OFがハイレベルとされると
き、カウントアップ回路+1は、その出力信号を全ビッ
ト論理“0”とし、データメモリ用アクセスカウンタD
C又は待避メモリ用アクセスカウンタSCを初期状態に
クリアする。また、タイミング制御回路TCは、前記リ
フレッシュ要求信号RFQBをロウレベルとし、マイク
ロコンピュータの中央処理ユニットCPUに強制リフレ
ッシュの開始を要求するための割り込みをかける。
ウントアップ回路+1によって更新されたデータメモリ
用アクセスカウンタDC又は待避メモリ用アクセスカウ
ンタSCの計数値をモニタし、その値が所定値に達した
とき、オーバフロー信号OFを選択的にハイレベルとす
る。このオーバフロー信号OFがハイレベルとされると
き、カウントアップ回路+1は、その出力信号を全ビッ
ト論理“0”とし、データメモリ用アクセスカウンタD
C又は待避メモリ用アクセスカウンタSCを初期状態に
クリアする。また、タイミング制御回路TCは、前記リ
フレッシュ要求信号RFQBをロウレベルとし、マイク
ロコンピュータの中央処理ユニットCPUに強制リフレ
ッシュの開始を要求するための割り込みをかける。
【0044】タイミング制御回路TCは、マイクロコン
ピュータの前段回路から起動制御信号として供給される
FRAMイネーブル信号FRE,リードライト信号R/
W及びリフレッシュ起動信号RFをもとに、前記各種の
内部制御信号を選択的に形成し、FRAMの各部に供給
する。また、前述のように、アクセスカウンタ制御回路
CCのオーバフロー検出回路OFDから出力されるオー
バフロー信号OFのハイレベルを受けてリフレッシュ要
求信号RFQBを選択的にロウレベルとし、中央処理ユ
ニットCPUに対して割り込みをかける。
ピュータの前段回路から起動制御信号として供給される
FRAMイネーブル信号FRE,リードライト信号R/
W及びリフレッシュ起動信号RFをもとに、前記各種の
内部制御信号を選択的に形成し、FRAMの各部に供給
する。また、前述のように、アクセスカウンタ制御回路
CCのオーバフロー検出回路OFDから出力されるオー
バフロー信号OFのハイレベルを受けてリフレッシュ要
求信号RFQBを選択的にロウレベルとし、中央処理ユ
ニットCPUに対して割り込みをかける。
【0045】図9には、図2のFRAMに含まれるアク
セスカウンタ制御回路CCの一実施例の処理フロー図が
示されている。同図をもとに、この実施例のFRAMの
アクセスカウンタ制御回路CCによるデータメモリ用ア
クセスカウンタDC及び待避メモリ用アクセスカウンタ
SCの具体的な制御手順を説明する。
セスカウンタ制御回路CCの一実施例の処理フロー図が
示されている。同図をもとに、この実施例のFRAMの
アクセスカウンタ制御回路CCによるデータメモリ用ア
クセスカウンタDC及び待避メモリ用アクセスカウンタ
SCの具体的な制御手順を説明する。
【0046】図9において、アクセスカウンタ制御回路
CCによるデータメモリ用アクセスカウンタDC及び待
避メモリ用アクセスカウンタSCの制御は、メモリアレ
イMARYのいずれかのプレート線がアクセスつまり選
択状態とされることによって開始される。なお、強誘電
体キャパシタの自発分極は、前述のように、書き換え回
数の増大にともなって低下するが、読み出しモードの場
合でも破壊読み出し後の再書き込みが行われるため、デ
ータメモリ用アクセスカウンタDC及び待避メモリ用ア
クセスカウンタSCによるワード線のアクセス回数の計
数は、書き込み及び読み出しモードに関係なく行われ
る。
CCによるデータメモリ用アクセスカウンタDC及び待
避メモリ用アクセスカウンタSCの制御は、メモリアレ
イMARYのいずれかのプレート線がアクセスつまり選
択状態とされることによって開始される。なお、強誘電
体キャパシタの自発分極は、前述のように、書き換え回
数の増大にともなって低下するが、読み出しモードの場
合でも破壊読み出し後の再書き込みが行われるため、デ
ータメモリ用アクセスカウンタDC及び待避メモリ用ア
クセスカウンタSCによるワード線のアクセス回数の計
数は、書き込み及び読み出しモードに関係なく行われ
る。
【0047】FRAMでは、ステップST11におい
て、データメモリDMの選択されたプレート線に結合さ
れる強誘電体キャパシタへのアクセスが行われるととも
に、データメモリ用アクセスカウンタDCの保持内容つ
まり計数値が読み出され、アクセスカウンタ制御回路C
Cのカウントアップ回路+1に伝達される。
て、データメモリDMの選択されたプレート線に結合さ
れる強誘電体キャパシタへのアクセスが行われるととも
に、データメモリ用アクセスカウンタDCの保持内容つ
まり計数値が読み出され、アクセスカウンタ制御回路C
Cのカウントアップ回路+1に伝達される。
【0048】カウントアップ回路+1は、ステップST
12において、データメモリ用アクセスカウンタDCの
計数値(DC)を+1つまりカウントアップして新しい
計数値NDCとし、その出力端子つまりライトデータ線
WC0〜WCqに出力する。この新しい計数値NDC
は、ステップST13において、オーバフロー検出回路
OFDによる判定を受け、これが所定値に達せずオーバ
フローしていない場合には、ステップST16の処理に
ジャンプする。
12において、データメモリ用アクセスカウンタDCの
計数値(DC)を+1つまりカウントアップして新しい
計数値NDCとし、その出力端子つまりライトデータ線
WC0〜WCqに出力する。この新しい計数値NDC
は、ステップST13において、オーバフロー検出回路
OFDによる判定を受け、これが所定値に達せずオーバ
フローしていない場合には、ステップST16の処理に
ジャンプする。
【0049】一方、新しい計数値NDCが所定値を超え
てオーバフローした場合、オーバフロー検出回路OFD
は、ステップST14において、オーバフロー信号OF
を有効レベルつまりハイレベルにアサートする。これに
より、カウントアップ回路+1は、ステップST15に
おいて、その出力信号つまり新しい計数値NDCを0に
クリアする。また、タイミング制御回路TCは、リフレ
ッシュ要求信号RFQBをロウレベルにアサートし、中
央処理ユニットCPUに対して強制リフレッシュの開始
を要求するための割り込みをかける。
てオーバフローした場合、オーバフロー検出回路OFD
は、ステップST14において、オーバフロー信号OF
を有効レベルつまりハイレベルにアサートする。これに
より、カウントアップ回路+1は、ステップST15に
おいて、その出力信号つまり新しい計数値NDCを0に
クリアする。また、タイミング制御回路TCは、リフレ
ッシュ要求信号RFQBをロウレベルにアサートし、中
央処理ユニットCPUに対して強制リフレッシュの開始
を要求するための割り込みをかける。
【0050】カウントアップ回路+1によりカウントア
ップされあるいはクリアされた新しい計数値NDCは、
ステップST16において、メモリアレイMARYのデ
ータメモリ用アクセスカウンタDCに書き込まれ、アク
セスが終了する。
ップされあるいはクリアされた新しい計数値NDCは、
ステップST16において、メモリアレイMARYのデ
ータメモリ用アクセスカウンタDCに書き込まれ、アク
セスが終了する。
【0051】以上のように、この実施例のFRAMで
は、メモリアレイMARYのプレート線P00〜P0m
ないしPp0〜PpmならびにPsに結合される所定数
つまり8×(n+1)個の強誘電体キャパシタに対応し
て、q+1ビットのデータメモリ用アクセスカウンタD
C又は待避メモリ用アクセスカウンタSCがそれぞれ設
けられる。これらのアクセスカウンタは、対応するプレ
ート線がアクセスされるごとにアクセスカウンタ制御回
路CCによって更新され、オーバフロー検出処理を受け
る。言い換えるならば、この実施例のFRAMでは、強
誘電体キャパシタのアクセス回数の管理が各プレート線
に結合される8×(n+1)個の強誘電体キャパシタを
単位として行われ、これらの強誘電体キャパシタを単位
として強制リフレッシュが行われる訳であって、FRA
Mに対するアクセスが特定のアドレスに集中する場合で
も、選択回数の多い強誘電体キャパシタに対してのみ強
制リフレッシュが実施される。この結果、強制リフレッ
シュの判定条件をほぼ均一化できるとともに、強制リフ
レッシュの実施単位を細分化し、その所要時間を短縮し
て、FRAMのアクセス効率を高めることができるもの
である。
は、メモリアレイMARYのプレート線P00〜P0m
ないしPp0〜PpmならびにPsに結合される所定数
つまり8×(n+1)個の強誘電体キャパシタに対応し
て、q+1ビットのデータメモリ用アクセスカウンタD
C又は待避メモリ用アクセスカウンタSCがそれぞれ設
けられる。これらのアクセスカウンタは、対応するプレ
ート線がアクセスされるごとにアクセスカウンタ制御回
路CCによって更新され、オーバフロー検出処理を受け
る。言い換えるならば、この実施例のFRAMでは、強
誘電体キャパシタのアクセス回数の管理が各プレート線
に結合される8×(n+1)個の強誘電体キャパシタを
単位として行われ、これらの強誘電体キャパシタを単位
として強制リフレッシュが行われる訳であって、FRA
Mに対するアクセスが特定のアドレスに集中する場合で
も、選択回数の多い強誘電体キャパシタに対してのみ強
制リフレッシュが実施される。この結果、強制リフレッ
シュの判定条件をほぼ均一化できるとともに、強制リフ
レッシュの実施単位を細分化し、その所要時間を短縮し
て、FRAMのアクセス効率を高めることができるもの
である。
【0052】一方、この実施例のFRAMでは、データ
メモリ用アクセスカウンタDC又は待避メモリ用アクセ
スカウンタSCが、前述のように、不揮発性の強誘電体
キャパシタを記憶素子として構成される。したがって、
FRAMの大規模化が進み強制リフレッシュの所要時間
が増加した場合でも、強制リフレッシュ実施中の電源切
断による待避データの消失を防止することができ、これ
によってFRAMの信頼性を高めることができるもので
ある。
メモリ用アクセスカウンタDC又は待避メモリ用アクセ
スカウンタSCが、前述のように、不揮発性の強誘電体
キャパシタを記憶素子として構成される。したがって、
FRAMの大規模化が進み強制リフレッシュの所要時間
が増加した場合でも、強制リフレッシュ実施中の電源切
断による待避データの消失を防止することができ、これ
によってFRAMの信頼性を高めることができるもので
ある。
【0053】図10には、図2のFRAMの強制リフレ
ッシュモードの一実施例の処理フロー図が示されてい
る。また、図11には、図10の強制リフレッシュモー
ドのステップST22におけるメモリアレイの一実施例
の接続図が示され、図12,図13,図14及び図15
には、それぞれステップST23,ST24,ST25
及びST27におけるメモリアレイの一実施例の接続図
が示されている。これらの図をもとに、この実施例のF
RAMの強制リフレッシュモードの具体的な制御手順と
接続形態ならびにその特徴について説明する。
ッシュモードの一実施例の処理フロー図が示されてい
る。また、図11には、図10の強制リフレッシュモー
ドのステップST22におけるメモリアレイの一実施例
の接続図が示され、図12,図13,図14及び図15
には、それぞれステップST23,ST24,ST25
及びST27におけるメモリアレイの一実施例の接続図
が示されている。これらの図をもとに、この実施例のF
RAMの強制リフレッシュモードの具体的な制御手順と
接続形態ならびにその特徴について説明する。
【0054】なお、以下の接続図は、強制リフレッシュ
がデータメモリDMのメモリブロックDB00〜DB0
7ならびにデータメモリ用アクセスカウンタDCのメモ
リブロックDCB0を構成しプレート線P00に結合さ
れる合計8×(n+1)+(q+1)個の強誘電体キャ
パシタを対象に行われる場合を例に示されている。ま
た、各接続図では、データメモリDMのメモリブロック
DB00,DB01,DB02及びDB03を構成しプ
レート線P00及びP0mに結合される8個の強誘電体
キャパシタC000〜C030ならびにC00m〜C0
3mと、待避メモリSMのメモリブロックSB0,SB
1,SB2及びSB3を構成する4個の強誘電体キャパ
シタCs00〜Cs30あるいはデータメモリDMのメ
モリブロックDBp0,DBp1,DBp2及びDBp
3を構成しプレート線Pp0及びPpmに結合される8
個の強誘電体キャパシタCp00〜Cp30ならびにC
p0m〜Cp3mとが例示的に示されている。また、書
き込み又は強制リフレッシュの対象となる強誘電体キャ
パシタには、その自発分極の方向が矢印で示されてお
り、書き込み又は強制リフレッシュによってその分極方
向が変化する強誘電体キャパシタには、実線の四角が付
されている。さらに、各接続図には、Xアドレスデコー
ダXD及びプレートドライバPDならびにリードライト
回路RWにおける接続形態が、スイッチ記号によって表
される。以下の説明が、通常の書き込み又は読み出しモ
ードにおけるFRAMの書き込み又は読み出し動作を類
推するに充分なものであることは言うまでもない。
がデータメモリDMのメモリブロックDB00〜DB0
7ならびにデータメモリ用アクセスカウンタDCのメモ
リブロックDCB0を構成しプレート線P00に結合さ
れる合計8×(n+1)+(q+1)個の強誘電体キャ
パシタを対象に行われる場合を例に示されている。ま
た、各接続図では、データメモリDMのメモリブロック
DB00,DB01,DB02及びDB03を構成しプ
レート線P00及びP0mに結合される8個の強誘電体
キャパシタC000〜C030ならびにC00m〜C0
3mと、待避メモリSMのメモリブロックSB0,SB
1,SB2及びSB3を構成する4個の強誘電体キャパ
シタCs00〜Cs30あるいはデータメモリDMのメ
モリブロックDBp0,DBp1,DBp2及びDBp
3を構成しプレート線Pp0及びPpmに結合される8
個の強誘電体キャパシタCp00〜Cp30ならびにC
p0m〜Cp3mとが例示的に示されている。また、書
き込み又は強制リフレッシュの対象となる強誘電体キャ
パシタには、その自発分極の方向が矢印で示されてお
り、書き込み又は強制リフレッシュによってその分極方
向が変化する強誘電体キャパシタには、実線の四角が付
されている。さらに、各接続図には、Xアドレスデコー
ダXD及びプレートドライバPDならびにリードライト
回路RWにおける接続形態が、スイッチ記号によって表
される。以下の説明が、通常の書き込み又は読み出しモ
ードにおけるFRAMの書き込み又は読み出し動作を類
推するに充分なものであることは言うまでもない。
【0055】図10において、この実施例のFRAMの
強制リフレッシュモードは、前述のように、中央処理ユ
ニットCPUからFRAMに対してハイレベルのリフレ
ッシュ起動信号RFが供給されることにより開始され
る。FRAMでは、まずステップST21において、中
央処理ユニットCPUに対するリフレッシュ要求信号R
FQBがその無効レベルつまりハイレベルにネゲートさ
れた後、ステップST22において、待避メモリSMの
プリライトが行われる。このプリライトは、強制リフレ
ッシュの対象となる強誘電体キャパシタの保持データを
待避メモリSMに待避するのに先立って、待避メモリS
Mを構成する強誘電体キャパシタの分極方向を同一方向
に揃えるために実施されるものである。
強制リフレッシュモードは、前述のように、中央処理ユ
ニットCPUからFRAMに対してハイレベルのリフレ
ッシュ起動信号RFが供給されることにより開始され
る。FRAMでは、まずステップST21において、中
央処理ユニットCPUに対するリフレッシュ要求信号R
FQBがその無効レベルつまりハイレベルにネゲートさ
れた後、ステップST22において、待避メモリSMの
プリライトが行われる。このプリライトは、強制リフレ
ッシュの対象となる強誘電体キャパシタの保持データを
待避メモリSMに待避するのに先立って、待避メモリS
Mを構成する強誘電体キャパシタの分極方向を同一方向
に揃えるために実施されるものである。
【0056】このとき、FRAMでは、図11に示され
るように、XアドレスデコーダXDにより、待避メモリ
SMに対応するワード線Wsが内部電圧VWの選択レベ
ルとされ、プレートドライバPDにより、待避メモリS
Mに対応するプレート線Psが内部電圧VOの選択レベ
ルとされる。また、XアドレスデコーダXDにより、ワ
ード線W0を含むすべてのワード線が接地電位VSSの
非選択レベルとされ、プレートドライバPDにより、プ
レート線P00〜P0mを含むすべてのプレート線が接
地電位VSSの非選択レベルとされる。さらに、Yスイ
ッチYSでは、内部制御信号FMのハイレベルを受けて
MOSFETQ1〜Q6が一斉にオン状態となり、デー
タ線D00〜D30を含むすべてのデータ線が接地電位
VSSのロウレベルとされる。
るように、XアドレスデコーダXDにより、待避メモリ
SMに対応するワード線Wsが内部電圧VWの選択レベ
ルとされ、プレートドライバPDにより、待避メモリS
Mに対応するプレート線Psが内部電圧VOの選択レベ
ルとされる。また、XアドレスデコーダXDにより、ワ
ード線W0を含むすべてのワード線が接地電位VSSの
非選択レベルとされ、プレートドライバPDにより、プ
レート線P00〜P0mを含むすべてのプレート線が接
地電位VSSの非選択レベルとされる。さらに、Yスイ
ッチYSでは、内部制御信号FMのハイレベルを受けて
MOSFETQ1〜Q6が一斉にオン状態となり、デー
タ線D00〜D30を含むすべてのデータ線が接地電位
VSSのロウレベルとされる。
【0057】これらのことから、待避メモリSMを構成
するすべての強誘電体キャパシタCs00〜Cs30等
は、その分極が図11の左方向に統一され、論理“0”
の記憶データを保持するものとされる。また、データメ
モリDMでは、すべてのワード線が非選択レベルとされ
ることで選択MOSFETが一斉にオフ状態とされるた
め、各強誘電体キャパシタの分極方向は変化しない。
するすべての強誘電体キャパシタCs00〜Cs30等
は、その分極が図11の左方向に統一され、論理“0”
の記憶データを保持するものとされる。また、データメ
モリDMでは、すべてのワード線が非選択レベルとされ
ることで選択MOSFETが一斉にオフ状態とされるた
め、各強誘電体キャパシタの分極方向は変化しない。
【0058】待避メモリSMのプリライトが終了する
と、ステップST23において、強制リフレッシュの対
象となる強誘電体キャパシタから8個の強誘電体キャパ
シタが選択され、待避読み出しのためのプリチャージが
行われるとともに、ステップST24において、選択さ
れた8個の強誘電体キャパシタの保持データが読み出さ
れる。ステップST23において、FRAMでは、図1
2に示されるように、XアドレスデコーダXDにより、
強制リフレッシュの対象となる強誘電体キャパシタに対
応するワード線W0が内部電圧VWの選択レベルとさ
れ、ワード線Wpを含むその他のワード線はすべて接地
電位VSSの非選択レベルとされる。また、プレートド
ライバPDにより、メモリブロックDB00〜DB07
ならびにDCB0に対応するm+1本のプレート線P0
0〜P0mが内部電圧HVOの中間レベルとされ、その
他のプレート線はすべて接地電位VSSの非選択レベル
とされる。YスイッチYSでは、例えば8本のデータ線
D00〜D70が選択されて共通データ線B0〜B7に
接続され、リードライト回路RWでは、単位リードライ
ト回路DRW0〜DRW7のMOSFETQFが一斉に
オン状態となる。
と、ステップST23において、強制リフレッシュの対
象となる強誘電体キャパシタから8個の強誘電体キャパ
シタが選択され、待避読み出しのためのプリチャージが
行われるとともに、ステップST24において、選択さ
れた8個の強誘電体キャパシタの保持データが読み出さ
れる。ステップST23において、FRAMでは、図1
2に示されるように、XアドレスデコーダXDにより、
強制リフレッシュの対象となる強誘電体キャパシタに対
応するワード線W0が内部電圧VWの選択レベルとさ
れ、ワード線Wpを含むその他のワード線はすべて接地
電位VSSの非選択レベルとされる。また、プレートド
ライバPDにより、メモリブロックDB00〜DB07
ならびにDCB0に対応するm+1本のプレート線P0
0〜P0mが内部電圧HVOの中間レベルとされ、その
他のプレート線はすべて接地電位VSSの非選択レベル
とされる。YスイッチYSでは、例えば8本のデータ線
D00〜D70が選択されて共通データ線B0〜B7に
接続され、リードライト回路RWでは、単位リードライ
ト回路DRW0〜DRW7のMOSFETQFが一斉に
オン状態となる。
【0059】これらの結果、メモリアレイMARYで
は、ワード線W0に対応する8×(n+1)+(q+
1)個の選択MOSFETが一斉にオン状態となり、共
通データ線B0〜B7つまり選択された8本のデータ線
D00〜D70を介して供給される接地電位VSSによ
ってメモリブロックDB00〜DB07の8本のサブデ
ータ線d000〜d070が接地電位VSSにプリチャ
ージされる。メモリブロックDB00〜DB07に対応
するm+1本のプレート線P00〜P0mは、前述のよ
うに、プレートドライバPDを介して内部電圧HVOの
ような中間レベルとされる。なお、この実施例におい
て、強制リフレッシュの対象となる2個の強誘電体キャ
パシタC000及びC030は、例えばその分極が図1
2の左側に向かって行われるべく論理“1”の記憶デー
タを保持するものとされ、他の2個の強誘電体キャパシ
タC010及びC020は、その分極が図12の右側に
向かって行われるべく論理“0”の記憶データを保持す
るものとされる。強制リフレッシュの対象とされないそ
の他の強誘電体キャパシタは、対応する選択MOSFE
Tがオフ状態とされ、対応するプレート線が接地電位V
SSの非選択状態レベルとされることで、それまでの記
憶データを保持し続ける。
は、ワード線W0に対応する8×(n+1)+(q+
1)個の選択MOSFETが一斉にオン状態となり、共
通データ線B0〜B7つまり選択された8本のデータ線
D00〜D70を介して供給される接地電位VSSによ
ってメモリブロックDB00〜DB07の8本のサブデ
ータ線d000〜d070が接地電位VSSにプリチャ
ージされる。メモリブロックDB00〜DB07に対応
するm+1本のプレート線P00〜P0mは、前述のよ
うに、プレートドライバPDを介して内部電圧HVOの
ような中間レベルとされる。なお、この実施例におい
て、強制リフレッシュの対象となる2個の強誘電体キャ
パシタC000及びC030は、例えばその分極が図1
2の左側に向かって行われるべく論理“1”の記憶デー
タを保持するものとされ、他の2個の強誘電体キャパシ
タC010及びC020は、その分極が図12の右側に
向かって行われるべく論理“0”の記憶データを保持す
るものとされる。強制リフレッシュの対象とされないそ
の他の強誘電体キャパシタは、対応する選択MOSFE
Tがオフ状態とされ、対応するプレート線が接地電位V
SSの非選択状態レベルとされることで、それまでの記
憶データを保持し続ける。
【0060】次に、ステップST24では、図13に示
されるように、プレートドライバPDにより、強制リフ
レッシュの対象となる強誘電体キャパシタに対応するプ
レート線P00のみが内部電圧VOの選択レベルとされ
る。また、リードライト回路RWの単位リードライト回
路DRW0〜DRW7のMOSFETQFはオフ状態と
なり、共通データ線B0〜B7と対応するセンスアンプ
SA0〜SA7との間の接続が有効となる。メモリアレ
イMARYでは、プレート線P00が内部電圧VOの選
択レベルとされることで、例えば実線の四角が付された
強誘電体キャパシタC000及びC030等の分極方向
が反転して論理“0”の記憶データを保持するものとさ
れ、その他の強誘電体キャパシタC010及びC020
等はそのまま論理“0”の記憶データを保持するものと
される。このため、データ線D00及びD30等つまり
共通データ線B0及びB3等には、分極反転に必要な電
荷移動量に対応した電流が流れ、データ線D010及び
D020等つまり共通データ線B1及びB2等には電流
が流れない。これらの読み出し電流は、リードライト回
路RWの対応するセンスアンプSA0〜SA7により電
圧信号に変換されて増幅され、論理“1”又は論理
“0”の記憶データとして判定された後、対応する出力
ラッチOL0〜OL7によって保持される。
されるように、プレートドライバPDにより、強制リフ
レッシュの対象となる強誘電体キャパシタに対応するプ
レート線P00のみが内部電圧VOの選択レベルとされ
る。また、リードライト回路RWの単位リードライト回
路DRW0〜DRW7のMOSFETQFはオフ状態と
なり、共通データ線B0〜B7と対応するセンスアンプ
SA0〜SA7との間の接続が有効となる。メモリアレ
イMARYでは、プレート線P00が内部電圧VOの選
択レベルとされることで、例えば実線の四角が付された
強誘電体キャパシタC000及びC030等の分極方向
が反転して論理“0”の記憶データを保持するものとさ
れ、その他の強誘電体キャパシタC010及びC020
等はそのまま論理“0”の記憶データを保持するものと
される。このため、データ線D00及びD30等つまり
共通データ線B0及びB3等には、分極反転に必要な電
荷移動量に対応した電流が流れ、データ線D010及び
D020等つまり共通データ線B1及びB2等には電流
が流れない。これらの読み出し電流は、リードライト回
路RWの対応するセンスアンプSA0〜SA7により電
圧信号に変換されて増幅され、論理“1”又は論理
“0”の記憶データとして判定された後、対応する出力
ラッチOL0〜OL7によって保持される。
【0061】なお、メモリブロックDB00〜DB07
のプレート線P01〜P0mに結合される強誘電体キャ
パシタでは、対応するプレート線が内部電圧HVOの中
間レベルとされることで分極反転には至らず、読み出し
電流も流れない。また、データメモリDMのその他のメ
モリブロックを構成する強誘電体キャパシタは、対応す
る選択MOSFETがオフ状態とされかつ対応するプレ
ート線が接地電位VSSの非選択レベルとされること
で、やはり読み出し電流を流さない。
のプレート線P01〜P0mに結合される強誘電体キャ
パシタでは、対応するプレート線が内部電圧HVOの中
間レベルとされることで分極反転には至らず、読み出し
電流も流れない。また、データメモリDMのその他のメ
モリブロックを構成する強誘電体キャパシタは、対応す
る選択MOSFETがオフ状態とされかつ対応するプレ
ート線が接地電位VSSの非選択レベルとされること
で、やはり読み出し電流を流さない。
【0062】リードライト回路RWの対応する出力ラッ
チOL0〜OL7によって保持される読み出しデータ
(DM)は、ステップST25において、待避メモリS
Mの対応する8個の強誘電体キャパシタに書き込まれ
る。このとき、アクセスカウンタ制御回路CCでは、ス
テップST26により、待避メモリSMのアクセス回数
のカウントアップとオーバフローチェックが行われる。
チOL0〜OL7によって保持される読み出しデータ
(DM)は、ステップST25において、待避メモリS
Mの対応する8個の強誘電体キャパシタに書き込まれ
る。このとき、アクセスカウンタ制御回路CCでは、ス
テップST26により、待避メモリSMのアクセス回数
のカウントアップとオーバフローチェックが行われる。
【0063】ステップST25において、FRAMで
は、図14に示されるように、XアドレスデコーダXD
により、待避メモリSMに対応するワード線Wsが内部
電圧VWの選択レベルとされ、その他のワード線W0〜
Wpは接地電位VSSの非選択レベルとされる。また、
プレートドライバPDでは、待避メモリSMに対応する
プレート線Psに接地電位VSSが供給されるととも
に、その他のプレート線P00〜P0m等が接地電位V
SSのような非選択レベルとされる。YスイッチYSで
は、継続して8本のデータ線D00〜D70が選択さ
れ、共通データ線B0〜B7を介してリードライト回路
RWの対応するライトアンプWA0〜WA7に接続され
る。このとき、入力ラッチIL0〜IL7には、対応す
る出力ラッチOL0〜OL7からデータ帰還信号線FB
0〜FB7を介して待避すべき読み出しデータすなわち
待避データが伝達され、共通データ線B0〜B7には、
対応するライトアンプWA0〜WA7から待避データに
対応した書き込み信号が供給される。この書き込み信号
は、対応する読み出しデータが論理“1”とされるとき
内部電圧VOのハイレベルとされ、論理“0”とされる
とき内部電圧HVOの中間レベルとされる。これによ
り、共通データ線B0及びB3等に出力される書き込み
信号はハイレベルつまり内部電圧VOとされ、共通デー
タ線B1及びB2等に出力される書き込み信号は、中間
レベルつまり内部電圧HVOとされる。
は、図14に示されるように、XアドレスデコーダXD
により、待避メモリSMに対応するワード線Wsが内部
電圧VWの選択レベルとされ、その他のワード線W0〜
Wpは接地電位VSSの非選択レベルとされる。また、
プレートドライバPDでは、待避メモリSMに対応する
プレート線Psに接地電位VSSが供給されるととも
に、その他のプレート線P00〜P0m等が接地電位V
SSのような非選択レベルとされる。YスイッチYSで
は、継続して8本のデータ線D00〜D70が選択さ
れ、共通データ線B0〜B7を介してリードライト回路
RWの対応するライトアンプWA0〜WA7に接続され
る。このとき、入力ラッチIL0〜IL7には、対応す
る出力ラッチOL0〜OL7からデータ帰還信号線FB
0〜FB7を介して待避すべき読み出しデータすなわち
待避データが伝達され、共通データ線B0〜B7には、
対応するライトアンプWA0〜WA7から待避データに
対応した書き込み信号が供給される。この書き込み信号
は、対応する読み出しデータが論理“1”とされるとき
内部電圧VOのハイレベルとされ、論理“0”とされる
とき内部電圧HVOの中間レベルとされる。これによ
り、共通データ線B0及びB3等に出力される書き込み
信号はハイレベルつまり内部電圧VOとされ、共通デー
タ線B1及びB2等に出力される書き込み信号は、中間
レベルつまり内部電圧HVOとされる。
【0064】これらのことから、ステップST22のプ
リライトにより予め論理“0”の記憶データが書き込ま
れた待避メモリSMでは、まずワード線Wsが選択レベ
ルとされることでQs00〜Qs70を含むすべての選
択MOSFETが一斉にオン状態となる。また、共通デ
ータ線B0及びB3等つまりデータ線D00及びD30
等を介してハイレベルの書き込み信号が供給される強誘
電体キャパシタCs00及びCs30等では分極反転が
生じ、その保持データが論理“0”から論理“1”に反
転される。なお、共通データ線B1及びB2等つまりデ
ータ線D10及びD20等を介して中間レベルの書き込
み信号が供給される強誘電体キャパシタCs10及びC
s10等では分極反転に至らず、その保持データは論理
“0”のままとされる。以上により、メモリアレイMA
RYの選択された8個の強誘電体キャパシタの読み出し
データが、待避メモリSMの対応する8個の強誘電体キ
ャパシタに待避書き込みされる。そして、このような書
き込み動作を8ビット単位で繰り返すことにより、強制
リフレッシュの対象となる8×(n+1)+(q+1)
個の強誘電体キャパシタの保持データの待避を終了す
る。
リライトにより予め論理“0”の記憶データが書き込ま
れた待避メモリSMでは、まずワード線Wsが選択レベ
ルとされることでQs00〜Qs70を含むすべての選
択MOSFETが一斉にオン状態となる。また、共通デ
ータ線B0及びB3等つまりデータ線D00及びD30
等を介してハイレベルの書き込み信号が供給される強誘
電体キャパシタCs00及びCs30等では分極反転が
生じ、その保持データが論理“0”から論理“1”に反
転される。なお、共通データ線B1及びB2等つまりデ
ータ線D10及びD20等を介して中間レベルの書き込
み信号が供給される強誘電体キャパシタCs10及びC
s10等では分極反転に至らず、その保持データは論理
“0”のままとされる。以上により、メモリアレイMA
RYの選択された8個の強誘電体キャパシタの読み出し
データが、待避メモリSMの対応する8個の強誘電体キ
ャパシタに待避書き込みされる。そして、このような書
き込み動作を8ビット単位で繰り返すことにより、強制
リフレッシュの対象となる8×(n+1)+(q+1)
個の強誘電体キャパシタの保持データの待避を終了す
る。
【0065】保持データの待避書き込みを終えると、ス
テップST27において、対象となる8×(n+1)+
(q+1)個の強誘電体キャパシタに対する強制リフレ
ッシュが開始される。このとき、FRAMでは、図15
に示されるように、XアドレスデコーダXDにより、ワ
ード線W0が択一的に内部電圧VWの選択レベルとさ
れ、その他のワード線W1〜WpならびにWsは接地電
位VSSの非選択レベルとされる。また、プレートドラ
イバPDにより、プレート線P00が内部電圧VPのよ
うなリフレッシュ電圧とされ、その他のプレート線はす
べて接地電位VSSの非選択レベルとされる。そして、
YスイッチYSでは、内部制御信号FMのハイレベルを
受けてMOSFETQ1〜Q6が一斉にオン状態とな
り、メモリアレイMARYのすべてのデータ線D00〜
D0nないしD70〜D7nならびにDC0〜DCqに
は、接地電位VSSのロウレベルが供給される。
テップST27において、対象となる8×(n+1)+
(q+1)個の強誘電体キャパシタに対する強制リフレ
ッシュが開始される。このとき、FRAMでは、図15
に示されるように、XアドレスデコーダXDにより、ワ
ード線W0が択一的に内部電圧VWの選択レベルとさ
れ、その他のワード線W1〜WpならびにWsは接地電
位VSSの非選択レベルとされる。また、プレートドラ
イバPDにより、プレート線P00が内部電圧VPのよ
うなリフレッシュ電圧とされ、その他のプレート線はす
べて接地電位VSSの非選択レベルとされる。そして、
YスイッチYSでは、内部制御信号FMのハイレベルを
受けてMOSFETQ1〜Q6が一斉にオン状態とな
り、メモリアレイMARYのすべてのデータ線D00〜
D0nないしD70〜D7nならびにDC0〜DCqに
は、接地電位VSSのロウレベルが供給される。
【0066】これにより、プレート線P00に結合され
る8×(n+1)+(q+1)個の強誘電体キャパシタ
の両電極間には、書き込み電圧VOを超える高電圧VP
が印加される結果となり、書き込み疲労によって低下し
た自発分極を初期状態に戻す強制リフレッシュが実現さ
れる。なお、メモリブロックDB00〜DB07ならび
にDCB0を構成しプレート線P01〜P0mに結合さ
れる強誘電体キャパシタでは、対応するプレート線が接
地電位VSSとされるために強制リフレッシュが行われ
ず、その他のメモリブロックを構成する強誘電体キャパ
シタでは、対応する選択MOSFETがオフ状態とさ
れ、対応するプレート線が接地電位VSSとされるため
にやはり強制リフレッシュは行われない。
る8×(n+1)+(q+1)個の強誘電体キャパシタ
の両電極間には、書き込み電圧VOを超える高電圧VP
が印加される結果となり、書き込み疲労によって低下し
た自発分極を初期状態に戻す強制リフレッシュが実現さ
れる。なお、メモリブロックDB00〜DB07ならび
にDCB0を構成しプレート線P01〜P0mに結合さ
れる強誘電体キャパシタでは、対応するプレート線が接
地電位VSSとされるために強制リフレッシュが行われ
ず、その他のメモリブロックを構成する強誘電体キャパ
シタでは、対応する選択MOSFETがオフ状態とさ
れ、対応するプレート線が接地電位VSSとされるため
にやはり強制リフレッシュは行われない。
【0067】対象となる強誘電体キャパシタの強制リフ
レッシュが終了すると、ステップST28において、待
避メモリSMから8個の強誘電体キャパシタが選択さ
れ、待避データ読み出し前のプリチャージが行われる。
また、ステップST29において、これらの強誘電体キ
ャパシタから待避データの読み出しが行われ、ステップ
ST30において、読み出された待避データ(SM)の
データメモリDM又はデータメモリ用アクセスカウンタ
DCに対する再書き込みが行われる。そして、このよう
な一連の動作が強制リフレッシュの対象となる8×(n
+1)+(q+1)個の強誘電体キャパシタについて8
個単位で繰り返され、強制リフレッシュモードが終了す
る。なお、ステップST28における待避メモリSM及
び待避メモリ用アクセスカウンタSCのプリチャージ
は、ステップST23におけるデータメモリDM及びデ
ータメモリ用アクセスカウンタDCのプリチャージと同
様な方法で行われる。また、ステップST29における
待避メモリSM及び待避メモリ用アクセスカウンタSC
の読み出しは、ステップST24におけるデータメモリ
DM及びデータメモリ用アクセスカウンタDCの読み出
しと同じ方法で行われ、ステップST30におけるデー
タメモリDM及びデータメモリ用アクセスカウンタDC
の書き込みは、ステップST25における待避メモリS
M及び待避メモリ用アクセスカウンタSCの書き込みと
同じ方法で行われる。
レッシュが終了すると、ステップST28において、待
避メモリSMから8個の強誘電体キャパシタが選択さ
れ、待避データ読み出し前のプリチャージが行われる。
また、ステップST29において、これらの強誘電体キ
ャパシタから待避データの読み出しが行われ、ステップ
ST30において、読み出された待避データ(SM)の
データメモリDM又はデータメモリ用アクセスカウンタ
DCに対する再書き込みが行われる。そして、このよう
な一連の動作が強制リフレッシュの対象となる8×(n
+1)+(q+1)個の強誘電体キャパシタについて8
個単位で繰り返され、強制リフレッシュモードが終了す
る。なお、ステップST28における待避メモリSM及
び待避メモリ用アクセスカウンタSCのプリチャージ
は、ステップST23におけるデータメモリDM及びデ
ータメモリ用アクセスカウンタDCのプリチャージと同
様な方法で行われる。また、ステップST29における
待避メモリSM及び待避メモリ用アクセスカウンタSC
の読み出しは、ステップST24におけるデータメモリ
DM及びデータメモリ用アクセスカウンタDCの読み出
しと同じ方法で行われ、ステップST30におけるデー
タメモリDM及びデータメモリ用アクセスカウンタDC
の書き込みは、ステップST25における待避メモリS
M及び待避メモリ用アクセスカウンタSCの書き込みと
同じ方法で行われる。
【0068】以上の本実施例に示されるように、この発
明を強誘電体キャパシタを記憶素子とするFRAM等の
半導体記憶装置ならびにその強制リフレッシュに適用す
ることで、次のような作用効果が得られる。すなわち、 (1)強誘電体キャパシタを記憶素子とするFRAM等
の半導体記憶装置に、各プレート線に対応して設けられ
その選択回数を計数するためのアクセスカウンタと、プ
レート線の選択時、対応するアクセスカウンタの計数値
を更新しかつその計数値が所定値に達したことを識別す
るアクセスカウンタ制御回路とを設けることで、FRA
M等に対するアクセスが特定のアドレスに集中する場合
でも、選択回数の多い強誘電体キャパシタに対してのみ
強制リフレッシュを実施し、強制リフレッシュの判定条
件をほぼ均一化できるという効果が得られる。
明を強誘電体キャパシタを記憶素子とするFRAM等の
半導体記憶装置ならびにその強制リフレッシュに適用す
ることで、次のような作用効果が得られる。すなわち、 (1)強誘電体キャパシタを記憶素子とするFRAM等
の半導体記憶装置に、各プレート線に対応して設けられ
その選択回数を計数するためのアクセスカウンタと、プ
レート線の選択時、対応するアクセスカウンタの計数値
を更新しかつその計数値が所定値に達したことを識別す
るアクセスカウンタ制御回路とを設けることで、FRA
M等に対するアクセスが特定のアドレスに集中する場合
でも、選択回数の多い強誘電体キャパシタに対してのみ
強制リフレッシュを実施し、強制リフレッシュの判定条
件をほぼ均一化できるという効果が得られる。
【0069】(2)上記(1)項において、強制リフレ
ッシュを、各プレート線に結合される所定数の強誘電体
キャパシタを単位として実施することで、強制リフレッ
シュの実施単位を細分化し、その所要時間を短縮できる
という効果が得られる。 (3)上記(1)項及び(2)項において、強制リフレ
ッシュ時、対象となる強誘電体キャパシタの保持データ
を一時的に待避させるための待避メモリを、強誘電体キ
ャパシタによって構成することで、FRAMの大規模化
が進み強制リフレッシュの所要時間が増加した場合で
も、強制リフレッシュ実施中の電源切断による待避デー
タの消失を防止できるという効果が得られる。 (4)上記(1)項〜(3)項により、FRAM等のア
クセス効率を高め、その信頼性を高めることができると
いう効果が得られる。
ッシュを、各プレート線に結合される所定数の強誘電体
キャパシタを単位として実施することで、強制リフレッ
シュの実施単位を細分化し、その所要時間を短縮できる
という効果が得られる。 (3)上記(1)項及び(2)項において、強制リフレ
ッシュ時、対象となる強誘電体キャパシタの保持データ
を一時的に待避させるための待避メモリを、強誘電体キ
ャパシタによって構成することで、FRAMの大規模化
が進み強制リフレッシュの所要時間が増加した場合で
も、強制リフレッシュ実施中の電源切断による待避デー
タの消失を防止できるという効果が得られる。 (4)上記(1)項〜(3)項により、FRAM等のア
クセス効率を高め、その信頼性を高めることができると
いう効果が得られる。
【0070】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図1において、マイクロコンピュータは、特にシン
グルチップ型であることを必須条件とはしないし、その
ブロック構成は、この実施例による制約を受けない。ま
た、FRAMから中央処理ユニットCPUに対する強制
リフレッシュの開始要求は、例えばいわゆるポーリング
等によって識別してもよいし、リフレッシュ要求信号R
FQB及びリフレッシュ起動信号RFの論理レベルも任
意に設定できる。FRAMに格納された強制リフレッシ
ュのためのプログラムが強制リフレッシュによって破壊
されるおそれがある場合には、これを予めランダムアク
セスメモリRAM等に読み出しておいてもよいし、専用
のマスクROMを用意してもよい。
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図1において、マイクロコンピュータは、特にシン
グルチップ型であることを必須条件とはしないし、その
ブロック構成は、この実施例による制約を受けない。ま
た、FRAMから中央処理ユニットCPUに対する強制
リフレッシュの開始要求は、例えばいわゆるポーリング
等によって識別してもよいし、リフレッシュ要求信号R
FQB及びリフレッシュ起動信号RFの論理レベルも任
意に設定できる。FRAMに格納された強制リフレッシ
ュのためのプログラムが強制リフレッシュによって破壊
されるおそれがある場合には、これを予めランダムアク
セスメモリRAM等に読み出しておいてもよいし、専用
のマスクROMを用意してもよい。
【0071】図2において、FRAMのメモリアレイM
ARY及び周辺部は、複数のメモリマットに分割するこ
とができる。また、データメモリ用アクセスカウンタD
C及び待避メモリ用アクセスカウンタSCは、いわゆる
カウントダウン方式とすることができるし、アクセス回
数の判定も所定値との比較照合によって行うことができ
る。強制リフレッシュを開始するためのアクセス回数の
判定は、例えばFRAM全体としてのアクセス回数を基
準に行うことができるし、例えば分割されたメモリマッ
トごとに行うこともできる。強制リフレッシュは、同一
ワード線に結合される例えば8個のメモリブロックを単
位として実施することができる。この場合、待避メモリ
SMは、図16に示されるように、m+1本のプレート
線Ps0〜Psmと、8×(n+1)個の強誘電体キャ
パシタを備える必要があるが、データメモリ用アクセス
カウンタDC及び待避メモリ用アクセスカウンタSC
は、ワード線W0〜WpあるいはWsに対応して1組ず
つ設ければよい。
ARY及び周辺部は、複数のメモリマットに分割するこ
とができる。また、データメモリ用アクセスカウンタD
C及び待避メモリ用アクセスカウンタSCは、いわゆる
カウントダウン方式とすることができるし、アクセス回
数の判定も所定値との比較照合によって行うことができ
る。強制リフレッシュを開始するためのアクセス回数の
判定は、例えばFRAM全体としてのアクセス回数を基
準に行うことができるし、例えば分割されたメモリマッ
トごとに行うこともできる。強制リフレッシュは、同一
ワード線に結合される例えば8個のメモリブロックを単
位として実施することができる。この場合、待避メモリ
SMは、図16に示されるように、m+1本のプレート
線Ps0〜Psmと、8×(n+1)個の強誘電体キャ
パシタを備える必要があるが、データメモリ用アクセス
カウンタDC及び待避メモリ用アクセスカウンタSC
は、ワード線W0〜WpあるいはWsに対応して1組ず
つ設ければよい。
【0072】一方、メモリアレイMARYは、図17に
示されるように、選択MOSFETQと強誘電体キャパ
シタCとを1対1で対応付けることができる。この場
合、データメモリ用アクセスカウンタDC及び待避メモ
リ用アクセスカウンタSCは、ワード線及びプレート線
の両方に対応して設けられるものとなり、非選択強誘電
体キャパシタのストレスを軽減するための中間電位HV
Oも不要となる。強制リフレッシュが、各ワード線つま
りプレート線に結合される(n+1)+(q+1)個の
強誘電体キャパシタを単位として行われることは言うま
でもない。FRAMは、いわゆる×1ビットや×16ビ
ット等、任意のビット構成を採りうるし、そのブロック
構成や起動制御信号の組み合わせならびに各内部電圧の
電位関係等は、種々の実施形態を採りうる。
示されるように、選択MOSFETQと強誘電体キャパ
シタCとを1対1で対応付けることができる。この場
合、データメモリ用アクセスカウンタDC及び待避メモ
リ用アクセスカウンタSCは、ワード線及びプレート線
の両方に対応して設けられるものとなり、非選択強誘電
体キャパシタのストレスを軽減するための中間電位HV
Oも不要となる。強制リフレッシュが、各ワード線つま
りプレート線に結合される(n+1)+(q+1)個の
強誘電体キャパシタを単位として行われることは言うま
でもない。FRAMは、いわゆる×1ビットや×16ビ
ット等、任意のビット構成を採りうるし、そのブロック
構成や起動制御信号の組み合わせならびに各内部電圧の
電位関係等は、種々の実施形態を採りうる。
【0073】図5において、MOSFETQ1〜Q6
は、メモリアレイMARY内に設けてもよい。また、各
MOSFETは、PチャンネルMOSFETに置き換え
ることができるし、Pチャンネル及びNチャンネルMO
SFETが並列結合されてなる相補ゲートに置き換える
こともできる。図8において、アクセスカウンタ制御回
路CCは、任意のブロック構成を採りうるし、オーバフ
ロー信号OFの論理レベルも任意である。図10におい
て、待避メモリSMのプリライトは、待避書き込みの直
前に行ってもよい。さらに、図11〜図15の各ステッ
プにおける接続形態は、所定の条件が満たされる範囲で
変形例を採りうる。
は、メモリアレイMARY内に設けてもよい。また、各
MOSFETは、PチャンネルMOSFETに置き換え
ることができるし、Pチャンネル及びNチャンネルMO
SFETが並列結合されてなる相補ゲートに置き換える
こともできる。図8において、アクセスカウンタ制御回
路CCは、任意のブロック構成を採りうるし、オーバフ
ロー信号OFの論理レベルも任意である。図10におい
て、待避メモリSMのプリライトは、待避書き込みの直
前に行ってもよい。さらに、図11〜図15の各ステッ
プにおける接続形態は、所定の条件が満たされる範囲で
変形例を採りうる。
【0074】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるシン
グルチップマイクロコンピュータのFRAMに適用した
場合について説明したが、それに限定されるものではな
く、例えば、FRAMとして単体で形成されるものやF
RAMを内蔵する各種のディジタル集積回路装置にも適
用できる。この発明は、少なくとも強誘電体キャパシタ
を記憶素子とする半導体記憶装置ならびにその強制リフ
レッシュに広く適用できる。
てなされた発明をその背景となった利用分野であるシン
グルチップマイクロコンピュータのFRAMに適用した
場合について説明したが、それに限定されるものではな
く、例えば、FRAMとして単体で形成されるものやF
RAMを内蔵する各種のディジタル集積回路装置にも適
用できる。この発明は、少なくとも強誘電体キャパシタ
を記憶素子とする半導体記憶装置ならびにその強制リフ
レッシュに広く適用できる。
【0075】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、強誘電体キャパシタを記憶
素子とするFRAM等の半導体記憶装置に、例えば各ワ
ード線又はプレート線に対応して設けられその選択回数
を計数するためのアクセスカウンタと、各ワード線又は
プレート線の選択時、対応するアクセスカウンタの計数
値を更新しかつその値が所定値に達したことを識別する
アクセスカウンタ制御回路とを設け、強制リフレッシュ
を、各ワード線又はプレート線に結合される所定数の強
誘電体キャパシタを単位として実施するとともに、強制
リフレッシュ時、対象となる強誘電体キャパシタの保持
データを一時的に待避させるための待避メモリを、強誘
電体キャパシタにより構成することで、FRAM等に対
するアクセスが特定のアドレスに集中する場合でも、選
択回数の多い強誘電体キャパシタに対してのみ強制リフ
レッシュを実施し、強制リフレッシュの判定条件をほぼ
均一化できるとともに、強制リフレッシュの実施単位を
細分化し、その所要時間を短縮して、FRAM等のアク
セス効率を高めることができる。また、FRAM等の大
規模化が進み強制リフレッシュの所要時間が増加した場
合でも、強制リフレッシュ実施中の電源切断による待避
データの消失を防止し、FRAM等の信頼性を高めるこ
とができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、強誘電体キャパシタを記憶
素子とするFRAM等の半導体記憶装置に、例えば各ワ
ード線又はプレート線に対応して設けられその選択回数
を計数するためのアクセスカウンタと、各ワード線又は
プレート線の選択時、対応するアクセスカウンタの計数
値を更新しかつその値が所定値に達したことを識別する
アクセスカウンタ制御回路とを設け、強制リフレッシュ
を、各ワード線又はプレート線に結合される所定数の強
誘電体キャパシタを単位として実施するとともに、強制
リフレッシュ時、対象となる強誘電体キャパシタの保持
データを一時的に待避させるための待避メモリを、強誘
電体キャパシタにより構成することで、FRAM等に対
するアクセスが特定のアドレスに集中する場合でも、選
択回数の多い強誘電体キャパシタに対してのみ強制リフ
レッシュを実施し、強制リフレッシュの判定条件をほぼ
均一化できるとともに、強制リフレッシュの実施単位を
細分化し、その所要時間を短縮して、FRAM等のアク
セス効率を高めることができる。また、FRAM等の大
規模化が進み強制リフレッシュの所要時間が増加した場
合でも、強制リフレッシュ実施中の電源切断による待避
データの消失を防止し、FRAM等の信頼性を高めるこ
とができる。
【図1】この発明が適用されたFRAMを含むシングル
チップマイクロコンピュータの一実施例を示すブロック
図である。
チップマイクロコンピュータの一実施例を示すブロック
図である。
【図2】図1のシングルチップマイクロコンピュータに
含まれるFRAMの一実施例を示すブロック図である。
含まれるFRAMの一実施例を示すブロック図である。
【図3】図2のFRAMに含まれるメモリアレイの一実
施例を示す部分的な回路図である。
施例を示す部分的な回路図である。
【図4】図2のFRAMに含まれるメモリアレイの一実
施例を示す他の部分的な回路図である。
施例を示す他の部分的な回路図である。
【図5】図2のFRAMに含まれるYスイッチの一実施
例を示す回路図である。
例を示す回路図である。
【図6】図2のFRAMに含まれるリードライト回路の
一実施例を示すブロック図である。
一実施例を示すブロック図である。
【図7】図6のリードライト回路に含まれる単位リード
ライト回路の一実施例を示すブロック図である。
ライト回路の一実施例を示すブロック図である。
【図8】図2のFRAMに含まれるアクセスカウンタ制
御回路の一実施例を示すブロック図である。
御回路の一実施例を示すブロック図である。
【図9】図8のアクセスカウンタ制御回路の一実施例を
示す処理フロー図である。
示す処理フロー図である。
【図10】図2のFRAMの強制リフレッシュモードの
一実施例を示す処理フロー図である。
一実施例を示す処理フロー図である。
【図11】図10の強制リフレッシュモードのステップ
ST22におけるメモリアレイの一実施例を示す接続図
である。
ST22におけるメモリアレイの一実施例を示す接続図
である。
【図12】図10の強制リフレッシュモードのステップ
ST23におけるメモリアレイの一実施例を示す接続図
である。
ST23におけるメモリアレイの一実施例を示す接続図
である。
【図13】図10の強制リフレッシュモードのステップ
ST24におけるメモリアレイの一実施例を示す接続図
である。
ST24におけるメモリアレイの一実施例を示す接続図
である。
【図14】図10の強制リフレッシュモードのステップ
ST25におけるメモリアレイの一実施例を示す接続図
である。
ST25におけるメモリアレイの一実施例を示す接続図
である。
【図15】図10の強制リフレッシュモードのステップ
ST27におけるメモリアレイの一実施例を示す接続図
である。
ST27におけるメモリアレイの一実施例を示す接続図
である。
【図16】図2のFRAMに含まれるメモリアレイの第
2の実施例を示す回路図である。
2の実施例を示す回路図である。
【図17】図2のFRAMに含まれるメモリアレイの第
3の実施例を示す回路図である。
3の実施例を示す回路図である。
CPU・・・中央処理ユニット、BUS・・内部バス、
RAM・・・ランダムアクセスメモリ、FRAM・・・
フェロエレクトリックRAM、TIM・・・タイマー回
路、SCI・・・シリアルコミニュケーションインタフ
ェース、I/O・・・入出力インタフェース、A/D・
・・アナログ/ディジタル変換回路。MARY・・・メ
モリアレイ、DM・・・データメモリ、SM・・・待避
メモリ、DC・・・データメモリ用アクセスカウンタ、
SC・・・待避メモリ用アクセスカウンタ、XD・・・
Xアドレスデコーダ、PD・・・プレートドライバ、X
B・・・Xアドレスバッファ、YS・・・Yスイッチ、
YD・・・Yアドレスデコーダ、YB・・・Yアドレス
バッファ、RW・・・リードライト回路、CC・・・ア
クセスカウンタ制御回路、OB・・・データ出力バッフ
ァ、IB・・・データ入力バッファ、VG・・・内部電
圧発生回路、TC・・・タイミング制御回路。DB00
〜DB07ないしDBp0〜DBp7,SB0〜SB
7,DCB0〜DCBp,SCB・・・メモリブロッ
ク、W0〜Wp,Ws・・・ワード線、P00〜P0m
ないしPp0〜Ppm,Ps・・・プレート線、D00
〜D0nないしD70〜D7n,DC0〜DCq・・・
データ線、d000〜d00nからd070〜d07n
ないしdp00〜dp0nからdp70〜dp7n,d
c00〜dc0qからdcp0〜dcpq,ds00〜
ds0nからds70〜ds7n・・・サブデータ線、
C,C000〜C00mからC070〜C07mないし
Cp00〜Cp0mからCp70〜Cp7m・・・強誘
電体キャパシタ、Q,Q000〜Q00mからQ070
〜Q07mないしQp00〜Qp0mからQp70〜Q
p7m、Q1〜QQ・・・NチャンネルMOSFET。
B0〜B7・・・共通データ線。DRW0〜DRW7,
CRW0〜CRWq・・・単位リードライト回路、SA
0〜SA7・・・センスアンプ,WA0〜WA7・・・
ライトアンプ、IL0〜IL7・・・入力ラッチ、OL
0〜OL7・・・出力ラッチ。+1・・・カウントアッ
プ回路、OFD・・・オーバフロー検出回路。W0〜W
m,Ws・・・ワード線、P0〜Pm,Ps・・・プレ
ート線、D0〜Dn,DC0〜DCq・・・データ線。
RAM・・・ランダムアクセスメモリ、FRAM・・・
フェロエレクトリックRAM、TIM・・・タイマー回
路、SCI・・・シリアルコミニュケーションインタフ
ェース、I/O・・・入出力インタフェース、A/D・
・・アナログ/ディジタル変換回路。MARY・・・メ
モリアレイ、DM・・・データメモリ、SM・・・待避
メモリ、DC・・・データメモリ用アクセスカウンタ、
SC・・・待避メモリ用アクセスカウンタ、XD・・・
Xアドレスデコーダ、PD・・・プレートドライバ、X
B・・・Xアドレスバッファ、YS・・・Yスイッチ、
YD・・・Yアドレスデコーダ、YB・・・Yアドレス
バッファ、RW・・・リードライト回路、CC・・・ア
クセスカウンタ制御回路、OB・・・データ出力バッフ
ァ、IB・・・データ入力バッファ、VG・・・内部電
圧発生回路、TC・・・タイミング制御回路。DB00
〜DB07ないしDBp0〜DBp7,SB0〜SB
7,DCB0〜DCBp,SCB・・・メモリブロッ
ク、W0〜Wp,Ws・・・ワード線、P00〜P0m
ないしPp0〜Ppm,Ps・・・プレート線、D00
〜D0nないしD70〜D7n,DC0〜DCq・・・
データ線、d000〜d00nからd070〜d07n
ないしdp00〜dp0nからdp70〜dp7n,d
c00〜dc0qからdcp0〜dcpq,ds00〜
ds0nからds70〜ds7n・・・サブデータ線、
C,C000〜C00mからC070〜C07mないし
Cp00〜Cp0mからCp70〜Cp7m・・・強誘
電体キャパシタ、Q,Q000〜Q00mからQ070
〜Q07mないしQp00〜Qp0mからQp70〜Q
p7m、Q1〜QQ・・・NチャンネルMOSFET。
B0〜B7・・・共通データ線。DRW0〜DRW7,
CRW0〜CRWq・・・単位リードライト回路、SA
0〜SA7・・・センスアンプ,WA0〜WA7・・・
ライトアンプ、IL0〜IL7・・・入力ラッチ、OL
0〜OL7・・・出力ラッチ。+1・・・カウントアッ
プ回路、OFD・・・オーバフロー検出回路。W0〜W
m,Ws・・・ワード線、P0〜Pm,Ps・・・プレ
ート線、D0〜Dn,DC0〜DCq・・・データ線。
Claims (8)
- 【請求項1】 強誘電体キャパシタを記憶素子とするメ
モリアレイを備え、かつそのアクセス回数が所定値に達
したとき強誘電体キャパシタに対する強制リフレッシュ
を実施することを特徴とする半導体記憶装置。 - 【請求項2】 上記強制リフレッシュは、対象となる強
誘電体キャパシタの両電極間に書き込み電圧を超える所
定の高電圧を印加することにより行われるものであるこ
とを特徴とする請求項1の半導体記憶装置。 - 【請求項3】 上記強制リフレッシュは、上記メモリア
レイの各ワード線又はプレート線に結合される所定数の
強誘電体キャパシタを単位として行われるものであっ
て、上記半導体記憶装置は、各ワード線又はプレート線
に対応して設けられるアクセスカウンタと、選択状態と
されるワード線又はプレート線に対応する上記アクセス
カウンタを更新しかつその計数値が所定値に達したこと
を識別するアクセスカウンタ制御回路と、強制リフレッ
シュの対象となるワード線又はプレート線に結合される
所定数の強誘電体キャパシタの保持データを一時的に待
避させるための待避メモリとを具備するものであること
を特徴とする請求項1又は請求項2の半導体記憶装置。 - 【請求項4】 上記待避メモリは、強誘電体キャパシタ
を記憶素子とするものであることを特徴とする請求項3
の半導体記憶装置。 - 【請求項5】 上記ワード線のそれぞれは、対応する所
定数の選択MOSFETのゲートに結合されるものであ
って、これらの選択MOSFETのソースには、その一
方の電極が対応するプレート線に結合されるそれぞれ1
個の強誘電体キャパシタの他方の電極が結合されるもの
であることを特徴とする請求項1,請求項2,請求項3
又は請求項4の半導体記憶装置。 - 【請求項6】 上記ワード線のそれぞれは、対応する所
定数の選択MOSFETのゲートに結合されるものであ
って、これらの選択MOSFETのソースには、その一
方の電極が対応するプレート線にそれぞれ結合されるそ
れぞれ複数の強誘電体キャパシタの他方の電極が結合さ
れるものであることを特徴とする請求項1,請求項2,
請求項3又は請求項4の半導体記憶装置。 - 【請求項7】 上記半導体記憶装置は、シングルチップ
マイクロコンピュータに含まれるものであり、上記強制
リフレッシュは、上記中央処理ユニットの指示を受けて
開始されるものであって、上記半導体記憶装置は、上記
アクセスカウンタの計数値が所定値に達したとき上記中
央処理ユニットに割り込みをかけて強制リフレッシュの
開始を要求するものであることを特徴とする請求項3,
請求項4,請求項5又は請求項6の半導体記憶装置。 - 【請求項8】 強誘電体キャパシタを記憶素子とし通常
の記憶データを保持するデータメモリと、強誘電体キャ
パシタを記憶素子とし上記データメモリ部の強制リフレ
ッシュ時に対象となる記憶素子の保持データを一時的に
待避させるための待避メモリとを具備することを特徴と
する半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5166312A JPH0773682A (ja) | 1993-06-12 | 1993-06-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5166312A JPH0773682A (ja) | 1993-06-12 | 1993-06-12 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0773682A true JPH0773682A (ja) | 1995-03-17 |
Family
ID=15829018
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5166312A Pending JPH0773682A (ja) | 1993-06-12 | 1993-06-12 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0773682A (ja) |
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