JP2007201395A - 半導体素子の製造方法 - Google Patents
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Abstract
【解決手段】 本発明は半導体素子の製造方法に関し、特にデザインルールの減少に伴うチャンネル長の縮小にもパンチスルー、電界及びボディ効果を効果的に改良するためゲート下部に絶縁膜を埋め込み、SOIチャンネル領域を形成するよう半導体素子を設計することにより、ショートチャンネル効果と接合漏洩電流を減少させ素子の性能を改良することができる技術である。
【選択図】図2
Description
図1(a)に示されているように、半導体基板10の上部にパッド酸化膜13とパッド窒化膜15を形成した後、素子分離マスク(図示省略)でパッド窒化膜15、パッド酸化膜13及び所定厚さの半導体基板10を食刻してトレンチ20を形成する。
(a)パッド絶縁膜が備えられた半導体基板に格納電極コンタクト領域を画成する素子分離構造を形成し、素子分離構造は第1の酸化膜/窒化膜/第2の酸化膜の積層構造でなる段階と、(b)ビットラインコンタクト領域の素子分離構造を除去して半導体基板を露出する段階と、(c)ビットラインコンタクト領域で露出した窒化膜を除去してビットラインコンタクト領域に隣接した素子分離構造の間にチャンネル空間を形成する段階と、(d)露出した半導体基板をシード層にしてビットラインコンタクト領域とチャンネル空間を埋め込むSEG(Selective Epitaxial Growth)層を形成する段階と、(e)ゲート領域で第2の酸化膜を除去してリセスを画成する段階と、(f)リセスの表面にゲート絶縁膜を形成する段階と、(g)前記ゲート絶縁膜の上部にリセスを埋め込む平坦化されたゲート導電層を形成した後、ゲート導電層の上部にハードマスク層を形成する段階と、(h)ゲートマスクにハードマスク層及びゲート導電層をパターニングしてゲート構造物を形成する段階とを含むことを特徴とする。
(a-1)格納電極コンタクトマスクを利用して前記パッド絶縁膜を備えた前記半導体基板の所定厚さを食刻して格納電極コンタクト領域を画成し、前記半導体基板から第1の深さを有するトレンチを形成する段階と、
(a-2)前記トレンチ側壁と上部に前記第1の酸化膜を形成する段階と、
(a-3)前記第1の酸化膜を食刻し、前記第1の酸化膜の上部表面が前記半導体基板の上部表面から前記第1の深さより小さい第2の深さまで整合される段階と、
(a-4)前記第1の酸化膜上部と前記トレンチ内部に前記窒化膜を形成する段階と、
(a-5)前記窒化膜を食刻し、前記窒化膜の上部表面が前記半導体基板の上部表面から前記第2の深さより小さい第3の深さまで整合される段階と、
(a-6)前記窒化膜の上部に少なくとも前記トレンチを埋め込む前記第2の酸化膜を形成する段階と、
(a-7)前記トレンチ外部に残存する前記第2の酸化膜を除去して前記素子分離構造を形成する段階と
をさらに含むことが好ましい。
また、前記ビットラインコンタクト領域内の前記素子分離構造に対する食刻工程は乾式食刻方法で行われることが好ましい。
また、前記第2の酸化膜に対する除去工程は湿式食刻方法で行われることが好ましい。
図2(a)〜図2(h)は、本発明の一つの実施の形態に係る半導体素子の製造方法を示す断面図である。
以後の工程はゲート側壁絶縁膜の形成、S/D領域の形成、コンタクトプラグの形成、ビットラインコンタクト及びビットラインの形成、キャパシタコンタクト及びキャパシタの形成、金属配線コンタクト及び金属配線の形成のような一般的なトランジスタの製造工程を行って半導体素子を完成する。
113 パッド酸化膜
115 パッド窒化膜
120 トレンチ
123 第1の酸化膜
125 窒化膜
127 第2の酸化膜
130 素子分離構造
135 ビットラインコンタクト領域
140、153 感光膜パターン
145 チャンネル空間
150 SEG層
155 ゲート領域
160 ゲート絶縁膜
170 ゲート電極
180 ハードマスク層パターン
190 ゲート構造物
Claims (12)
- (a)パッド絶縁膜が備えられた半導体基板に格納電極コンタクト領域を画成する素子分離構造を形成し、前記素子分離構造は第1の酸化膜/窒化膜/第2の酸化膜の積層構造でなる段階と、
(b)ビットラインコンタクト領域の前記素子分離構造を除去して前記半導体基板を露出する段階と、
(c)前記ビットラインコンタクト領域で露出した窒化膜を除去し、前記ビットラインコンタクト領域に隣接した前記素子分離構造の間にチャンネル空間を形成する段階と、
(d)前記露出した半導体基板をシード層にして前記ビットラインコンタクト領域と前記チャンネル空間を埋め込むSEG層を形成する段階と、
(e)ゲート領域で前記第2の酸化膜を除去してリセスを画成する段階と、
(f)前記リセスの表面にゲート絶縁膜を形成する段階と、
(g)前記ゲート絶縁膜の上部に前記リセスを埋め込む平坦化されたゲート導電層を形成した後、前記ゲート導電層の上部にハードマスク層を形成する段階と、
(h)ゲートマスクに前記ハードマスク層及び前記ゲート導電層をパターニングしてゲート構造物を形成する段階とを含むことを特徴とする半導体素子の製造方法。 - 前記(a)段階は
(a-1)格納電極コンタクトマスクを利用して前記パッド絶縁膜を備えた前記半導体基板の所定厚さを食刻して格納電極コンタクト領域を画成し、前記半導体基板から第1の深さを有するトレンチを形成する段階と、
(a-2)前記トレンチ側壁と上部に前記第1の酸化膜を形成する段階と、
(a-3)前記第1の酸化膜を食刻し、前記第1の酸化膜の上部表面が前記半導体基板の上部表面から前記第1の深さより小さい第2の深さまで整合される段階と、
(a-4)前記第1の酸化膜上部と前記トレンチ内部に前記窒化膜を形成する段階と、
(a-5)前記窒化膜を食刻し、前記窒化膜の上部表面が前記半導体基板の上部表面から前記第2の深さより小さい第3の深さまで整合される段階と、
(a-6)前記窒化膜の上部に少なくとも前記トレンチを埋め込む前記第2の酸化膜を形成する段階と、
(a-7)前記トレンチ外部に残存する前記第2の酸化膜を除去して前記素子分離構造を形成する段階と
をさらに含むことを特徴とする請求項1に記載の半導体素子の製造方法。 - 前記トレンチの深さは2500〜3500Åであることを特徴とする請求項2に記載の半導体素子の製造方法。
- 前記第1の酸化膜に対する食刻工程は等方性乾式または湿式方法で行われることを特徴とする請求項2に記載の半導体素子の製造方法。
- 前記窒化膜に対する食刻工程は等方性食刻方法またはエッチバック方法で行われることを特徴とする請求項2に記載の半導体素子の製造方法。
- 前記第1の酸化膜と前記第2の酸化膜の厚さは各々1000〜2000Åであることを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記窒化膜はPE-nitrideであり、その厚さは50〜150Åであることを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記ビットラインコンタクト領域内の前記素子分離構造に対する食刻工程は乾式食刻方法で行われることを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記パッド絶縁膜及び前記窒化膜に対する食刻工程は燐酸(H3PO4)を利用した湿式食刻方法で行われることを特徴とする請求項1に記載の半導体素子の製造方法。
- フッ酸(HF)を利用して前記チャンネル空間を洗浄する段階をさらに含むことを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記素子分離構造の上部を露出するまで前記SEG層を平坦化食刻する段階をさらに含むことを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記第2の酸化膜に対する除去工程は湿式食刻方法で行われることを特徴とする請求項1に記載の半導体素子の製造方法。
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