JP6255692B2 - 半導体装置の製造方法 - Google Patents
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Description
第1実施形態による半導体装置及びその製造方法について図1乃至図8を用いて説明する。
まず、本実施形態による半導体装置について図1及び図2を用いて説明する。図1は、本実施形態による半導体装置を示す断面図である。図2は、本実施形態による半導体装置を示す平面図である。図1(a)は、図2のA−A′線に対応しており、図1(b)は、図2のB−B′線に対応している。
次に、本実施形態による半導体装置の製造方法について図3乃至図8を用いて説明する。図3乃至図8は、本実施形態による半導体装置の製造方法を示す工程断面図である。
第2実施形態による半導体装置及びその製造方法を図9乃至図17を用いて説明する。図1乃至図8に示す第1実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
まず、本実施形態による半導体装置について図9乃至図11を用いて説明する。図9は、本実施形態による半導体装置を示す断面図(その1)である。図10は、本実施形態による半導体装置を示す断面図(その2)である。図11は、本実施形態による半導体装置を示す平面図である。図9は図11のA−A′線に対応しており、図10(a)は図11のB−B′線に対応しており、図10(b)は図11のC−C′線に対応している。
次に、本実施形態による半導体装置の製造方法について図12乃至図17を用いて説明する。図12乃至図17は、本実施形態による半導体装置の製造方法を示す工程断面図である。
上記実施形態に限らず種々の変形が可能である。
2B…Pチャネル型トランジスタが形成される領域
10…半導体基板
12…溝
14…絶縁層、素子分離領域
14a〜14c…不純物注入層
16…素子領域
18…半導体層
20…角部
22、22a、22b…半導体層
24…ゲート絶縁膜
26、26a、26b…ゲート電極
28、28a、28b…ソース/ドレイン領域
30…トランジスタ
30a…Nチャネル型トランジスタ
30b…Pチャネル型トランジスタ
32…シリコン酸化膜
34…シリコン窒化膜
36…シリコン酸化膜
38a、38b…不純物層
40…フォトレジスト膜
42…開口部
44…フォトレジスト膜
46…開口部
48…シリコン酸化膜
50…シリコン窒化膜
52…開口部
54…シリコン酸化膜
56…シリコン窒化膜
58…開口部
60…フォトレジスト膜
62…開口部
64…フォトレジスト膜
66…開口部
Claims (6)
- 半導体基板上の第1の領域にマスクを形成する工程と、
前記マスクを用いて前記半導体基板をエッチングすることにより、前記半導体基板に凹部を形成する工程と、
前記半導体基板上及び前記マスク上に絶縁層を形成する工程と、
前記絶縁層を研磨し、前記マスクの上面を露出させる工程と、
前記マスクを除去する工程と、
前記第1の領域における前記半導体基板上に、側面が傾斜を有する第1の半導体層を成長させる工程と、
前記第1の半導体層を成長させる工程の後、前記第1の半導体層と前記絶縁層との間に間隙が生じるように、前記絶縁層の側面をエッチングする工程と、
前記絶縁層の側面をエッチングする工程の後、前記第1の半導体層の上面及び前記第1の半導体層の側面を覆うようにゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の両側の前記第1の半導体層にソース/ドレイン領域を形成する工程とを有し、
前記マスクを除去する工程の後、前記第1の半導体層を成長する工程の前に、前記絶縁層の前記側面に不純物を注入する工程を更に有する
ことを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記第1の半導体層を成長する工程では、選択エピタキシャル成長により、前記第1の領域における前記半導体基板上に前記第1の半導体層を選択的に成長する
ことを特徴とする半導体装置の製造方法。 - 請求項1又は2記載の半導体装置の製造方法において、
前記不純物の導電型は、前記ソース/ドレイン領域の導電型と反対の導電型であり、
前記不純物を注入する工程では、前記第1の領域における前記半導体基板にも前記不純物を注入する
ことを特徴とする半導体装置の製造方法。 - 請求項1乃至3のいずれか1項に記載の半導体装置の製造方法において、
前記第1の半導体層を成長する工程の後、前記絶縁層の前記側面をエッチングする工程の前に、熱酸化法により前記第1の半導体層の前記上面及び前記第1の半導体層の前記側面に酸化膜を形成する工程を更に有し、
前記絶縁層の前記側面をエッチングする工程では、ウェットエッチングにより、前記絶縁層の前記側面をエッチングするとともに、前記酸化膜をエッチング除去する
ことを特徴とする半導体装置の製造方法。 - 半導体基板上の第1の領域にマスクを形成する工程と、
前記マスクを用いて前記半導体基板をエッチングすることにより、前記半導体基板に凹部を形成する工程と、
前記半導体基板上及び前記マスク上に絶縁層を形成する工程と、
前記絶縁層を研磨し、前記マスクの上面を露出させる工程と、
前記マスクを除去する工程と、
前記第1の領域における前記半導体基板上に、側面が傾斜を有する第1の半導体層を成長させる工程と、
前記第1の半導体層を成長させる工程の後、前記第1の半導体層と前記絶縁層との間に間隙が生じるように、前記絶縁層の側面をエッチングする工程と、
前記絶縁層の側面をエッチングする工程の後、前記第1の半導体層の上面及び前記第1の半導体層の側面を覆うようにゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の両側の前記第1の半導体層にソース/ドレイン領域を形成する工程とを有し、
前記第1の半導体層を成長する工程の後、前記絶縁層の前記側面をエッチングする工程の前に、熱酸化法により前記第1の半導体層の前記上面及び前記第1の半導体層の前記側面に酸化膜を形成する工程を更に有し、
前記絶縁層の前記側面をエッチングする工程は、前記酸化膜により前記第1の半導体層を保護しつつ、ドライエッチングにより前記絶縁層をエッチングする工程と、ウェットエッチングにより、前記絶縁層を更にエッチングするとともに、前記酸化膜をエッチング除去する工程とを有する
ことを特徴とする半導体装置の製造方法。 - 半導体基板上の第1の領域にマスクを形成する工程と、
前記マスクを用いて前記半導体基板をエッチングすることにより、前記半導体基板に凹部を形成する工程と、
前記半導体基板上及び前記マスク上に絶縁層を形成する工程と、
前記絶縁層を研磨し、前記マスクの上面を露出させる工程と、
前記マスクを除去する工程と、
前記第1の領域における前記半導体基板上に、側面が傾斜を有する第1の半導体層を成長させる工程と、
前記第1の半導体層を成長させる工程の後、前記第1の半導体層と前記絶縁層との間に間隙が生じるように、前記絶縁層の側面をエッチングする工程と、
前記絶縁層の側面をエッチングする工程の後、前記第1の半導体層の上面及び前記第1の半導体層の側面を覆うようにゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の両側の前記第1の半導体層にソース/ドレイン領域を形成する工程とを有し、
前記絶縁層の前記側面をエッチングする工程の後、前記ゲート絶縁膜を形成する工程の前に、前記第1の半導体層の前記上面及び前記第1の半導体層の前記側面に、前記第1の半導体層と格子定数が異なる第2の半導体層を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
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