JP6255692B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置の製造方法に関する。

ＬＳＩ（Large Scale Integration）等の半導体装置の高性能化は、基本構成素子であるＭＯＳトランジスタの微細化等により図られてきた。

しかしながら、微細化に伴い、短チャネル効果の抑制が困難となり、オフ電流の増大が深刻となってきた。

そこで、近時では、チャネルを立体構造とし、ゲートの制御能力を増大させる、３次元構造のトランジスタ（３次元トランジスタ）が注目されている。

３次元構造のトランジスタでは、基板上に突出するように形成された半導体層（フィン）の両側面及び上面にチャネルが形成される。

３次元構造のトランジスタによれば、オフ電流の低減、オン電流の増大、及び、短チャネル効果の抑制等が可能となる。

特開２００５−８６０２４号公報 米国特許第７３２６６３４号明細書

T. Chiarella et al., "Simple Current and Capacitance Methods for Bulk FinFETHeight Extraction And Correlation to Device Variability", 2011 IEEE Conference on Microelectronic Test Structures, April 4-7, Amsterdam, The Netherlands.

しかしながら、提案されている３次元構造のトランジスタでは、電気的特性のばらつきが生じる場合があった。

本発明の目的は、トランジスタの電気的特性のばらつきを低減し得る半導体装置の製造方法を提供することにある。

実施形態の一観点によれば、半導体基板上の第１の領域にマスクを形成する工程と、前記マスクを用いて前記半導体基板をエッチングすることにより、前記半導体基板に凹部を形成する工程と、前記半導体基板上及び前記マスク上に絶縁層を形成する工程と、前記絶縁層を研磨し、前記マスクの上面を露出させる工程と、前記マスクを除去する工程と、前記第１の領域における前記半導体基板上に、側面が傾斜を有する第１の半導体層を成長させる工程と、前記第１の半導体層を成長させる工程の後、前記第１の半導体層と前記絶縁層との間に間隙が生じるように、前記絶縁層の側面をエッチングする工程と、前記絶縁層の側面をエッチングする工程の後、前記第１の半導体層の上面及び前記第１の半導体層の側面を覆うようにゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の両側の前記第１の半導体層にソース／ドレイン領域を形成する工程とを有し、前記マスクを除去する工程の後、前記第１の半導体層を成長する工程の前に、前記絶縁層の前記側面に不純物を注入する工程を更に有することを特徴とする半導体装置の製造方法が提供される。

開示の半導体装置の製造方法によれば、素子分離用の絶縁層により画定された領域の半導体基板上に、側面に傾斜を有する半導体層を成長する。半導体層の側面と素子分離用の絶縁層の側面との間に間隙が生じるため、半導体層の側面が素子分離用の絶縁層により覆われた状態とならず、半導体層の側面とゲート電極との間に素子分離用の絶縁層が挟まれた状態にならない。このため、半導体層の下端にまでゲート電極が確実に対向し、電気的特性のばらつきの小さい３次元構造のトランジスタを有する半導体装置を得ることができる。

図１は、第１実施形態による半導体装置を示す断面図である。 図２は、第１実施形態による半導体装置を示す平面図である。 図３は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図４は、第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 図５は、第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 図６は、第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 図７は、第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。 図８は、第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。 図９は、第２実施形態による半導体装置を示す断面図（その１）である。 図１０は、第２実施形態による半導体装置を示す断面図（その２）である。 図１１は、第２実施形態による半導体装置を示す平面図である。 図１２は、第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図１３は、第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 図１４は、第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 図１５は、第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 図１６は、第２実施形態による半導体装置の製造方法を示す工程断面図（その５）である。 図１７は、第２実施形態による半導体装置の製造方法を示す工程断面図（その６）である。 図１８は、参考例による半導体装置の製造方法を示す工程断面図（その１）である。 図１９は、参考例による半導体装置の製造方法を示す工程断面図（その２）である。 図２０は、参考例による半導体装置の製造方法を示す工程断面図（その３）である。

図１８乃至図２０は、参考例による半導体装置の製造方法を示す工程断面図である。

まず、図１８（ａ）に示すように、例えばシリコンの半導体基板１１０上の全面に、熱酸化法によりシリコン酸化膜１３２を形成し、この後、ＣＶＤ（Chemical Vapor Deposition、化学気相堆積）法によりシリコン窒化膜１３４を形成する。次に、フォトリソグラフィ技術を用いて、シリコン窒化膜１３４及びシリコン酸化膜１３２をパターニングすることにより、ハードマスク１３４を形成する。次に、ハードマスク１３４をマスクとして半導体基板１１０をエッチングすることにより、素子分離用の溝１１２を形成する（図１８（ｂ）参照）。次に、全面に、シリコン酸化膜１１４を形成し、この後、ＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、ハードマスク１３４の表面が露出するまでシリコン酸化膜１１４を研磨する（図１８（ｃ）参照）。次に、シリコン窒化膜１３４をエッチング除去し、更に、露出したシリコン酸化膜１３２をエッチング除去する。こうして、溝１１２内にシリコン酸化膜の素子分離用絶縁層１１４が形成される（図１９（ａ）参照）。次に、露出した半導体基板１０上に例えばシリコンの半導体層１１８を成長する（図１９（ｂ）参照）。次に、例えばドライエッチングにより、シリコン酸化膜１１４のうちの上側の部分をエッチングする（図１９（ｃ）参照）。次に、熱酸化法により、半導体層１１８の上面及び側面にゲート絶縁膜１２４を形成する（図２０（ａ）参照）。次に、ＣＶＤ法によりポリシリコン膜１２６を形成し、この後、ポリシリコン膜１２６をパターニングすることにより、ポリシリコンのゲート電極１２６を形成する（図２０（ｂ）参照）。この後、図２０（ｃ）に示すように、ゲート電極１２６の両側の半導体層１１８にドーパント不純物を導入することにより、ソース／ドレイン領域１２８を形成する。なお、図２０（ｃ）は、半導体層１１８の長手方向に沿った断面図である。こうして、ゲート電極１２６とソース／ドレイン領域１２８とを有する３次元トランジスタ１３０を有する半導体装置が製造される。

参考例による半導体装置では、図１９（ｃ）に示すように、半導体層１１８の側面の一部が素子分離用絶縁層１１４により覆われた状態となる。このため、図２０（ｂ）に示すように、半導体層１１８とゲート電極１２６との間に、素子分離用絶縁層１１４の一部が挟まった状態になる。素子分離用絶縁層１１４のエッチング量の面内ばらつきに応じて、トランジスタ１３０の電気的特性にばらつきが生じる。

［第１実施形態］
第１実施形態による半導体装置及びその製造方法について図１乃至図８を用いて説明する。

（半導体装置）
まず、本実施形態による半導体装置について図１及び図２を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。図２は、本実施形態による半導体装置を示す平面図である。図１（ａ）は、図２のＡ−Ａ′線に対応しており、図１（ｂ）は、図２のＢ−Ｂ′線に対応している。

半導体基板１０には、溝（素子分離溝、凹部）１２が形成されている。半導体基板１０としては、例えばシリコン基板が用いられている。溝１２の深さは、例えば５０〜２５０ｎｍ程度とする。

溝１２には、素子分離用の絶縁層（絶縁膜）１４が形成されている。絶縁層１４としては、例えばシリコン酸化膜が用いられている。溝１２に埋め込まれた絶縁層１４により、素子分離領域が形成されている。素子分離用の絶縁層１４の上部は、図１に示すように凸状になっていてもよいし、平坦であってもよい。

素子分離用の絶縁層１４により画定された素子領域１６における半導体基板１０上には、例えば厚さ１５〜６０ｎｍ程度の半導体層（ボディ、フィン）１８が形成されている。かかる半導体層１８は、半導体基板１０の露出した表面に選択的にエピタキシャル成長されている（選択エピタキシャル成長）。半導体層１８の断面は、全体として台形となっている。半導体層１８の側面は、半導体基板１０の表面に対して垂直ではなく、斜めになっている。即ち、半導体層１８は、側面に傾斜を有している。半導体層１８の上面と側面との為す角は鈍角となっている。半導体層１８の上部の角部２０は丸みを帯びている。半導体層１８は、例えば単結晶状態となっている。半導体層１８の平面形状は、図２に示すように、例えば帯状となっている。半導体層１８の幅、即ち、図２の紙面左右方向における半導体１８の寸法は、例えば５〜２０ｎｍ程度とする。半導体層１８の長さ、即ち、図２の紙面上下方向における半導体層１８の寸法は、例えば２００〜５００ｎｍ程度とする。

半導体層１８の側面は、素子分離用の絶縁層１４により覆われていない。半導体層１８の側面が素子分離用の絶縁層１４により覆われていないため、ゲート電極２６と半導体層１８、２２との間に素子分離用の絶縁層１４が挟まれた状態にならず、電気的特性のばらつきの小さい３次元トランジスタ３０を得ることができる。

半導体層１８の上面及び側面には、例えば厚さ５〜１５ｎｍ程度の半導体層２２が形成されている。上述したように、半導体層１８の上部の角部２０は丸みを帯びている。しかも、上述したように、半導体層１８の上面と下面との為す角は鈍角である。このため、本実施形態によれば、良質な半導体層２２を半導体層１８上に形成することが可能である。半導体層２２の材料としては、半導体層１８と格子定数が異なる材料が用いられている。格子定数が半導体層１８と異なる半導体層２２を形成することにより、半導体層２２に応力を生じさせることができ、キャリア移動度の向上を図ることができる。半導体層１８の材料としてＳｉを用いる場合には、半導体層２２の材料として例えばＳｉＧｅやＳｉＣ等が用いられる。

なお、半導体層２２の材料はＳｉＧｅやＳｉＣに限定されるものではない。格子定数が半導体層１８と異なる材料を、半導体層２２の材料として適宜用いることができる。

半導体層２２の上面及び側面には、例えば膜厚２〜５ｎｍ程度のゲート絶縁膜２４が形成されている。ゲート絶縁膜２４としては、例えばシリコン酸化膜、シリコン窒化膜等が用いられる。

なお、ゲート絶縁膜２４として、例えば酸化ハフニウム等の高誘電率材料を用いてもよい。

半導体層１８，２２及びゲート絶縁膜２４等が形成された半導体基板１０上には、ゲート電極２６が形成されている。ゲート電極２６の平面形状は、図２に示すように、例えば帯状とする。ゲート電極２６の長手方向は、半導体層１８，２２の長手方向と交差している。ゲート電極２６は、ゲート絶縁膜２４を介して半導体層１８，２２の上面及び側面と対向している。ゲート電極２６の厚さ、即ち、半導体基板１０の上面とゲート電極２６の上面との間の寸法は、例えば１０〜３０ｎｍ程度とする。ゲート電極２６の材料としては、例えばポリシリコンが用いられている。Ｎチャネル型のトランジスタである場合には、ゲート電極２６の導電型はＮ型となっている。Ｐチャネル型のトランジスタである場合には、ゲート電極２６の導電型はＰ型となっている。

なお、ゲート電極２６の材料は、ポリシリコンに限定されるものではない。例えば、ゲート電極２６の材料として金属を用いてもよい。Ｎチャネル型のトランジスタである場合には、ゲート電極２６の材料として例えばＴａＮ、Ｔａ、Ａｌ等を用いる。Ｐチャネル型のトランジスタである場合には、ゲート電極２６の材料として例えばＴｉＮ、Ｔｉ、Ａｌ等を用いる。

ゲート電極２６の両側の半導体層１８，２２には、ソース／ドレイン領域２８が形成されている。Ｎチャネル型のトランジスタである場合には、Ｎ型のソース／ドレイン領域２８が形成されている。Ｐチャネル型のトランジスタである場合には、Ｐ型のソース／ドレイン領域２８が形成されている。

こうして、ゲート電極２６とソース／ドレイン領域２８とを有する３次元トランジスタ３０を有する半導体装置が形成されている。

このように、本実施形態によれば、半導体層１８，２２の側面に傾斜を有している。このため、半導体層１８，２２の側面の一部が素子分離用の絶縁層１４により覆われておらず、半導体層１８，２２とゲート電極２６との間には素子分離用の絶縁層１４が挟まれていない。このため、本実施形態によれば、半導体層１８，２２の下端にまでゲート電極２６が確実に対向し、電気的特性のばらつきの小さい３次元トランジスタ３０を有する半導体装置を得ることができる。

また、本実施形態によれば、半導体層１８の上面と下面との為す角が鈍角であり、しかも、半導体層１８の上部の角部２０が丸みを帯びている。このため、本実施形態によれば、半導体層１８の上面及び側面に良質な半導体層２２を形成することができる。良質な半導体層２２を形成することができるため、所望の応力を半導体層２２に生じさせることができ、キャリア移動度の向上を図ることができる。

（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法について図３乃至図８を用いて説明する。図３乃至図８は、本実施形態による半導体装置の製造方法を示す工程断面図である。

まず、例えば熱酸化法により、半導体基板１０上に、例えば膜厚１０〜２０ｎｍ程度のシリコン酸化膜３２を形成する。半導体基板１０としては、例えばシリコン基板を用いる。

次に、例えばＣＶＤ法により、例えば膜厚４０〜１００ｎｍ程度のシリコン窒化膜３４を形成する。シリコン窒化膜３４は、マスク（ハードマスク）を形成するためのものである。

次に、フォトリソグラフィ技術を用い、シリコン酸化膜３４及びシリコン窒化膜３２をパターニングする。これにより、シリコン窒化膜のハードマスク３４が形成される（図３（ａ）参照）。ハードマスク３４は後工程においてエッチング除去され、ハードマスク３４が除去された箇所には後工程において半導体層１８が形成される。従って、ハードマスク３４の平面形状は、半導体層１８の平面形状に設定される。ハードマスク３４の平面形状は、例えば帯状とする。

次に、ハードマスク３４をマスクとして、半導体基板１０をドライエッチングすることにより、半導体基板１０に溝（凹部）１２を形成する（図３（ｂ）参照）。かかる溝１２は、素子分離領域１４を形成するためのものである。溝１２の深さは、例えば５０〜２５０ｎｍ程度とする。

次に、全面に、例えばＣＶＤ法により、例えば膜厚１００〜３００ｎｍ程度の素子分離用の絶縁層１４を形成する。素子分離用の絶縁層１４の材料としては、ハードマスク３４とはエッチング特性が異なる材料を用いる。ここでは、素子分離用の絶縁層１４として、例えばシリコン酸化膜を形成する。

次に、例えばＣＭＰ法により、ハードマスク３４の表面が露出するまで素子分離用の絶縁層１４を研磨する（図４（ａ）参照）。

次に、例えばウェットエッチングにより、ハードマスク３４を除去する。エッチング液としては、例えばリン酸を用いる。

次に、例えばウェットエッチングにより、ハードマスク３４の直下に存在していたシリコン酸化膜３２を除去する（図４（ｂ）参照）。シリコン酸化膜３２をエッチング除去する際には、素子分離用の絶縁層１４の表面も若干エッチングされるが、シリコン酸化膜３２の膜厚に比べて素子分離用の絶縁層１４のサイズが十分に大きいため、特段の問題は生じない。

こうして、ハードマスク３４により覆われていた領域１６における半導体基板１０の表面が露出する。素子分離用の絶縁層１４のうちの上側の部分は、半導体基板１０の上面より上方に突出した状態となる（図４（ｂ）参照）。

次に、図５（ａ）に示すように、例えばイオン注入法により、半導体基板１０の表面に対して斜めの方向から、不純物の注入を行う（傾斜イオン注入）。露出している半導体基板１０の表面に不純物が注入されないように、不純物を注入する角度が設定される。露出している半導体基板１０の表面に不純物を注入しないようにするのは、露出している半導体基板１０の表面に不純物が注入されると、ソース領域２８とドレイン領域２８とが半導体基板１０表面の不純物層を介して電気的に短絡してしまう虞があるためである。こうして、不純物が注入された不純物注入層１４ａが素子分離用の絶縁層１４の上面及び側面に形成される。素子分離用の絶縁層１４の上面及び側面に不純物を注入するのは、不純物が注入された部分においては、フッ酸等のエッチング液に対するエッチングレートが速くなるためである。エッチングレートを速くすれば、エッチング時間を短くすることができる。エッチング時間が短くなれば、エッチング量の面内ばらつきが小さくなり、ひいては、３次元トランジスタ３０の電気的特性のばらつきが低減される。素子分離用の絶縁層１４の上面及び側面に注入する不純物としては、例えば燐（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）等を用いることができる。

次に、素子分離領域１４により画定された素子領域１６における半導体基板１０の表面に、例えば厚さ１５〜６０ｎｍ程度の半導体層（ボディ）１８をエピタキシャル成長する（図５（ｂ）参照）。半導体層１８としては、例えばシリコン層を形成する。この際、選択エピタキシャル成長により、半導体層１８を成長させることが好ましい。選択エピタキシャル成長とは、高い選択性を有する成長方法であり、半導体基板１０の露出した表面に半導体層１８を選択的にエピタキシャル成長させるものである。半導体層１８の成長する際の成長条件を適宜設定することにより、半導体層１８を選択エピタキシャル成長させることが可能である。選択エピタキシャル成長を行えば、素子分離用の絶縁層１４上には半導体層１８は成長せず、素子分離領域１４により画定された素子領域１６における半導体基板１０の表面に半導体層１８が選択的にエピタキシャル成長する。

選択エピタキシャル成長の条件は、例えば以下の通りである。原料ガスとしては、例えばＳｉＨ_２Ｃｌ_２（ジクロロシラン）ガス、Ｈ_２ガス、及び、ＨＣｌガスを用いる。ＳｉＨ_２Ｃｌ_２ガスの流量は、例えば１０〜５０ｓｌｍ（Standard liter per minute）程度とする。Ｈ_２ガスの流量は、例えば２０〜５０ｓｌｍ程度とする。ＨＣｌガスの流量は、例えば０．１〜０．３ｓｌｍ程度とする。成長温度は、例えば９００〜１０００℃程度とする。成膜室内の圧力は、例えば１０〜２０Ｔｏｒｒ程度とする。このような条件で半導体層１８を成長させると、半導体基板１０の露出した表面に半導体層１８が選択的にエピタキシャル成長する。

原料ガス中におけるＨＣｌガスの流量比を大きく設定すると、半導体層１８の成長選択比が高くなり、絶縁膜１４上への半導体層１８の成長が抑制される傾向がある。一方、原料ガス中におけるＨＣｌガスの流量比を小さく設定すると、半導体層１８の成長選択比が低くなり、絶縁膜１４上に半導体層１８が成長されやすくなる傾向がある。従って、半導体基板１０の露出した表面に半導体層１８を選択エピタキシャル成長させるべく、原料ガス中におけるＨＣｌガスの流量比は小さめに設定される。

こうして、単結晶状態の半導体層１８が例えば帯状に形成される。半導体層１８の幅は、例えば５〜２０ｎｍ程度とする。半導体層１８の長さは、例えば２００〜５００ｎｍ程度とする。

選択エピタキシャル成長により半導体層１８を成長すると、半導体層１８の断面形状は、全体として台形となる。半導体層１８の側面は、半導体基板１０の表面に対して垂直とはならず、斜めになる。このため、半導体層１８の側面と素子分離用の絶縁層１４の側面との間に間隙が生じる。半導体層１８の上面と側面との為す角は、鈍角となる。こうして、側面が素子分離用の絶縁層１４の側面と接していない半導体層１８が形成される。

次に、熱酸化法により、半導体層１８の上面及び側面に膜厚５〜１０ｎｍ程度のシリコン酸化膜３６を形成する（図６（ａ）参照）。かかるシリコン酸化膜３６は、犠牲酸化膜として機能し得るものである。

次に、素子分離用の絶縁層１４のうちの上側の部分をエッチングする（図６（ｂ）参照）。エッチング方法としては、例えばウェットエッチングを用いる。エッチング液としては、例えばフッ酸を用いる。半導体層１８の側面と素子分離用の絶縁層１４の側面とが接していないため、半導体層１８と素子分離用の絶縁層１４との間の間隙にエッチャントが供給される。このため、素子分離用の絶縁層１４の上面からエッチングが進行するのみならず、素子分離用の絶縁層１４の側面からもエッチングが進行する。また、上述したように素子分離用の絶縁層１４の上面及び側面には不純物が導入されており、素子分離用の絶縁層１４の上面及び側面においてはフッ酸等のエッチング液に対するエッチングレートが比較的速くなっている。従って、素子分離用の絶縁層１４のうちの上側の部分をエッチングする際のエッチング時間は比較的短い。エッチング時間が比較的短いため、エッチング量の面内ばらつきが比較的小さく、従って、３次元トランジスタ３０の電気的特性のばらつきが小さくなる。エッチングされた素子分離用の絶縁層１４の上面は、図６（ｂ）に示すように凸状になっていてもよいし、平坦になっていてもよい。素子分離用の絶縁層１４のうちの上側の部分をエッチングする際には、半導体層１８の上面及び側面に形成されていたシリコン酸化膜３６もエッチング除去される。シリコン酸化膜３６がエッチング除去された後においては、半導体層１８の上部の角部は、図６（ｂ）に示すように、丸みを帯びた状態となる。

なお、ここでは、素子分離用の絶縁層１４のうちの上側の部分をエッチングする際に、ウェットエッチングだけを用いる場合を例に説明したが、ドライエッチングとウェットエッチングとを組み合わせてもよい。ドライエッチングとしては、例えばＲＩＥ（Reactive Ion Etching、反応性イオンエッチング）法等を用いることができる。半導体層１８の上面及び側面に形成されたシリコン酸化膜３６は熱酸化法により形成されたものであるため、ＣＶＤ法により形成された素子分離用の絶縁層１４よりもエッチング速度が遅い。このため、ドライエッチングの際には、半導体層１８の上面及び側面に形成されたシリコン酸化膜３６は半導体層１８に対する保護膜として機能し得る。シリコン酸化膜３６が保護膜として機能するため、ドライエッチングを行う場合であっても、半導体層１８にダメージが加わるのを防止することができる。シリコン酸化膜３６のエッチングレートは素子分離用の絶縁層１４のエッチングレートよりは遅いものの、素子分離用の絶縁層１４をエッチングする過程で、シリコン酸化膜３６も徐々にエッチングされる。シリコン酸化膜３６の膜厚があまりに薄くなると、半導体層１８を十分に保護し得なくなるため、素子分離用の絶縁層１４のうちの上側の部分をドライエッチングだけでエッチングすることは好ましくはない。このため、シリコン酸化膜３６が過度に薄くなる前の段階で、素子分離用の絶縁層１４に対するドライエッチングを終了する。そして、ウェットエッチングにより素子分離用の絶縁層１４を更にエッチングする。ウェットエッチングにより素子分離用の絶縁層１４を更にエッチングする際には、半導体層１８の上面及び側面のシリコン酸化膜３６もエッチング除去される。

このように、ドライエッチングとウェットエッチングとを組み合わせて素子分離用の絶縁層１４のうちの上側の部分をエッチングするようにしてもよい。

次に、半導体層１８の上面及び側面に、例えば厚さ５〜１５ｎｍ程度の半導体層２２をエピタキシャル成長する（図７（ａ）参照）。半導体層２２の材料としては、半導体層１８と格子定数が異なる材料を用いる。半導体層１８と異なる格子定数の半導体層２２を形成することにより、半導体層２２に応力を生じさせることができ、キャリア移動度の向上を図ることができる。半導体層１８の上部の角部は鈍角となっており、しかも、丸みを帯びた状態となっている。このため、良好な半導体層２２を半導体層１８上に形成することができる。良好な半導体層２２を形成することができるため、所望の応力を生じさせることができ、キャリア移動度を十分に向上させることができる。半導体層１８の材料がＳｉである場合には、半導体層２２の材料として例えばＳｉＧｅやＳｉＣ等を用いることができる。

半導体層２２の材料としてＳｉＧｅを用いる場合の成長条件は、例えば以下の通りとする。即ち、チャンバ内の圧力は、例えば１×１０^−３〜１×１０^−１Ｐａ程度とする。基板温度は、例えば４５０〜６５０℃程度とする。原料ガスとしては、Ｓｉ_２Ｈ_６ガスとＧｅＦ_４ガスとを用いる。Ｓｉ_２Ｈ_６ガスとＧｅＦ_４ガスとの流量比は、例えば４０：１〜８０：１の範囲内とする。

半導体層２２の材料として、ＳｉＣを用いる場合には、以下のようにして半導体層２２を成長する。即ち、まず、以下のような条件で炭化工程が行われる。チャンバ内の圧力は、例えば１０Ｔｏｒｒ程度とする。原料ガスとしては、Ｈ_２ガスとＣ_３Ｈ_８ガスとを用いる。Ｈ_２ガスの流量は、例えば１．０リットル／分程度とする。Ｃ_３Ｈ_８ガスの流量は、１０ｓｃｃｍ程度とする。例えば２分間で１１５０℃に急速加熱した後、例えば２分間程度の炭化が行われる。この炭化工程の後、引き続き、以下のような条件でＳｉＣの成長が行われる。チャンバ内の圧力は、例えば１０Ｔｏｒｒ程度とする。基板温度は、例えば１１５０℃程度とする。原料ガスとしては、Ｈ_２ガスとＣ_３Ｈ_８ガスとＳｉＨ_４ガスとを用いる。Ｈ_２ガスの流量は、例えば８．０リットル／分程度とする。Ｃ_３Ｈ_８ガスの流量は、１．３３ｓｃｃｍ程度とする。ＳｉＨ_４ガスの流量は、例えば０．８ｓｃｃｍ程度とする。

なお、半導体層２２の材料はＳｉＧｅやＳｉＣに限定されるものではない。半導体層１８の格子定数と異なる格子定数を有する材料を半導体層２２の材料として適宜用いることができる。例えば、半導体層１８の材料がＳｉＧｅやＳｉＣである場合には、半導体層２２の材料としてＳｉ等を用いてもよい。

次に、例えば熱酸化法により、半導体層２２の上面及び側面に、例えば膜厚２〜５ｎｍ程度のゲート絶縁膜２４を形成する（図７（ｂ）参照）。ゲート絶縁膜２４としては、例えばシリコン酸化膜やシリコン窒化膜等を形成する。

なお、ゲート絶縁膜２４として、例えば酸化ハフニウム等の高誘電率膜を形成してもよい。

次に、例えばＣＶＤ法により、例えば膜厚１０〜３０ｎｍ程度のポリシリコン膜２６を形成する。

次に、フォトリソグラフィ技術を用い、ポリシリコン膜をパターニングする。これにより、ポリシリコンのゲート電極２６が形成される（図８参照）。ゲート電極２６の平面形状は、例えば帯状とする。ゲート電極２６の長手方向と半導体層１８の長手方向とが互いに交差するように、ゲート電極２６のパターンが形成される。

次に、ゲート電極２６をマスクとし、例えばイオン注入法により、ゲート電極２６の両側の半導体層１８にドーパント不純物を導入する。これにより、ゲート電極２６の両側の半導体層１８、２２に、ソース／ドレイン領域２８が形成される。この際、ゲート電極２６にもドーパント不純物が導入される。Ｎチャネル型のトランジスタ３０を形成する場合には、Ｎ型のドーパント不純物をゲート電極２６、ソース／ドレイン領域２８に導入する。一方、Ｐチャネル型のトランジスタ３０を形成する場合には、Ｐ型のドーパント不純物をゲート電極２６及びソース／ドレイン領域２８に導入する。

この後、ゲート電極２６及びソース／ドレイン領域２８に導入したドーパント不純物を活性化するための熱処理が行われる。

こうして、３次元トランジスタ３０を有する本実施形態による半導体装置が製造される。

このように、本実施形態によれば、素子分離用の絶縁層１４により画定された領域上に側面に傾斜を有する半導体層１８を成長するため、半導体層１８の側面と素子分離用の絶縁層１４との間に間隙が生じる。このため、本実施形態によれば、半導体層１８の側面の一部が素子分離用の絶縁層１４により覆われた状態にならず、素子分離用の絶縁層１４が半導体層１８、２２とゲート電極２６との間に挟まれた状態にならない。本実施形態によれば、半導体層１８，２２の下端にまでゲート電極２６が確実に対向するため、電気的特性のばらつきの小さい３次元トランジスタ３０を得ることができる。

また、本実施形態によれば、素子分離用の絶縁層１４のうちの上側の部分をエッチングする際に、素子分離用の絶縁層１４の側面と半導体層１８の側面との間の間隙にエッチャントが供給される。このため、素子分離用の絶縁層１４の上面からエッチングが進行するのみならず、素子分離用の絶縁層１４の側面からもエッチングが進行する。また、本実施形態によれば、素子分離用の絶縁層１４の上面及び側面に不純物を導入するため、フッ酸等のエッチング液に対するエッチングレートが素子分離用の絶縁層１４の上面及び側面において速くなっている。このため、本実施形態によれば、素子分離用の絶縁層１４のうちの上側の部分を比較的短い時間でエッチングすることができる。エッチング時間が比較的短いため、エッチング量の面内ばらつきを小さくすることができる。エッチング量の面内ばらつきが小さいことは、電気的特性のばらつきの低減に資する。

このように、本実施形態によれば、電気的特性のばらつきの小さい３次元トランジスタ３０を有する半導体装置を提供することができる。

［第２実施形態］
第２実施形態による半導体装置及びその製造方法を図９乃至図１７を用いて説明する。図１乃至図８に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。

（半導体装置）
まず、本実施形態による半導体装置について図９乃至図１１を用いて説明する。図９は、本実施形態による半導体装置を示す断面図（その１）である。図１０は、本実施形態による半導体装置を示す断面図（その２）である。図１１は、本実施形態による半導体装置を示す平面図である。図９は図１１のＡ−Ａ′線に対応しており、図１０（ａ）は図１１のＢ−Ｂ′線に対応しており、図１０（ｂ）は図１１のＣ−Ｃ′線に対応している。

本実施形態による半導体装置は、半導体層１８の直下の領域１６における半導体基板１０に不純物層３８ａ、３８ｂが形成されているものである。

図９における紙面左側の領域２Ａは、Ｎチャネル型のトランジスタ３０ａが形成される領域を示しており、図９における紙面右側の領域２Ｂは、Ｐチャネル型のトランジスタ３０ｂが形成される領域を示している。

素子分離領域１４により画定された素子領域１６における半導体基板１０には、不純物層３８ａ、３８ｂが形成されている。Ｎチャネル型のトランジスタが形成される領域２Ａにおいては、不純物層３８ａの導電型はＰ型となっている。Ｐチャネル型のトランジスタが形成される領域２Ｂにおいては、不純物層３８ｂの導電型はＮ型となっている。

Ｎチャネル型のトランジスタが形成される領域２Ａにおける半導体層１８の上面及び側面には、半導体層２２ａが形成されている。半導体層２２ａの材料としては、半導体層１８よりも格子定数が小さい材料が用いられている。半導体層１８よりも格子定数が小さい半導体層２２ａを形成することにより、半導体層２２ａに引っ張り応力を生じさせることができ、キャリア移動度の向上を図ることができる。半導体層１８の材料がＳｉである場合には、半導体層２２ａの材料として例えばＳｉＣ等を用いることができる。

Ｐチャネル型のトランジスタが形成される領域２Ｂにおける半導体層１８の上面及び側面には、半導体層２２ｂが形成されている。半導体層２２ｂの材料としては、半導体層１８よりも格子定数が大きい材料が用いられている。半導体層１８よりも格子定数が大きい半導体層２２ｂを形成することにより、半導体層２２ｂに圧縮応力を生じさせることができ、キャリア移動度の向上を図ることができる。半導体層１８の材料がＳｉである場合には、半導体層２２ｂの材料として例えばＳｉＧｅ等を用いることができる。

Ｎチャネル型のトランジスタが形成される領域２Ａにおいては、ゲート電極２６ａ及びソース／ドレイン領域２８ａにＮ型のドーパント不純物が導入されている。

Ｐチャネル型のトランジスタが形成される領域２Ｂにおいては、ゲート電極２６ｂ及びソース／ドレイン領域２８ｂにＰ型のドーパント不純物が導入されている。

こうして、ゲート電極２６ａとソース／ドレイン領域２８ａとを有するＮチャネル型の３次元トランジスタ３０ａが形成されている。また、ゲート電極２６ｂとソース／ドレイン領域２８ｂとを有するＰチャネル型の３次元トランジスタ３０ｂが形成されている。

このように、本実施形態によれば、ソース／ドレイン領域２８ａ、２８ｂの導電型と反対の導電型の不純物層３８ａ、３８ｂが、半導体層２８の直下の領域１６における半導体基板１０に形成されている。このため、本実施形態によれば、ソース領域２８ａ、２８ｂとドレイン領域２８ａ、２８ｂとが半導体基板１０を介して短絡するのを確実に防止することができる。

（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法について図１２乃至図１７を用いて説明する。図１２乃至図１７は、本実施形態による半導体装置の製造方法を示す工程断面図である。

まず、半導体基板１０上にシリコン酸化膜３２を形成する工程からハードマスク３４を除去する工程までは、図３（ａ）乃至図４（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるため、説明を省略する。

次に、全面に、例えばスピンコート法により、フォトレジスト膜４０を形成する。

次に、フォトリソグラフィ技術を用い、Ｎチャネル型のトランジスタが形成される領域２Ａを露出する開口部４２をフォトレジスト膜４０に形成する。

次に、フォトレジスト膜４０をマスクとし、例えばイオン注入法により、開口部４２内における素子分離用の絶縁層１４の上面及び側面並びに半導体基板１０の表面にＰ型のドーパント不純物を導入する（図１２（ａ）参照）。この際、開口部４２内における素子分離用の絶縁層１４の上面及び側面並びに半導体基板１０の表面にＰ型のドーパント不純物が導入されるように、半導体基板１０の表面に対して斜めにドーパント不純物を注入する（傾斜イオン注入）。Ｐ型のドーパント不純物としては、例えばＢＦ_２（フッ化ホウ素）等を用いる。こうして、素子分離領域１４により画定された素子領域１６における半導体基板１０にＰ型の不純物層３８ａが形成される。また、素子分離用の絶縁層１４の上面及び側面に、Ｐ型の不純物が注入された不純物注入層１４ｂが形成される。

この後、例えばアッシングにより、フォトレジスト膜４０を除去する。

次に、全面に、例えばスピンコート法により、フォトレジスト膜４４を形成する。

次に、フォトリソグラフィ技術を用いて、Ｐチャネル型のトランジスタが形成される領域２Ｂを露出する開口部４６をフォトレジスト膜４４に形成する。

次に、フォトレジスト膜４４をマスクとし、例えばイオン注入法により、開口部４６内における素子分離用の絶縁層１４の上面及び側面並びに半導体基板１０の表面にＮ型のドーパント不純物を導入する（図１２（ｂ）参照）。この際、開口部４６内における素子分離用の絶縁層１４の上面及び側面並びに半導体基板１０の表面にＮ型のドーパント不純物が導入されるように、半導体基板１０の表面に対して斜めにドーパント不純物を注入する。Ｎ型のドーパント不純物としては、例えばＰ、Ａｓ、Ｓｂ等を用いる。こうして、素子分離領域１４により画定された素子領域１６における半導体基板１０にＮ型の不純物層３８ｂが形成される。また、素子分離用の絶縁層１４の上面及び側面に、Ｎ型の不純物が注入された不純物注入層１４ｃが形成される。

この後、例えばアッシングにより、フォトレジスト膜４４を除去する。

この後の半導体層１８を形成する工程から素子分離用の絶縁層１４のうちの上側の部分をエッチングするまでの工程は、図５（ｂ）乃至図６（ｂ）に示す第１実施形態による半導体装置の製造方法と同様であるため、説明を省略する。

次に、全面に、例えばＣＶＤ法により、膜厚１０〜２０ｎｍ程度のシリコン酸化膜４８を形成する。

次に、全面に、例えばＣＶＤ法により、膜厚２０〜４０ｎｍ程度のシリコン窒化膜５０を形成する。

次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。

次に、フォトリソグラフィ技術を用い、半導体層１８の平面形状の開口部（図示せず）を、Ｎチャネル型トランジスタが形成される領域２Ａにおけるフォトレジスト膜に形成する。

次に、フォトレジスト膜をマスクとし、シリコン酸化膜４８をエッチングストッパとして、例えばウェットエッチングにより、シリコン窒化膜５０をエッチングする。エッチング液としては、例えばリン酸を用いる。こうして、シリコン窒化膜５０に開口部５２が形成される。

次に、開口部５２内に露出しているシリコン酸化膜４８を、例えばウェットエッチングによりエッチング除去する。エッチング液としては、例えばフッ酸を用いる。

次に、Ｎチャネル型トランジスタが形成される領域２Ａにおける半導体層１８の上面及び側面に、例えば厚さ５〜１５ｎｍ程度の半導体層２２ａをエピタキシャル成長する（図１３（ａ）参照）。半導体層２２ａの材料としては、半導体層１８よりも格子定数が小さい材料を用いる。半導体層１８よりも格子定数が小さい半導体層２２ａを形成することにより、半導体層２２ａに引っ張り応力を生じさせることができ、キャリア移動度の向上を図ることができる。半導体層１８の上部の角部は鈍角となっており、しかも、丸みを帯びた状態となっている。このため、良好な半導体層２２ａを半導体層１８上に形成することができる。良好な半導体層２２ａを形成することができるため、所望の応力を半導体層２２ａに生じさせることができ、キャリア移動度を十分に向上させることができる。半導体層１８の材料がＳｉである場合には、半導体層２２ａの材料として例えばＳｉＣ等を用いることができる。

なお、半導体層２２ａの材料はＳｉＣに限定されるものではない。半導体層１８の格子定数より小さい格子定数を有する材料を半導体層２２ａの材料として適宜用いることができる。例えば、半導体層１８の材料がＳｉＧｅである場合には、半導体層２２ａの材料としてＳｉを用いてもよい。

こうして、半導体層１８の上面及び側面に半導体層２２ａが形成される。

次に、シリコン酸化膜４８をエッチングストッパとして、例えばウェットエッチングにより、シリコン窒化膜５０をエッチング除去する。エッチング液としては、例えばリン酸を用いる。

次に、例えばウェットエッチングにより、シリコン酸化膜４８をエッチング除去する。エッチング液としては、例えばフッ酸を用いる。

次に、全面に、例えばＣＶＤ法により、膜厚１０〜２０ｎｍ程度のシリコン酸化膜５４を形成する。

次に、全面に、例えばＣＶＤ法により、膜厚２０〜４０ｎｍ程度のシリコン窒化膜５６を形成する。

次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。

次に、フォトリソグラフィ技術を用い、半導体層１８の平面形状の開口部（図示せず）を、Ｐチャネル型トランジスタが形成される領域２Ｂにおけるフォトレジスト膜に形成する。

次に、フォトレジスト膜をマスクとし、シリコン酸化膜５４をエッチングストッパとして、例えばウェットエッチングにより、シリコン窒化膜５６をエッチングする。エッチング液としては、例えばリン酸を用いる。こうして、シリコン窒化膜５６に開口部５８が形成される。

次に、例えばウェットエッチングにより、開口部５８内に露出しているシリコン酸化膜５４をエッチング除去する。エッチング液としては、例えばフッ酸を用いる。

次に、Ｐチャネル型トランジスタが形成される領域２Ｂにおける半導体層１８の上面及び側面に、例えば厚さ５〜１５ｎｍ程度の半導体層２２ｂをエピタキシャル成長する（図１３（ｂ）参照）。半導体層２２ｂの材料としては、半導体層１８よりも格子定数が大きい材料を用いる。半導体層１８よりも格子定数が大きい半導体層２２ｂを形成することにより、半導体層２２ｂに圧縮応力を生じさせることができ、キャリア移動度の向上を図ることができる。半導体層１８の上部の角部は鈍角となっており、しかも、丸みを帯びた状態となっている。このため、良好な半導体層２２ｂを半導体層１８上に形成することができる。良好な半導体層２２ｂを形成することができるため、所望の応力を半導体層２２ｂに生じさせることができ、キャリア移動度を十分に向上させることができる。半導体層１８の材料がＳｉである場合には、半導体層２２ｂの材料として例えばＳｉＧｅ等を用いることができる。

なお、半導体層２２ｂの材料はＳｉＧｅに限定されるものではない。半導体層１８の格子定数より大きい格子定数を有する材料を半導体層２２ｂの材料として適宜用いることができる。例えば、半導体層１８の材料がＳｉＣである場合には、半導体層２２ｂの材料としてＳｉを用いてもよい。

こうして、半導体層１８の上面及び側面に半導体層２２ｂが形成される。

次に、シリコン酸化膜５４をエッチングストッパとして、例えばウェットエッチングにより、シリコン窒化膜５６をエッチング除去する。エッチング液としては、例えばリン酸を用いる。

次に、例えばウェットエッチングにより、シリコン酸化膜５４をエッチング除去する。エッチング液としては、例えばフッ酸を用いる。

次に、図７（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、ゲート絶縁膜２４を形成する（図１４（ａ）参照）。

次に、例えばＣＶＤ法により、例えば膜厚１０〜３０ｎｍ程度のポリシリコン膜２６を形成する。

次に、フォトリソグラフィ技術を用い、ポリシリコン膜２６をパターニングする。これにより、ポリシリコンのゲート電極２６が形成される（図１４（ｂ）参照）。ゲート電極２６の平面形状は、例えば帯状とする。ゲート電極２６の長手方向と半導体層１８の長手方向とが互いに交差するように、ゲート電極２６のパターンが形成される。

次に、全面に、例えばスピンコート法により、フォトレジスト膜６０を形成する。

次に、フォトリソグラフィ技術を用い、フォトレジスト膜６０をパターニングする。これにより、Ｎチャネル型トランジスタが形成される領域２Ａを開口する開口部６２がフォトレジスト膜６０に形成される。

次に、フォトレジスト膜６０及びゲート電極２６をマスクとし、例えばイオン注入法により、ゲート電極２６の両側の半導体層１８、２２ａにＮ型のドーパント不純物を導入する。これにより、ゲート電極２６ａの両側の半導体層１８、２２ａに、Ｎ型のソース／ドレイン領域２８ａが形成される。この際、ゲート電極２６ａにもＮ型のドーパント不純物が導入される。

こうして、ゲート電極２６ａとソース／ドレイン領域２８ａとを有するＮチャネル型の３次元トランジスタ３０ａが形成される（図１５参照）。

この後、例えばアッシングにより、フォトレジスト膜６０を剥離する。

次に、全面に、例えばスピンコート法により、フォトレジスト膜６４を形成する。

次に、フォトリソグラフィ技術を用い、フォトレジスト膜６４をパターニングする。これにより、Ｐチャネル型トランジスタが形成される領域２Ｂを開口する開口部６６がフォトレジスト膜６４に形成される。

次に、フォトレジスト膜６４及びゲート電極２６をマスクとし、例えばイオン注入法により、ゲート電極２６の両側の半導体層１８、２２ｂにＰ型のドーパント不純物を導入する。これにより、ゲート電極２６ｂの両側の半導体層１８、２２ｂに、Ｐ型のソース／ドレイン領域２８ｂが形成される。この際、ゲート電極２６ｂにもＰ型のドーパント不純物が導入される。

こうして、ゲート電極２６ｂとソース／ドレイン領域２８ｂとを有するＰチャネル型の３次元トランジスタ３０ｂが形成される（図１６参照）。

この後、例えばアッシングにより、フォトレジスト膜６４を剥離する。

この後、ゲート電極２６ａ、２６ｂ及びソース／ドレイン領域２８ａ、２８ｂに導入したドーパント不純物を活性化するための熱処理が行われる。

こうして、Ｎチャネル型の３次元トランジスタ３０ａとＰチャネル型の３次元トランジスタ３０ｂとを有する本実施形態による半導体装置が製造される（図１７参照）。

このように、半導体層１８の直下の領域１６における半導体基板１０に不純物層３８ａ、３８ｂを形成してもよい。これにより、ソース領域２８ａ、２８ｂとドレイン領域２８ａ、２８ｂとが半導体基板１０を介して短絡するのを確実に防止することができ、信頼性の高い半導体装置を提供することができる。

［変形実施形態］
上記実施形態に限らず種々の変形が可能である。

例えば、第１実施形態では、素子分離用の絶縁層１４の上面及び側面に不純物を導入したが、素子分離用の絶縁層１４の上面及び側面に不純物を導入しなくてもよい。

２Ａ…Ｎチャネル型トランジスタが形成される領域
２Ｂ…Ｐチャネル型トランジスタが形成される領域
１０…半導体基板
１２…溝
１４…絶縁層、素子分離領域
１４ａ〜１４ｃ…不純物注入層
１６…素子領域
１８…半導体層
２０…角部
２２、２２ａ、２２ｂ…半導体層
２４…ゲート絶縁膜
２６、２６ａ、２６ｂ…ゲート電極
２８、２８ａ、２８ｂ…ソース／ドレイン領域
３０…トランジスタ
３０ａ…Ｎチャネル型トランジスタ
３０ｂ…Ｐチャネル型トランジスタ
３２…シリコン酸化膜
３４…シリコン窒化膜
３６…シリコン酸化膜
３８ａ、３８ｂ…不純物層
４０…フォトレジスト膜
４２…開口部
４４…フォトレジスト膜
４６…開口部
４８…シリコン酸化膜
５０…シリコン窒化膜
５２…開口部
５４…シリコン酸化膜
５６…シリコン窒化膜
５８…開口部
６０…フォトレジスト膜
６２…開口部
６４…フォトレジスト膜
６６…開口部

Claims (6)

1. 半導体基板上の第１の領域にマスクを形成する工程と、
   前記マスクを用いて前記半導体基板をエッチングすることにより、前記半導体基板に凹部を形成する工程と、
   前記半導体基板上及び前記マスク上に絶縁層を形成する工程と、
   前記絶縁層を研磨し、前記マスクの上面を露出させる工程と、
   前記マスクを除去する工程と、
   前記第１の領域における前記半導体基板上に、側面が傾斜を有する第１の半導体層を成長させる工程と、
   前記第１の半導体層を成長させる工程の後、前記第１の半導体層と前記絶縁層との間に間隙が生じるように、前記絶縁層の側面をエッチングする工程と、
   前記絶縁層の側面をエッチングする工程の後、前記第１の半導体層の上面及び前記第１の半導体層の側面を覆うようにゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上にゲート電極を形成する工程と、
   前記ゲート電極の両側の前記第１の半導体層にソース／ドレイン領域を形成する工程とを有し、
   前記マスクを除去する工程の後、前記第１の半導体層を成長する工程の前に、前記絶縁層の前記側面に不純物を注入する工程を更に有する
   ことを特徴とする半導体装置の製造方法。
2. 請求項１記載の半導体装置の製造方法において、
   前記第１の半導体層を成長する工程では、選択エピタキシャル成長により、前記第１の領域における前記半導体基板上に前記第１の半導体層を選択的に成長する
   ことを特徴とする半導体装置の製造方法。
3. 請求項１又は２記載の半導体装置の製造方法において、
   前記不純物の導電型は、前記ソース／ドレイン領域の導電型と反対の導電型であり、
   前記不純物を注入する工程では、前記第１の領域における前記半導体基板にも前記不純物を注入する
   ことを特徴とする半導体装置の製造方法。
4. 請求項１乃至３のいずれか１項に記載の半導体装置の製造方法において、
   前記第１の半導体層を成長する工程の後、前記絶縁層の前記側面をエッチングする工程の前に、熱酸化法により前記第１の半導体層の前記上面及び前記第１の半導体層の前記側面に酸化膜を形成する工程を更に有し、
   前記絶縁層の前記側面をエッチングする工程では、ウェットエッチングにより、前記絶縁層の前記側面をエッチングするとともに、前記酸化膜をエッチング除去する
   ことを特徴とする半導体装置の製造方法。
5. 半導体基板上の第１の領域にマスクを形成する工程と、
   前記マスクを用いて前記半導体基板をエッチングすることにより、前記半導体基板に凹部を形成する工程と、
   前記半導体基板上及び前記マスク上に絶縁層を形成する工程と、
   前記絶縁層を研磨し、前記マスクの上面を露出させる工程と、
   前記マスクを除去する工程と、
   前記第１の領域における前記半導体基板上に、側面が傾斜を有する第１の半導体層を成長させる工程と、
   前記第１の半導体層を成長させる工程の後、前記第１の半導体層と前記絶縁層との間に間隙が生じるように、前記絶縁層の側面をエッチングする工程と、
   前記絶縁層の側面をエッチングする工程の後、前記第１の半導体層の上面及び前記第１の半導体層の側面を覆うようにゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上にゲート電極を形成する工程と、
   前記ゲート電極の両側の前記第１の半導体層にソース／ドレイン領域を形成する工程とを有し、
   前記第１の半導体層を成長する工程の後、前記絶縁層の前記側面をエッチングする工程の前に、熱酸化法により前記第１の半導体層の前記上面及び前記第１の半導体層の前記側面に酸化膜を形成する工程を更に有し、
   前記絶縁層の前記側面をエッチングする工程は、前記酸化膜により前記第１の半導体層を保護しつつ、ドライエッチングにより前記絶縁層をエッチングする工程と、ウェットエッチングにより、前記絶縁層を更にエッチングするとともに、前記酸化膜をエッチング除去する工程とを有する
   ことを特徴とする半導体装置の製造方法。
6. 半導体基板上の第１の領域にマスクを形成する工程と、
   前記マスクを用いて前記半導体基板をエッチングすることにより、前記半導体基板に凹部を形成する工程と、
   前記半導体基板上及び前記マスク上に絶縁層を形成する工程と、
   前記絶縁層を研磨し、前記マスクの上面を露出させる工程と、
   前記マスクを除去する工程と、
   前記第１の領域における前記半導体基板上に、側面が傾斜を有する第１の半導体層を成長させる工程と、
   前記第１の半導体層を成長させる工程の後、前記第１の半導体層と前記絶縁層との間に間隙が生じるように、前記絶縁層の側面をエッチングする工程と、
   前記絶縁層の側面をエッチングする工程の後、前記第１の半導体層の上面及び前記第１の半導体層の側面を覆うようにゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上にゲート電極を形成する工程と、
   前記ゲート電極の両側の前記第１の半導体層にソース／ドレイン領域を形成する工程とを有し、
   前記絶縁層の前記側面をエッチングする工程の後、前記ゲート絶縁膜を形成する工程の前に、前記第１の半導体層の前記上面及び前記第１の半導体層の前記側面に、前記第１の半導体層と格子定数が異なる第２の半導体層を形成する工程を更に有する
   ことを特徴とする半導体装置の製造方法。

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