JP4986114B2 - 半導体集積回路及び半導体集積回路の設計方法 - Google Patents
半導体集積回路及び半導体集積回路の設計方法 Download PDFInfo
- Publication number
- JP4986114B2 JP4986114B2 JP2006113314A JP2006113314A JP4986114B2 JP 4986114 B2 JP4986114 B2 JP 4986114B2 JP 2006113314 A JP2006113314 A JP 2006113314A JP 2006113314 A JP2006113314 A JP 2006113314A JP 4986114 B2 JP4986114 B2 JP 4986114B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- integrated circuit
- semiconductor integrated
- potential drop
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5286—Arrangements of power or ground buses
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Geometry (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
まず、本実施の形態における設計対象である半導体集積回路の概略的な構造を説明する。図2は、本実施の形態に係る半導体チップ1の概観を示している。半導体チップ1の周縁部(外周部)上には、複数のパッド2が配置されている。複数のパッド2は、入出力パッド、電源パッド、及びグランドパッドを含んでいる。尚、複数のパッド2の配置パターンは、図2に示されたものに限られない。
次に、図4に示されるフローチャートを参照し、本実施の形態に係る半導体集積回路の設計手法を説明する。
3−1.第1の適用例
図8は、第1の適用例における半導体チップ1を模式的に示している。図8において、半導体チップ1の中心に第1機能ブロック21が配置されている。つまり、第1機能ブロック21が配置される第1領域R1は、半導体チップ1の中心部を含んでいる。また、電源パッドは半導体チップ1の外周部に設けられている、すなわち、内部回路に対する電力供給は半導体チップ1の周縁部から行われる。よって、半導体チップ1の中心へ向かうにつれて、電位ドロップの量が大きくなる。本発明が適用されなければ、第1領域R1における電位ドロップは、許容量PEを超過してしまうとする。
電位ドロップのワーストポイントは、半導体チップ1の中心部に限られない。例えば、高速動作を行う機能ブロックはパワー密度が大きく、その機能ブロックが配置される領域における電位ドロップは大きくなる傾向にある。その電位ドロップが許容量を超えると、高速動作を行うべき機能ブロックの動作速度が低下してしまう。すなわち、高速化を図りたい領域ほど電位ドロップが大きくなり、逆にスピード劣化の影響を受けやすくなる。
図10は、本発明に係る設計手法(レイアウト手法)を実現するための設計システム100の一例を示すブロック図である。この設計システム100は、ワークステーション等のコンピュータにより構築され、演算処理装置110、記憶装置120、入力装置140、及び表示装置150を備えている。
2 パッド
2a 電源パッド
10 電源配線構造
11 第1電源配線
12 第2電源配線
13 ビア
14 メッシュ配線
15 リング配線
21 第1機能ブロック
22 第2機能ブロック
100 設計システム
110 演算処理装置
120 記憶装置
121 ネットリスト
122 IPマクロデータ
123 レイアウトデータ
130 設計プログラム
140 入力装置
150 表示装置
CP1 第1電流経路
CP2 第2電流経路
IS1 第1交差点
IS2 第2交差点
Claims (5)
- (A)機能ブロックを配置するステップと、
(B)電源パッドの位置を決定するステップと、
(C)前記電源パッドと前記機能ブロックとを接続する電源配線構造を配置するステップと
を有し、
前記(C)ステップは、
(a)複数の第1電源配線を、第1配線層に配置するステップと、
(b)前記複数の第1電源配線と複数の交差点においてオーバーラップする複数の第2電源配線を、前記第1配線層より上層の第2配線層に配置するステップと、
(c)前記複数の第1電源配線と前記複数の第2電源配線を接続するビアを、前記複数の交差点の全てに配置するステップと、
(d)前記機能ブロックに関する電位ドロップを解析するステップと、
(e)前記電位ドロップが許容量を超えている場合、前記機能ブロックへの電流経路上の前記ビアの一部を削除するステップと
を含む
半導体集積回路の設計方法。 - 請求項1に記載の半導体集積回路の設計方法であって、
前記電位ドロップが前記許容量を満たすまで、前記(d)及び(e)ステップが繰り返される
半導体集積回路の設計方法。 - 請求項1に記載の半導体集積回路の設計方法であって、
(D)前記(d)及び(e)ステップを所定の回数繰り返した後、前記電位ドロップがまだ前記許容量を超えている場合、前記(B)ステップを再度実行するステップを更に有する
半導体集積回路の設計方法。 - 請求項1乃至3のいずれかに記載の半導体集積回路の設計方法であって、
前記(B)ステップにおいて、前記電源パッドの位置はチップの周縁部に設定される
半導体集積回路の設計方法。 - 請求項1乃至4のいずれかに記載の半導体集積回路の設計方法をコンピュータに実行させる設計プログラム。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006113314A JP4986114B2 (ja) | 2006-04-17 | 2006-04-17 | 半導体集積回路及び半導体集積回路の設計方法 |
US11/785,253 US7872355B2 (en) | 2006-04-17 | 2007-04-16 | Semiconductor integrated circuit and method of designing semiconductor integrated circuit |
US12/929,230 US20110107284A1 (en) | 2006-04-17 | 2011-01-10 | Semiconductor integrated circuit and method of designing semiconductor integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006113314A JP4986114B2 (ja) | 2006-04-17 | 2006-04-17 | 半導体集積回路及び半導体集積回路の設計方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012085850A Division JP5456093B2 (ja) | 2012-04-04 | 2012-04-04 | 半導体集積回路及び半導体集積回路の設計方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007287908A JP2007287908A (ja) | 2007-11-01 |
JP4986114B2 true JP4986114B2 (ja) | 2012-07-25 |
Family
ID=38618719
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006113314A Expired - Fee Related JP4986114B2 (ja) | 2006-04-17 | 2006-04-17 | 半導体集積回路及び半導体集積回路の設計方法 |
Country Status (2)
Country | Link |
---|---|
US (2) | US7872355B2 (ja) |
JP (1) | JP4986114B2 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI344625B (en) * | 2005-03-08 | 2011-07-01 | Epson Imaging Devices Corp | Driving circuit of display device, driving circuit of electro-optical device, and electronic apparatus |
US7984397B2 (en) * | 2009-01-23 | 2011-07-19 | Synopsys, Inc. | Power network stacked via removal for congestion reduction |
US8495547B2 (en) * | 2009-11-11 | 2013-07-23 | International Business Machines Corporation | Providing secondary power pins in integrated circuit design |
JP5656611B2 (ja) * | 2010-12-20 | 2015-01-21 | キヤノン株式会社 | 半導体装置及び固体撮像装置 |
JP6384210B2 (ja) * | 2014-09-02 | 2018-09-05 | 株式会社ソシオネクスト | 半導体装置 |
JP6390343B2 (ja) * | 2014-10-24 | 2018-09-19 | 株式会社ソシオネクスト | 半導体装置および半導体装置の給電方法 |
US10671792B2 (en) | 2018-07-29 | 2020-06-02 | International Business Machines Corporation | Identifying and resolving issues with plated through vias in voltage divider regions |
FR3097683A1 (fr) | 2019-06-19 | 2020-12-25 | Stmicroelectronics (Grenoble 2) Sas | Connexion de plusieurs circuits d'une puce électronique |
US10617009B1 (en) * | 2019-07-31 | 2020-04-07 | Google Llc | Printed circuit board connection for integrated circuits using two routing layers |
US11829698B2 (en) * | 2020-08-17 | 2023-11-28 | Synopsys, Inc. | Guided power grid augmentation system and method |
CN115168528B (zh) * | 2022-08-26 | 2023-03-17 | 北京国科恒通科技股份有限公司 | 一种设备线路图的生成方法、装置、设备和存储介质 |
Family Cites Families (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5128737A (en) * | 1990-03-02 | 1992-07-07 | Silicon Dynamics, Inc. | Semiconductor integrated circuit fabrication yield improvements |
JP3179800B2 (ja) * | 1991-07-22 | 2001-06-25 | 株式会社日立製作所 | 半導体集積回路装置 |
US5864181A (en) * | 1993-09-15 | 1999-01-26 | Micron Technology, Inc. | Bi-level digit line architecture for high density DRAMs |
JPH10284690A (ja) * | 1997-04-07 | 1998-10-23 | Toshiba Corp | 半導体集積回路装置及びその電源配線方法 |
US6308307B1 (en) * | 1998-01-29 | 2001-10-23 | Texas Instruments Incorporated | Method for power routing and distribution in an integrated circuit with multiple interconnect layers |
JP4390304B2 (ja) * | 1998-05-26 | 2009-12-24 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
JP4008629B2 (ja) * | 1999-09-10 | 2007-11-14 | 株式会社東芝 | 半導体装置、その設計方法、及びその設計プログラムを格納したコンピュータ読み取り可能な記録媒体 |
US20020005584A1 (en) * | 2000-07-12 | 2002-01-17 | Shinichi Domae | Semiconductor device |
US7170115B2 (en) * | 2000-10-17 | 2007-01-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device and method of producing the same |
US6763511B2 (en) * | 2001-07-02 | 2004-07-13 | Nec Electronics Corporation | Semiconductor integrated circuit having macro cells and designing method of the same |
US6717222B2 (en) * | 2001-10-07 | 2004-04-06 | Guobiao Zhang | Three-dimensional memory |
JP3718468B2 (ja) * | 2001-10-17 | 2005-11-24 | 川崎マイクロエレクトロニクス株式会社 | 半導体集積回路 |
US6732335B2 (en) * | 2002-04-23 | 2004-05-04 | Oki Electric Industry Co., Ltd. | Semiconductor IC with an inside capacitor for a power supply circuit and a method of automatically designing the same |
JP2004139181A (ja) * | 2002-10-15 | 2004-05-13 | Renesas Technology Corp | レイアウト装置及びプログラム |
US6925627B1 (en) * | 2002-12-20 | 2005-08-02 | Conexant Systems, Inc. | Method and apparatus for power routing in an integrated circuit |
JP4460227B2 (ja) | 2003-03-10 | 2010-05-12 | 富士通マイクロエレクトロニクス株式会社 | 半導体集積回路 |
US6937047B2 (en) * | 2003-08-05 | 2005-08-30 | Freescale Semiconductor, Inc. | Integrated circuit with test pad structure and method of testing |
JP3966251B2 (ja) * | 2003-08-08 | 2007-08-29 | オムロン株式会社 | 直流電流検出回路及び直流地絡電流検出回路 |
JP4356542B2 (ja) * | 2003-08-27 | 2009-11-04 | 日本電気株式会社 | 半導体装置 |
US7214605B2 (en) * | 2003-10-09 | 2007-05-08 | Intel Corporation | Deposition of diffusion barrier |
JP4637512B2 (ja) * | 2003-11-13 | 2011-02-23 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
US7030651B2 (en) * | 2003-12-04 | 2006-04-18 | Viciciv Technology | Programmable structured arrays |
JP4287294B2 (ja) * | 2004-01-21 | 2009-07-01 | 株式会社東芝 | 自動設計方法、自動設計装置、及び半導体集積回路 |
JP4367700B2 (ja) * | 2004-03-30 | 2009-11-18 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
US7342310B2 (en) * | 2004-05-07 | 2008-03-11 | Avago Technologies General Ip Pte Ltd | Multi-chip package with high-speed serial communications between semiconductor die |
US7536658B2 (en) * | 2004-10-29 | 2009-05-19 | Synopsys, Inc. | Power pad synthesizer for an integrated circuit design |
JP4724708B2 (ja) * | 2005-02-24 | 2011-07-13 | 株式会社日立製作所 | 無線icタグ |
JP4993929B2 (ja) * | 2006-03-23 | 2012-08-08 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
-
2006
- 2006-04-17 JP JP2006113314A patent/JP4986114B2/ja not_active Expired - Fee Related
-
2007
- 2007-04-16 US US11/785,253 patent/US7872355B2/en not_active Expired - Fee Related
-
2011
- 2011-01-10 US US12/929,230 patent/US20110107284A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
JP2007287908A (ja) | 2007-11-01 |
US20110107284A1 (en) | 2011-05-05 |
US7872355B2 (en) | 2011-01-18 |
US20070246827A1 (en) | 2007-10-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4986114B2 (ja) | 半導体集積回路及び半導体集積回路の設計方法 | |
US7802208B1 (en) | Design automation using spine routing | |
JP4303280B2 (ja) | 半導体集積回路のレイアウト方法、レイアウトプログラム | |
US8495547B2 (en) | Providing secondary power pins in integrated circuit design | |
US6598206B2 (en) | Method and system of modifying integrated circuit power rails | |
JP2006196627A (ja) | 半導体装置、及び半導体装置の設計プログラム | |
US8171446B2 (en) | Method for designing a semiconductor device by computing a number of vias, program therefor, and semiconductor device | |
KR20050048594A (ko) | 집적회로 장치 및 집적회로 장치를 설계하기 위한 방법 및장치 | |
TW201419020A (zh) | 產生包含標準元件及至少一個記憶體實體兩者的積體電路之佈局的方法 | |
JP2006323643A (ja) | 半導体集積回路のフロアプラン設計プログラム、フロアプラン設計装置、および設計方法 | |
JP2008218730A (ja) | 半導体装置の設計方法及び設計プログラム | |
US8187924B2 (en) | Method, design program and design support device for semiconductor integrated circuit, and semiconductor integrated circuit | |
JP5456093B2 (ja) | 半導体集積回路及び半導体集積回路の設計方法 | |
US20110093829A1 (en) | Computer product, design support apparatus, and design support method | |
JP4335933B2 (ja) | 半導体集積回路及び半導体集積回路の設計プログラム | |
JP2009252805A (ja) | 半導体集積回路、半導体集積回路のレイアウト方法およびレイアウトプログラム | |
JP2017037920A (ja) | セルライブラリ及び設計用データ | |
CN112287631A (zh) | 电源金属线规划方法 | |
US20090313593A1 (en) | Semiconductor integrated circuit design method and semiconductor integrated circuit design apparatus | |
JP2008171399A (ja) | 半導体装置の設計方法、半導体装置設計システム及びコンピュータプログラム | |
JP2008124286A (ja) | 電源供給経路の最適化方法および電源供給経路構造 | |
JP2006331006A (ja) | Lsiレイアウトの配線混雑抑制方法 | |
JP2008186230A (ja) | 集積回路設計装置、集積回路設計方法及び集積回路設計プログラム | |
JP4643157B2 (ja) | 半導体集積回路の自動設計方法 | |
JP2005203632A (ja) | 半導体集積回路の電源配線設計方法及びそのプログラム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090313 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120213 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120216 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120404 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120419 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120419 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150511 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |