JP4287294B2 - 自動設計方法、自動設計装置、及び半導体集積回路 - Google Patents
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Description
(a)論理素子配置領域の全域にビアを均等に配設した後、マクロセル、論理セル(論理素子)等を実際に配置し、論理機能や記憶機能を構築する。ところが、論理素子配置領域の中央部分においては、電源供給のI/O位置から距離があるため、電源供給配線の抵抗成分が大きく電流を消費する。そのため、中央部分においては、電源供給量が不足し、電源電圧の降下が発生し易い。一方、論理素子配置領域の密な部分においては、論理素子による電流の消費量が多いために、スタックド・ビアからの電源供給量が不足し、電源電圧の降下が発生し易い。
(イ)論理素子配置モジュールが、チップ領域に設けられた論理素子形成領域に、複数の論理セルを配置するステップ;
(ロ)論理セル配置モジュールが、複数の論理セルが配置されたレイヤーとは異なる配線層に、複数の論理セルに電源電圧を給電する高位電源配線を一定方向に走行させるステップ;
(ハ)論理素子配置モジュールが、複数の論理セルが配置されたレイヤーとは異なる配線層に、高位電源配線と対をなし高位電源配線と平行に走行する低位電源配線を配置するステップ;
(ニ)消費電流算出モジュールが、高位電源配線と低位電源配線との間に、論理セルのそれぞれを介して流れる複数の電流経路からなる梯子型回路において、論理セルによって消費される消費電流量を計算し、消費電流量データファイルに格納するステップ;
(ホ)エレクトロマイグレーション解析モジュールが、高位電源配線のエレクトロマイグレーション許容電流値を解析し、このエレクトロマイグレーション許容電流電流値をエレクトロマイグレーション許容電流データファイルに格納するステップ;
(ヘ)電圧降下解析モジュールが、基準点から特定位置までの高位電源配線の区間電圧降下値を解析し、この区間電圧降下値を区間電圧降下値データファイルに格納するステップ;
(ト)ビア配置場所算出モジュールが、基準点から特定位置までの消費電流量の総和とエレクトロマイグレーション許容電流値とを比較し、且つ区間電圧降下値と電圧降下許容値とを比較し、高位電源配線から論理セルに電源電圧を給電するビアの配置位置を決定するステップ。
(イ)ビア仮配置モジュールが、高位電源配線;この高位電源配線と対をなしこの高位電源配線と平行に走行する低位電源配線を配置し、更にこの高位電源配線上にビアの配置位置を仮に決定するステップ;
(ロ)論理素子配置モジュールが、高位電源配線及び低位電源配線が配置された配線層とは異なるレイヤーに、複数の論理セルを配置するステップ;
(ハ)消費電流算出モジュールが、高位電源配線と低位電源配線との間に、論理セルのそれぞれを介して流れる複数の電流経路からなる梯子型回路において、論理セルによって消費される消費電流量を計算し、消費電流量データファイルに格納するステップ;
(ニ)エレクトロマイグレーション解析モジュールが、高位電源配線のエレクトロマイグレーション許容電流値を解析し、このエレクトロマイグレーション許容電流電流値をエレクトロマイグレーション許容電流データファイルに格納するステップ;
(ホ)電圧降下解析モジュールが、基準点から特定位置までの高位電源配線の区間電圧降下値を解析し、この区間電圧降下値を区間電圧降下値データファイルに格納するステップ;
(ヘ)ビア配置場所最適化モジュールが、基準点から特定位置までの消費電流量の総和とエレクトロマイグレーション許容電流値とを比較し、且つ区間電圧降下値と電圧降下許容値とを比較し、仮配置されたビアの配置位置を最適化するステップ。
本発明の第1の実施の形態に係る自動設計装置は、図1に示すように、操作者からのデータや命令などの入力を受け付ける入力装置4と、レイアウト設計等の種々の演算を実行する演算処理部(CPU)1aと、レイアウト結果等を出力する出力装置6及び表示装置5と、半導体集積回路のレイアウト設計に必要な所定のデータなどを格納したデータ記憶装置2dと、半導体集積回路レイアウトプログラムなどを格納したプログラム記憶装置2mとを備えるコンピュータシステムである。入力装置4、出力装置6及び表示装置5は、入出力制御装置3を介して、演算処理部(CPU)1aに接続されている。演算処理部(CPU)1aは、フロアプランを行うフロアプランモジュール11、論理素子の配置を行う論理素子配置モジュール12、エレクトロマイグレーションと電圧降下の問題が生じないようにビアを作成するビア作成モジュール13及び信号配線を行う信号配線モジュール14を備える。ビア作成モジュール13は、図8及び図9に示すようなスタックド・ビア163,164,173,174、図25に示すようなシングルカットビア102、或いは図26に示すようなマルチカット・ビアVij(i=1〜4,j=1〜4)等を作成出来る。図8では第5配線層の高位電源配線53と第1配線層の高位電源配線36がスタックド・ビア163,164で接続されている。「スタックド・ビア」は、配線間の接続を複数個のビアを積層することで実現する。図9では第4配線層の低位電源配線57と第1配線層の低位電源配線37がスタックド・ビア173,174で接続されている。図25では第m配線層の配線103と第(m−1)配線層の配線101がシングルカットビア102で接続されている(mは2以上の整数である。)。「シングルカットビア」は、配線間の接続ビア・ホールが1箇所のみの接続である。配線間の接続ビアが1箇所のみの接続である。図26では第k配線層の配線113と第(k−1)配線層の配線111が複数の標準サイズのビアVijで接続されている(kは2以上の整数である。)。「マルチカット・ビア」は、配線間の接続ビアを複数個有する接続である。製造上の制限から大きいビアではなく、複数の標準サイズのビアVijでを配置し、第k配線層の配線113と第(k−1)配線層の配線111との接続部の抵抗を下げている。このような、スタックド・ビア163,164,173,174、シングルカットビア、マルチカット・ビアVijにより、電源層から論理素子の電源配線に直接電源供給を行うことのができる。
図5(a)のステップS11により、第4配線層の低位電源配線56,第5配線層の高位電源配線52及び論理セル(論理素子)35d〜35kが配置された状態に対して、図5(b)に示すように、スタックド・ビア160の位置が決定される手順である、ステップS12の詳細を、図2(b)に示すフローチャートを用い、図4の領域(ロウ)Aに対応する等価回路である図6を用いて説明する:
(a) 先ず、ステップS111において、CPU1aが備える消費電流算出モジュール131が、消費電流の算出をする。消費電流算出モジュール131は、概略配線情報から論理素子の負荷容量を見積もり、論理素子の充放電に関する消費電流を算出する。また、消費電流算出モジュール131は、シミュレーションにより論理素子の入力信号から貫通電流量を算出する。これらの結果から論理素子の消費電流量とする。例えば、図6のPoint0(基準点)とPoint1(特定位置)との間の消費電流Id(0.3)は、図5(a)に示した論理セル(論理素子)35d,35e,35f,35gのそれぞれの貫通電流量をI0,I1,I2,I3として:
Id(0.3)=I0+I1+I2+I3/2 ------ (1a)
と算出される。式(1a)で、論理セル(論理素子)35gの貫通電流量は、図6のPoint1の右側と左側とで、2分されている。図5(a)に示した論理セル(論理素子)35d,35e,35f,35g,35hまでの消費電流Id(0.4)ならば、論理セル(論理素子)35hの貫通電流量をI4として:
Id(0.4)=I0+I1+I2+I3+I4/2------ (1b)
と算出される。式(1b)で、論理セル(論理素子)35hの貫通電流量は、論理セル(論理素子)35hの右側と左側とで、2分されている。より、一般的には、0番目の論理セル(論理素子)から、n番目の論理セル(論理素子)の間の消費電流Id(0.n)は、m番目の論理セル(論理素子)の貫通電流量をImとして、n番目の論理セル(論理素子)の貫通電流量が、その右側と左側とで、2分されているとすれば、
Id(0.n)=(Σ(m=0,n-1)Im)+In/2 ------ (1c)
と算出される。式(1c)で、Σ(m=0,n-1)Imは、通常の数学の表記とは異なるが、本明細書では、Imのm=0からm=n−1までの総和を表す。なお、消費電流を算出するロウの範囲で着目しているPointが、論理セル(論理素子)上に存在しなければ、貫通電流量が、そのPointの右側と左側とで2分されることはないので、式(1c)は:
Id(0.n)=Σ(m=0,n)Im ------ (1d)
と算出される。式(1c)で述べたと同様に、Σ(m=0,n)Imは、Imのm=0からm=nまでの総和を表す。
Id(3,6)=I3/2+I4+I5+I6 ------ (1e)
と算出される。更に、図5(a)に示した論理セル(論理素子)35g〜35hの間の領域の消費電流Id(3,7)は、論理セル(論理素子)の貫通電流量をI7として:
Id(3,7)=I3/2+I4+I5+I6+I7 ------ (1f)
と算出される。式(1e)及び(1f)でも、前述したように、論理セル(論理素子)35gの貫通電流量は、図6のPoint1の右側と左側とで、2分されているのでI3/2の値を用いている。より、一般的には、n番目の論理セル(論理素子)から、p番目の論理セル(論理素子)の間の消費電流Id(n,p)は、m番目の論理セル(論理素子)の貫通電流量をImとして、n番目の論理セル(論理素子)の貫通電流量が、その右側と左側とで、2分されているとすれば、
Id(n,p)=In/2+(Σ(m=n+1,p)Im) ------ (1g)
と算出される。式(1g)で、Σ(m=n+1,p)Imは、Imのm=n+1からm=pまでの総和を表す。なお、消費電流を算出するロウの範囲で着目しているPointが、論理セル(論理素子)上に存在しなければ、貫通電流量が、そのPointの右側と左側とで2分されることはないので、式(1c)は、n+1番目の論理セル(論理素子)の右側から算出すれば良く:
Id(n,p)=Σ(m=n+1,p)Im ------ (1h)
と算出される。式(1c)で述べたと同様に、Σ(m=0,n)Imは、Imのm=0からm=nまでの総和を表す。Id(0.n)の値が、式(1d)で算出される場合は、Id(n,p)の値の算出は、式(1h)を用いることになる。算出された消費電流の値Id(0.3),Id(0.4),Id(3,6),Id(3,7),・・・・・或いはId(0.n)やId(n,p)等の値は、データ記憶装置2dの消費電流量データファイル21に格納する。
Rp01 =ρ×L1/w ------ (2a)
で与えられ、Point1とPoint4との間の電源配線の抵抗値Rp14[Ω]は、
Rp14 =ρ×L1/w ------ (2b)
で与えられる。
Vth01≦Vvia−(Ip×Rp01) ------ (3a)
で、解析される。スタックド・ビア部分の電圧値Vvia[V]は、チップの電圧供給源からスタックド・ビアまでの電圧降下を考慮して算出する。(Ip×Rp01)がPoint0(基準点)とPoint1(特定位置)との間の区間電圧降下値になる。区間電圧降下値(Ip×Rp01)は、前もって計算しておき、区間電圧降下値データファイル23bに格納しておく。そして、式(3a)の計算に際し、区間電圧降下値データファイル23bから読み出す。同様に、Point1とPoint4(第2基準点)との間の電圧降下の許容値Vth14[V]は:
Vth14≦Vvia−(Ip×Rp14) ------ (3b)
で、解析される。(Ip×Rp04)がPoint1とPoint4(第2基準点)との間の区間電圧降下値になる。区間電圧降下値(Ip×Rp04)は、前もって計算しておき、区間電圧降下値データファイル23bに格納しておく。そじて、式(3b)の計算に際し、区間電圧降下値データファイル23bから読み出す。ここでは(より一般的には)、式(3a)及び(3b)は:
Vth≦Vvia−(Ip×Rp) ------ (3c)
と表記する。解析された電圧降下の許容値Vth01,Vth14,・・・・・は、データ記憶装置2dの電圧降下許容値データファイル23aに格納する。
min(IWEM,IVEM/2)≧Id(0.n)------ (4a)
且つ
min(IWEM,IVEM/2)≦Id(0.n+1)------ (4b)
となる位置を選定する。更に、ステップS113で算出した式(3a)、(3b)又は(3c)の関係を満足する必要があるので、データ記憶装置2dの電圧降下許容値データファイル23aから、電圧降下の許容値Vth01,Vth14,・・・・・等を読み出して、スタックド・ビアの配置場所の算出をする。例えば、図6の例では、Point1(特定位置)が、式(3a)の関係と、
min(IWEM,IVEM/2)≧Id(0.3)------ (4c)
且つ
min(IWEM,IVEM/2)≦Id(0.4)------ (4d)
の関係を満足すれば、Point1(特定位置)をスタックド・ビアの配置場所とすれば、Point0(基準点)とPoint1(特定位置)の間の領域では電圧降下やエレクトロマイグレーションの問題が生じないことになる。更に、Point1(特定位置)とPoint4(第2基準点)との間の電圧降下の許容値Vth14[V]が、式(3b)の関係を満足し、且つ:
min(IWEM,IVEM/2)≧Id(3,6)------ (4e)
且つ
min(IWEM,IVEM/2)≦Id(3,7)------ (4f)
の関係を満足すれば、Point1(特定位置)をスタックド・ビアの配置場所とすれば、Point1(特定位置)とPoint3の間の領域では電圧降下やエレクトロマイグレーションの問題が生じないことになる。式(4c)及び(4e)から:
min(IWEM,IVEM/2)≧Id(0.6)------ (4g)
となることが分かる。算出されたスタックド・ビアの配置場所は、データ記憶装置2dの電源供給位置情報データファイル22に格納する。
図2にフローを示した一連の自動設計の処理は、図2と等価なアルゴリズムのプログラムにより、図1に示したコンピュータシステム (自動設計装置)を制御して実行出来る。このプログラムは、図1に示したプログラム記憶装置2mに記憶させれば良い。
(イ)論理素子配置モジュールに、チップ領域に設けられた論理素子形成領域に、複数の論理素子を配置させる命令;
(ロ)論理素子配置モジュールに、複数の論理素子が配置されたレイヤーとは異なる配線層に、複数の論理素子に電源電圧を給電する高位電源配線を一定方向に走行させるステップ;
(ハ)論理素子配置モジュールに、複数の論理素子が配置されたレイヤーとは異なる配線層に、高位電源配線と対をなし高位電源配線と平行に走行する低位電源配線を配置させる命令;
(ニ)消費電流算出モジュールに、高位電源配線と低位電源配線との間に、論理素子のそれぞれを介して流れる複数の電流経路からなる梯子型回路において、論理素子によって消費される消費電流量を計算し、消費電流量データファイルに格納させる命令;
(ホ)エレクトロマイグレーション解析モジュールに、高位電源配線のエレクトロマイグレーション許容電流値を解析し、このエレクトロマイグレーション許容電流電流値をエレクトロマイグレーション許容電流データファイルに格納させる命令;
(ヘ)電圧降下解析モジュールに、基準点から特定位置までの高位電源配線の区間電圧降下値を解析し、この区間電圧降下値を区間電圧降下値データファイルに格納させる命令;
(ト)ビア配置場所算出モジュールに、基準点から特定位置までの消費電流量の総和とエレクトロマイグレーション許容電流値とを比較し、且つ区間電圧降下値と電圧降下許容値とを比較し、高位電源配線から論理素子に電源電圧を給電するビアの配置位置を決定させる命令
等を含んで構成される。
図2(a)及び(b)に示すフローチャートに従い、論理素子35a〜35sに電源供給を行った際の例を図7に示す。現実には、自動設計装置(CADシステム)により、図2(a)及び(b)に示すフローチャートに従い作成されたレイアウト情報に基づき、イオンビーム露光装置等のパターンジェネレータ等を用いて、半導体集積回路の実際の製造に使用される製造マスク(例えばレチクル)を作成する。製造マスクには、マクロセル30や論理セル(論理素子)35a〜35sを構築する素子の製造に必要な製造マスク、第1配線層の高位電源配線36、低位電源配線37及び信号配線等の製造に必要な製造マスク、第1配線層と第2配線層の間の層間絶縁膜にビア・ホールを開口するに必要な製造マスク、第2配線層の配線に必要な製造マスク、第2配線層と第3配線層の間の層間絶縁膜にビア・ホールを開口するに必要な製造マスク、第3配線層の配線に必要な製造マスク、第3配線層と第4配線層の間の層間絶縁膜にビア・ホールを開口するに必要な製造マスク、第4配線層の配線に必要な製造マスク、第4配線層と第5配線層の間の層間絶縁膜にビア・ホールを開口するに必要な製造マスク、第5配線層の高位電源配線51〜54及び低位電源配線55〜58等の製造に必要な製造マスク等が、少なくとも含まれる。そして、これらの複数枚の製造マスクのセットを露光装置(ステッパ)に使用し、それぞれの段階のフォトリソグラフィー工程を行い、このフォトリソグラフィー工程とイオン注入、反応性イオンエッチング(RIE)、CVD、スパッタリング等の種々の半導体製造プロセスとを組み合わせ、図7に示すような半導体集積回路を完成させる。
本発明の第2の実施の形態に係る自動設計装置は、図12に示すように、操作者からのデータや命令などの入力を受け付ける入力装置4と、レイアウト設計等の種々の演算を実行する演算処理部(CPU)1bと、レイアウト結果等を出力する出力装置6及び表示装置5と、半導体集積回路のレイアウト設計に必要な所定のデータなどを格納したデータ記憶装置2dと、半導体集積回路レイアウトプログラムなどを格納したプログラム記憶装置2mとを備えるコンピュータシステムである。入力装置4、出力装置6及び表示装置5は、入出力制御装置3を介して、CPU1bに接続されている。
(イ)ビア仮配置モジュールに、高位電源配線;この高位電源配線と対をなしこの高位電源配線と平行に走行する低位電源配線を配置し、更にこの高位電源配線上にビアの配置位置を仮に決定させる命令;
(ロ)論理素子配置モジュールに、高位電源配線及び低位電源配線が配置された配線層とは異なるレイヤーに、複数の論理素子を配置させる命令;
(ハ)消費電流算出モジュールに、高位電源配線と低位電源配線との間に、論理素子のそれぞれを介して流れる複数の電流経路からなる梯子型回路において、論理素子によって消費される消費電流量を計算し、消費電流量データファイルに格納させる命令;
(ニ)エレクトロマイグレーション解析モジュールに、高位電源配線のエレクトロマイグレーション許容電流値を解析し、このエレクトロマイグレーション許容電流電流値をエレクトロマイグレーション許容電流データファイルに格納させる命令;
(ホ)電圧降下解析モジュールに、基準点から特定位置までの高位電源配線の区間電圧降下値を解析し、この区間電圧降下値を区間電圧降下値データファイルに格納させる命令;
(ヘ)ビア配置場所最適化モジュールに、基準点から特定位置までの消費電流量の総和とエレクトロマイグレーション許容電流値とを比較し、且つ区間電圧降下値と電圧降下許容値とを比較し、仮配置されたビアの配置位置を最適化させる命令
等を含んで構成される。
本発明の第3の実施の形態に係る自動設計装置は、図17に示すように、操作者からのデータや命令などの入力を受け付ける入力装置4と、レイアウト設計等の種々の演算を実行する演算処理部(CPU)1cと、レイアウト結果等を出力する出力装置6及び表示装置5と、半導体集積回路のレイアウト設計に必要な所定のデータなどを格納したデータ記憶装置2dと、半導体集積回路レイアウトプログラムなどを格納したプログラム記憶装置2mとを備えるコンピュータシステムである。入力装置4、出力装置6及び表示装置5は、入出力制御装置3を介して、CPU1cに接続されている。
(第4の実施の形態)
本発明の第4の実施の形態に係る自動設計装置は、図19に示すように、操作者からのデータや命令などの入力を受け付ける入力装置4と、レイアウト設計等の種々の演算を実行する演算処理部(CPU)1dと、レイアウト結果等を出力する出力装置6及び表示装置5と、半導体集積回路のレイアウト設計に必要な所定のデータなどを格納したデータ記憶装置2dと、半導体集積回路レイアウトプログラムなどを格納したプログラム記憶装置2mとを備えるコンピュータシステムである。入力装置4、出力装置6及び表示装置5は、入出力制御装置3を介して、CPU1dに接続されている。
本発明は上記複数の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
2d…データ記憶装置
2m…プログラム記憶装置
3…入出力制御装置
4…入力装置
5…表示装置
6…出力装置
11…フロアプランモジュール
12…論理素子配置モジュール
13…ビア作成モジュール
14…信号配線モジュール
15…ビア仮配置モジュール
16…ビア最適化モジュール
18…ECOモジュール
21…消費電流量データファイル
22…電源供給位置情報データファイル
23a…電圧降下許容値データファイル
23b…区間電圧降下値データファイル
24…エレクトロマイグレーション許容電流値データファイル
25…チップ総消費電流量データファイル
26…ビア数データファイル
30…マクロセル
35a〜35s…論理素子
36…高位電源配線
37…低位電源配線
41a〜41d,41p,42a〜42d,42p,43a,43b,43p…ビアプラグ
51〜54,88,89,98,99…高位電源配線
55〜58…低位電源配線
81〜8k…水平方向電源配線
91〜9l…垂直方向電源配線
102…シングルカットビア
131…消費電流算出モジュール
132…抵抗成分抽出モジュール
133…電圧降下解析モジュール
134…エレクトロマイグレーション解析モジュール
135…ビア配置場所算出モジュール
136…ビア配置モジュール
137…ビア配置場所最適化モジュール
138…ビア再配置モジュール
151…チップ総消費電流量算出モジュール
152…ビア数算出モジュール
160〜165,171〜175,185a,185b,186,187,195a,195b,196,197…スタックド・ビア
311〜31p,321〜32q,331〜33r,341〜34…入出力バッファセル
711〜71p,721〜72q,731〜73r,741〜74s…パッド
Vij(i=1〜4,j=1〜4)…マルチカット・ビア
Claims (5)
- 論理素子配置モジュールが、チップ領域に設けられた論理素子形成領域に、複数の論理セルを配置するステップと、
前記論理素子配置モジュールが、前記複数の論理セルが配置されたレイヤーとは異なる配線層に、前記複数の論理セルに電源電圧を給電する高位電源配線を一定方向に走行させるステップと、
前記論理素子配置モジュールが、前記複数の論理セルが配置されたレイヤーとは異なる配線層に、前記高位電源配線と対をなし前記高位電源配線と平行に走行する低位電源配線を配置するステップと、
消費電流算出モジュールが、前記高位電源配線と低位電源配線との間に、前記論理セルのそれぞれを介して流れる複数の電流経路からなる梯子型回路において、前記論理セルによって消費される消費電流量を計算し、消費電流量データファイルに格納するステップと、
エレクトロマイグレーション解析モジュールが、前記高位電源配線のエレクトロマイグレーション許容電流値を解析し、該エレクトロマイグレーション許容電流電流値をエレクトロマイグレーション許容電流データファイルに格納するステップと、
電圧降下解析モジュールが、基準点から特定位置までの前記高位電源配線の区間電圧降下値を解析し、該区間電圧降下値を区間電圧降下値データファイルに格納するステップと、
ビア配置場所算出モジュールが、前記基準点から前記特定位置までの前記消費電流量の総和と前記エレクトロマイグレーション許容電流値とを比較し、且つ前記区間電圧降下値と電圧降下許容値とを比較し、前記高位電源配線から前記論理セルに電源電圧を給電するビアの配置位置を決定するステップ
とを含むことを特徴とする自動設計方法。 - ビア仮配置モジュールが、高位電源配線と、該高位電源配線と対をなし該高位電源配線と平行に走行する低位電源配線を配置し、更に該高位電源配線上にビアの配置位置を仮に決定するステップと、
論理素子配置モジュールが、前記高位電源配線及び前記低位電源配線が配置された配線層とは異なるレイヤーに、複数の論理セルを配置するステップと、
消費電流算出モジュールが、前記高位電源配線と低位電源配線との間に、前記論理セルのそれぞれを介して流れる複数の電流経路からなる梯子型回路において、前記論理セルによって消費される消費電流量を計算し、消費電流量データファイルに格納するステップと、
エレクトロマイグレーション解析モジュールが、前記高位電源配線のエレクトロマイグレーション許容電流値を解析し、該エレクトロマイグレーション許容電流電流値をエレクトロマイグレーション許容電流データファイルに格納するステップと、
電圧降下解析モジュールが、基準点から特定位置までの前記高位電源配線の区間電圧降下値を解析し、該区間電圧降下値を区間電圧降下値データファイルに格納するステップと、
ビア配置場所最適化モジュールが、前記基準点から前記特定位置までの前記消費電流量の総和と前記エレクトロマイグレーション許容電流値とを比較し、且つ前記区間電圧降下値と電圧降下許容値とを比較し、仮配置された前記ビアの配置位置を最適化するステップ
とを含むことを特徴とする自動設計方法。 - チップ領域に設けられた論理素子形成領域に、複数の論理セルを配置し、該複数の論理セルが配置されたレイヤーとは異なる配線層に、該複数の論理セルに電源電圧を給電する高位電源配線を一定方向に走行させ、更に、前記複数の論理セルが配置されたレイヤーとは異なる配線層に、前記高位電源配線と対をなし前記高位電源配線と平行に走行する低位電源配線を配置する論理素子配置モジュールと、
前記高位電源配線と低位電源配線との間に、前記論理セルのそれぞれを介して流れる複数の電流経路からなる梯子型回路において、前記論理セルによって消費される消費電流量を計算する消費電流量計算モジュールと、
前記消費電流量を格納する消費電流量データファイルと、
前記高位電源配線のエレクトロマイグレーション許容電流値を解析するエレクトロマイグレーション解析モジュールと、
前記解析により得られた前記エレクトロマイグレーション許容電流電流値を格納するエレクトロマイグレーション許容電流データファイルと、
基準点から特定位置までの前記高位電源配線の区間電圧降下値を解析する電圧降下解析モジュールと、
前記区間電圧降下値を格納する区間電圧降下値データファイルと、
前記高位電源配線の電圧降下許容値を格納する電圧降下許容値データファイルと、
前記基準点から前記特定位置までの前記消費電流量の総和と前記エレクトロマイグレーション許容電流データファイルに格納された前記エレクトロマイグレーション許容電流値とを比較し、且つ前記区間電圧降下値データファイルに格納された区間電圧降下値と前記電圧降下許容値データファイルに格納された前記電圧降下許容値とを比較し、前記高位電源配線から前記論理セルに電源電圧を給電するビアの配置場所を算出するビア配置場所算出モジュール
とを含むことを特徴とする自動設計装置。 - チップ領域に設けられた論理素子形成領域に、高位電源配線と、該高位電源配線と対をなし前記高位電源配線と平行に走行する低位電源配線を配置し、且つ前記高位電源配線にビアを仮に配置するビア仮配置モジュールと、
前記高位電源配線及び前記低位電源配線が配置された配線層とは異なるレイヤーに、複数の論理セルを配置する論理素子配置モジュールと、
前記高位電源配線と低位電源配線との間に、前記論理セルのそれぞれを介して流れる複数の電流経路からなる梯子型回路において、前記論理セルによって消費される消費電流量を計算する消費電流量計算モジュールと、
前記消費電流量を格納する消費電流量データファイルと、
前記高位電源配線のエレクトロマイグレーション許容電流値を解析するエレクトロマイグレーション解析モジュールと、
前記解析により得られた前記エレクトロマイグレーション許容電流電流値を格納するエレクトロマイグレーション許容電流データファイルと、
基準点から特定位置までの前記高位電源配線の区間電圧降下値を解析する電圧降下解析モジュールと、
前記区間電圧降下値を格納する区間電圧降下値データファイルと、
前記高位電源配線の電圧降下許容値を格納する電圧降下許容値データファイルと、
前記基準点から前記特定位置までの前記消費電流量の総和と前記エレクトロマイグレーション許容電流データファイルに格納された前記エレクトロマイグレーション許容電流値とを比較し、且つ前記区間電圧降下値データファイルに格納された区間電圧降下値と前記電圧降下許容値データファイルに格納された前記電圧降下許容値とを比較し、前記高位電源配線から前記論理セルに電源電圧を給電するビアの配置場所を最適化するビア配置場所最適化モジュール
とを含むことを特徴とする自動設計装置。 - 半導体チップ上に配置された複数の論理セルと、
該複数の論理セルの上部に層間絶縁膜を介して配置された上層の配線層に、一定方向に走行する、前記複数の論理セルに電源電圧を給電する高位電源配線と、
前記複数の論理セルの上部に層間絶縁膜を介して配置された上層の配線層において、前記高位電源配線と対をなし前記高位電源配線と平行に走行する低位電源配線と、
前記高位電源配線の特定位置に配置され、前記高位電源配線から前記複数の論理セルに電源電圧を給電するビア
とを備える多層配線構造の半導体集積回路であって、前記ビアの配置場所は、基準点から前記特定位置までの前記消費電流量の総和が前記高位電源配線のエレクトロマイグレーション許容電流値よりも小さく、且つ前記基準点から前記特定位置までの前記高位電源配線の区間電圧降下値が電圧降下許容値よりも小さくなる位置に決定され、これにより、前記ビアを、前記論理セルが疎の領域に比べて、前記論理セルが密の領域に多く配設されたことを特徴とする半導体集積回路。
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