CN112287631A - 电源金属线规划方法 - Google Patents
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- 239000002184 metal Substances 0.000 title claims abstract description 190
- 238000000034 method Methods 0.000 title claims abstract description 44
- 230000003247 decreasing effect Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000004804 winding Methods 0.000 description 4
- 238000012938 design process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000638 solvent extraction Methods 0.000 description 1
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Abstract
本发明提供一种电源金属线规划方法,包含选择规划一区块,此区块包含第一金属层及其下方的第二金属层,第一金属层具有第一方向的多条第一金属线,第二金属层具有第二方向的多条第二金属线,此区块具有沿第一方向的长度和沿第二方向的宽度。根据区块的长度与宽度的比例,进行线宽调整程序,以调整每一第一金属线的第一线宽和每一第二金属线的第二线宽,以便在不影响电压降的条件下,避免发生绕线拥挤(routing congestion)。
Description
技术领域
本发明涉及一种数字设计的电源规划方法,特别是涉及一种可考虑区块形状(block shape)的电源金属线规划方法。
背景技术
自动摆放绕线(Automatic Placement Routing,APR)为数字设计流程的后段,主要是将前段产生的组件(cell)进行摆放和绕线,使其最终生成布局(layout),以供后续厂商制作成芯片。
在区块级后端实现(block level backend implementation)阶段,芯片上层(chip-top)APR设计者会提供每个区块APR设计者基本的区块形状以及建构电源规划(power-plan)的规格信息,包含使用到的金属层、金属宽度和金属间距等。一般而言,芯片上层APR设计者会使用上面两层金属层(T0和T-1)进行电源规划。另外,也会增加上层金属层(T0)底下的第2层金属层(T-2)及第3层金属层(T-3)的使用,以规划额外的垂直与水平方向电源网格(power mesh)。
在完成上述电源规划之后,才会进行摆放与绕线。但是,对于一般较瘦长或扁平的区块,因受限于缺少某个方向的绕线资源,所以容易产生信号走线拥挤。若有拥挤出现,一般APR工具的解决方法大多采用两种方式,在摆放阶段,将拥挤区域的组件推开;或是在绕线阶段,利用绕行(detour)的方式,让信号线避开拥挤区域。但是不管为何种做法都会影响到性能与功耗。甚至在使用上述方法也无法解决拥挤区域时,就有可能要撑大区块面积,此举将会影响成本,也会影响整个程序。如果是在区块级后端实现阶段的后期,也可以通过缩小或移除部分的电源网格,以增加绕线资源,但此时并无法补偿整体的电源规划架构,所以仍有可能发生电压降(IR drop)变严重的风险。
发明内容
为解决前述问题,本发明在不影响电压降的状况下,在开始进行摆放(placement)设计时,就将电源规划(power-plan)做有效率的规划与分配,以避免如先前技术般APR工具为了解决拥挤问题而将组件推开的动作,以进一步得到最佳的性能(performance)、功耗(power)及面积(area)。
有鉴于此,本发明提出一种电源金属线规划方法,包含选择规划一区块,此区块包含一第一金属层及其下方的一第二金属层,第一金属层具有第一方向的M条第一金属线,每一第一金属线具有第一线宽,第二金属层具有第二方向的N条第二金属线,每一第二金属线具有第二线宽,区块具有沿第一方向的一长度和沿第二方向的一宽度。根据区块的长度与宽度的比例,进行线宽调整程序,以调整每一第一金属线的第一线宽和每一第二金属线的第二线宽。此线宽调整程序包含:当区块长度大于宽度时,减少每一第一金属线的第一线宽并增加每一第二金属线的第二线宽;及当区块长度小于宽度时,减少每一第二金属线的第二线宽并增加每一第一金属线的第一线宽。
本发明另外提出一种电源金属线规划方法,包含选择规划一区块中的子区块,此子区块包含一第一金属层及其下方的一第二金属层,第一金属层具有第一方向的M条第一金属线,每一第一金属线具有第一线宽,第二金属层具有第二方向的N条第二金属线,每一第二金属线具有第二线宽,子区块具有沿第一方向的一长度和沿第二方向的一宽度。根据子区块的长度与宽度的比例,进行线宽调整程序,以调整每一第一金属线的第一线宽和每一第二金属线的第二线宽。此线宽调整程序包含:当子区块长度大于宽度时,减少每一第一金属线的第一线宽并增加每一第二金属线的第二线宽;及当子区块长度小于宽度时,减少每一第二金属线的第二线宽并增加每一第一金属线的第一线宽。
依据一实施例,第一方向垂直第二方向。
依据一实施例,在线宽调整程序中,当长度大于宽度时,第一金属线满足D1’*M<D1*M,其中D1为原始的第一线宽,D1’为减少后的第一线宽。第二金属线满足D2’*N>D2*N,其中D2为原始的第二线宽,D2’为增加后的第二线宽。
依据一实施例,在线宽调整程序中,当长度小于宽度时,第一金属线满足D1’*M>D1*M,其中D1为原始的第一线宽,D1’为增加后的第一线宽。第二金属线满足D2’*N<D2*N,其中D2为原始的第二线宽,D2’为减少后的第二线宽。
依据一实施例,第一方向为水平方向,且第二方向为垂直方向。第一方向为垂直方向,且第二方向为水平方向。
综上所述,本发明于电源规划时,考虑区块形状,自动调整电源金属线的水平与垂直宽度,以便在不影响电压降的条件下,减少绕线拥挤(routing congestion)的产生。
附图说明
图1为根据本发明一实施例的芯片设计的流程图。
图2为根据本发明一实施例的各区块示意图。
图3为根据本发明一实施例的各区块的金属线示意图。
图4为根据本发明一实施例对区块进行电源金属线规划的流程图。
图5为根据本发明一实施例在扁平形状的区块调整金属线的示意图。
图6为根据本发明一实施例在瘦长形状的区块调整金属线的示意图。
图7为根据本发明另一实施例对子区块进行电源金属线规划的流程图。
具体实施方式
在区块级后端实现(block level backend implementation)阶段,芯片上层(chip-top)APR设计者会提供每个区块APR设计者基本的区块形状(block shape)以及建构电源规划(power-plan)的规格信息。因为区块形状的长宽比例会影响绕线资源,例如,越瘦长的区块,垂直绕线资源越少;越扁平的区块,水平绕线资源越少,所以区块形状在一开始就会决定绕线(信号走线)拥挤的区域是落在垂直或是水平方向上。另一方面,电源规划使用的金属密度(metal density)与电压降有着密切的关联,整体的金属密度越高,电压降状况会越好,反之若金属密度过低,则容易造成电压降越严重。因此,本发明所提供的电源金属线规划方法,可以考虑区块形状,自动调整电源金属线的水平与垂直宽度,以增加绕线资源并同时维持足够的金属密度。
图1为根据本发明一实施例的芯片设计的流程图,请参阅图1所示,整个芯片设计流程分成两大部分,一是芯片上层级实现(chip-top level implementation)阶段(包含步骤S10至S14),此阶段由芯片上层(chip-top)APR设计者负责;另一则是区块级实现(blocklevel implementation)阶段(包含步骤S16至S20),此阶段由区块APR设计者负责。
如步骤S10所示,先进行芯片上层级平面配置以及电源规划,以进行整体规划,然后再如步骤S12及S14所示,分别进行划分(partition),以得到多个区块信息(blockinformation),包含使用到的金属层、金属宽度和金属间距等。在一实施例中,以大型的***单芯片实体设计(SOCphysical design)而言,为了让芯片整体面积得到最佳的利用,芯片上层APR设计者会决定每个区块的位置、面积、形状以及使用到的金属层、金属宽度和金属间距等区块信息,再将获得的区块信息传递给负责后面步骤的区块APR设计者。
在步骤S10至S14中的芯片上层级实现阶段中,会尽量将各个区块的长宽比例调整得较为接近,但有时会受限于输入输出连接垫(IO pad)位置或是芯片整体规划而无法获得优选的图案,如图2所示,区块A的扁平形状和区块B的瘦长形状就会影响到绕线资源,其余的区块C、D、E、F、G则为彼此接近的优选形状。
在步骤S10至S14中的芯片上层级实现阶段中,也同时进行整体的电源规划(S10),以8层金属层为例,会使用上层金属层(T0)及其底下的第1层金属层(T-1)进行电源规划,全部作为电源和接地,上面金属层(T0)底下的第2层金属层(T-2)及第3层金属层(T-3)的一部份也会使用作为电源及接地,其余金属层则规划为信号线使用。如图3所示,即为第2层金属层(T-2)(以下称为第一金属层)上的第一金属线及第3层金属层(T-3)(以下称为第二金属层)上的第二金属线。
请参阅图1至图3所示,在完成芯片上层级实现阶段后,即进行步骤S16至S20的区块级实现阶段。如步骤S16所示,进行区块级平面配置(block level floorplan)。接着如步骤S18所示,根据区块形状进行区块级电源金属线规划,以对芯片上已划分好的特定区块进行电源金属线规划。完成所有配置与规划之后,就可以如步骤S20所示,进行区块级摆放与绕线。
在如步骤S18所示进行区块级电源金属线规划时,电源金属线规划方法更进一步如图4所示,首先如步骤S182所示,选择规划一区块,在此选择图2中的区块A为例,请同时参阅图4及图5所示,区块A包含第一金属层10及其下方的第二金属层12,第一金属层10具有沿着第一方向(在此是以水平方向为例,等同于X轴)的M条第一金属线102,每一第一金属线102具有第一线宽D1,第二金属层12具有沿着第二方向(在此是以垂直方向为例,等同于Y轴)的N条第二金属线122,每一第二金属线122具有第二线宽D2,且第一方向垂直第二方向,其中区块A具有沿着第一方向的一长度L和沿着第二方向的一宽度W。如步骤S184所示,根据区块A的长度L与宽度W的比例,进行线宽调整程序,以调整每一第一金属线102的第一线宽D1和每一第二金属线122的第二线宽D2。
在进行线宽调整程序时,会根据区块A的长度L与宽度W的比例来决定如何调整。由于扁平形状的区块A的长度L大于宽度W(L>W),因此,减少每一第一金属线102的第一线宽D1,并增加每一第二金属线122的第二线宽D2,以便将第一金属层10减少的宽度补强在第二金属层12,以维持电源网格(第一金属线102和第二金属线122)具有相同的电源密度。在一实施例中,当区块A的长度L大于宽度W时,第一金属线满足D1’*M<D1*M,其中D1为原始的第一线宽,D1’为减少后的第一线宽,且第二金属线满足D2’*N>D2*N,其中D2为原始的第二线宽,D2’为增加后的第二线宽。其中,由于第一金属层10的第一金属线102的第一线宽D1’变细,使相邻第一金属线102之间的空间相对变大,故可以提供更多的绕线资源,以供设置信号线。
若在步骤S182中选择如图2中的区块B为例,请同时参阅图4及图6所示,区块B包含第一金属层20及其下方的第二金属层22,第一金属层20具有沿着水平方向(第一方向)的M条第一金属线202,每一第一金属线202具有第一线宽D1,第二金属层22具有沿着垂直方向(第二方向)的N条第二金属线222,每一第二金属线222具有第二线宽D2,其中区块B具有沿着水平方向的长度L和沿着垂直方向的宽度W。在线宽调整程序中,由于瘦长形状的区块B的长度L小于宽度W(L<W),因此,减少每一第二金属线222的第二线宽D2,并增加每一第一金属线202的第一线宽D1,以便将第二金属层22减少的宽度补强在第一金属层20,以维持相同的电源密度。在一实施例中,当区块B的长度L小于宽度W时,第一金属线202满足D1’*M>D1*M,其中D1为原始的第一线宽,D1’为增加后的第一线宽,且第二金属线222满足D2’*N<D2*N,其中D2为原始之第二线宽,D2’为减少后的第二线宽。其中,由于第二金属层22的第二金属线222的第二线宽D2’变细,使相邻第二金属线222之间的空间相对变大,故可以提供更多的绕线资源,以供设置信号线。
在一实施例中,不管为扁平形状的区块或是瘦长形状的区块,减少金属线宽度的最低宽度是依照工艺最小宽度来决定。
在一实施例中,并非每一区块都需要特别进行步骤S18的电源金属线规划,当区块的长度/宽度的比值大于1(扁平形状区块)或是区块的宽度/长度的比值大于1时(瘦长形状区块),则这些区块可以进一步选择进行电源金属线规划,以避免绕线拥挤。
在前述实施例中,本发明是以第一方向为水平方向,且第二方向为垂直方向来说明。在另一实施例中,第一方向亦可为垂直方向,且第二方向为水平方向。
请参阅图2所示,本发明的电源金属线规划方法除了可以用在如图所示的区块A及区块B之外,亦可以用在区块E里面的子区块E5。区块E包含作为核心(Core)电路的子区块E1至E4以及作为逻辑电路的子区块E5,由于子区块E1至E4的存在,使得子区块E5变成扁平形状的区块,因此,为增加子区块E5中可以绕线的空间,所以子区块E5可以进行电源金属线规划。请同时参阅图2及图7所示,如步骤S186所示,于区块E中选择规划一子区块E5。然后如步骤S188所示,根据子区块E5的长度与宽度的比例,进行线宽调整程序,以调整子区域E5内每一第一金属线的第一线宽和每一第二金属线的第二线宽,除了使用子区块E5为调整目标不同之外,其余的线宽调整程序的细节与方法皆与前述图5的扁平形状区块的实施例相同,故于此不再赘述。因此,子区块E5内亦可提供更多的绕线资源。
在一实施例中,并非每一子区块都需要特别进行电源金属线规划,当子区块的长度/宽度的比值大于1(扁平形状区块)或是子区块的宽度/长度的比值大于1时(瘦长形状区块),则这些子区块亦可以选择进一步进行电源金属线规划,以避免绕线拥挤。
在一实施例中,芯片上层APR设计者及区块APR设计者通过可以是但不限于计算机或笔记本电脑等电子设备进行前述方法,且电子设备内安装有特定的应用程序或软件,以供设计者进行芯片的设计与规划。
因此,本发明于电源规划时,考虑区块形状,自动调整电源金属线的水平与垂直宽度,以便在不影响电压降的条件下,提供充足的绕线资源,减少绕线拥挤(routingcongestion)的产生,进而得到最佳的性能(performance)、功耗(power)及面积(area)等效果。尤其是在扁平形状和瘦长形状的区块,更可获得更佳的效果,因为这类型的区块都有一个方向的绕线资源缺乏,另一方向的绕线资源相对充足,所以在使用本发明的方法进行电源金属线规划后,即可增加足够的绕线资源,以避免发生拥挤问题。
以上所述的实施例仅为说明本发明的技术思想及特点,其目的在使熟悉此项技术者能够了解本发明的内容并据以实施,当不能以之限定本发明的权利要求范围,即大凡依本发明所揭示的精神所作的均等变化或修饰,仍应涵盖在本发明的权利要求范围内。
【符号说明】
A至G 区块
E1至E5 子区块
10 第一金属层
102 第一金属线
12 第二金属层
122 第二金属线
20 第一金属层
202 第一金属线
22 第二金属层
222 第二金属线
D1、D1’ 第一线宽
D2、D2’ 第二线宽
L 长度
W 宽度
S10至S20 步骤
S182至S184 步骤
S186至S188 步骤。
Claims (10)
1.一种电源金属线规划方法,适于一芯片上的多个区块,该电源金属线规划方法包含:
选择规划一该区块,该区块包含一第一金属层及该第一金属层下方的一第二金属层,该第一金属层具有第一方向的M条第一金属线,每一该第一金属线具有第一线宽,该第二金属层具有第二方向的N条第二金属线,每一该第二金属线具有第二线宽,该区块具有沿该第一方向的一长度和沿该第二方向的一宽度;以及
根据该区块的该长度与该宽度的比例,进行线宽调整程序,以调整每一该第一金属线的该第一线宽和每一该第二金属线的该第二线宽,该线宽调整程序包含:
当该长度大于该宽度时,减少每一该第一金属线的该第一线宽并增加每一该第二金属线的该第二线宽;及
当该长度小于该宽度时,减少每一该第二金属线的该第二线宽并增加每一该第一金属线的该第一线宽。
2.根据权利要求1所述的电源金属线规划方法,其中,该第一方向垂直该第二方向。
3.根据权利要求1所述的电源金属线规划方法,其中,在该线宽调整程序中,当该长度大于该宽度时,该第一金属线满足D1’*M<D1*M,其中D1为原始的该第一线宽,D1’为减少后的该第一线宽,以及该第二金属线满足D2’*N>D2*N,其中D2为原始的该第二线宽,D2’为增加后的该第二线宽。
4.根据权利要求1所述的电源金属线规划方法,其中,在该线宽调整程序中,当该长度小于该宽度时,该第一金属线满足D1’*M>D1*M,其中D1为原始的该第一线宽,D1’为增加后的该第一线宽,以及该第二金属线满足D2’*N<D2*N,其中D2为原始的该第二线宽,D2’为减少后的该第二线宽。
5.根据权利要求1所述的电源金属线规划方法,其中,该第一方向为水平方向,且该第二方向为垂直方向;以及该第一方向为垂直方向,且该第二方向为水平方向。
6.一种电源金属线规划方法,适于一芯片上的多个区块,该电源金属线规划方法包含:
在一该区块中选择规划一子区块,该子区块包含一第一金属层及该第一金属层下方的一第二金属层,该第一金属层具有第一方向的M条第一金属线,每一该第一金属线具有第一线宽,该第二金属层具有第二方向的N条第二金属线,每一该第二金属线具有第二线宽,该子区块具有沿该第一方向的一长度和沿该第二方向的一宽度;以及
根据该子区块的该长度与该宽度的比例,进行线宽调整程序,以调整每一该第一金属线的该第一线宽和每一该第二金属线的该第二线宽,该线宽调整程序包含:
当该长度大于该宽度时,减少每一该第一金属线的该第一线宽并增加每一该第二金属线的该第二线宽;及
当该长度小于该宽度时,减少每一该第二金属线的该第二线宽并增加每一该第一金属线的该第一线宽。
7.根据权利要求6所述的电源金属线规划方法,其中,该第一方向垂直该第二方向。
8.根据权利要求6所述的电源金属线规划方法,其中,在该线宽调整程序中,当该长度大于该宽度时,该第一金属线满足D1’*M<D1*M,其中D1为原始的该第一线宽,D1’为减少后的该第一线宽,以及该第二金属线满足D2’*N>D2*N,其中D2为原始的该第二线宽,D2’为增加后的该第二线宽。
9.根据权利要求6所述的电源金属线规划方法,其中,在该线宽调整程序中,当该长度小于该宽度时,该第一金属线满足D1’*M>D1*M,其中D1为原始的该第一线宽,D1’为增加后的该第一线宽,以及该第二金属线满足D2’*N<D2*N,其中D2为原始的该第二线宽,D2’为减少后的该第二线宽。
10.根据权利要求6所述的电源金属线规划方法,其中,该第一方向为水平方向,且该第二方向为垂直方向;以及该第一方向为垂直方向,且该第二方向为水平方向。
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Applications Claiming Priority (1)
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---|---|---|---|
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---|---|
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PB01 | Publication | ||
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SE01 | Entry into force of request for substantive examination | ||
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GR01 | Patent grant |