JP2008186230A - 集積回路設計装置、集積回路設計方法及び集積回路設計プログラム - Google Patents
集積回路設計装置、集積回路設計方法及び集積回路設計プログラム Download PDFInfo
- Publication number
- JP2008186230A JP2008186230A JP2007018948A JP2007018948A JP2008186230A JP 2008186230 A JP2008186230 A JP 2008186230A JP 2007018948 A JP2007018948 A JP 2007018948A JP 2007018948 A JP2007018948 A JP 2007018948A JP 2008186230 A JP2008186230 A JP 2008186230A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- clock wiring
- shielded clock
- integrated circuit
- division
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
【解決手段】使用可能なシールド付きクロック配線の識別子の一覧と、それらの識別子の指すシールド付きクロック配線の分割形態について記述する分割ルールの情報とを記憶する記憶手段と、配線要求のあるシールド付きクロック配線の配線層と、そのシールド付きクロック配線の識別子と、そのシールド付きクロック配線の始点・終点とを入力する手段と、記憶手段を参照することで、入力した識別子の指すシールド付きクロック配線の分割ルールを特定する手段と、特定した分割ルールに基づいて分割されることになる分割結果のシールド付きクロック配線がスペース的に許されるのか否かを判断することで、配線要求のシールド付きクロック配線が許されるのか否かを判断する手段とを備える。
【選択図】図1
Description
必要スペース=f(p,n)
p:分割前の配線の太さ
n:隣接する配線の太さ
という関数f(変換表として用意されることもある)で算出される場合、図6(b)に示すように、分割後には、太さmの配線と太さnの配線との間の必要スペースとして、
必要スペース=f(m,n)
m:分割後の最も外側の配線の太さ
が要求されることになる。
t+f(m,n)=p/2+f(p,n)
t:分割後の配線の中心からの距離
という関係式の成立するpを、分割前のシールド付きクロック配線の太さとして用いるようにしている。
必要スペース=f(p,n)
p:チェック対象となるシールド付きクロック配線の太さ
n:隣接する配線の太さ
という関数f(x,y)に従って、チェック対象となるシールド付きクロック配線とそれに隣接する配線との間の必要スペースを算出して、チェック対象となるシールド付きクロック配線とそれに隣接する配線との間のスペースがその算出した必要スペースよりも大きいのか否かを判断することにより、その必要スペースの条件を充足しているのか否かを判断する。
100 論理設計情報記憶部
101 論理設計情報読込部
102 データ構造体作成部
103 メモリ
104 会話型セル配置部
105 会話型ネット配線部
106 分割ルール定義部
107 配線定義部
108 データチェック部
109 データ変換部
110 クロック配線分割部
111 分割クロック配線1本化部
112 データ保存処理部
113 論理・レイアウト設計情報記憶部
114 データ読込処理部
115 データ読込部
116 タイミング解析用モデル作成部
117 回路属性値決定部
118 簡易ディレイ計算部
119 詳細ディレイ計算部
120 タイミング解析部
121 結果出力部
Claims (10)
- 集積回路で用いられるシールド付きクロック配線の配線設計を行う集積回路設計装置であって、
集積回路で使用可能なシールド付きクロック配線の識別子の一覧と、それらの各識別子に対応付けて、その識別子の指すシールド付きクロック配線がどのように分割されて配線されるのかということについて記述する分割ルールの情報とを記憶する記憶手段と、
配線要求のあるシールド付きクロック配線の配線層と、そのシールド付きクロック配線の識別子と、そのシールド付きクロック配線の始点および終点とを入力することで、シールド付きクロック配線の配線要求を入力する入力手段と、
前記記憶手段を参照することで、前記入力手段の入力した識別子の指すシールド付きクロック配線の分割ルールを特定する特定手段と、
前記特定手段の特定した分割ルールに基づいて分割されることになる分割結果のシールド付きクロック配線がスペース的に許されるのか否かを判断することで、前記配線要求のシールド付きクロック配線が許されるのか否かを判断する判断手段とを備えることを、
特徴とする集積回路設計装置。 - 請求項1に記載の集積回路設計装置において、
前記記憶手段は、配線層毎に、その配線層で使用可能なシールド付きクロック配線の識別子の一覧と、それらの各識別子に対応付けて、その識別子の指すシールド付きクロック配線がどのように分割されて配線されるのかということについて記述する分割ルールの情報とを記憶することを、
特徴とする集積回路設計装置。 - 請求項1又は2に記載の集積回路設計装置において、
前記配線要求のシールド付きクロック配線の太さとして、所定の関数に基づいて分割前に算出されることになる隣接配線との間の必要スペースが、その関数に基づいて分割後に算出されることになる隣接配線との間の必要スペースを充足することになるものを用いることを、
特徴とする集積回路設計装置。 - 請求項1ないし3のいずれか1項に記載の集積回路設計装置において、
前記配線要求のシールド付きクロック配線の持つディレイ計算に必要となる回路属性値として、分割結果のシールド付きクロック配線の持つ回路属性値が実現されることになるものを算出して、それをその回路属性値として決定する決定手段を備えることを、
特徴とする集積回路設計装置。 - 請求項1ないし4のいずれか1項に記載の集積回路設計装置において、
前記配線要求に基づいて配線されたシールド付きクロック配線を処理対象として、前記記憶手段に記憶されるその処理対象のシールド付きクロック配線の分割ルールに基づいて、その処理対象のシールド付きクロック配線を分割するとともに、1本のシールド付きクロック配線から分割したシールド付きクロック配線に対して、同じグループに属することを示すグループ情報を付与する分割手段を備えることを、
特徴とする集積回路設計装置。 - 請求項5に記載の集積回路設計装置において、
前記分割手段は、分割結果のシールド付きクロック配線の持つシールド配線が上又は下の1層差にある配線層の持つグランド配線と交差する場合には、その交差部分にビアを生成することを、
特徴とする集積回路設計装置。 - 請求項5に記載の集積回路設計装置において、
前記分割手段は、2つの処理対象のシールド付きクロック配線が配線層を変えて折り曲げられて接続される場合には、それらのシールド付きクロック配線についての分割結果のシールド付きクロック配線の信号配線同士およびシールド配線同士が接続されることになるようにと、分割結果の配線を修正するとともに、該当する交差部分にビアを生成することを、
特徴とする集積回路設計装置。 - 請求項5ないし7のいずれか1項に記載の集積回路設計装置において、
前記グループ情報に基づいて、前記分割手段の分割により生成されたシールド付きクロック配線を削除して、それらのシールド付きクロック配線の分割元となったシールド付きクロック配線を回復させる回復手段を備えることを、
特徴とする集積回路設計装置。 - 集積回路で用いられるシールド付きクロック配線の配線設計を行う集積回路設計装置が実行する集積回路設計方法であって、
配線要求のあるシールド付きクロック配線の配線層と、そのシールド付きクロック配線の識別子と、そのシールド付きクロック配線の始点および終点とを入力することで、シールド付きクロック配線の配線要求を入力する過程と、
集積回路で使用可能なシールド付きクロック配線の識別子の一覧と、それらの各識別子に対応付けて、その識別子の指すシールド付きクロック配線がどのように分割されて配線されるのかということについて記述する分割ルールの情報とを記憶する記憶手段を参照することで、前記入力した識別子の指すシールド付きクロック配線の分割ルールを特定する過程と、
前記特定した分割ルールに基づいて分割されることになる分割結果のシールド付きクロック配線がスペース的に許されるのか否かを判断することで、前記配線要求のシールド付きクロック配線が許されるのか否かを判断する過程とを備えることを、
特徴とする集積回路設計方法。 - 集積回路で用いられるシールド付きクロック配線の配線設計を行う集積回路設計装置の実現に用いられる集積回路設計プログラムであって、
コンピュータを、
配線要求のあるシールド付きクロック配線の配線層と、そのシールド付きクロック配線の識別子と、そのシールド付きクロック配線の始点および終点とを入力することで、シールド付きクロック配線の配線要求を入力する入力手段と、
集積回路で使用可能なシールド付きクロック配線の識別子の一覧と、それらの各識別子に対応付けて、その識別子の指すシールド付きクロック配線がどのように分割されて配線されるのかということについて記述する分割ルールの情報とを記憶する記憶手段を参照することで、前記入力手段の入力した識別子の指すシールド付きクロック配線の分割ルールを特定する特定手段と、
前記特定手段の特定した分割ルールに基づいて分割されることになる分割結果のシールド付きクロック配線がスペース的に許されるのか否かを判断することで、前記配線要求のシールド付きクロック配線が許されるのか否かを判断する判断手段として機能させるための集積回路設計プログラム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007018948A JP4733059B2 (ja) | 2007-01-30 | 2007-01-30 | 集積回路設計装置、集積回路設計方法及び集積回路設計プログラム |
US12/019,208 US7757192B2 (en) | 2007-01-30 | 2008-01-24 | Integrated circuit designing device, integrated circuit designing method, and integrated circuit designing program |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007018948A JP4733059B2 (ja) | 2007-01-30 | 2007-01-30 | 集積回路設計装置、集積回路設計方法及び集積回路設計プログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008186230A true JP2008186230A (ja) | 2008-08-14 |
JP4733059B2 JP4733059B2 (ja) | 2011-07-27 |
Family
ID=39669393
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007018948A Expired - Fee Related JP4733059B2 (ja) | 2007-01-30 | 2007-01-30 | 集積回路設計装置、集積回路設計方法及び集積回路設計プログラム |
Country Status (2)
Country | Link |
---|---|
US (1) | US7757192B2 (ja) |
JP (1) | JP4733059B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5211694B2 (ja) * | 2006-01-04 | 2013-06-12 | 富士通株式会社 | 半導体集積回路におけるシールド線の配置方法、半導体集積回路の設計装置、及び半導体集積回路の設計プログラム |
US8607180B2 (en) * | 2012-05-09 | 2013-12-10 | Lsi Corporation | Multi-pass routing to reduce crosstalk |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0440568A (ja) * | 1990-06-07 | 1992-02-10 | Toshiba Corp | 配線設計方法 |
JPH0512383A (ja) * | 1991-07-05 | 1993-01-22 | Hokuriku Nippon Denki Software Kk | シールド配線経路探索方式 |
JP2002124571A (ja) * | 2000-10-17 | 2002-04-26 | Matsushita Electric Ind Co Ltd | 半導体集積回路の配線生成方法 |
JP2003158186A (ja) * | 2001-11-20 | 2003-05-30 | Nec Corp | クロック配線構造およびクロック伝搬遅延時間の調整方法 |
JP2006278886A (ja) * | 2005-03-30 | 2006-10-12 | Kawasaki Microelectronics Kk | 半導体集積回路の配線方法 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05136125A (ja) * | 1991-11-14 | 1993-06-01 | Hitachi Ltd | クロツク配線及びクロツク配線を有する半導体集積回路装置 |
EP0569898A1 (en) | 1992-05-14 | 1993-11-18 | Datatape Incorporated | Cassette/scanner recorder tape path |
JPH08129576A (ja) | 1994-11-01 | 1996-05-21 | Matsushita Electric Ind Co Ltd | 半導体装置のマスクレイアウト設計方法 |
JP3157775B2 (ja) * | 1998-04-14 | 2001-04-16 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路装置及びその回路設計方法 |
US6237127B1 (en) * | 1998-06-08 | 2001-05-22 | Synopsys, Inc. | Static timing analysis of digital electronic circuits using non-default constraints known as exceptions |
JP2001142915A (ja) | 1999-11-10 | 2001-05-25 | Fujitsu Ltd | 設計データ処理方法及び記録媒体 |
JP4131119B2 (ja) | 2002-04-19 | 2008-08-13 | 富士通株式会社 | 半導体集積回路設計方法及び半導体集積回路設計プログラム |
US6708314B2 (en) * | 2002-05-24 | 2004-03-16 | Sun Microsystems, Inc. | Clock skew reduction using active shields |
US6948142B2 (en) * | 2003-06-02 | 2005-09-20 | Lsi Logic Corporation | Intelligent engine for protection against injected crosstalk delay |
US7039891B2 (en) * | 2003-08-27 | 2006-05-02 | Lsi Logic Corporation | Method of clock driven cell placement and clock tree synthesis for integrated circuit design |
US7237217B2 (en) * | 2003-11-24 | 2007-06-26 | International Business Machines Corporation | Resonant tree driven clock distribution grid |
JP4365274B2 (ja) * | 2004-06-18 | 2009-11-18 | 富士通株式会社 | 集積回路設計システム、方法及びプログラム |
US7005874B2 (en) * | 2004-06-28 | 2006-02-28 | International Business Machines Corporation | Utilizing clock shield as defect monitor |
JP4761859B2 (ja) * | 2005-07-14 | 2011-08-31 | ルネサスエレクトロニクス株式会社 | 半導体集積回路のレイアウト設計方法 |
US7761831B2 (en) * | 2005-12-29 | 2010-07-20 | Mosaid Technologies Incorporated | ASIC design using clock and power grid standard cell |
-
2007
- 2007-01-30 JP JP2007018948A patent/JP4733059B2/ja not_active Expired - Fee Related
-
2008
- 2008-01-24 US US12/019,208 patent/US7757192B2/en not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0440568A (ja) * | 1990-06-07 | 1992-02-10 | Toshiba Corp | 配線設計方法 |
JPH0512383A (ja) * | 1991-07-05 | 1993-01-22 | Hokuriku Nippon Denki Software Kk | シールド配線経路探索方式 |
JP2002124571A (ja) * | 2000-10-17 | 2002-04-26 | Matsushita Electric Ind Co Ltd | 半導体集積回路の配線生成方法 |
JP2003158186A (ja) * | 2001-11-20 | 2003-05-30 | Nec Corp | クロック配線構造およびクロック伝搬遅延時間の調整方法 |
JP2006278886A (ja) * | 2005-03-30 | 2006-10-12 | Kawasaki Microelectronics Kk | 半導体集積回路の配線方法 |
Also Published As
Publication number | Publication date |
---|---|
US20080184179A1 (en) | 2008-07-31 |
JP4733059B2 (ja) | 2011-07-27 |
US7757192B2 (en) | 2010-07-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2954894B2 (ja) | 集積回路設計方法、集積回路設計のためのデータベース装置および集積回路設計支援装置 | |
JP2002134619A (ja) | 集積回路の設計方法、その設計装置、および記録媒体 | |
JP2004502259A (ja) | 階層型金属末端、包囲、および曝露をチェックする方法およびシステム | |
WO2007077623A1 (ja) | 半導体集積回路におけるシールド線の配置方法、半導体集積回路の設計装置、及び半導体集積回路の設計プログラム | |
JP5644606B2 (ja) | メッシュ数予測方法、解析装置及びプログラム | |
US7960836B2 (en) | Redundant micro-loop structure for use in an integrated circuit physical design process and method of forming the same | |
JP5418341B2 (ja) | 設計支援プログラム、設計支援装置および設計支援方法 | |
JP2015166981A (ja) | レイアウト検証方法、検証装置、及び検証プログラム | |
JP4733059B2 (ja) | 集積回路設計装置、集積回路設計方法及び集積回路設計プログラム | |
US20110093829A1 (en) | Computer product, design support apparatus, and design support method | |
US9886539B2 (en) | Designing circuits using pseudohierarchy | |
US20060041852A1 (en) | Targeted optimization of buffer-tree logic | |
JP5515255B2 (ja) | 自動配線装置、自動配線方法および自動配線プログラム | |
JP2004259967A (ja) | 半導体集積回路及び半導体集積回路の設計方法 | |
JP2009134439A (ja) | ソフトマクロを用いたレイアウト設計方法、ソフトマクロのデータ構造及びソフトマクロライブラリの作成方法 | |
US10325050B2 (en) | User-defined partitions for logical and physical circuit syntheses | |
JP2933605B1 (ja) | レイアウトデータの作成方法 | |
JP4946655B2 (ja) | 設計支援プログラム、該プログラムを記録した記録媒体、設計支援装置および設計支援方法 | |
JP4668974B2 (ja) | 半導体装置の設計方法、半導体装置設計システム及びコンピュータプログラム | |
JP4717944B2 (ja) | 半導体集積回路の設計方法およびその設計装置 | |
JP2007272686A (ja) | 半導体集積回路装置の修正方法及び修正装置 | |
JP3990552B2 (ja) | フォワードアノテーション方法 | |
JP2011060015A (ja) | 設計方法 | |
JP2021015537A (ja) | 半導体集積回路の設計方法、回路設計システム及び制御プログラム | |
CN115618781A (zh) | 一种vlsi全局布局时序优化方法和装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20091016 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110412 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110419 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110421 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140428 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |