JP4724708B2 - 無線ｉｃタグ - Google Patents

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Description

本発明は、無線ＩＣタグおよびその製造技術に関し、特に、無線ＩＣタグの高機能化と、それを低コストで実現する技術に関するものである。
無線ＩＣタグは、半導体チップ内のメモリ回路に所望のデータを書き込み、マイクロ波のような無線を使ってこのデータを読み取るようにした非接触型のタグである。
特開２００２−１８４８７２号公報（特許文献１）は、各無線ＩＣタグに対して固有の認識番号を付与する方法として、あらかじめプログラムで乱数を発生させて認識番号を生成しておき、半導体ウエハの拡散工程において、電子線描画法を用いてメモリ回路にコンタクトホールおよびスルーホールを形成し、このコンタクトホールおよびスルーホールの有無によって上記認識番号を書き込む方法が開示されている。
特開２００２−１８４８７２号公報
近年、無線ＩＣタグは、高機能化と低コスト化の実現が主要な課題となっている。無線ＩＣタグにさらなる機能を付与する方法として、リーダから無線ＩＣタグに発信するクロック信号をパルス幅の異なる複数のクロック信号で構成して情報量を増やす方法が考えられる。この方法によれば、無線ＩＣタグの半導体チップに、抵抗値と容量値の時定数によってクロック信号のパルス幅を検出するパルス幅検出回路を付加するだけでよいので、半導体チップに形成される回路規模の大幅な増大を招くことなく、無線ＩＣタグの高機能化を実現することができる。
上記のようなパルス幅の異なる複数のクロック信号を高精度に検出するためには、パルス幅検出回路に形成される抵抗の値または容量の値もしくはその両方を高精度に制御することが要求される。しかしながら、抵抗や容量は、製造条件のばらつきにより、一様な値で繰り返し製造することは困難である。
従って、抵抗や容量の値を高精度に制御するためには、半導体製造プロセスの途中で抵抗や容量の値を補正する必要がある。例えば抵抗の値を補正するには、抵抗と配線とを接続するスルーホールの間隔を変えればよい。具体的には、抵抗と配線とを接続するスルーホールの候補位置をあらかじめ３箇所以上設けておく。そして、抵抗の実測値と標準値との偏差に基づいて抵抗値の調整を行うかどうかを判断する。調整が必要と判断された場合は、抵抗値を設定し、この抵抗値に対応する抵抗の長さを求める。そして、この抵抗長に基づいて３箇所以上のスルーホール候補位置から２箇所を選択し、そこにスルーホールを形成する。容量の値を補正する場合も同様にして行う。
しかしながら、半導体製造プロセスの途中で上記のようなスルーホール形成工程を追加することは工程数の増加によるコスト増を引き起こす。また、フォトマスクを使ったフォトレジスト技術で上記スルーホールを形成する場合は、フォトマスクの作成費用も追加されるので、無線ＩＣタグの高機能化と低コスト化を両立させることが困難になる。
本発明の目的は、製造コストの大幅な増加を引き起こすことなく、無線ＩＣタグの高機能化を推進することができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明の無線ＩＣタグは、固有の認識番号が書き込まれたＲＯＭを有するメモリ回路と、リーダから発信されたパルス幅の異なる複数のクロック信号を、抵抗および容量の値に基づいて検出するパルス幅検出回路とが形成された半導体チップを有し、
前記ＲＯＭへの認識番号の書き込みは、前記ＲＯＭを構成するトランジスタに接続される上下層の配線間を導通させる第１スルーホールの有無によって行われ、
前記パルス幅検出回路の前記抵抗の値は、それぞれが互いに異なる位置で抵抗体に接続されている、上下層の一方に設けられている一つの配線と他方に設けられている複数の配線とを接続させるスルーホールの形成候補位置の内の一つに、第２スルーホールが形成されていることによって調整され、
前記第１スルーホールと前記第２スルーホールは、前記半導体チップ上の同一の絶縁層に形成されているものである。
また、上記した無線ＩＣタグの製造方法の一つは、（ａ）半導体ウエハの拡散工程によって、前記メモリ回路の前記ＲＯＭを構成するトランジスタと、前記パルス幅検出回路を構成する抵抗とを含む半導体素子を形成する工程と、（ｂ）前記トランジスタおよび前記抵抗の上部に、前記トランジスタに接続される第１下層配線および前記抵抗に接続される第２下層配線を形成する工程と、（ｃ）前記第１および第２下層配線の上部に絶縁膜を形成した後、前記第１下層配線の上部の前記絶縁膜に第１スルーホールを形成し、前記第２下層配線の上部の前記絶縁膜に第２スルーホールを形成する工程と、（ｄ）前記第１および第２スルーホールが形成された前記絶縁膜上に、前記第１スルーホールを介して前記第１下層配線に接続される第１上層配線と、前記第２スルーホールを介して前記第２下層配線に接続される第２上層配線とを形成する工程とを含むものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
製造コストの大幅な増加を引き起こすことなく、無線ＩＣタグの高機能化を推進することができる。
本発明の一実施の形態である無線ＩＣタグを示す平面図（表面側）である。 図１の一部を拡大して示す平面図である。 本発明の一実施の形態である無線ＩＣタグを示す側面図である。 本発明の一実施の形態である無線ＩＣタグを示す平面図（裏面側）である。 図４の一部を拡大して示す平面図である。 本発明の一実施の形態である無線ＩＣタグの要部拡大平面図（表面側）である。 本発明の一実施の形態である無線ＩＣタグの要部拡大平面図（裏面側）である。 本発明の一実施の形態である無線ＩＣタグの半導体チップに形成された回路のブロック図である。 本発明の一実施の形態である無線ＩＣタグの半導体チップに形成された回路図である。 無線ＩＣタグのリーダから発信される信号の波形図である。 本発明の一実施の形態である無線ＩＣタグの半導体チップに形成されたパルス幅検出回路の回路図である。 本発明の一実施の形態である無線ＩＣタグの半導体チップに形成されたメモリ回路の回路図である。 本発明の一実施の形態である無線ＩＣタグの半導体チップに形成されたメモリ回路の主要部を示す平面図である。 図１３のＡ−Ａ線に沿った断面図である。 本発明の一実施の形態である無線ＩＣタグの製造工程のフロー図である。 電子線描画によって形成するスルーホールの候補位置を示すパルス幅検出回路およびメモリ回路の平面図である。 図１５に示す工程（２０１）が完了した時点のパルス幅検出回路を示す断面図である。 図１５に示す工程（２０１）が完了した時点のメモリ回路を示す断面図である。 電子線描画法を用いてスルーホールを形成する工程を示すパルス幅検出回路の断面図である。 電子線描画法を用いてスルーホールを形成する工程を示すメモリ回路の断面図である。 電子線描画法を用いてスルーホールを形成する工程を示すパルス幅検出回路およびメモリ回路の平面図である。 図１９に続く製造工程を示すパルス幅検出回路の断面図である。 図２０に続く製造工程を示すメモリ回路の断面図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
図１は、本実施の形態の無線ＩＣタグを示す平面図（表面側）、図２は、図１の一部を拡大して示す平面図、図３は、本実施の形態の無線ＩＣタグを示す側面図、図４は、本実施の形態の無線ＩＣタグを示す平面図（裏面側）、図５は、図４の一部を拡大して示す平面図である。
本実施の形態の無線ＩＣタグ１は、幅の狭い長方形の絶縁フィルム２の一面に接着されたＣｕ箔からなるアンテナ３と、表面および側面がポッティング樹脂４で封止された状態でアンテナ３に接続された半導体チップ５とを備えている。絶縁フィルム２の一面（アンテナ３が形成された面）には、アンテナ３や半導体チップ５を保護するためのカバーフィルム６が必要に応じてラミネートされている。
上記絶縁フィルム２の長辺方向に沿ったアンテナ３の長さは、周波数２．４５ＧＨｚのマイクロ波を効率よく受信できるように最適化されている（例えば５６ｍｍ）。また、アンテナ３の幅は、無線ＩＣタグ１の小型化と強度の確保とが両立できるように最適化されている（例えば３ｍｍ）。
上記アンテナ３のほぼ中央部には、その一端がアンテナ３の外縁に達する「Ｌ」字状のスリット７が形成されており、このスリット７の中途部には、ポッティング樹脂４で封止された半導体チップ５が実装されている。
図６および図７は、上記スリット７が形成されたアンテナ３の中央部付近を拡大して示す平面図であり、図６は無線ＩＣタグ１の表面側、図７は裏面側をそれぞれ示している。なお、これらの図は、半導体チップ５を封止するポッティング樹脂４およびカバーフィルム６の図示を省略してある。
アンテナ３に形成されたスリット７の中途部には、絶縁フィルム２の一部を打ち抜いて形成したデバイスホール８が形成されており、前記半導体チップ５は、このデバイスホール８の中央部に配置されている。半導体チップ５の寸法は、縦×横＝０．４８ｍｍ×０．４８ｍｍ程度である。
図６に示すように、半導体チップ５の主面上には、例えば４個のＡｕバンプ９ａ、９ｂ、９ｃ、９ｄが形成されている。Ａｕバンプ９ａ、９ｂ、９ｃ、９ｄは、例えば周知の電解メッキ法を用いて形成されたもので、その高さは、例えば１５μｍ程度である。また、これらのＡｕバンプ９ａ、９ｂ、９ｃ、９ｄのそれぞれには、アンテナ３と一体に形成され、その一端がデバイスホール８の内側に延在するリード１０が接続されている。これらのリード１０のうち、２本のリード１０は、スリット７によって２分割されたアンテナ３の一方からデバイスホール８の内側に延在し、半導体チップ５のＡｕバンプ９ａ、９ｃと電気的に接続されている。また、残り２本のリード１０は、アンテナ３の他方からデバイスホール８の内側に延在し、半導体チップ５のＡｕバンプ９ｂ、９ｄと電気的に接続されている。
図８は、上記半導体チップ５に形成された回路のブロック図である。半導体チップ５は、厚さ＝０．１５ｍｍ程度の単結晶シリコン基板からなり、その主面には、リーダからの信号に従って動作する受信回路３０２、送信回路３０３、メモリ回路３０４、パルス検出回路３０５などが形成されている。受信回路３０２と送信回路３０３は、アンテナ３およびメモリ回路３０４にそれぞれ接続されている。また、受信回路３０２は、パルス幅検出回路３０５に接続されている。パルス幅検出回路３０５は、電子線描画によって抵抗値が調整された抵抗３０６を備えている。
メモリ回路３０４は、１２８ビットの記憶容量を有するＲＯＭ３０７を備えている。ここで、１２８ビットという記憶容量は一例であり、その前後であってもよい。このＲＯＭ３０７には、無線ＩＣタグ１の認識番号が書き込まれている。ＲＯＭ３０７に認識番号を書き込むには、後述するように、半導体ウエハの拡散工程において、電子線描画法を用いて絶縁膜にスルーホールを形成する。
図９は、上記半導体チップ５に形成された回路の一部を示す図である。無線ＩＣタグ１を電池なしで動作させるためには、エネルギーを電波で受信する必要があるので、電磁波を直流電源に変換する整流回路が必要となる。整流回路は、例えばコンデンサとダイオードの組み合わせによって実現される。リーダからの搬送波と変調されたクロック信号とが無線ＩＣタグ１の半導体チップ５に到達すると、クロック信号は復調されてアンプ３１０で増幅され、３ビットカウンタ３１１に入力される。３ビットカウンタ３１１のキャリーは７ビットカウンタ３１２に入力されて、順次カウントアップされる。この７ビットカウンタ３１２はデコーダ３１３によりデコードされてＲＯＭ３０７のメモリセルを逐次選択する。
図１０は、リーダからの信号を示す波形の例である。長いパルス幅（Ｔ２）の信号波形２０１と短いパルス幅（Ｔ１）の信号波形２０２を組み合わせることによって、リーダから半導体チップ５に簡潔に情報を送ることができる。この信号の組み合わせによる方法では、長いパルス幅（Ｔ２）の信号波形２０１によって、半導体チップ５内のページ番号をカウンタにセットしたり、カウンタのカウントアップをしたりすることにより、輻輳制御を効率的に行うことができる。また、長いパルス幅（Ｔ２）の信号波形２０１により、書き込みのアドレス位置であることを示し、半導体チップ５にデータの書き込みを行わせることもできる。長いパルスと短いパルスを組み合わせた場合、合計のパルス数を低減させ、かつ短いパルスに対する長いパルの比率を小さくすることにより、短時間で半導体チップ５への処理が完了する。この場合、長いパルスと短いパルスとで、パルス幅の時間差を少なくすると効率が向上する。パルス幅の時間差を検出するためには、半導体チップ５内のパルス幅検出回路３０５の高精度化が必要である。そのためには、パルス幅検出回路３０５の抵抗値または容量値もしくはその両方を調整することによって、抵抗値と容量値の積を一定にすればよい。
図１１は、パルス幅検出回路３０５の回路図である。抵抗１０２の一端には電源端子１０１が接続されており、他端には出力端子１０３が接続されている。出力端子１０３は、トランジスタ１０４およびコンデンサ１０５に接続されている。トランジスタ１０４のゲート入力には、分割抵抗１１１、１１２、１１３が接続されており、分割抵抗１１１の一方の端子は入力端子１０７になっている。分割抵抗１１１、１１２、１１３には、上層メタル配線１０６、１０８および下層メタル配線１０９のそれぞれの一端が接続されている。また、上層メタル配線１０６と下層メタル配線１０９との間、および上層メタル配線１０８と下層メタル配線１０９との間には、それらを接続するためのスルーホール候補位置１１０がある。
上記パルス幅検出回路３０５は、入力端子１０７の変化によって、出力端子１０３の変化が抵抗の値と容量の値の積に依存する回路である。抵抗は分割抵抗１１１、１１２、１１３によって決定され、容量はコンデンサ１０５によって決定される。抵抗値と容量値の積は、分割抵抗１１１、１１２、１１３の和によって決定される抵抗値と、コンデンサ１０５によって決定される容量値の積である。この積が一定であれば、この積で決定される時間の設定が一定となり、信号波形の検出に活用することができる。
分割抵抗１１１、１１２、１１３およびコンデンサ１０５は、周知の半導体製造プロセスによって形成される。すなわち、分割抵抗１１１、１１２、１１３は、半導体基板内の拡散層や半導体基板上の多結晶シリコン膜などによって形成され、コンデンサ１０５は、トランジスタ１０４のゲート容量やメタル配線間の容量などによって形成される。
分割抵抗１１１、１１２、１１３およびコンデンサ１０５は、製造条件のばらつきにより、一様な値で繰り返し製造することが困難である。そこで、本実施の形態では、抵抗を分割抵抗１１１、１１２、１１３に３分割し、抵抗の仕上がり状態に応じてスルーホール候補位置１１０のいずれかを選択してスルーホールを形成することにより、抵抗値の調整を行う。このとき、フォトマスクを使ったフォトリソグラフィ技術によってスルーホールを形成すると、マスク費用の発生と設計の柔軟性の低下という問題が生じるが、電子線描画法を使ってスルーホールを形成することにより、これらの問題を回避することができる。
図１２は、メモリ回路３０４の回路図である。ＲＯＭ３０７を構成する１２８個のトランジスタ５０１（図には１個のみ示す）のそれぞれのソース側は、接続ポイント５０２を介してワードライン５０３に接続され、ドレイン側は、共通の電源ライン５０４に接続されている。トランジスタ５０１のゲートは、メモリカウンタからのデコードライン５０５に接続され、トランジスタ５０１が順番に選択されるようになっている。
選択されたトランジスタ５０１のゲートは電気的にＨレベルとなるため、接続ポイント５０２が電子線によりショートされると、ドレイン−ソース間に電流が流れ、電源ライン５０４の寄生容量（図示せず）に蓄積された電荷が放電される。この放電によって、電源ライン５０４はＬレベルとなり、メモリＯＵＴ出力５０６はＨレベルとなる。電源ライン５０４は、トランジスタ５０１のゲートがＨレベルになる前に一旦Ｈレベルとなるように寄生容量に電荷を蓄積する。このように、電子線描画を利用することにより、配線のショート、断線状態を自由に設定することができる。
図１３は、メモリ回路３０４の主要部を示す平面図、図１４は、図１３のＡ−Ａ線に沿った断面図である。上層メタル配線の一部を構成するワードライン５０３は、層間絶縁膜５１０に形成されたスルーホール５１１を通じてソース配線５１２に接続されている。ゲート電極５１３はＲＯＭ（３０７）を構成する複数のトランジスタ（メモリセル）で共有されている。認識番号の書き込みは、層間絶縁膜５１０のスルーホール候補位置に電子線でスルーホール５１１を形成することによって行われる。
図１５は、前記図８に示す回路の製造工程を示すフロー図である。まず、半導体ウエハの拡散工程により、回路を構成する素子（トランジスタ、抵抗、コンデンサ）を形成する（工程２０１）。このとき、メモリ回路３０４にはＲＯＭ３０７を構成するトランジスタなどが形成され、パルス幅検出回路３０５には抵抗３０６などが形成される。
次に、パルス幅検出回路３０５に形成された抵抗３０６の電気抵抗値を測定する（工程２０２）。抵抗値の測定は、周知のプローブなどを使用して行う。ここでは、半導体ウエハ内に形成された抵抗３０６のいくつかを選んで抵抗値を測定し、仕上がり状況を数値化する。そして、この数値に基いて標準からの偏差を求め、抵抗値の調整を行うかどうかを判断する。調整が必要と判断された場合は、抵抗値を設定し、この抵抗値に対応する抵抗３０６の長さを求める。そして、この抵抗長に基づいてスルーホールの位置パターンを決定する（工程２０３）。
図１６は、電子線描画によって形成するスルーホールの候補位置を示す平面図である。メモリ回路３０４には、前記図１４に示すソース配線５１２とワードライン５０３との間にスルーホール候補位置１１４があり、パルス幅検出回路３０５には、前記図１１に示す下層メタル配線１０９と上層メタル配線１０６、１０８との間にスルーホール候補位置１１０がある。図１６に示す抵抗３０６は、前記図１１の分割抵抗１１１、１１２、１１３に対応している。
図１７は、図１５に示す工程２０１が完了した時点のパルス幅検出回路３０５を示す断面図である。層間絶縁膜５１０の破線で示す箇所がスルーホール候補位置１１０である。図１８は、図１５に示す工程２０１が完了した時点のメモリ回路３０４を示す断面図である。層間絶縁膜５１０の破線で示す箇所がスルーホール候補位置１１４である。次に、図１５に示す工程２０２で抵抗３０６の電気抵抗値を測定し、さらに工程２０３でスルーホールの位置パターンを決定する。一方、無線ＩＣタグ１に固有の認識番号をメモリ回路３０４のＲＯＭ（３０７）に書き込むため、プログラムによって乱数を発生させ、スルーホールの位置を決定する。
次に、図１９および図２１に示すように、電子線描画法を用いてパルス幅検出回路３０５の層間絶縁膜５１０にスルーホール１１５を形成する。このとき、図２０および図２１に示すように、メモリ回路３０４の層間絶縁膜５１０にもスルーホール５１１を形成する。
次に、図２２および図２３に示すように、スルーホール１１５、５１１にメタルプラグ１１６を埋め込んだ後、パルス幅検出回路３０５の層間絶縁膜５１０上に上層メタル配線１０６、１０８を形成し、メモリ回路３０４の層間絶縁膜５１０上にワードライン５０３を形成する。
このように、無線ＩＣタグ１に固有の認識番号をメモリ回路３０４のＲＯＭ（３０７）に書き込む工程を利用して、電子線描画法でパルス幅検出回路３０５の抵抗値の調整を行うことにより、工程数やフォトマスクの増加によるコスト増を引き起こすことなく、無線ＩＣタグ１の高機能化を実現することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
前記実施の形態では、パルス幅検出回路の抵抗値の調整を行う場合について説明したが、コンデンサの容量値を調整する場合も、同様の方法で行うことができる。またその際、スルーホールの位置や形状をアナログ的に設定し、形状をプログラム的に自動発生させることも可能である。
さらに、パルス幅検出回路の抵抗や容量の調整だけでなく、トランジスタやダイオードといった他の素子の特性の調整を電子線描画法によって行うことも可能である。
本発明は、無線ＩＣタグの高機能化に適用することができる。

Claims (5)

  1. 固有の認識番号が書き込まれたＲＯＭを有するメモリ回路と、リーダから発信されたパルス幅の異なる複数のクロック信号を、抵抗および容量の値に基づいて検出するパルス幅検出回路とが形成された半導体チップを有し、
    前記ＲＯＭへの認識番号の書き込みは、前記ＲＯＭを構成するトランジスタに接続される上下層の配線間を導通させる第１スルーホールの有無によって行われ、
    前記パルス幅検出回路の前記抵抗の値は、それぞれが互いに異なる位置で抵抗体に接続されている、上下層の一方に設けられている一つの配線と他方に設けられている複数の配線とを接続させるスルーホールの形成候補位置の内の一つに、第２スルーホールが形成されていることによって調整され、
    前記第１スルーホールと前記第２スルーホールは、前記半導体チップ上の同一の絶縁層に形成されていることを特徴とする無線ＩＣタグ。
  2. 絶縁フィルムと、前記絶縁フィルムの一面に形成された導体膜からなるアンテナとをさらに有し、前記半導体チップは、前記アンテナに電気的に接続されていることを特徴とする請求項１記載の無線ＩＣタグ。
  3. 前記半導体チップは、バンプ電極を介して前記アンテナに電気的に接続され、樹脂によって封止されていることを特徴とする請求項２記載の無線ＩＣタグ。
  4. 前記リーダから発信される前記クロック信号の周波数は、２．４５ＧＨｚであることを特徴とする請求項１記載の無線ＩＣタグ。
  5. 前記抵抗体は、拡散抵抗からなることを特徴とする請求項１記載の無線ＩＣタグ。
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