JPH09148922A

JPH09148922A - 高速同期型水晶発振回路

Info

Publication number: JPH09148922A
Application number: JP7300152A
Authority: JP
Inventors: Ichiro Maruyama; 一郎丸山
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1995-11-17
Filing date: 1995-11-17
Publication date: 1997-06-06

Abstract

(57)【要約】【課題】本発明は高速同期型水晶発振回路に関し、高
速引き込みを行なうことができる高速同期型水晶発振器
を提供することを目的としている。【解決手段】水晶発振器と電圧制御発振器を含む第１
のＰＬＬ回路と、該第１のＰＬＬ回路と接続され、バー
スト信号及び引き込み制御信号を受けて、前記第１のＰ
ＬＬ回路に基準電圧信号を与える第２のＰＬＬ回路より
なり、前記第１のＰＬＬ回路の電圧制御発振器の周波数
を水晶発振器に同期させると共に、外部から入力される
バースト信号に対して第２のＰＬＬ回路により位相を高
速に同期し保持するように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は高速同期型水晶発振
回路に関し、更に詳しくはディジタル網、特にピンポン
伝送（１本の双方向伝送路で交互に情報を伝送する方
式）において、回線信号よりクロックを抽出するＰＬＬ
回路に使用される電気機械振動子を使用した発振回路に
関する。

【０００２】

【従来の技術】図４６はＰＬＬ（ＰｈａｓｅＬｏｃｋ
Ｌｏｏｐ）回路の従来構成例を示す図である。水晶発
振器１から発生された安定なパルス信号は、位相比較器
（ＰＤ：ＰｈａｓｅＤｅｔｅｃｔｏｒ）２の＋入力に
入る。該位相比較器２の−入力には出力が分周器５で１
／Ｍに分周された信号が入る。この位相比較器２は、＋
入力信号と−入力信号との位相差に応じた信号を出力
し、その出力はループフィルタ３に入り、平滑化され
る。該ループフィルタ３の出力は、電圧制御発振器（Ｖ
ＣＯ：ＶｏｌｔａｇｅＣｏｎｔｒｏｌｌｅｄＯｓｃ
ｉｌｌａｔｏｒ）４に入る。電圧制御発振器４は、入力
信号に応じた周波数の信号を出力する。この電圧制御発
振器４の出力がＰＬＬ回路の出力となる。一方、この出
力は前述したように分周器５で１／Ｍに分周された後、
位相比較器２の−入力に入る。回路が安定状態になった
時には、位相比較器２の出力は０になる。従って、水晶
発振器１の出力周波数をｆ０として、分周器５の出力周
波数もｆ０になっている。従って、ＰＬＬ回路は出力周
波数Ｍ・ｆ０の逓倍回路として機能する。

【０００３】

【発明が解決しようとする課題】従来のＰＬＬ回路に使
用される電気機械振動子を使用した発振回路としては、
前述したＶＣＸＯ（電圧制御水晶発振器）が一般的であ
るが、ＶＣＸＯを使用したＰＬＬ回路では、水晶発振器
の特徴である高Ｑや自走周波数安定度が高い等の長所が
ある反面、ＶＣＸＯの周波数を変えることにより入力信
号とＶＣＸＯの位相を同期させる方式のため、位相が完
全に一致する（引き込む）までに長時間を要するという
問題があった。一方、前述のピンポン伝送では高速の引
き込みが要求されるため、水晶発振器を用いたＰＬＬ回
路は使用することが困難であった。

【０００４】本発明はこのような課題に鑑みてなされた
ものであって、高速引き込みを行なうことができる高速
同期型水晶発振器を提供することを目的としている。

【０００５】

【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。図において、１００は水晶発振器と電圧
制御発振器を含む第１のＰＬＬ回路、２００は該第１の
ＰＬＬ回路１００と接続され、バースト信号及び引き込
み制御信号を受けて、前記第１のＰＬＬ回路１００に基
準電圧信号を与える第２のＰＬＬ回路である。第２のＰ
ＬＬ回路２００にはバースト信号と引き込み制御信号が
入力されている。そして、第１のＰＬＬ回路１００から
第２のＰＬＬ回路２００には水晶発振器からのクロック
が与えられ、第２のＰＬＬ回路２００から第１のＰＬＬ
回路１００には基準電圧信号が与えられている。

【０００６】この発明の構成によれば、前記第１のＰＬ
Ｌ回路１００の電圧制御発振器の周波数を水晶発振器に
同期させると共に、外部から入力されるバースト信号に
対して第２のＰＬＬ回路２００により位相を高速に同期
し保持するように構成されることにより、高速引き込み
を可能とすることができる。

【０００７】この場合において、前記第１のＰＬＬ回路
１００は、水晶発振器と、該水晶発振器の出力と電圧制
御発振器の出力との位相比較を行なう第１の位相比較器
（ＰＤ１）と、該第１の位相比較器の出力を平滑化する
第１のループフィルタと、該第１のループフィルタの出
力と、前記第２のＰＬＬ回路２００からの基準電圧信号
を受ける電圧加算器と、該電圧加算器の出力に応じた周
波数信号を出力する電圧制御発振器（ＶＣＯ）と、該電
圧制御発振器の出力を分周して前記第１の比較器の一方
の入力に与える分周器とにより構成され、前記第２のＰ
ＬＬ回路２００は、前記水晶発振器の出力をその一方の
入力に受け、前記バースト信号を他方の入力に受ける第
２の位相比較器（ＰＤ２）と、該第２の位相比較器の出
力を平滑化する第２のループフィルタと、該第２のルー
プフィルタ出力を引き込み制御信号（ＣＯＮＴ）により
サンプリングするサンプルホールド回路とにより構成さ
れることを特徴としている。

【０００８】この発明の構成によれば、前記第１のＰＬ
Ｌ回路１００の電圧制御発振器の出力周波数を水晶発振
器に同期させると共に、外部から入力されるバースト信
号に対して第２のＰＬＬ回路２００により位相を高速に
同期し保持するように構成することにより、水晶発振器
の安定度で且つ高速の引き込みを可能とするＰＬＬ発振
回路を実現することができる。

【０００９】また、前記第１及び第２の位相比較器はＳ
Ｒフリップフロップにより構成され、前記第１及び第２
のループフィルタはＣＲローパスフィルタにより構成さ
れ、前記電圧加算器はオペアンプにより構成され、前記
サンプルホールド回路はオペアンプとアナログスイッチ
とコンデンサを含んで構成されることを特徴としてい
る。

【００１０】この発明の構成によれば、簡単な回路の組
み合わせによりＰＬＬ発振器を実現することができる。
また、前記引き込み制御信号を、バースト信号を分周す
る回路を用いて、バースト信号の入力と同時に立ち上が
るように作成することを特徴としている。

【００１１】この発明の構成によれば、外部制御回路を
使用することなく、ＰＬＬ発振器を実現することができ
る。また、前記引き込み制御信号を、バースト信号を分
周する回路を用いて、バースト信号の入力待ち受け時よ
り立ち上がるように作成することを特徴としている。

【００１２】この発明の構成によれば、外部制御回路を
使用することなく、更に簡単な構成のＰＬＬ発振器を実
現することができる。また、前記電圧加算器にオペアン
プと抵抗による加算増幅器を用いるものにおいて、オペ
アンプの正入力に入力する基準電圧を可変する構成とし
たことを特徴としている。

【００１３】この発明の構成によれば、電圧制御発振器
（ＶＣＯ）の周波数偏差による位相誤差を補正すること
ができる。前記第１のＰＬＬ回路は、水晶発振器と、該
水晶発振器の出力と電圧制御発振器の出力との位相比較
を行なう第１の位相比較器と、該第１の位相比較器の出
力を平滑化する第１のループフィルタと、該第１のルー
プフィルタの出力と、前記第２のＰＬＬ回路からの基準
電圧信号を受ける電圧加算器と、該電圧加算器の出力に
応じた周波数信号を出力する電圧制御発振器と、該電圧
制御発振器の出力を分周して前記第１の比較器の一方の
入力に与える分周器とにより構成され、前記第２のＰＬ
Ｌ回路は、前記電圧制御発振器の出力をその一方の入力
に受け、前記バースト信号を他方の入力に受ける第２の
位相比較器と、該第２の位相比較器の出力を平滑化する
第２のループフィルタと、該第２のループフィルタ出力
を第１の引き込み制御信号（ＣＯＮＴ１）によりサンプ
リングするサンプルホールド回路と、その一方が該サン
プルホールド回路の出力又は基準電圧発生回路と接続さ
れ、他方が前記電圧加算器の一方の入力に接続され、第
２の引き込み制御信号（ＣＯＮＴ２）により前記サンプ
ルホールド回路又は基準電圧発生回路のいずれか一方を
選択するスイッチとにより構成されることを特徴として
いる。

【００１４】この発明の構成によれば、基準電圧発生回
路又はサンプルホールド回路の出力をスイッチにより切
り換えて第１のＰＬＬ回路１００に与える構成とするこ
とにより、位相調整回路を必要とせずに、ＶＣＯの周波
数偏差による位相誤差を補正することができる。

【００１５】この場合において、前記基準電圧を発生す
る回路として、抵抗による分圧回路を用いたことを特徴
としている。この発明の構成によれば、簡単な回路の組
み合わせによりＰＬＬ発振器を実現することができる。

【００１６】また、前記第１及び第２の引き込み制御信
号を、バースト信号を分周する回路を用いて、バースト
信号の入力と同時に立ち上がるように作成することを特
徴としている。

【００１７】この発明の構成によれば、外部制御回路を
使用することなくＰＬＬ発振器を実現することができ
る。また、前記第１及び第２の引き込み制御信号を、バ
ースト信号を分周する回路を用いて、バースト信号の入
力待ち受け時より立ち上がるように作成することを特徴
としている。

【００１８】この発明の構成によれば、外部制御回路を
使用することなく、更に簡単な構成のＰＬＬ発振器を実
現することができる。また、前記位相比較器を、第１の
入力をそのクロック入力に受けるＤタイプフリップフロ
ップと、第２の入力を受けて微分し、該Ｄタイプフリッ
プフロップのクリア入力に与える微分回路とにより構成
することを特徴としている。

【００１９】この発明の構成によれば、ＳＲフリップフ
ロップではなくＤタイプフリップフロップを用いること
によりＰＬＬ発振回路を実現することができる。また、
前記電圧加算器を、オペアンプと抵抗を用いた差動増幅
器で構成し、該差動増幅器の第１の入力に、第１のルー
プフィルタの出力を、第２の入力に第２のＰＬＬ回路の
制御出力を接続することを特徴としている。

【００２０】この発明の構成によれば、差動増幅器によ
りＰＬＬ発振回路を実現することができる。また、前記
電圧加算器を、第１の入力に第１のループフィルタの出
力を抵抗を介して、第２の入力に第２のＰＬＬ回路の制
御出力を抵抗を介して出力側で接続した構成とすること
を特徴としている。

【００２１】この発明の構成によれば、抵抗を用いた簡
単な電圧加算器によりＰＬＬ発振回路を実現することが
できる。また、前記サンプルホールド回路を、第２のル
ープフィルタの出力を受けてディジタル信号に変換する
Ａ／Ｄ変換器と、該Ａ／Ｄ変換器の出力をコントロール
信号によりラッチするラッチ回路と、該ラッチ回路の出
力をアナログ信号に変換するＤ／Ａ変換器とにより構成
することを特徴としている。

【００２２】この発明の構成によれば、正確で変動の少
ないＰＬＬ発振回路を実現することができる。また、前
記サンプルホールド回路を、第２のループフィルタの出
力を受けてディジタル信号に変換するＡ／Ｄ変換器と、
該Ａ／Ｄ変換器の出力を第１のコントロール信号により
ラッチするラッチ回路と、該ラッチ回路の出力又は固定
データを受けて何れか一方を第２のコントロール信号に
よりセレクトするセレクタと、該セレクタの出力をアナ
ログ信号に変換するＤ／Ａ変換器とにより構成すること
を特徴としている。

【００２３】この発明の構成によれば、正確で変動の少
ないＰＬＬ発振回路を実現することができる。また、前
記位相比較器を、第１の入力をそのクロック入力に受け
るＤタイプフリップフロップと、第２の入力を受けて微
分し、該Ｄタイプフリップフロップのクリア入力に与え
る微分回路とにより構成し、前記サンプルホールド回路
を、第２のループフィルタの出力を受けてディジタル信
号に変換するＡ／Ｄ変換器と、該Ａ／Ｄ変換器の出力を
コントロール信号によりラッチするラッチ回路と、該ラ
ッチ回路の出力をアナログ信号に変換するＤ／Ａ変換器
とにより構成することを特徴としている。

【００２４】この発明の構成によれば、簡略かつ高精度
なＰＬＬ発振回路を実現することができる。また、前記
サンプルホールド回路を、抵抗とコンデンサによる積分
回路と、該積分回路の出力をコントロール信号によりサ
ンプリングするスイッチと、該スイッチによりサンプリ
ングした信号を保持するコンデンサとにより構成するこ
とを特徴としている。

【００２５】この発明の構成によれば、非常に簡略化し
たサンプルホールド回路によりＰＬＬ発振回路を実現す
ることができる。また、前記第１のループフィルタの出
力を切り換える時定数回路を、第１の抵抗と、コントロ
ール信号によりオン／オフされるスイッチが直列に接続
された第２の抵抗との並列回路と、該並列回路と接続さ
れるコンデンサとで構成することを特徴としている。

【００２６】この発明の構成によれば、ＰＬＬ引き込み
時には高速の引き込みを行ない、ＰＬＬロック後はジッ
タの少ない安定な動作を行なうＰＬＬ発振回路を実現す
ることができる。

【００２７】また、前記第１のループフィルタの出力を
切り換える時定数回路を、第１の抵抗と第２の抵抗の直
列回路と、該第２の抵抗の両端をコントロール信号によ
り短絡するスイッチと、前記直列回路と接続されるコン
デンサとで構成することを特徴としている。

【００２８】この発明の構成によれば、ＰＬＬ引き込み
時には高速の引き込みを行ない、ＰＬＬロック後はジッ
タの少ない安定な動作を行なうＰＬＬ発振回路を実現す
ることができる。

【００２９】また、前記水晶発振器の出力を１／Ｎ分周
器を介して第１の位相比較器の一方の入力に入力し、前
記電圧制御発振器の出力を１／Ｍ分周器を介して第１の
位相比較器の他方の入力に入力し、前記水晶発振器の出
力を１／Ｎ’分周器を介して第２の位相比較器の一方の
入力に入力し、バースト信号を１／Ｍ’分周器を介して
第２の位相比較器の他方の入力に入力する構成とし、Ｎ’＝ｎ・Ｎ，前記電圧加算器の第１のループフィルタ出力を受ける入
力抵抗の抵抗値をＲ３，前記サンプルホールド回路の出
力を受ける入力抵抗の抵抗値をＲ４とした場合に、Ｒ
４＝ｎ・Ｒ３，Ｍ＝ｍ・Ｍ’（但し、Ｍ，ｍ，Ｎ，ｎ，Ｍ’，Ｎ’は整
数）とすることを特徴としている。

【００３０】この発明の構成によれば、入力信号のｎ／
ｍ倍の基準クロックを用いて、入力信号のｍ倍の出力ク
ロック信号を得ることができる。また、回路内に含まれ
る分周器の分周比を１とすることを特徴としている。

【００３１】この発明の構成によれば、分周器を直結す
ることにより、入力信号と基準クロックと出力クロック
信号が等しい周波数の時に、分周器を省略した簡単な回
路のＰＬＬ発振回路を実現することができる。

【００３２】また、前記水晶発振器の代わりに温度補償
型水晶発振器（ＴＣＸＯ）を用いることを特徴としてい
る。この発明の構成によれば、ＴＣＸＯを基準にした高
い安定度のＰＬＬ発振回路を実現することができる。

【００３３】更に、前記水晶発振器の代わりに、水晶振
動子と抵抗とコンデンサを用いた発振回路を用いること
を特徴としている。この発明の構成によれば、水晶振動
子による安価な回路によりＩＣ化に適したＰＬＬ発振回
路を実現することができる。

【００３４】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を詳細に説明する。図２は本発明の第１の実
施の形態例を示すブロック図である。第１のＰＬＬ回路
１００において、１０は水晶発振器、１１は該水晶発振
器１０の出力を１／Ｎに分周する第１の分周器、１２は
該第１の分周器１１の出力と電圧制御発振器の出力との
位相比較を行なう第１の位相比較器（ＰＤ）、１３は該
第１の位相比較器１２の出力を平滑化する第１のループ
フィルタ、１４は該第１のループフィルタ１３の出力
と、前記第２のＰＬＬ回路２００からの基準電圧信号を
受ける電圧加算器、１５は該電圧加算器１４の出力に応
じた周波数信号を出力する電圧制御発振器（ＶＣＯ）、
１６は該電圧制御発振器１５の出力を１／Ｍに分周して
前記第１の位相比較器１２の一方の入力に与える第２の
分周器である。

【００３５】第２のＰＬＬ回路２００において、３０は
前記水晶発振器１０の出力を１／Ｎ’に分周する第３の
分周器、３１は外部より入力されるバースト信号を１／
Ｍ’に分周する第４の分周器、３２は前記第３の分周器
３０の出力をその一方の入力に受け、前記第４の分周器
３１の出力を他方の入力に受ける第２の位相比較器（Ｐ
Ｄ）、３３は該第２の位相比較器３２の出力を平滑化す
る第２のループフィルタ、３４は該第２のループフィル
タ３３の出力を引き込み制御信号によりサンプリングす
るサンプルホールド回路である。該サンプルホールド回
路３４の出力は、第１のＰＬＬ回路１００の電圧加算器
１４に基準電圧信号として与えられている。なお、各分
周器の分周比を示すＮ，Ｍ，Ｎ’，Ｍ’は整数である。
このように構成された回路の動作を、図３〜図１２を用
いて以下に説明する。

【００３６】図３は入力信号（以下バースト信号と呼
ぶ）に対するＰＬＬ回路の動作と引き込み制御信号の関
係を示す図である。バースト信号はヘッダと呼ばれる同
期引き込み用の信号と、データ信号からなっているもの
とする。なお、バースト信号のキャリア周波数は、水晶
発振器１０の出力のＭ’／Ｎ’信とほぼ等しい周波数で
ある。ＰＬＬ回路は、ヘッダの部分でＰＬＬの引き込み
を行ない、引き込んだクロックの周波数と位相を保持
し、データの部分でそのクロックを用いてデータの識別
再生を行なう。引き込み制御信号は、ＰＬＬ回路の引き
込み動作とクロック保持動作を切り換える信号である。

【００３７】以下、各ブロックについてその動作を説明
する。図４は第１の実施の形態例の第１のＰＬＬ回路１
００のブロック図である。図２と同一のものは、同一の
符号を付して示す。水晶発振器１０の出力ｆXLは第１の
分周器１１により１／Ｎに分周された後、第１の位相比
較器１２の＋入力端子に信号ａとして入力される。第１
の位相比較器１２の他方の−入力端子には、電圧制御発
振器（ＶＣＯ）１５の出力ｆOUT を第２の分周器１６で
１／Ｍに分周した信号ｂが入力されており、位相比較器
１２は入力ａとｂの位相差を電圧に変換して信号ｃとし
て出力する。

【００３８】位相比較器１２の出力ｃは、続くループフ
ィルタ１３により平滑化された後、信号ＶPD1 として電
圧加算器１４の一方の入力端子に入力される。該電圧加
算器１４の他方の入力端子には、第２のＰＬＬ回路２０
０から基準電圧信号ＶREF が入力されており、該電圧加
算器１４は、前記２つの入力を加算した電圧信号ＶC を
出力する。ＶC はＶＣＯ１５の制御電圧端子に制御電圧
信号として入力され、ＶＣＯ１５は入力信号ＶC の値に
比例した周波数の信号をｆOUT として出力する。ｆOUT
は、前記第２の分周器１６で１／Ｍに分周された後、第
１の位相比較器１２の−入力端子に信号ｂとして入って
おり、フィードバックループを形成している。

【００３９】本回路は、電圧加算器１４の部分を除き、
一般的なＰＬＬ回路であり、位相比較器１２の２つの入
力信号の周波数が一致するようにフィードバック制御が
かかるようになっている。

【００４０】ここで、ＰＬＬがロックして安定している
時の各部の状態について考える。先ず、ＶＣＯ１５はそ
の出力ｆOUT の１／Ｍが水晶発振器１０の出力ｆXLの１
／Ｎと一致するように制御がかかるので、ｆOUT ＝（Ｍ／Ｎ）・ｆXL （１）となっている。ＶＣＯ１５の入力制御電圧ＶC と出力周
波数ｆOUT の関係を図５に示す。縦軸は出力周波数ｆOU
T 、横軸は制御電圧ＶC である。この時、制御電圧ＶC
はＶCXとなっているものとする。一般に、ＶＣＯ１５は
周波数偏差を持っているため、制御電圧の中心値ＶCOで
は公称周波数（ＶＣＯの規格上の中心周波数）からずれ
た周波数ｆOUT0となっている。従って、ＶＣＯ１５の公
称周波数が（１）式で示されるものであった場合でも、ｆOUT0＝（Ｍ／Ｎ）・ｆXL とはならず、図に示すようにＶCXもＶCOからずれた電圧
となる。

【００４１】今、電圧加算器１４の基準電圧信号ＶREF
＝０，ループフィルタ１３の利得＝１とすると、位相比
較器１２の出力ｃはｃ＝ＶCXとなっていることになる。
位相比較器１２についても、入力ａ，ｂの位相が完全に
一致した時の出力電圧が、中心電圧ＶCOになるものとす
ると、出力がＶCXとなるためには、ａとｂの位相が図６
に示すようにΔＴだけずれた状態で安定することにな
る。

【００４２】この時の、位相比較器１２の入力位相差と
ＶＣＯ１５の制御電圧ＶC の関係を図７に示す。縦軸は
制御電圧ＶC 、横軸は位相φである。位相比較器１２
は、入力の位相差φが０の時に中心電圧ＶCOを出力し、
φ＝（ΔＴ／Ｔ）．２π（ＲＡＤ）がπの時、即ちΔＴ
＝（１／２）・Ｔの時に最大電圧ＶCMAX，−πの時、即
ちΔＴ＝−（１／２）・Ｔの時に最小電圧ＶCminを出力
する。図に示したように、ＶC ＝ＶCXの時には、φ＝θ
となっていることになる。

【００４３】以上、詳細に説明したように、第１のＰＬ
Ｌ回路１００では、出力周波数ｆOUT ＝（Ｍ／Ｎ）・ｆXL となる制御電圧ＶC ＝ＶCXに位相比較器１２の出力が一
致するように、入力ａ，ｂの位相差が制御されることに
なる。

【００４４】ここまでの説明では、基準電圧信号ＶREF
＝０として考えてきたが、次にＶREF に電圧が印加され
た場合について考える。便宜的にＶREF ＝０の時にＶCX
＝ＶCO，ΔＴ＝０でＰＬＬ回路が安定しているものとす
る。図８に示すように、先ずＶREF ＝０の状態で位相比
較器１２の入力ａとｂの位相は一致しており、制御電圧
ＶC ＝ＶCXとなっている。今、時刻ｔ0 においてＶREF
に電圧ＶX が印加されると、電圧加算器１４によりルー
プフィルタ１３の出力ＶPD1 と基準電圧信号ＶREF が加
算され、その出力ＶC ＝ＶCX＋ＶX となる。

【００４５】すると、ＶＣＯ１５の制御信号が高くなり
出力周波数が高くなる。そこで、入力ｂの位相が進む。
この結果、位相比較電圧ＶPD1 は低くなり始める（引き
込み過程）。ＶPD1 とＶREF とが電圧加算器１４により
加算されてＶＣＯ１５の制御電圧ＶC となるため、ＶC
もＶCX＋ＶX から徐々に減少する。入力ｂの位相が更に
進み、ＶPD1 ＝ＶCX−ＶX となると、ＶC ＝ＶCXとな
り、その結果ＶＣＯ１５の周波数が当初の値と同じにな
り、ａとｂの周波数が一致するため、その時刻ｔ1 （図
８）にてＰＬＬ回路は再度ロック状態になり安定する。
この時の、ａとｂの位相差をθX とすると、本ＰＬＬ回
路は基準電圧信号ＶREF にＶX を印加することにより、
ｂの位相差をθX 進める動作をすることになる。

【００４６】図９は基準電圧信号と位相の関係を示す図
である。縦軸が位相（θ）、横軸が基準電圧信号ＶREF
である。基準電圧信号ＶREF を大きくすると、それだけ
位相θも進むことになる。

【００４７】一般に、ＣＲ発振器等を用いた電圧制御発
振器（ＶＣＯ）の場合には、出力周波数可変幅は数１０
％以上あり、位相を最大π（１８０゜）ずらす時でも、
数クロック以内で同期可能であり、基準電圧信号ＶREF
を少しずつ変動させた場合には、それに追従して位相を
変化させることができる。また、その時でも出力信号の
周波数ｆOUT は、水晶発振器１０の周波数のＭ／Ｎに一
致した状態を保っている。従って、本ＰＬＬ回路を使用
すれば、水晶発振器の周波数安定度を保ったまま、基準
電圧信号ＶREF により出力クロック信号の位相のみ自由
に制御できることになる。

【００４８】図１０は第１の実施の形態例の第２のＰＬ
Ｌ回路２００のブロック図である。図２と同一のもの
は、同一の符号を付して示す。図において、１０は第１
のＰＬＬ回路１００内の水晶発振器、３０は該水晶発振
器１０の出力を１／Ｎ’に分周する分周器（第３の分周
器）、３１はバースト信号を１／Ｍ’に分周する分周器
（第４の分周器）、３２は１／Ｎ’分周器３０と１／
Ｍ’分周器３１の出力を受けてこれら入力信号の位相を
比較し、位相差に応じた電圧信号を出力する第２の位相
比較器、３３は該位相比較器３２の出力を平滑化するル
ープフィルタ、３４は該ループフィルタ３３の出力を外
部からの引き込み制御信号によりサンプリングするサン
プルホールド回路である。このように構成された回路の
動作を説明すれば、以下の通りである。

【００４９】図１１は第２のＰＬＬ回路の動作を示すタ
イムチャートである。水晶発振器１０の出力ｆXLは、第
３の分周器３０で１／Ｎ’に分周されてｅ信号となり、
第２の位相比較器３２の一方の入力端子に入る。一方、
バースト信号は、第４の分周器３１で１／Ｍ’に分周さ
れてｄ信号となり、第２の位相比較器３２の他方の入力
端子に入る。該位相比較器３２は、入力信号ｅとｄの位
相差を電圧信号に変換し、第２のループフィルタ３３に
より平滑化される。このループフィルタ３３の出力ＶPD
2 はサンプルホールド回路３４に入力される。該サンプ
ルホールド回路３４は、引き込み制御信号により制御さ
れ、図１１に示すようにバースト信号のヘッダが入力さ
れている区間に電圧のサンプリングを行ない、ヘッダ期
間が終了すると、電圧ＶPD2 をホールドする。従って、
この第２のＰＬＬ回路は、入力ｅとｄの位相差を電圧信
号に変換し、保持することができる。

【００５０】図１２は第１のＰＬＬ回路１００と第２の
ＰＬＬ回路２００を接続した時の、即ち第１の実施の形
態例の動作を示すタイムチャートである。ここでは、前
記分周比を便宜上Ｍ＝Ｍ’，Ｎ＝Ｎ’としている。従っ
て、第３の分周器３０の出力は、ｅの代わりにａとな
る。バースト信号が入力される時点Ｔ0 以前は、第１の
位相比較器１２の入力ａとｂの位相は図に示すように一
致している。時刻Ｔ0 にてバースト信号が入力される
と、第２のＰＬＬ回路２００が動作し、サンプルホール
ド回路３４から出力される基準電圧信号ＶREF にａとｄ
の位相差φX に対応する電圧ΔＶX が発生し保持され
る。

【００５１】第１のＰＬＬ回路１００では、基準電圧信
号ＶREF にΔＶX が印加されることにより、前述した過
程を経てΔＶX に対応する位相差φX ’だけｂの位相が
進む。ここで、若し第１の位相比較器１２と第２の位相
比較器３２の変換利得（ΔＶ／Δφ）が等しいものとす
ると、φX ＝φX ’となり、ｂとｄの位相は一致するこ
とになる。

【００５２】以上説明したように、第１の実施の形態例
によれば、第１のＰＬＬ回路１００の電圧制御発振器１
５の出力周波数を水晶発振器１０に同期させると共に、
外部から入力されるバースト信号に対して第２のＰＬＬ
回路２００により位相を高速に同期し保持するように構
成することにより、水晶発振器の安定度で且つ高速の引
き込みを可能とするＰＬＬ発振回路を実現することがで
きる。

【００５３】図１３は第１の実施の形態例の具体的構成
例を示す回路図である。図２と同一のものは、同一の符
号を付して示す。この実施の形態例では、４個の分周器
の分周比をＭ＝Ｍ’，Ｎ＝Ｎ’とした結果、第３の分周
器３０を第１の分周器１１で兼ねている。従って、第１
の分周器１１の出力をそのまま第２の位相比較器３２の
一方の入力端子に入力している。図２で第４の分周器３
１として説明した分周器は、第３の分周器となってい
る。以後、第１の分周器１１をカウンタ１、第２の分周
器１６をカウンタ２、第３の分周器３１をカウンタ３と
呼ぶことにする。

【００５４】この実施の形態例では、第１及び第２の位
相比較器１２，３２をＳＲフリップフロップで構成し、
第１及び第２のループフィルタ１３，３３をコンデンサ
Ｃと抵抗ＲによるＣＲフィルタで構成し、電圧加算器１
４をオペアンプで構成し、サンプルホールド回路３４
を、オペアンプとアナログスイッチとコンデンサを含ん
で構成している。このような構成とすることにより、簡
単な回路の組み合わせによりＰＬＬ発振器を実現するこ
とができる。

【００５５】第１の位相比較器１２（位相比較器１），
第２の位相比較器３２（位相比較器２）の機能を図１
４，図１５を用いて説明する。（ａ）に示すように２個
のアンドゲートＧ１，Ｇ２とＳＲフリップフロップとで
構成されている。アンドゲートＧ１の入力をＩＮ１、ア
ンドゲートＧ２の入力をＩＮ２、ＳＲフリップフロップ
の出力をＱ，※Ｑ（以下反転論理を※で示す）とする
と、その真理値表は（ｂ）に示すようなものとなる。本
回路では、出力を入力側にフィードバックしているた
め、全体としては（ｃ）に示すように、入力ＩＮ１，Ｉ
Ｎ２の立ち上がりエッジで出力がトリガされる特性とな
る。つまり、セット入力Ｓの立ち上がりでＱ出力が
“１”になり、リセット入力Ｒの立ち上がりで※Ｑ出力
が“１”になる。

【００５６】位相比較器としての動作を（ｄ）に示す。
出力ＱはＩＮ１の立ち上がりで“１”にトリガされ、Ｉ
Ｎ２の立ち上がりで“０”にトリガされる。従って、出
力Ｑのデューティ（ＤＵＴＹ）は、ＩＮ１とＩＮ２の立
ち上がりの位相差により変化し、ＩＮ２が１８０゜（π
ＲＡＤ）遅れている時、デューティ＝５０％となり、遅
れが１８０゜よりも小さい時（位相が進んでいる時）は
デューティ＜５０％、１８０゜よりも大きい時（位相が
遅れている時）はデューティ＞５０％となる。

【００５７】ここで、Ｑの“１”レベルをＶOH，“０”
レベルをＶOLとすると、Ｑの平均値電圧はＶPD＝ＶOL＋（ＶOH−ＶOL）・（デューティ）（２）となり、デューティ（＝位相差）に比例することにな
る。この関係を（ｅ）に示す。また、反転出力※Ｑは
（ｆ）に示すような特性となる。この位相比較器は、位
相差がπ（１８０゜）の時の出力電圧（ＶOH＋ＶOL）／
２を中心値電圧として位相が０から２πにまで変動した
時にＶOLからＶOHまで出力が変化する位相比較器とな
る。なお、図１３のように入力に１／Ｍの分周器３１が
入った場合、分周器の入力側で見た場合、図１６に示す
ように位相はＭ倍となる。

【００５８】図１３に戻り、第１及び第２のループフィ
ルタ１３，３３としては、ローパスフィルタを用いてい
る。第１のループフィルタ１３は、抵抗Ｒ１とコンデン
サＣ１の組み合わせにより、第２のループフィルタ３３
は抵抗Ｒ２とコンデンサＣ２の組み合わせによりＲＣフ
ィルタ（ローパスフィルタ）を構成している。これらロ
ーパスフィルタ１３，３３は、それぞれ前記位相比較器
１２，３２の出力信号の平均値電圧を抽出する働きをす
る。ここで、ローパスフィルタの時定数τ（＝Ｒ・Ｃ）
が大きいとＰＬＬの引き込み時間が遅くなるため、必要
な引き込み時間よりもτが短くなるように抵抗Ｒとコン
デンサＣの値を選ぶ必要がある。

【００５９】次に、電圧加算器１４の動作について説明
する。オペアンプ１は加算増幅器として機能している。
Ｒ３は第１のループフィルタ１３の出力を受ける入力抵
抗、Ｒ４はサンプルホールド回路３４の出力である基準
電圧信号の入力抵抗であり、これらはオペアンプ１の−
入力端子に接続されている。Ｒ５はオペアンプ１の入出
力間に接続される帰還抵抗である。オペアンプ１の＋入
力には、基準電圧ＶREF2が入っている。この基準電圧Ｖ
REF2は、電源電圧Ｖｃｃを抵抗Ｒ７とＲ８による分圧回
路で分圧したものであり、抵抗Ｒ６を介してオペアンプ
１の＋入力に入っている。第１のループフィルタ１３の
出力をＶPD1 、基準電圧信号をＶREF1とし、各抵抗の値
としてその識別符号をそのまま用いるものとすると、電
圧加算器１４の出力ＶC は次式で表される。

【００６０】

【数１】

【００６１】ここで、Ｒ３＝Ｒ４＝２・Ｒ５とすると、
（３）式は簡単になり次式で表される。ＶC ＝−｛（ＶPD1 ＋ＶREF1）／２｝＋２・ＶREF2 （４）従って、ＶPD1 ，ＶREF1の値が前記位相比較器１２の中
心電圧（ＶOH＋ＶOL）／２の時に制御電圧ＶC がＶＣＯ
１５の中心値電圧となるようにＶREF2の値を選ぶことに
より、前記位相差が１８０゜の時にＰＬＬのロックがか
かるようにすることができる。なお、電圧加算器１４が
反転増幅器であるので、第１の位相比較器１２は反転出
力※Ｑから出力をとり、第２の位相比較器３２は非反転
出力Ｑからとる構成としている。

【００６２】次に、サンプルホールド回路３４について
説明する。該サンプルホールド回路３４は、オペアンプ
２と、該オペアンプ２と接続されるオン／オフスイッチ
ＳＷ１と、サンプリングした電圧を保持するコンデンサ
Ｃ３と、該コンデンサＣ３の保持電圧を出力するバッフ
ァとして機能するオペアンプ３より構成されている。オ
ペアンプ３の出力はオペアンプ２の−入力端子にフィー
ドバックされている。このように構成された回路におい
て、スイッチＳＷ１が閉じた時に入力電圧をコンデンサ
Ｃ３に充電し、スイッチＳＷ１が開いた時にはそのまま
電圧を保持する回路である。ここで、コンデンサＣ３に
よる電圧保持時間はコンデンサＣ３とオペアンプ３の入
力抵抗ＲINとして時定数τ＝Ｃ３・ＲINで与えられる
が、この値は前記バースト信号の入力データの時間（期
間）よりも長くとる必要がある。

【００６３】このようにして、ＶＣＯ１５の出力を水晶
発振器１０の周波数ｆXLのＭ／Ｎにロックしたまま、バ
ースト信号が入力された時に高速で位相を一致させ保持
する発振回路を実現することができる。

【００６４】上述の実施の形態例では、引き込み制御信
号は外部から与えられるものとして扱ってきたが、バー
スト信号から内部的に作成することもできる。図１７は
制御信号発生回路の一実施の構成例を示す図である。該
制御信号発生回路は、Ｎ進カウンタ３５，Ｍ進カウンタ
３６，ＳＲフリップフロップ３７及びゲートＧ１０〜Ｇ
１３及びインバータＧ１４より構成されている。バース
ト信号は、ゲートＧ１０及びＧ１２の一方の入力に入
り、基準クロック（水晶発振器又はＶＣＯ出力を用い
る）はＭ進カウンタ３６のクロック入力端子に入ってい
る。ゲートＧ１２の出力はＮ進カウンタ３５のクロック
入力端子に入り、該ゲートＧ１２の他方の入力には、Ｎ
進カウンタ３５のＱ出力をインバータＧ１４により反転
した信号が入っている。

【００６５】ＳＲフリップフロップ３７のゲートＧ１０
の他方の入力にはその※Ｑ出力がフィードバックされ、
ゲートＧ１１の一方の入力にはそのＱ出力がフィードバ
ックされている。フリップフロップ３７のＱ出力はＭ進
カウンタ３６のイネーブル入力端子とＮ進カウンタ３５
のイネーブル入力端子とゲートＧ１３の一方の入力に入
っている。ゲートＧ１３の他方の入力にはインバータＧ
１４の出力が入っている。Ｍ進カウンタ３６のＱ出力は
自己のリセット入力端子，ゲートＧ１１の他方の入力及
びＮ進カウンタ３５のリセット入力端子に入っている。
そして、ゲートＧ１３から引き込み制御信号が出力され
る構成となっている。

【００６６】図１８はこの回路の動作を示すタイムチャ
ートである。フリップフロップ３７は、バースト信号が
入力されると、出力Ｑを“１”にセットし、Ｎ進カウン
タ３５とＭ進カウンタ３６とをイネーブル状態にする。
Ｎ進カウンタ３５は、バースト信号のヘッダのＮビット
をカウントし、カウント後出力ｈが“１”になることに
より、インバータＧ１４で反転された“０”がゲートＧ
１２を閉じ、クロック入力をオフにし、その状態を維持
する。

【００６７】Ｍ進カウンタ３６は、イネーブルがオンに
なると、基準クロック（水晶発振器又はＶＣＯの出力）
をＭビット分カウントし、カウント後出力ｊが“１”に
なることにより、２つのカウンタ３５，３６とフリップ
フロップ３７をリセットし、次の入力に備える。図１８
のタイムチャートより明らかなように、引き込み制御信
号ｇは、バースト入力と同時に“１”になり、ヘッダ部
の期間“１”を保持し、ヘッダ部が終わると、“０”に
なることになる。ここで、フリップフロップ３７のＱ出
力ｉのＭビットの長さはデータの長さより長く、次のバ
ースト信号が来る時間よりは短く設定されている。

【００６８】この制御信号発生回路によれば、外部制御
回路を使用することなく、ＰＬＬ発振器を実現すること
ができる。図１７の制御信号発生回路では、バースト信
号の入力と同時に制御信号ｇが立ち上がっていたが、こ
れをバースト信号の待ち受け時からオン（“１”）にし
ておくことにより回路を簡略化できる。図１９は制御信
号発生回路の他の実施の構成例を示す図である。図１７
と同一のものは、同一の符号を付して示す。図１７の回
路との相違は、アンドゲートＧ１３が省略され、インバ
ータＧ１４の出力から引き込み制御信号ｇが取り出され
ていることである。その他の構成は、図１７と同じであ
る。

【００６９】図２０はこの回路の動作を示すタイムチャ
ートである。Ｎ進カウンタ３５はその前のバースト入力
時におけるリセット信号により“０”になっている。そ
こで、引き込み制御信号をＮ進カウンタ３５の出力ｈの
インバータＧ１４による反転信号から取り出すことによ
り、引き込み制御信号ｇは、バースト信号待ち受け時よ
り“１”になり、ヘッダ部の期間“１”を保持し、ヘッ
ダ部が終わると“０”となる。なお、この場合でも、引
き込み制御信号が“０”の区間、即ちＰＬＬでのクロッ
ク保持期間は完全に保証されているため、実用上問題は
ない。

【００７０】この制御信号発生回路によれば、外部制御
回路を使用することなく、更に簡単な構成のＰＬＬ発振
器を実現することができる。図２に示す第１の実施の形
態例では、ＶＣＯ１５の周波数偏差が無視できる場合を
例にとったが、実際にはＶＣＯ１５は周波数偏差を持っ
ており、その結果、前述したように出力に位相誤差Δｔ
を発生してしまう。図２１はこれを補正する電圧加算器
１４の具体的構成例を示す図である。図１３と同一のも
のは、同一の符号を付して示す。この回路は、図１３に
おけるオペアンプ１の＋入力端子に入力する基準電圧Ｖ
REF2を可変抵抗ＲＶ１により可変するようにしたもので
ある。

【００７１】この回路は、電圧加算器１４の＋側入力Ｖ
REF2を、可変抵抗ＲＶ１により可変することにより、制
御信号ＶC が（４）式で表わされるものとして、制御信
号ＶC を変化させ、出力位相の調整を行なうことができ
る。

【００７２】この電圧加算器によれば、電圧制御発振器
（ＶＣＯ）の周波数偏差による位相誤差を補正すること
ができる。図２１に示す実施の形態例では、位相誤差を
調整により補正する方法を示したが、回路方式により位
相誤差を防ぐことができる。図２２は本発明の第２の実
施の形態例を示すブロック図である。図２と同一のもの
は、同一の符号を付して示す。第１の実施の形態例との
相違点は、第２のＰＬＬ回路２００の入力の一方を、水
晶発振器１０からではなく、ＶＣＯ１５の出力からとっ
ている点と、サンプルホールド回路３４の出力にスイッ
チＳＷ２を設け、第２の引き込み制御信号２により基準
電圧と切り換えるようになっている点である。

【００７３】図において、３８はＶＣＯ１５の出力を１
／Ｍ’に分周する第３の分周器、３９は基準電圧を発生
する基準電圧発生回路、ＳＷ２はサンプルホールド回路
３４の出力又は基準電圧発生回路３９の出力の何れか一
方を選択するスイッチである。サンプルホールド回路３
４に与える引き込み制御信号を第１の引き込み制御信号
とし、スイッチＳＷ２に与える引き込み制御信号を第２
の引き込み制御信号とする。このように構成された回路
の動作を説明すれば、以下の通りである。

【００７４】基準電圧発生回路３９の出力であるＶREF3
は、予め第２の位相比較器３２の入力位相差が０の時の
位相比較電圧と等しくしておく。ここで、スイッチＳＷ
２を設けている理由は、スイッチＳＷ２がなかった場
合、第２の位相比較器３２で位相差を検出している間に
基準電圧信号ＶREF1がその位相差に対応して変動し、Ｖ
ＣＯ１５の位相が動くため、位相を一致させることがで
きなくなるためである。そこで、バースト信号が入り第
２の位相比較器３２が位相差を検出し、サンプルホール
ド回路３４が位相差に相当する電圧を保持するまでの
間、スイッチＳＷ２を基準電圧発生回路３９側に接続
し、サンプルホールド回路３４が電圧を保持した後で、
スイッチＳＷ２をサンプルホールド回路３４側に接続す
るようにしているものである。

【００７５】ここで、スイッチＳＷ２がサンプルホール
ド回路３４側に接続された後、第２のＰＬＬ回路２００
が位相同期するまでに若干の時間が必要なため、引き込
み制御信号１，引き込み制御信号２は図２３のタイムチ
ャートに示すようにバースト信号のヘッダ部の途中で切
り換わるようにする必要がある。図のＡの期間が、第２
の位相比較器３２が位相差を検出するまでの区間で、Ｂ
の期間が第１のＰＬＬ回路１００が位相同期するまでの
区間である。

【００７６】この回路構成では、予め第２の位相比較器
３２の入力位相差が０の時の位相比較電圧と等しい電圧
ＶREF3に設定してあるため、第２の位相比較器３２の入
力に位相差φ0 があると、それに対応した電圧ＶREF3＋
ΔＶ0 が発生し、第１のＰＬＬ回路１００では、電圧増
加分ΔＶ0 に相当するだけ位相が動くことになる。ここ
で、第１の位相比較器１２と第２の位相比較器３２の感
度が等しく、ループフィルタ等のゲインが等しく、分周
比Ｍ＝Ｍ’となっていれば、ΔＶ0 により変動する位相
差φ0 ’はφ0 ’＝φ0 となり、ＶＣＯ１５の偏差によ
らず位相を一致させることができる。

【００７７】この発明の構成によれば、基準電圧発生回
路３９又はサンプルホールド回路３４の出力をスイッチ
ＳＷ２により切り換えて第１のＰＬＬ回路１００に与え
る構成とすることにより、位相調整回路を必要とせず
に、ＶＣＯ１５の周波数偏差による位相誤差を補正する
ことができる。

【００７８】図２４は第２の実施の形態例の具体的構成
例を示す回路図である。図１３，図２２と同一のもの
は、同一の符号を付して示す。第２の位相比較器３２の
一方の入力には、水晶発振器１０ではなく１／Ｍ分周器
１６の出力が入り、他方の入力には、バースト信号を分
周する１／Ｍ分周器３１の出力が入っている。そして、
サンプルホールド回路３４のスイッチＳＷ１は、第１の
引き込み制御信号によりオン／オフ制御され、スイッチ
ＳＷ２は第２の引き込み制御信号により切り換え制御さ
れる。この実施例では、基準電圧発生回路３９として、
電源電圧ＶｃｃとＶEE間に接続された抵抗Ｒ９とＲ１０
の直列回路が用いられ、基準電圧ＶREF3は、抵抗Ｒ９と
抵抗Ｒ１０の接続点から取り出している。

【００７９】この実施の形態例によれば、基準電圧発生
回路３９として抵抗による分圧回路を用いることによ
り、簡単な回路の組み合わせによりＰＬＬ発振回路を実
現することができる。

【００８０】図２２に示す第２の実施の形態例では、第
１及び第２の引き込み制御信号は外部から与えられる場
合を例にとったが、バースト信号から作成することもで
きる。図２５は制御信号発生回路の一実施の構成例を示
す図である。この回路は、基本的には図１７に示す回路
と同じであり、Ｎ進カウンタ３５のＱ出力を第２の引き
込み制御信号として利用するようにしたものである。第
１の引き込み制御信号は、図１７の場合と同様にゲート
Ｇ１３から取り出す。この回路のタイムチャートを図２
６に示す。このタイムチャートは、図１８と似ている
が、スイッチＳＷ２をバースト信号のヘッダ部の途中で
切り換えるようにしている点が異なる。

【００８１】この実施の形態例によれば、外部制御回路
を使用することなくＰＬＬ発振器を実現することができ
る。図２５の実施の形態例では、第１の引き込み制御信
号は、バースト信号の入力と同時に立ち上がっている場
合を示したが、これをバースト信号の待ち受け時から立
ち上がるようにしておくことにより回路を簡略化するこ
とができる。図２７は制御信号発生回路の他の具体的構
成例を示す図である。この回路は、図１９に示す回路と
基本的に同じ回路である。Ｎ進カウンタ３５のＱ出力を
第２の引き込み制御信号として利用するようにしたもの
である。第１の引き込み制御信号は、図１９の場合と同
様にインバータＧ１４から取り出す。この回路のタイム
チャートを図２８に示す。このタイムチャートは、図２
０と似ているが、スイッチＳＷ２をバースト信号のヘッ
ダ部の途中で切り換えるようにしている点が異なる。

【００８２】この実施の形態例によれば、外部制御回路
を使用することなく、更に簡単な構成のＰＬＬ発振器を
実現することができる。図２９は位相比較器の他の具体
的構成例を示す回路図である。この回路は、位相比較器
をＤタイプフリップフロップ４０と微分回路４１とで構
成したものである。入力１はフリップフロップ４０のク
ロック入力端子に入り、入力２は微分回路４１を経てフ
リップフロップ４０のクリア入力端子に入っている。フ
リップフロップ４０のＱ端子から出力信号が取り出さ
れ、※Ｑ出力はＤ入力端子にフィードバックされてい
る。微分回路４１は、ゲートＧ１５，インバータＧ１６
及びディレイ回路４１ａとで構成されている。入力２は
ゲートＧ１５の一方の入力とディレイ回路４１ａに入
り、ディレイ回路４１ａの出力はインバータＧ１６で反
転された後、ゲートＧ１５の他方の入力に入っている。

【００８３】この回路の動作タイムチャートを図３０に
示す。図３０に示すように入力１（ＣＬＫ）の立ち上が
りでフリップフロップ４０のＱ出力が“１”になり、入
力２の微分信号をクリア信号（ＣＬＲ）としてフリップ
フロップ４０はリセットされ、Ｑ出力が“０”になる動
作を繰り返す。全体として、入力１と入力２の位相差が
１８０゜の時にＱ出力のデューティが５０％となり、図
１４に示すＳＲフリップフロップを用いた場合と同様な
動作をすることになる。また、この回路には、ＳＲフリ
ップフロップにはない特徴として、入力２が無信号の場
合にもＱ出力が反転動作を繰り返し、デューティ５０％
の信号を出力することができる。

【００８４】図３１はディレイ回路の具体的構成例を示
す図である。（ａ）は、入力を抵抗ＲとコンデンサＣに
よりディレイさせた信号をインバータＧ１７により波形
成形したものと、元の入力とをゲートＧ１８で論理積を
とるようにしたものである。（ｂ）は、入力を２ｎ＋１
個のインバータＧ１９を直列接続して、各ゲート間の遅
れを積み重ねて遅らせたものと、元の入力とをゲートＧ
１８で論理積をとるようにしたものである。

【００８５】この実施の形態例によれば、ＳＲフリップ
フロップではなく、Ｄタイプフリップフロップを用いる
ことによりＰＬＬ発振回路を実現することができる。図
３２は電圧加算器１４の他の構成例を示す図で、前述の
加算増幅器ではなく、差動増幅器で実現したものであ
る。オペアンプ１の−入力端子には入力抵抗Ｒ３を介し
てループフィルタ１３の出力ＶPD1 が入力され、オペア
ンプ１の＋入力端子には基準電圧信号ＶREF1が抵抗Ｒ４
とＲ６により分圧されたものが入っている。オペアンプ
１の−入力端子と出力端子間には帰還抵抗Ｒ５が接続さ
れている。このように構成された回路において、Ｒ３＝
Ｒ４，Ｒ５＝Ｒ６となるように各抵抗値を選び、これら
抵抗値の値として識別符号をそのまま用いるものとする
と、出力ＶC は次式で表される。

【００８６】ＶC ＝｛（ＶREF1−ＶPD1 ）・Ｒ５／Ｒ３｝＋ＶREF2 （５）となる。なお、この場合にＶREF1とＶPD1 の極性が逆に
なることから、第２の位相比較器３２の出力を※Ｑでは
なくＱからとる必要がある。

【００８７】この実施の形態例によれば、差動増幅器に
よりＰＬＬ発振回路を実現することができる。図３３は
電圧加算器の他の構成例を示す図である。この回路は、
電圧加算器を受動素子のみで構成し、回路を簡略化した
ものである。即ち、この回路では、抵抗分圧器により実
現している。ループフィルタ１３の出力ＶPD1 と、基準
電圧信号ＶREF1とがそれぞれ抵抗Ｒ３とＲ４を介して接
続されており、この接続点の電圧を抵抗Ｒ５を介してＶ
ＣＯ１５に制御信号ＶC として入力する構成としてい
る。この時の制御信号ＶC は次式で表わされる。

【００８８】ＶC ＝（Ｒ４・ＶPD1 ＋Ｒ３・ＶREF1）／（Ｒ３＋Ｒ４）（６）ここで、Ｒ３＝Ｒ４となるように抵抗値を選ぶと（６）
式は以下のように簡略化される。

【００８９】ＶC ＝（ＶPD1 ＋ＶREF1）／２（７）この実施の形態例によれば、抵抗を用いた簡単な電圧加
算器によりＰＬＬ発振回路を実現することができる。

【００９０】図３４はサンプルホールド回路３４の他の
構成例を示す図である。この実施の形態例は図２に示す
第１の実施の形態例に用いるものであり、スイッチを用
いてコンデンサに電圧を保持させる方式ではなく、第２
のループフィルタ３３の出力ＶPD2 を受けてディジタル
信号に変換するＡ／Ｄ変換器４５と、該Ａ／Ｄ変換器４
５の出力を引き込み制御信号（ＣＯＮＴ）によりラッチ
するラッチ回路４６と、該ラッチ回路４６の出力をアナ
ログ信号に変換するＤ／Ａ変換器４７とにより構成して
いる。

【００９１】第２のループフィルタ３３の出力ＶPD2
は、Ａ／Ｄ変換器４５によりディジタル信号に変換され
た後、ラッチ回路４６に保持される。次に、このラッチ
回路４６の出力は、Ｄ／Ａ変換器４７によりアナログ電
圧信号に変換され、基準電圧信号ＶREF1として出力され
る。この回路の特徴は、ループフィルタ３３の出力をラ
ッチ回路４６により永久に保持できるという点である。

【００９２】この実施の形態例によれば、正確で変動の
少ないＰＬＬ発振回路を実現することができる。図３５
はサンプルホールド回路３４の他の構成例を示す図であ
る。図３４と同一のものは、同一の符号を付して示す。
この実施の形態例は、図２２に示す基準電圧発生回路３
９の代わりにメモリ４８に固定データとして記憶させる
ようにしたもので、図２２に示す第２の実施の形態例に
用いるものである。メモリ４８に記憶される固定データ
は、第２の位相比較器３２の入力位相差が０の時の位相
比較電圧に等しい電圧値をディジタルデータとして記憶
している。４９はラッチ回路４６の出力又はメモリ４８
の出力の何れかをセレクトするセレクタである。ラッチ
回路４６は第１の引き込み制御信号によりラッチされ、
セレクタ４９は第２の引き込み制御信号により制御され
る。

【００９３】この実施の形態例によれば、正確で変動の
少ないＰＬＬ発振回路を実現することができる。図３６
は第２の実施の形態例の要部の他の構成例を示すブロッ
ク図であり、図３４に示すサンプルホールド回路と、図
２９に示す位相比較器を組み合わせて、図２４に示す第
２の実施の形態例を簡略化かつ高精度化する回路であ
る。図３４及び図２９と同一のものは、同一の符号を付
して示す。図２４に示す回路では、基準電圧発生回路３
９とスイッチＳＷ２とが必要であったが、ここでは入力
２が無信号の時にＤタイプフリップフロップ４０がデュ
ーティ５０％の出力となることを利用して、その時の電
圧をサンプルホールド回路３４により保持することによ
り、基準電圧発生回路３９の出力ＶREF3とするものであ
る。

【００９４】図３７に引き込み制御信号の発生タイミン
グ例を示す。引き込み制御信号（ＣＯＮＴ）は、図３７
に示すタイミングで与えるものとする。この引き込み制
御信号は、図２７のｇ信号の立ち上がりを微分した信号
ｋと、Ｊ信号とオアをとることにより実現することがで
きる。この回路では、先ずバースト信号がない状態で、
第２の位相比較器３２はデューティ５０％の波形、即ち
入力１と入力２の位相差が１８０゜の時と同じ平均値電
圧を持つ波形を出力する（但し周期は１／２）。

【００９５】サンプルホールド回路３４は、図３７のＪ
のタイミングで、この時の電圧（ＶREF3）をラッチ回路
４６でラッチし、保持する。次に、バースト信号が印加
されると、第２の位相比較器３２は入力１と入力２の位
相差に比例する平均値電圧を出力する。サンプルホール
ド回路３４は、図のＫのタイミングでこの時の電圧（＝
ＶREF3＋ΔＶ）をラッチ回路４６でラッチし、保持す
る。このような動作により、図２４と同じ機能の回路を
実現することができる。この実施の形態例では基準電圧
ＶREF3としてＤタイプフリップフロップ４０がデューテ
ィ５０％の時の電圧を利用していることから、基準電圧
が不要でかつ簡略かつ高精度の回路を実現することがで
きる。

【００９６】図３８はサンプルホールド回路の他の構成
例を示す図で、簡略化した回路である。この実施の形態
例は、図１３のサンプルホールド回路をスイッチＳＷ１
とコンデンサＣ３のみで構成したものである。オペアン
プを用いていない受動素子のみの回路であることから、
コンデンサＣ３の電圧保持特性が短く、精度も悪いこと
から、高速であまり精度のいらない回路に適している。

【００９７】この実施の形態例によれば、非常に簡略化
したサンプルホールド回路によりＰＬＬ発振回路を実現
することができる。図３９はループフィルタの時定数切
り換え回路の一例を示す図である。図において、第１の
位相比較器１２の出力（ＰＤ１）は、抵抗Ｒ１とＲ１０
１の並列回路に入力される。抵抗Ｒ１０１には直列にス
イッチＳＷ３が接続されており、このスイッチＳＷ３は
制御信号（ＣＯＮＴ３）によりオン／オフ制御されるよ
うになっている。例えば、スイッチＳＷ３がオンの時に
は、抵抗はＲ１とＲ１０１の並列となり、抵抗値が下が
る。これに対して、スイッチＳＷ３がオフの時には、抵
抗はＲ１のみとなり抵抗値が上がる。これにより、抵抗
とコンデンサＣ１による時定数を切り換えることができ
る。

【００９８】一般にループフィルタのカットオフ周波数
は、高い程引き込み時間が短くなる反面、ＶＣＯの出力
ジッタが増えたり、ノイズに弱くなる傾向がある。そこ
で、図３９に示すように、スイッチＳＷ３を設けて、フ
ィルタの時定数を変え、カットオフ周波数を切り換える
ことにより、ＰＬＬ引き込み時にはカットオフ周波数の
高い高速の引き込みを行ない、ＰＬＬロック後はカット
オフ周波数の低いジッタの少ない安定な動作を行なうこ
とができるようになる。

【００９９】図４０は制御信号（ＣＯＮＴ３）の動作の
一例を示すタイムチャート、図４１はフィルタのカット
オフ特性例を示す図である。このようなローパスフィル
タは、時定数τ（ＲＣ）が大きい程、通過帯域が狭まる
特性を持つ。そこで、ＰＬＬ引き込み時にはスイッチＳ
Ｗ３をオンにして時定数を小さくして、カットオフ周波
数の高い（ｆC1）高速の引き込みを行ない、ＰＬＬロッ
ク時にはスイッチＳＷ３をオフにして時定数を大きく
し、カットオフ周波数の低い（ｆC2）ジッタの少ない安
定な動作を行なっている。

【０１００】この実施の形態例によれば、ＰＬＬ引き込
み時には高速の引き込みを行ない、ＰＬＬロック後はジ
ッタの少ない安定な動作を行なうＰＬＬ発振回路を実現
することができる。

【０１０１】図４２はループフィルタの時定数切り換え
回路の他の例を示す図である。図において、第１の位相
比較器１２の出力（ＰＤ１）は、抵抗Ｒ１とＲ１０１の
直列回路に入力される。抵抗Ｒ１０１には並列にスイッ
チＳＷ３が接続されており、このスイッチＳＷ３は制御
信号（ＣＯＮＴ３）によりオン／オフ制御されるように
なっている。例えば、スイッチＳＷ３がオンの時には、
抵抗はＲ１０１は短絡され、抵抗値が下がる。これに対
して、スイッチＳＷ３がオフの時には、抵抗値はＲ１と
Ｒ１０１の和となり抵抗値が上がる。これにより、抵抗
とコンデンサＣ１による時定数を切り換えることができ
る。

【０１０２】この実施の形態例によれば、ＰＬＬ引き込
み時には高速の引き込みを行ない、ＰＬＬロック後はジ
ッタの少ない安定な動作を行なうＰＬＬ発振回路を実現
することができる。

【０１０３】ここまでの実施の形態例では、第１のＰＬ
Ｌ回路１００と第２のＰＬＬ回路２００の分周器の分周
比が等しい場合を例にとったが、異なった分周比で実現
することもできる。図４３は本発明の第３の実施の形態
例の具体的構成例を示す回路図である。図１３と同一の
ものは、同一の符号を付して示す。この実施の形態例
は、水晶発振器１０の出力を１／Ｎ分周器１１で１／Ｎ
分周して第１の位相比較器１２の一方の入力端子に入力
し、前記電圧制御発振器１５の出力を１／Ｍ分周器１６
で１／Ｍ分周して第１の位相比較器１２の他方の入力端
子に入力し、前記水晶発振器１０の出力を１／Ｎ’分周
器３１Ａで１／Ｎ’分周して第２の位相比較器３２の一
方の入力端子に入力し、バースト信号を１／Ｍ’分周器
３１で１／Ｍ’分周して第２の位相比較器３２の他方の
入力端子に入力する構成とし、Ｎ’＝ｎ・Ｎ，前記電圧加算器１４の第１のループフィルタ１３の出力
を受ける入力抵抗の抵抗値をＲ３，前記サンプルホール
ド回路３４の出力を受ける入力抵抗の抵抗値をＲ４とし
た場合に、Ｒ４＝ｎ・Ｒ３，Ｍ＝ｍ・Ｍ’（但し、Ｍ，ｍ，Ｎ，ｎ，Ｍ’，Ｎ’は整
数）とすることを特徴としている。

【０１０４】Ｎ’＝ｎ・Ｎ（ｎ＝２，３，４，…）と
し、Ｒ４＝ｎ・Ｒ３となるように抵抗値を選ぶことによ
り、図１３に示す実施の形態例と同様の動作を行なうこ
とができる。

【０１０５】また、Ｍ＝ｍ・Ｍ’とすることにより、バ
ースト信号のｍ倍の出力クロックを得ることができる。
この実施の形態例によれば、入力信号のｎ／ｍ倍の基準
クロックを用いて、入力信号のｍ倍の出力クロック信号
を得ることができる。

【０１０６】上述の実施の形態例（図１３，図２４，図
４３）においては、それぞれの分周器の分周比を所定の
値に設定している場合について説明した。ここで、それ
ぞれの分周器の分周比を１、即ち入力と出力を直結する
構成とすることもできる。

【０１０７】この実施の形態例によれば、分周器を直結
することにより、入力信号と基準クロックと出力クロッ
ク信号が等しい周波数の時に、分周器を省略した簡単な
回路のＰＬＬ発振回路を実現することができる。

【０１０８】また、上述の実施の形態例（図１３，図２
４，図４３）において、水晶発振器１０の代わりに、図
４４に示すような温度補償型水晶発振器（ＴＣＸＯ）を
用いることができる。この実施の形態例によれば、ＴＣ
ＸＯを基準にした高い安定度のＰＬＬ発振回路を実現す
ることができる。

【０１０９】次に、上述の実施の形態例（図１３，図２
４，図４３）において、水晶発振器を使用せず、図４５
に示すような水晶振動子を直接回路に接続し、回路内で
発振回路を構成することができる。図において、Ｘは水
晶振動子、Ｇ２０はこの振動子Ｘの両端に接続されたイ
ンバータ、Ｒ２０は該インバータＧ２０と並列接続され
た抵抗、Ｃ２０，Ｃ２１は水晶振動子Ｘの両端からそれ
ぞれコモンラインに接続されたコンデンサである。イン
バータＧ２０の出力を、インバータＧ２１で反転したも
のを基準クロックとして用いている。

【０１１０】この実施の形態例によれば、水晶振動子に
よる安価な回路によりＩＣ化に適したＰＬＬ発振回路を
実現することができる。

【０１１１】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、水晶発振器と電圧制御発振器を含む第１のＰＬ
Ｌ回路と、該第１のＰＬＬ回路と接続され、バースト信
号及び引き込み制御信号を受けて、前記第１のＰＬＬ回
路に基準電圧信号を与える第２のＰＬＬ回路よりなり、
前記第１のＰＬＬ回路の電圧制御発振器の周波数を水晶
発振器に同期させると共に、外部から入力されるバース
ト信号に対して第２のＰＬＬ回路により位相を高速に同
期し保持するように構成することにより、前記第１のＰ
ＬＬ回路の電圧制御発振器の周波数を水晶発振器に同期
させると共に、外部から入力されるバースト信号に対し
て第２のＰＬＬ回路により位相を高速に同期し保持する
ように構成されることにより、高速引き込みを可能とす
ることができる。

【０１１２】この場合において、前記第１のＰＬＬ回路
は、水晶発振器と、該水晶発振器の出力と電圧制御発振
器の出力との位相比較を行なう第１の位相比較器（ＰＤ
１）と、該第１の位相比較器の出力を平滑化する第１の
ループフィルタと、該第１のループフィルタの出力と、
前記第２のＰＬＬ回路からの基準電圧信号を受ける電圧
加算器と、該電圧加算器の出力に応じた周波数信号を出
力する電圧制御発振器（ＶＣＯ）と、該電圧制御発振器
の出力を分周して前記第１の比較器の一方の入力に与え
る分周器とにより構成され、前記第２のＰＬＬ回路は、
前記水晶発振器の出力をその一方の入力に受け、前記バ
ースト信号を他方の入力に受ける第２の位相比較器（Ｐ
Ｄ２）と、該第２の位相比較器の出力を平滑化する第２
のループフィルタと、該第２のループフィルタ出力を引
き込み制御信号（ＣＯＮＴ）によりサンプリングするサ
ンプルホールド回路とにより構成されることにより、前
記第１のＰＬＬ回路の電圧制御発振器の出力周波数を水
晶発振器に同期させると共に、外部から入力されるバー
スト信号に対して第２のＰＬＬ回路により位相を高速に
同期し保持するように構成することにより、水晶発振器
の安定度で且つ高速の引き込みを可能とするＰＬＬ発振
回路を実現することができる。

【０１１３】また、前記第１及び第２の位相比較器はＳ
Ｒフリップフロップにより構成され、前記第１及び第２
のループフィルタはＣＲローパスフィルタにより構成さ
れ、前記電圧加算器はオペアンプにより構成され、前記
サンプルホールド回路はオペアンプとアナログスイッチ
とコンデンサを含んで構成されることにより、簡単な回
路の組み合わせによりＰＬＬ発振器を実現することがで
きる。

【０１１４】また、前記引き込み制御信号を、バースト
信号を分周する回路を用いて、バースト信号の入力と同
時に立ち上がるように作成することにより、外部制御回
路を使用することなく、ＰＬＬ発振器を実現することが
できる。

【０１１５】また、前記引き込み制御信号を、バースト
信号を分周する回路を用いて、バースト信号の入力待ち
受け時より立ち上がるように作成することにより、外部
制御回路を使用することなく、更に簡単な構成のＰＬＬ
発振器を実現することができる。

【０１１６】また、前記電圧加算器にオペアンプと抵抗
による加算増幅器を用いるものにおいて、オペアンプの
正入力に入力する基準電圧を可変する構成とすることに
より、電圧制御発振器（ＶＣＯ）の周波数偏差による位
相誤差を補正することができる。

【０１１７】前記第１のＰＬＬ回路は、水晶発振器と、
該水晶発振器の出力と電圧制御発振器の出力との位相比
較を行なう第１の位相比較器と、該第１の位相比較器の
出力を平滑化する第１のループフィルタと、該第１のル
ープフィルタの出力と、前記第２のＰＬＬ回路からの基
準電圧信号を受ける電圧加算器と、該電圧加算器の出力
に応じた周波数信号を出力する電圧制御発振器と、該電
圧制御発振器の出力を分周して前記第１の比較器の一方
の入力に与える分周器とにより構成され、前記第２のＰ
ＬＬ回路は、前記電圧制御発振器の出力をその一方の入
力に受け、前記バースト信号を他方の入力に受ける第２
の位相比較器と、該第２の位相比較器の出力を平滑化す
る第２のループフィルタと、該第２のループフィルタ出
力を第１の引き込み制御信号（ＣＯＮＴ１）によりサン
プリングするサンプルホールド回路と、その一方が該サ
ンプルホールド回路の出力又は基準電圧発生回路と接続
され、他方が前記電圧加算器の一方の入力に接続され、
第２の引き込み制御信号（ＣＯＮＴ２）により前記サン
プルホールド回路又は基準電圧発生回路のいずれか一方
を選択するスイッチとにより構成されることにより、基
準電圧発生回路又はサンプルホールド回路の出力をスイ
ッチにより切り換えて第１のＰＬＬ回路に与える構成と
することにより、位相調整回路を必要とせずに、ＶＣＯ
の周波数偏差による位相誤差を補正することができる。

【０１１８】この場合において、前記基準電圧を発生す
る回路として、抵抗による分圧回路を用いたことによ
り、簡単な回路の組み合わせによりＰＬＬ発振器を実現
することができる。

【０１１９】また、前記第１及び第２の引き込み制御信
号を、バースト信号を分周する回路を用いて、バースト
信号の入力と同時に立ち上がるように作成することによ
り、外部制御回路を使用することなくＰＬＬ発振器を実
現することができる。

【０１２０】また、前記第１及び第２の引き込み制御信
号を、バースト信号を分周する回路を用いて、バースト
信号の入力待ち受け時より立ち上がるように作成するこ
とにより、外部制御回路を使用することなく、更に簡単
な構成のＰＬＬ発振器を実現することができる。

【０１２１】また、前記位相比較器を、第１の入力をそ
のクロック入力に受けるＤタイプフリップフロップと、
第２の入力を受けて微分し、該Ｄタイプフリップフロッ
プのクリア入力に与える微分回路とにより構成すること
により、ＳＲフリップフロップではなくＤタイプフリッ
プフロップを用いることによりＰＬＬ発振回路を実現す
ることができる。

【０１２２】また、前記電圧加算器を、オペアンプと抵
抗を用いた差動増幅器で構成し、該差動増幅器の第１の
入力に、第１のループフィルタの出力を、第２の入力に
第２のＰＬＬ回路の制御出力を接続することにより、差
動増幅器によりＰＬＬ発振回路を実現することができ
る。

【０１２３】また、前記電圧加算器を、第１の入力に第
１のループフィルタの出力を抵抗を介して、第２の入力
に第２のＰＬＬ回路の制御出力を抵抗を介して出力側で
接続した構成とすることにより、抵抗を用いた簡単な電
圧加算器によりＰＬＬ発振回路を実現することができ
る。

【０１２４】また、前記サンプルホールド回路を、第２
のループフィルタの出力を受けてディジタル信号に変換
するＡ／Ｄ変換器と、該Ａ／Ｄ変換器の出力をコントロ
ール信号によりラッチするラッチ回路と、該ラッチ回路
の出力をアナログ信号に変換するＤ／Ａ変換器とにより
構成することにより、正確で変動の少ないＰＬＬ発振回
路を実現することができる。

【０１２５】また、前記サンプルホールド回路を、第２
のループフィルタの出力を受けてディジタル信号に変換
するＡ／Ｄ変換器と、該Ａ／Ｄ変換器の出力を第１のコ
ントロール信号によりラッチするラッチ回路と、該ラッ
チ回路の出力又は固定データを受けて何れか一方を第２
のコントロール信号によりセレクトするセレクタと、該
セレクタの出力をアナログ信号に変換するＤ／Ａ変換器
とにより構成することにより、正確で変動の少ないＰＬ
Ｌ発振回路を実現することができる。

【０１２６】また、前記位相比較器を、第１の入力をそ
のクロック入力に受けるＤタイプフリップフロップと、
第２の入力を受けて微分し、該Ｄタイプフリップフロッ
プのクリア入力に与える微分回路とにより構成し、前記
サンプルホールド回路を、第２のループフィルタの出力
を受けてディジタル信号に変換するＡ／Ｄ変換器と、該
Ａ／Ｄ変換器の出力をコントロール信号によりラッチす
るラッチ回路と、該ラッチ回路の出力をアナログ信号に
変換するＤ／Ａ変換器とにより構成することにより、簡
略かつ高精度なＰＬＬ発振回路を実現することができ
る。

【０１２７】また、前記サンプルホールド回路を、抵抗
とコンデンサによる積分回路と、該積分回路の出力をコ
ントロール信号によりサンプリングするスイッチと、該
スイッチによりサンプリングした信号を保持するコンデ
ンサとにより構成することにより、非常に簡略化したサ
ンプルホールド回路によりＰＬＬ発振回路を実現するこ
とができる。

【０１２８】また、前記第１のループフィルタの出力を
切り換える時定数回路を、第１の抵抗と、コントロール
信号によりオン／オフされるスイッチが直列に接続され
た第２の抵抗との並列回路と、該並列回路と接続される
コンデンサとで構成することにより、ＰＬＬ引き込み時
には高速の引き込みを行ない、ＰＬＬロック後はジッタ
の少ない安定な動作を行なうＰＬＬ発振回路を実現する
ことができる。

【０１２９】また、前記第１のループフィルタの出力を
切り換える時定数回路を、第１の抵抗と第２の抵抗の直
列回路と、該第２の抵抗の両端をコントロール信号によ
り短絡するスイッチと、前記直列回路と接続されるコン
デンサとで構成することにより、ＰＬＬ引き込み時には
高速の引き込みを行ない、ＰＬＬロック後はジッタの少
ない安定な動作を行なうＰＬＬ発振回路を実現すること
ができる。

【０１３０】また、前記水晶発振器の出力を１／Ｎ分周
器を介して第１の位相比較器の一方の入力に入力し、前
記電圧制御発振器の出力を１／Ｍ分周器を介して第１の
位相比較器の他方の入力に入力し、前記水晶発振器の出
力を１／Ｎ’分周器を介して第２の位相比較器の一方の
入力に入力し、バースト信号を１／Ｍ’分周器を介して
第２の位相比較器の他方の入力に入力する構成とし、Ｎ’＝ｎ・Ｎ，前記電圧加算器の第１のループフィルタ出力を受ける入
力抵抗の抵抗値をＲ３，前記サンプルホールド回路の出
力を受ける入力抵抗の抵抗値をＲ４とした場合に、Ｒ
４＝ｎ・Ｒ３，Ｍ＝ｍ・Ｍ’（但し、Ｍ，ｍ，Ｎ，ｎ，Ｍ’，Ｎ’は整
数）とすることにより、入力信号のｎ／ｍ倍の基準クロック
を用いて、入力信号のｍ倍の出力クロック信号を得るこ
とができる。

【０１３１】また、回路内に含まれる分周器の分周比を
１とすることにより、分周器を直結することにより、入
力信号と基準クロックと出力クロック信号が等しい周波
数の時に、分周器を省略した簡単な回路のＰＬＬ発振回
路を実現することができる。

【０１３２】また、前記水晶発振器の代わりに温度補償
型水晶発振器（ＴＣＸＯ）を用いることにより、ＴＣＸ
Ｏを基準にした高い安定度のＰＬＬ発振回路を実現する
ことができる。

【０１３３】更に、前記水晶発振器の代わりに、水晶振
動子と抵抗とコンデンサを用いた発振回路を用いること
を特徴としている。この発明の構成によれば、水晶振動
子による安価な回路によりＩＣ化に適したＰＬＬ発振回
路を実現することができる。

【０１３４】このように、本発明によれば高速引き込み
を行なうことができる高速同期型水晶発振器を提供する
ことができ、実用上の効果が極めて大きい。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本発明の第１の実施の形態例を示すブロック図
である。

【図３】バースト信号に対するＰＬＬの動作と引き込み
制御信号との関係を示す図である。

【図４】第１の実施の形態例の第１のＰＬＬ回路のブロ
ック図である。

【図５】ＶＣＯの制御電圧と出力周波数の関係を示す図
である。

【図６】出力ａとｂの位相関係を示す図である。

【図７】位相比較器の入力位相差とＶＣＯの制御電圧と
の関係を示す図である。

【図８】第１の実施の形態例の動作を示すタイムチャー
トである。

【図９】基準電圧と位相の関係を示す図である。

【図１０】第１の実施の形態例の第２のＰＬＬ回路のブ
ロック図である。

【図１１】第２のＰＬＬ回路の動作を示すタイムチャー
トである。

【図１２】第１の実施の形態例の動作を示すタイムチャ
ートである。

【図１３】第１の実施の形態例の具体的構成例を示す回
路図である。

【図１４】位相比較器１，２の機能説明図である。

【図１５】位相比較器１，２の機能説明図である。

【図１６】位相変化の説明図である。

【図１７】制御信号発生回路の一実施の構成例を示す図
である。

【図１８】制御信号発生回路の動作を示すタイムチャー
トである。

【図１９】制御信号発生回路の他の具体的構成例を示す
図である。

【図２０】制御信号発生回路の他の動作を示すタイムチ
ャートである。

【図２１】周波数偏差を補正する電圧加算器の具体的構
成例を示す図である。

【図２２】本発明の第２の実施の形態例を示すブロック
図である。

【図２３】第２の実施の形態例の動作を示すタイムチャ
ートである。

【図２４】第２の実施の形態例の具体的構成例を示す回
路図である。

【図２５】制御信号発生回路の具体的構成例を示す図で
ある。

【図２６】制御信号発生回路の動作を示すタイムチャー
トである。

【図２７】制御信号発生回路の他の具体的構成例を示す
図である。

【図２８】制御信号発生回路の動作を示すタイムチャー
トである。

【図２９】位相比較器の他の具体的構成例を示す回路図
である。

【図３０】位相比較器の動作を示すタイムチャートであ
る。

【図３１】ディレイ回路の具体的構成例を示す図であ
る。

【図３２】電圧加算器の他の構成例を示す図である。

【図３３】電圧加算器の他の具体的構成例を示す図であ
る。

【図３４】サンプルホールド回路の他の構成例を示す図
である。

【図３５】サンプルホールド回路の他の構成例を示す図
である。

【図３６】第２の実施の形態例の要部の他の構成例を示
すブロック図である。

【図３７】制御信号の発生タイミング例を示す図であ
る。

【図３８】サンプルホールド回路の他の構成例を示す図
である。

【図３９】ループフィルタの時定数切り換え回路の一例
を示す図である。

【図４０】ＣＯＮＴ３の動作の一例を示すタイムチャー
トである。

【図４１】フィルタのカットオフ特性例を示す図であ
る。

【図４２】ループフィルタの時定数切り換え回路の他の
例を示す図である。

【図４３】本発明の第３の実施の形態例の具体的構成例
を示す回路図である。

【図４４】温度補償型水晶発振器を用いた発振回路例を
示す図である。

【図４５】水晶発振回路の構成例を示す図である。

【図４６】ＰＬＬ回路の従来構成例を示す図である。

【符号の説明】

１００第１のＰＬＬ回路２００第２のＰＬＬ回路

Claims

【特許請求の範囲】

【請求項１】水晶発振器と電圧制御発振器を含む第１
のＰＬＬ回路と、該第１のＰＬＬ回路と接続され、バースト信号及び引き
込み制御信号を受けて、前記第１のＰＬＬ回路に基準電
圧信号を与える第２のＰＬＬ回路よりなり、前記第１のＰＬＬ回路の電圧制御発振器の周波数を水晶
発振器に同期させると共に、外部から入力されるバース
ト信号に対して第２のＰＬＬ回路により位相を高速に同
期し保持するように構成された高速同期型水晶発振回
路。
【請求項２】前記第１のＰＬＬ回路は、水晶発振器と、該水晶発振器の出力と電圧制御発振器の出力との位相比
較を行なう第１の位相比較器と、該第１の位相比較器の出力を平滑化する第１のループフ
ィルタと、該第１のループフィルタの出力と、前記第２のＰＬＬ回
路からの基準電圧信号を受ける電圧加算器と、該電圧加算器の出力に応じた周波数信号を出力する電圧
制御発振器と、該電圧制御発振器の出力を分周して前記第１の比較器の
一方の入力に与える分周器とにより構成され、前記第２のＰＬＬ回路は、前記水晶発振器の出力をその一方の入力に受け、前記バ
ースト信号を他方の入力に受ける第２の位相比較器と、該第２の位相比較器の出力を平滑化する第２のループフ
ィルタと、該第２のループフィルタ出力を引き込み制御信号により
サンプリングするサンプルホールド回路とにより構成さ
れることを特徴とする請求項１記載の高速同期型水晶発
振回路。
【請求項３】前記第１及び第２の位相比較器はＳＲフ
リップフロップにより構成され、前記第１及び第２のループフィルタはＣＲローパスフィ
ルタにより構成され、前記電圧加算器はオペアンプにより構成され、前記サンプルホールド回路はオペアンプとアナログスイ
ッチとコンデンサを含んで構成されることを特徴とする
請求項２記載の高速同期型水晶発振回路。
【請求項４】前記引き込み制御信号を、バースト信号
を分周する回路を用いて、バースト信号の入力と同時に
立ち上がるように作成することを特徴とする請求項２記
載の高速同期型水晶発振回路。
【請求項５】前記引き込み制御信号を、バースト信号
を分周する回路を用いて、バースト信号の入力待ち受け
時より立ち上がるように作成することを特徴とする請求
項２記載の高速同期型水晶発振回路。
【請求項６】前記電圧加算器にオペアンプと抵抗によ
る加算増幅器を用いるものにおいて、オペアンプの正入
力に入力する基準電圧を可変する構成としたことを特徴
とする請求項２記載の高速同期型水晶発振回路。
【請求項７】前記第１のＰＬＬ回路は、水晶発振器と、該水晶発振器の出力と電圧制御発振器の出力との位相比
較を行なう第１の位相比較器と、該第１の位相比較器の出力を平滑化する第１のループフ
ィルタと、該第１のループフィルタの出力と、前記第２のＰＬＬ回
路からの基準電圧信号を受ける電圧加算器と、該電圧加算器の出力に応じた周波数信号を出力する電圧
制御発振器と、該電圧制御発振器の出力を分周して前記第１の比較器の
一方の入力に与える分周器とにより構成され、前記第２のＰＬＬ回路は、前記電圧制御発振器の出力をその一方の入力に受け、前
記バースト信号を他方の入力に受ける第２の位相比較器
と、該第２の位相比較器の出力を平滑化する第２のループフ
ィルタと、該第２のループフィルタ出力を第１の引き込み制御信号
によりサンプリングするサンプルホールド回路と、その一方が該サンプルホールド回路の出力又は基準電圧
発生回路と接続され、他方が前記電圧加算器の一方の入
力に接続され、第２の引き込み制御信号により前記サン
プルホールド回路又は基準電圧発生回路のいずれか一方
を選択するスイッチとにより構成されることを特徴とす
る請求項１記載の高速同期型水晶発振回路。
【請求項８】前記基準電圧を発生する回路として、抵
抗による分圧回路を用いたことを特徴とする請求項７記
載の高速同期型水晶発振回路。
【請求項９】前記第１及び第２の引き込み制御信号
を、バースト信号を分周する回路を用いて、バースト信
号の入力と同時に立ち上がるように作成することを特徴
とする請求項２記載の高速同期型水晶発振回路。
【請求項１０】前記第１及び第２の引き込み制御信号
を、バースト信号を分周する回路を用いて、バースト信
号の入力待ち受け時より立ち上がるように作成すること
を特徴とする請求項２記載の高速同期型水晶発振回路。
【請求項１１】前記位相比較器を、第１の入力をそのクロック入力に受けるＤタイプフリッ
プフロップと、第２の入力を受けて微分し、該Ｄタイプフリップフロッ
プのクリア入力に与える微分回路とにより構成すること
を特徴とする請求項２又は請求項７のいずれかに記載の
高速同期型水晶発振回路。
【請求項１２】前記電圧加算器を、オペアンプと抵抗
を用いた差動増幅器で構成し、該差動増幅器の第１の入力に、第１のループフィルタの
出力を、第２の入力に第２のＰＬＬ回路の制御出力を接
続することを特徴とする請求項２又は請求項７のいずれ
かに記載の高速同期型水晶発振回路。
【請求項１３】前記電圧加算器を、第１の入力に第１
のループフィルタの出力を抵抗を介して、第２の入力に
第２のＰＬＬ回路の制御出力を抵抗を介して出力側で接
続した構成とすることを特徴とする請求項２又は請求項
７のいずれかに記載の高速同期型水晶発振回路。
【請求項１４】前記サンプルホールド回路を、第２のループフィルタの出力を受けてディジタル信号に
変換するＡ／Ｄ変換器と、該Ａ／Ｄ変換器の出力をコントロール信号によりラッチ
するラッチ回路と、該ラッチ回路の出力をアナログ信号に変換するＤ／Ａ変
換器とにより構成することを特徴とする請求項２記載の
高速同期型水晶発振回路。
【請求項１５】前記サンプルホールド回路を、第２のループフィルタの出力を受けてディジタル信号に
変換するＡ／Ｄ変換器と、該Ａ／Ｄ変換器の出力を第１のコントロール信号により
ラッチするラッチ回路と、該ラッチ回路の出力又は固定データを受けて何れか一方
を第２のコントロール信号によりセレクトするセレクタ
と、該セレクタの出力をアナログ信号に変換するＤ／Ａ変換
器とにより構成することを特徴とする請求項７記載の高
速同期型水晶発振回路。
【請求項１６】前記位相比較器を、第１の入力をそのクロック入力に受けるＤタイプフリッ
プフロップと、第２の入力を受けて微分し、該Ｄタイプフリップフロッ
プのクリア入力に与える微分回路とにより構成し、前記
サンプルホールド回路を、第２のループフィルタの出力を受けてディジタル信号に
変換するＡ／Ｄ変換器と、該Ａ／Ｄ変換器の出力をコントロール信号によりラッチ
するラッチ回路と、該ラッチ回路の出力をアナログ信号に変換するＤ／Ａ変
換器とにより構成することを特徴とする請求項７記載の
高速同期型水晶発振回路。
【請求項１７】前記サンプルホールド回路を、抵抗とコンデンサによる積分回路と、該積分回路の出力をコントロール信号によりサンプリン
グするスイッチと、該スイッチによりサンプリングした信号を保持するコン
デンサとにより構成することを特徴とする請求項２記載
の高速同期型水晶発振回路。
【請求項１８】前記第１のループフィルタの出力を切
り換える時定数回路を、第１の抵抗と、コントロール信号によりオン／オフされ
るスイッチが直列に接続された第２の抵抗との並列回路
と、該並列回路と接続されるコンデンサとで構成することを
特徴とする請求項２又は請求項７のいずれかに記載の高
速同期型水晶発振回路。
【請求項１９】前記第１のループフィルタの出力を切
り換える時定数回路を、第１の抵抗と第２の抵抗の直列回路と、該第２の抵抗の両端をコントロール信号により短絡する
スイッチと、前記直列回路と接続されるコンデンサとで構成すること
を特徴とする請求項２又は請求項７のいずれかに記載の
高速同期型水晶発振回路。
【請求項２０】前記水晶発振器の出力を１／Ｎ分周器
を介して第１の位相比較器の一方の入力に入力し、前記電圧制御発振器の出力を１／Ｍ分周器を介して第１
の位相比較器の他方の入力に入力し、前記水晶発振器の出力を１／Ｎ’分周器を介して第２の
位相比較器の一方の入力に入力し、バースト信号を１／Ｍ’分周器を介して第２の位相比較
器の他方の入力に入力する構成とし、Ｎ’＝ｎ・Ｎ，前記電圧加算器の第１のループフィルタ出力を受ける入
力抵抗の抵抗値をＲ３，前記サンプルホールド回路の出
力を受ける入力抵抗の抵抗値をＲ４とした場合に、Ｒ
４＝ｎ・Ｒ３，Ｍ＝ｍ・Ｍ’（但し、Ｍ，ｍ，Ｎ，ｎ，Ｍ’，Ｎ’は整
数）とすることを特徴とする請求項２記載の高速同期型水晶
発振回路。
【請求項２１】回路内に含まれる分周器の分周比を１
とすることを特徴とする請求項２又は請求項７又は請求
項２０のいずれかに記載の高速同期型水晶発振回路。
【請求項２２】前記水晶発振器の代わりに温度補償型
水晶発振器（ＴＣＸＯ）を用いることを特徴とする請求
項２又は請求項７又は請求項２０のいずれかに記載の高
速同期型水晶発振回路。
【請求項２３】前記水晶発振器の代わりに、水晶振動
子と抵抗とコンデンサを用いた発振回路を用いることを
特徴とする請求項２又は請求項７又は請求項２０のいず
れかに記載の高速同期型水晶発振回路。