JP4967483B2 - クロック切り替え回路 - Google Patents

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Description

本発明は，多相クロックの切り替えを行うクロック切り替え回路に関し，特に，省電力化を可能にしたクロック切り替え回路に関する。
本発明にかかるクロック切り替え回路は，同一周波数で位相が異なる複数のクロックから１つのクロックを選択するとともに，隣接する位相のクロックへの切り替えを繰り返すことで，所望のクロックを選択する。通信システムの受信装置や，ハードディスクのデータ再生装置において，同一周波数で且つ位相が異なる複数のクロックから１つのクロックが選択され，その選択クロックがデータサンプリングにおけるサンプリングクロックなどとして利用される。例えば，特許文献１には，多相クロックからデータパルスのタイミングに同期したクロックを選択して切り替えることが記載されている。
また，クロックの切り替えにおいて，隣接する位相のクロックへの切り替えを繰り返すことで，所望の位相のクロックを選択するクロック切り替え回路が提案されている。例えば，特許文献２に記載されたとおりである。このクロック切り替え回路では，８相のクロックから１つのクロックを選択する場合に，３層の２クロックセレクタをトーナメント状に配置し，各層のセレクタを３ビットの選択信号でそれぞれ選択制御する。つまり，１層目にそれぞれクロックを入力する４個の２クロックセレクタが，２層目に１層目のセレクタ出力を入力する２個の２クロックセレクタが，そして，３層目に２層目のセレクタ出力を入力する１個の２クロックセレクタがそれぞれ設けられる。
この選択信号をグレイコードで構成することで，３ビットの選択信号のうち１ビットのみを変更することで，隣接する位相のクロックへの切り替えが可能になる。クロックを切り替える際に３ビットの選択信号のうち１ビットのみしか変更（０から１または１から０）されないので，選択信号間のスキューの問題を解消することができ，クロック切り替え時における出力クロックのグリッジの発生を防止することができる。
そして，各セレクタには，２つの入力クロックが共に同じレベル（ＨレベルまたはＬレベル）の期間に選択信号をラッチするフリップフロップ回路が設けられ，フリップフロップ回路の出力に応じて１つの入力クロックのいずれか一方が選択される。よって，このクロック切り替え回路におけるセレクタは，２つの入力クロックが同じレベルの期間にクロックの切り替えを行うので，出力クロックのレベルが変動せず，グリッジが発生しない。
特開２００１−５６９１８号公報 特開２００６−１１７０４号公報
しかしながら，特許文献２に記載されたクロック切り替え回路は，常に全てのセレクタのフリップフロップ回路が動作状態にあるため，選択信号の切り替えのたびにフリップフロップ回路がそれをラッチしセレクタが切り替わり動作を行い，その動作に必要な電力を消費する。８相のクロックであれば，７個のセレクタ全部が選択信号の切り替えのたびに切り替え動作を行い，１６相のクロックであれば，１５個のセレクタが全て選択信号の切り替えのたびに切り替え動作を行い，２N相のクロックであれば，２N−１個のセレクタが全て選択信号の切り替えのたびに動作する。その場合，必ずしも全てのセレクタで切り替え動作をする必要はなく，かかる無駄な電力消費を回避することが望ましい。
そこで，本発明の目的は，消費電力を抑制したクロック切り替え回路を提供することにある。
上記の目的を達成するために，本発明の第１の側面によれば，Ｎ（Ｎは３以上の整数）ビットの選択信号に基づいて，同じ周波数でそれぞれ位相がずれた２N相の入力クロックから１つを選択して出力クロックとして出力するクロック切り替え回路において，それぞれ，入力される２つのクロックから１つを選択して出力する２N−１個のセレクタを有するセレクタ群と，前記２N−１個のセレクタをアクティブ状態かスリープ状態かに制御する２N−１の動作制御信号を生成する動作制御回路とを有する。前記セレクタは，選択信号によりそれぞれクロックの選択を行う。そして，動作制御回路が，選択信号に基づいて，２N−１個のセレクタのうち一部のセレクタをアクティブ状態に制御し，残りのセレクタをスリープ状態に制御する。
上記の目的を達成するために，本発明の第２の側面によれば，クロック切り替え回路は，Ｎ（Ｎは３以上の整数）ビットの選択信号に基づいて，同じ周波数でそれぞれ位相がずれた２N相の入力クロックから１つを選択して出力クロックとして出力する。このクロック切り替え回路は，それぞれ，入力される２つのクロックから１つを選択して出力する２N−１個のセレクタを有するセレクタ群と，前記２N−１個のセレクタをアクティブ状態かスリープ状態かに制御する２N−１の動作制御信号を生成する動作制御回路とを有する。
セレクタ群は，前記入力クロックのうち２つの入力クロックをそれぞれ入力していずれかのクロックを選択して出力する第１〜第２N-1のセレクタを有する第１層と，前記第１層の２つセレクタの出力クロックをそれぞれ入力していずれかのクロックを選択して出力する第２N-1＋１〜第２N-1＋２N-2のセレクタを有する第２層と，さらに，同様に第３層〜第Ｎ（この場合はＮは４以上）層を有し，前記第Ｎ層は，第Ｎ−１層の２つのセレクタの出力クロックを入力していずれかのクロックを選択して出力する第２N−１のセレクタを有する。
そして，前記第１層のセレクタに第１の選択信号が正論理または負論理で供給され，前記第２層のセレクタに第２の選択信号が正論理または負論理で供給され，同様に第３層〜第Ｎ−１層のセレクタに第３〜第Ｎ−１の選択信号が正論理または負論理で供給され，前記第Ｎ層のセレクタに第Ｎの選択信号が供給される。
さらに，前記動作制御回路は，前記Ｎビットの選択信号の状態に応じて，前記２N−１個のセレクタのうち一部のセレクタをアクティブ状態にし，残りのセレクタをスリープ状態にする前記動作制御信号を生成する。
上記の発明の第１の側面によれば，２N−１個のセレクタのうち隣接するクロックへの切り替えに必要な一部のセレクタをアクティブ状態にし，残りのセレクタをスリープ状態にするので，消費電力を小さくすることができる。
上記の第２の側面における好ましい態様によれば，前記動作制御回路は，前記選択される入力クロックの入力端子から前記出力クロックの出力端子に至るＮ階層のＮ個のセレクタのうち，隣接する２つの入力クロックから当該選択される入力クロックに切り替えるために必要な２個のセレクタに，少なくともアクティブ状態の動作制御信号を生成する。
上記の第２の側面における好ましい態様によれば，前記動作制御回路は，少なくとも，前記される入力クロックの入力端子から前記出力クロックの出力端子に至るＮ階層のセレクタと，前記選択される入力クロックから切り替わり可能な隣接する次選択候補の入力クロックの入力端子から前記出力クロックの出力端子に至るＮ階層のセレクタとに，アクティブ状態の動作制御信号を生成する。
上記の第２の側面における好ましい態様によれば，前記動作制御回路は，少なくとも，前記選択される入力クロックの入力端子から前記出力クロックの出力端子に至るＮ階層のセレクタのうち，隣接する２つの入力クロックから当該選択される入力クロックに切り替えるために必要な２個のセレクタと，前記選択される入力クロックから切り替わり可能な隣接する次選択候補の入力クロックの入力端子から前記出力クロックの出力端子に至るＮ階層のセレクタとに，アクティブ状態の動作制御信号を生成する。
本発明によれば，Ｎ相の入力クロックのうち隣接するクロックへ順次切り替えを行ってクロックを選択するクロック切り替え回路であって，トーナメント状に配置した２N−１個のセレクタのうち，クロックの切り替えに必要なセレクタのみをアクティブ状態にし，残りのセレクタをスリープ状態にするので，省電力化を図ることができる。
以下，図面にしたがって本発明の実施の形態について説明する。但し，本発明の技術的範囲はこれらの実施の形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
図１は，本実施の形態の背景となる特許文献２に記載されているクロック切り替え回路の図である。このクロック切り替え回路は，８相の入力クロックＩＣＬＫ１〜ＩＣＬＫ８から１つのクロックを選択して出力クロックＯＣＬＫを出力する。クロック切り替え回路は，８相の入力クロックＩＣＬＫ１〜８の隣接する２つの入力クロックからいずれかを選択する４つのセレクタＳ１〜Ｓ４からなる第１層と，それらセレクタＳ１〜Ｓ４の隣接する２つの出力クロックからいずれかを選択する２つのセレクタＳ５，Ｓ６からなる第２層と，それらセレクタＳ５，Ｓ６の２つの出力クロックからいずれかを選択するセレクタＳ７からなる第３層とを有する。そして，クロック選択のための３ビットの選択信号ＩＣＯＤＥ［０］〜［２］が供給され，最下位ビットの選択信号ＩＣＯＤＥ［０］は第１層のセレクタＳ１〜Ｓ４に供給され，選択信号ＩＣＯＤＥ［１］は第２層のセレクタＳ５，Ｓ６に供給され，最上位の選択信号ＩＣＯＤＥ［２］は第３層のセレクタＳ７に供給される。
図２は，８相の入力クロックＩＣＬＫ１〜８の信号波形を示す図である。８つの入力クロックは，同じ周波数であるが，それぞれ位相が異なっている。つまり，８つの入力クロックは，１周期（３６０°）を８等分した位相差をそれぞれ有し，クロックＩＣＬＫ８が最も進んだ位相を有し，クロックＩＣＬＫ１が最も遅れた位相を有する。そして，図１のクロック切り替え回路は，これらの８相の入力クロックのうち，選択中の入力クロックから隣接する２つの入力クロックのいずれかに切り替える。そして，このクロックの切り替えに際して，３ビットの選択信号ＩＣＯＤＥ［２：０］は，いずれか１ビットの選択信号のみが切り替わり，それに応答して，対応する層のセレクタが切り替わり，隣接する２つの入力クロックのうちいずれかに切り替えられる。これにより，クロック切り替えに際して，１ビットの選択信号のみが０から１または１から０に切り替えられればよいので，選択信号によるスキューの発生を考慮する必要がない。さらに，入力クロックの入力端子から出力端子に至る経路内の３つのセレクタのうち，１つのセレクタのみしか切り替え動作を行わないので，出力クロックにグリッジが発生することもない。なお，信号「０」はＬｏｗレベルを，信号「１」はＨｉｇｈレベルをそれぞれ意味する。
図１に戻り，上記のように１ビットの選択信号の切り替えにより隣接する入力クロックのいずれかに切り替えが可能になるようにするために，奇数番目のセレクタＳ１，Ｓ３，Ｓ５，Ｓ７には，対応する選択信号が正論理で供給され，偶数番目のセレクタＳ２，Ｓ４，Ｓ６には，対応する選択信号が負論理で供給される。
図３は，入力クロックとそれを選択する選択信号と入力クロック切り替えの時の切り替えに寄与するセレクタとの関係を示す図表である。この図表に示すとおり，選択信号ＩＣＯＤＥ［２：０］は，入力クロックＩＣＬＫ１〜８に対応するグレイコードになっている。つまり，入力クロックＩＣＬＫ１〜８を選択する選択信号ＩＣＯＤＥ［２：０］は，「０００」「００１」「０１１」「０１０」「１１０」「１１１」「１０１」「１００」となっていて，３ビットの選択信号のいずれか１ビットを切り替えるだけで，隣接する入力クロックへ切り替えることができる。例えば，入力クロックＩＣＬＫ２からＩＣＬＫ１またはＩＣＬＫ３に切り替えるためには，選択信号「００１」からＬＳＢを「０」にして「０００」にするか（ＩＣＬＫ１へ切り替え），２ビット目を「１」にして「０１１」にするか（ＩＣＬＫ３へ切り替え）のいずれかの切り替えが行われる。
図１中には，８つの入力クロックＩＣＬＫ１〜８を選択するための選択信号「０」または「１」がそれぞれのセレクタの２入力端子に付記されている。これによれば明らかなとおり，入力クロックＩＣＬＫ１〜８の隣接クロックへの切り替えは，図３の右コラムに示したセレクタの切り換えにより実行される。例えば，クロックＩＣＬＫ１とＩＣＬＫ２との間の切り替えは，セレクタＳ１の切り替えにより行われ，それ以外のセレクタの切り換えは影響を与えない。それ以外のクロック間の切り替えについても，図３の右コラムに示されるセレクタの切り換えにより行われる。
図４は，クロック切り替え回路のセレクタの構成図である。クロックの選択信号ＩＣＯＤＥ［２：０］は，入力クロックとは非同期で切り替えられる。したがって，セレクタに入力される２つのクロックが異なるレベルの時に選択信号が切り替えられるとセレクタの出力クロックにグリッジが生じたりして好ましくない。そこで，図４のセレクタＳｎは，２つのクロックＩＣＬＫＡ，ＩＣＬＫＢが同じレベル，例えばＨレベルであることを検出するＡＮＤゲート２と，そのＡＮＤゲート２の出力ＡＤＣＬＫの立ち上がりエッジに応答して，選択信号ＩＳＥＬをラッチするフリップフロップＦＦとからなる切り替え制御回路を設けて，フリップフロップＦＦの相補クロック信号ＳＯＵＴ，ＳＸＯＵＴの切り替えに応答して，セレクタ回路ＳＥＬがクロックの切り替えを行うようにしている。したがって，ＡＮＤゲート２の代わりにＮＯＲゲートを設けて，２つのクロックＩＣＬＫＡ，ＩＣＬＫＢが共にＬレベルのときに選択信号ＩＳＥＬをフリップフロップＦＦがラッチするようにしてもよい。
図５は，図４のセレクタの動作波形図である。ＡＮＤゲート２は，２つのクロックＩＣＬＫＡ，ＩＣＬＫＢが共にＨレベルの期間Ｔ１でＨレベルになるクロック信号ＡＤＣＬＫを出力する。この信号ＡＤＣＬＫの立ち上がりエッジ（Ｔ２）に応答して，フリップフロップ回路ＦＦが選択信号ＩＳＥＬのＨレベルをラッチし，その出力ＳＯＵＴ，ＳＸＯＵＴを切り替え，それに応答してセレクタ回路ＳＥＬが選択クロックを切り替える。また，同様に信号ＡＤＣＬＫの立ち上がりエッジ（Ｔ３）でも，選択信号ＩＳＥＬのＬレベルがフリップフロップ回路ＦＦにラッチされ，その出力ＳＯＵＴ，ＳＸＯＵＴが切り替わり，それに応答してセレクタ回路ＳＥＬが選択クロックを切り替える。
このように，セレクタＳｎが位相が隣接する２つのクロックのいずれかを選択するので，２つのクロックが同じレベルになる期間が長い。それを利用して，両クロックが同じレベルになるタイミングをトリガにして，２つのクロック間の切り替えを行う。これにより，選択信号の切り替わりタイミングにかかわらず，十分な余裕をもってクロック間の切り替わりが可能になり，出力クロックにグリッジなどが発生することが回避される。
図６は，クロック切り替え回路の別のセレクタの構成図である。このセレクタでは，図４のセレクタと異なり，切り替え制御回路として，ＡＮＤゲート２に代えてＮＡＮＤゲート４が設けられ，そのＮＡＮＤゲート４の出力クロックＮＡＤＣＬＫの立ち上がりエッジで選択信号ＩＳＥＬをラッチするフリップフロップ回路ＦＦ１と，出力クロックＮＡＤＣＬＫの立ち下がりエッジでフリップフロップＦＦ１の出力をラッチするフリップフロップ回路ＦＦ２，ＦＦ３とを有する。つまり，ラッチ動作が２段階になっている。
図７は，図６のセレクタの動作波形図である。ＮＡＮＤゲート４は，２つのクロックＩＣＬＫＡ，ＩＣＬＫＢが共にＨレベルの期間Ｔ４でＬレベルになるクロック信号ＮＡＤＣＬＫを出力する。このクロック信号ＮＡＤＣＬＫの立ち上がりエッジ（Ｔ５）に応答して，フリップフロップ回路ＦＦ１が選択信号ＩＳＥＬのＨレベルをラッチし，クロック信号ＮＡＤＣＬＫの立ち下がりエッジ（Ｔ６）に応答して，フリップフロップ回路ＦＦ２，ＦＦ３がフリップフロップ回路ＦＦ１の出力ＯＣＯＤＥ，ＯＸＣＯＤＥをそれぞれラッチする。これにより，フリップフロップ回路ＦＦ１の２つの出力の変化に時間差が生じても，セレクタ回路ＳＥＬに供給する２つの信号ＳＯＵＴ，ＳＸＯＵＴの切り替わりタイミングを同じにすることができる。
同様に，クロック信号ＮＡＤＣＬＫの立ち上がりエッジ（Ｔ７）に応答して，フリップフロップ回路ＦＦ１が選択信号ＩＳＥＬのＬレベルをラッチし，クロック信号ＮＡＤＣＬＫの立ち下がりエッジ（Ｔ８）に応答して，フリップフロップ回路ＦＦ２，ＦＦ３がフリップフロップ回路ＦＦ１の出力ＯＣＯＤＥ，ＯＸＣＯＤＥをそれぞれラッチする。この場合も，セレクタ回路ＳＥＬに供給する２つの信号ＳＯＵＴ，ＳＸＯＵＴの切り替わりタイミングは同じなる。
図８は，本実施の形態におけるクロック切り替え回路の図である。このクロック切り替え回路は，図１のクロック切り替え回路と同様に，８相の入力クロックＩＣＬＫ１〜ＩＣＬＫ８のうち１つのクロックを選択して出力クロックＯＣＬＫとして出力する。そのために，第１層の４つのセレクタＳ１〜Ｓ４と，第２層の２つのセレクタＳ５，Ｓ６と，第３層の１つのセレクタＳ７とを有し，３ビットの選択信号ＩＣＯＤＥ［２：０］に基づいて，各セレクタが２つの入力されるクロックからいずれか一方を選択する。選択信号とセレクタとの関係は，図１と同じであり，クロックの切り替え動作も図３と同じである。
本実施の形態のクロック切り替え回路は，選択信号ＩＣＯＤＥの状態に応じて，各セレクタをアクティブ状態またはスリープ状態に制御する動作制御信号Ｃ１〜Ｃ７を生成する動作制御回路１０を有する。動作制御信号Ｃ１〜Ｃ８は，それぞれセレクタＳ１〜Ｓ８に供給される。そして，動作制御回路１０は，選択信号に基づいて，８つのセレクタのうち必要な一部のセレクタをアクティブ状態にし，残りのセレクタをスリープ状態にする動作制御信号Ｃ１〜Ｃ８を生成する。それにより，動作不要なセレクタをスリープ状態にすることで，全体の消費電力を削減することができる。
これに対して，図１のクロック切り替え回路は，全てのセレクタが，選択信号の切り替わり全てを内蔵するラッチ回路で切り替えて，出力クロックを切り替えるので，消費電力が大きくなりすぎる。本実施の形態では，動作制御回路１０により必要な一部のセレクタのみがアクティブ状態にされ，不必要な残りのセレクタはスリープ状態にされるので，省電力化を図ることができる。
図９は，本実施の形態におけるクロック切り替え回路のセレクタの構成図である。このセレクタＳｎは，図４と同様に，ＡＮＤゲート２０とフリップフロップ回路ＦＦとからなる切り替え制御回路１２を有する。ただし，ＡＮＤゲート２０には，入力されるクロックＩＣＬＫＡ，ＩＣＬＫＢに加えて，動作制御回路１０からの動作制御信号ＩＥＮ（図８のＣｎ）が供給される。したがって，動作制御信号ＩＥＮがアクティブ状態（Ｈレベル）の場合は，両クロックＩＣＬＫＡ，ＩＣＬＫＢが共にＨレベルになったときに，出力クロックＡＤＣＬＫがＨレベルに立ち上がるので，選択信号ＩＳＥＬがフリップフロップ回路ＦＦにラッチされて，セレクタ回路ＳＥＬが切り替え制御される。つまり，セレクタＳｎがアクティブ状態に制御され，選択信号の切り替わりに応答してラッチ動作と切り替わり動作をして電流が消費される。
一方，動作制御信号ＩＥＮがスリープ状態（Ｌレベル）の場合は，両クロックＩＣＬＫＡ，ＩＣＬＫＢの状態かかわらず，ＡＮＤゲート２０の出力ＡＤＣＬＫはＬレベルに維持されるので，フリップフロップ回路ＦＦは選択信号をラッチせず，以前にラッチした状態を維持する。つまり，セレクタ回路は切り替え制御されずスリープ状態になり，クロックの選択状態をそのまま維持する。
ＡＮＤゲート２０の代わりにＮＯＲゲートを設けて，両クロックＩＣＬＫＡ，ＩＣＬＫＢが共にＬレベルの時に選択信号をフリップフロップがラッチするような構成にした場合は，動作制御信号ＩＥＮ（Ｃｎ）は，Ｌレベルがアクティブ状態，Ｈレベルがスリープ状態になる。
図１０は，本実施の形態におけるクロック切り替え回路のセレクタの構成図である。このセレクタＳｎは，図６と同様に，ＮＡＮＤゲート４０と，フリップフロップ回路ＦＦ１１と，フリップフロップ回路ＦＦ２，ＦＦ３とからなる切り替え制御回路１２を有する。ただし，ＮＡＮＤゲート４０には，入力されるクロックＩＣＬＫＡ，ＩＣＬＫＢに加えて，動作制御回路１０からの動作制御信号ＩＥＮ（図８のＣｎ）が供給される。したがって，動作制御信号ＩＥＮがアクティブ状態（Ｈレベル）の場合は，両クロックＩＣＬＫＡ，ＩＣＬＫＢが共にＨレベルからいずれか一方がＬレベルになったときに，出力クロックＮＡＤＣＬＫが立ち上がるので，フリップフロップ回路ＦＦ１が選択信号ＩＳＥＬをラッチする。その後，両クロックＩＣＬＫＡ，ＩＣＬＫＢが共にＨレベルになったときに，出力クロックＮＡＤＣＬＫがＬレベルに立ち下がるので，フリップフロップ回路ＦＦ１の出力ＯＣＯＤＥ，ＯＸＣＯＤＥがフリップフロップ回路ＦＦ２，ＦＦ３にラッチされて，セレクタ回路ＳＥＬが切り替え制御される。つまり，セレクタＳｎがアクティブ状態に制御され，選択信号の切り替わりに応答してラッチ動作と切り替わり動作とが行われ電流が消費される。
一方，動作制御信号ＩＥＮがスリープ状態（Ｌレベル）のときは，両クロックＩＣＬＫＡ，ＩＣＬＫＢの状態係わらず，ＮＡＮＤゲート４０の出力ＮＡＤＣＬＫはＨレベルに維持されるので，フリップフロップ回路ＦＦ１，ＦＦ２，ＦＦ３はラッチ動作をせず，以前にラッチした状態を維持する。つまり，セレクタ回路ＳＥＬは切り替え制御されずスリープ状態になり，クロックの選択状態をそのまま維持する。
図１１は，セレクタ回路の回路図である。図９，図１０のセレクタＳｎ内のセレクタ回路ＳＥＬは，３つのインバータＩＮＶ１，２，３で構成されている。図１１には，それら３つのインバータＩＮＶ１，２，３の具体的回路図が示される。インバータＩＮＶ１は，ＰチャネルトランジスタＰ１，Ｐ２とＮチャネルトランジスタＱ１，Ｑ２で構成され，トランジスタＰ１，Ｑ２に切り替え制御回路１２がラッチした選択信号ＩＳＥＬの相補信号ＳＯＵＴ，ＳＸＯＵＴがそれぞれ供給され，トランジスタＰ２，Ｑ１に入力クロックＩＣＬＫＡが供給される。一方，インバータＩＮＶ２は，ＰチャネルトランジスタＰ３，Ｐ４とＮチャネルトランジスタＱ３，Ｑ４で構成され，トランジスタＰ３，Ｑ４に切り替え制御回路１２がラッチした選択信号ＩＳＥＬの相補信号ＳＸＯＵＴ，ＳＯＵＴがそれぞれ供給され，トランジスタＰ４，Ｑ３に入力クロックＩＣＬＫＢが供給される。そして，インバータＩＮＶ３は，ＰチャネルトランジスタＰ５とＮチャネルトランジスタＱ５とで構成され，それらのゲートにインバータＩＮＶ１，２の出力が供給される。
よって，相補信号ＳＯＵＴ，ＳＸＯＵＴがＨ，Ｌレベルであれば，インバータＩＮＶ２がアクティブになり，クロックＩＣＬＫＢが選択され，相補信号ＳＯＵＴ，ＳＸＯＵＴがＬ，Ｈレベルであれば，インバータＩＮＶ１がアクティブになり，クロックＩＣＬＫＡが選択される。前述のように，スリープ状態では選択信号がフリップフロップにラッチされないので，インバータＩＮＶ１，２の切り替えが発生せずに，省電力化を図ることができる。
図１１において，選択信号ＩＳＥＬの相補信号ＳＯＵＴ，ＳＸＯＵＴのインバータＩＮＶ１，２への入力を逆にすると，逆論理でセレクタ回路がクロックの選択動作を行う。よって，選択信号を正論理で供給するか負論理で供給するかは，相補信号ＳＯＵＴ，ＳＸＯＵＴのインバータＩＮＶ１，２への入力の極性が異なることを意味する。
図１２は，クロックの切り替えに必要なアクティブ化されるセレクタを説明するための図である。図１２では，選択中の入力クロックＩＣＬＫ２から両隣の入力クロックＩＣＬＫ１またはＩＣＬＫ３に切り替わる場合を示している。図３に示したとおり，入力クロックＩＣＬＫ２を選択する選択信号ＩＣＯＤＥ［２：０］は「００１」であり，図９中太線で示したルートで入力クロックＩＣＬＫ２が出力クロックＯＣＬＫとして出力される。
この状態から，選択信号ＩＣＯＤＥ［２：０］を「０００」にして入力クロックＩＣＬＫ１に切り替える場合は，最下位ビットＩＣＯＤＥ［０］の切り替わりにより切り替え制御される１層目のセレクタのうち，セレクタＳ１が切り替われば十分であり，セレクタＳ２，Ｓ３，Ｓ４が切り替わる必要はない。逆に，この状態から，選択信号ＩＣＯＤＥ［２：０］を「０１１」にして入力クロックＩＣＬＫ３に切り替える場合は，２ビット目のＩＣＯＤＥ［１］の切り替わりにより切り替え制御される２層目のセレクタのうち，セレクタＳ５が切り替われば十分であり，セレクタＳ６が切り替わる必要はない。このことは，図３の切り替わるセレクタからも理解できる。
逆に，入力クロックＩＣＬＫ１またはＩＣＬＫ３を選択している状態から，入力クロックＩＣＬＫ２に切り替える場合，図３から理解できるとおり，入力クロックＩＣＬＫ１から切り替わるために必要なセレクタＳ１と，入力クロックＩＣＬＫ３から切り替わるために必要なセレクタＳ５とがアクティブ状態にされていれば，いずれの入力クロックＩＣＬＫ１，３から入力クロックＩＣＬＫ２への切り替わりに対応可能である。したがって，選択信号ＩＣＯＤＥに応じて動作制御信号Ｃ１〜Ｃ７を生成する場合は，入力クロックＩＣＬＫ２を選択する選択信号「００１」に対しては，動作制御信号Ｃ１，Ｃ５がアクティブ状態（Ｈレベル）にすることが最低限必要となる。
同様に，図３に示されるとおり，入力クロックＩＣＬＫ１を選択する選択信号「０００」に対しては，セレクタＳ１とＳ７をアクティブ化するように動作制御信号Ｃ１，Ｃ７をアクティブ状態（Ｈレベル）にする。他の選択信号に対するアクティブ状態にすべき最低限の動作制御信号も，図３から理解できる。
図１３は，本実施の形態におけるクロック切り替え回路の選択信号とセレクタの動作状態との関係を示す図表である。この例は，クロック切り替えに最低限必要なアクティブ状態を「Ａ」で示し，それ以外はスリープ状態「Ｓ」にされる。よって，各セレクタの動作状態と各セレクタに供給される動作制御信号の状態とは一致する。
前述のとおり，クロック切り替え回路は，８相の入力クロックＩＣＬＫ１〜８を順番に切り替える。したがって，一旦全てのセレクタをアクティブ状態にするリセット動作を行えば，初期状態の選択信号に対応する選択状態が各セレクタで確定する。その後は，初期状態の選択信号に対応する入力クロックから隣接するいずれかの入力クロックへの切り替えが繰り返される。よって，リセット動作の後は，前述のとおり，それぞれの選択信号に対しては最低限必要なセレクタのみをアクティブ状態にすれば良いことになる。図１３の例によれば，７つのセレクタのうち２つのセレクタのみがアクティブ状態にされ，残りはスリープ状態にされるので，動作率は２／７となり，大幅な省電力化を図ることができる。
図１３のように２／７の動作率でセレクタをアクティブ状態に制御すると，クロック切り替え動作中に何らかのノイズによりいずれかのセレクタの状態が変化した場合，そのセレクタがスリープ状態に保たれると，選択信号に対して正しい選択状態でなくなることが予想される。このようなことを回避するためには，図１３の最低限必要な２つのセレクタに加えて，選択信号で選択される入力クロックの入力端子と出力端子を結ぶ経路上の３つのセレクタ（３層のセレクタ）全てをアクティブ状態に制御すればよい。よって，その場合は，入力クロックＩＣＬＫ１を選択する選択信号「０００」に対しては，セレクタＳ１，Ｓ５，Ｓ７をアクティブ状態にする。それ以外の選択信号に対しても，同様に３つのセレクタをアクティブ状態にする。
図１４は，本実施の形態におけるクロック切り替え回路の選択信号とセレクタの動作状態との関係を示す別の図表である。この例は，図１３と同じ考えに基づくクロック切り替えに最低限必要な２つのセレクタに加えて，上述したノイズ対策のための選択される入力クロックの経路にある３つのセレクタもアクティブ状態にされる。さらに，図１４では，選択された入力クロックから次に選択される候補の２つの入力クロックへの切り替えを考慮して，次の選択候補の２つの入力クロックの経路にある３つのセレクタもアクティブ状態にしている。
たとえば，入力クロックＩＣＬＫ１を選択する選択信号「０００」に対しては，クロックＩＣＬＫ１の経路上にあるセレクタＳ１，Ｓ５，Ｓ７に加えて，次の選択候補のクロックＩＣＬＫ８の経路上にあるセレクタＳ４，Ｓ６もアクティブ状態にされる。もう一つの次の選択候補のクロックＩＣＬＫ２は，クロックＩＣＬＫ１と同じ経路であるので，セレクタＳ１，Ｓ５，Ｓ７をアクティブ状態にするだけで足りることになる。
同様に，クロックＩＣＬＫ４を選択する選択信号「０１０」に対しては，クロックＩＣＬＫ４の経路上にあるセレクタＳ２，Ｓ５，Ｓ７に加えて，次選択候補のクロックＩＣＬＫ５の経路上にあるセレクタＳ３，Ｓ６もアクティブ状態にされる。また，クロックＩＣＬＫ３を選択する選択信号「０１１」に対しては，クロックＩＣＬＫ３の経路上にあるセレクタＳ２，Ｓ５に加えて，次選択候補のクロックＩＣＬＫ２の経路上にあるセレクタＳ１もアクティブ状態にされる。クロックＩＣＫＬ７を選択する選択信号「１０１」も同じ事情である。
ただし，セレクタＳ７は，次の選択候補に切り替える場合に切り替え制御される可能性がある場合（ＩＣＬＫ１，４，５，８）にアクティブ状態にされ，切り替え制御の可能性がない場合（ＩＣＬＫ２，３，６，７）はスリープ状態にされる。
図１４において，クロックＩＣＬＫ２，３，６，７を選択する選択信号に対して，セレクタＳ７もアクティブ状態に制御されることで，よりノイズに強い選択動作を可能にすることができる。
図１５は，本実施の形態における１６相の入力クロックに対応したクロック切り替え回路の図である。入力クロックＩＣＬＫ１〜１６のうち１つのクロックが，４ビットの選択信号ＩＣＯＤＥ［３：０］により制御される４層のセレクタ群（１５のセレクタ）により選択される。そして，グレイコードの選択信号により，入力クロックが順番に切り替えられる。さらに，各セレクタをアクティブ状態とスリープ状態に制御する動作制御回路１０が設けられている。動作制御回路１０は，動作制御信号を１５個のセレクタそれぞれに供給する。また，各セレクタの構造は，図９，図１０と同じである。
図１６は，図１５のクロック切り替え回路における，入力クロックと選択信号，及び選択信号に対応して最低限切り替えが必要なセレクタを示す図表である。図３に対応する図である。各入力クロックＩＣＬＫ１〜１６を選択するための４ビットの選択信号がそれぞれ示されている。
図１６に示されるとおり，入力クロックＩＣＬＫ２を選択する選択信号「０００１」に対しては，その前の選択入力クロックＩＣＬＫ１または３からクロックＩＣＬＫ２に切り替えるために必要なセレクタＳ１，Ｓ９がアクティブ状態にされればよい。同様に，入力クロックＩＣＬＫ４を選択する選択信号「００１０」に対しては，最低限セレクタＳ２，Ｓ１３がアクティブ状態にされればよい。このような考え方に従えば，１６相の入力クロックに対するクロック切り替え回路において，最低限アクティブ化が必要なセレクタは，当業者に自明である。これにより，図１５の回路における図１３と同様の図表を得ることができる。
さらに，８相の入力クロックの切り替え回路で説明したとおり，選択される入力クロックの経路上の４つのセレクタ全てがアクティブ状態にされることでもよい。さらに，図１４で説明したとおり，次選択候補のセレクタを含めてアクティブ状態にするようにしても良い。より多くのセレクタをアクティブ状態にすることで，ノイズによる誤動作を回避することができるが，逆に動作率が上がり省電力化に逆行することになる。
以上，８相の場合と１６相の場合でクロック切り替え回路を説明したが，本実施の形態は，それ以上のＮ相の入力クロックから１つのクロックを選択するクロック切り替え回路にも適用することができる。その場合は，第１層〜第Ｎ相にそれぞれセレクタが設けられ，合計で２N−１個のセレクタが設けられる。そして，選択信号はＮビットであり，各層のセレクタにそれぞれ正論理または負論理で供給される。
以上の実施の形態をまとめると，次の付記のとおりである。
（付記１）Ｎ（Ｎは３以上の整数）ビットの選択信号に基づいて，同じ周波数でそれぞれ位相がずれた２N相の入力クロックから１つを選択して出力クロックとして出力するクロック切り替え回路において，
それぞれ，入力される２つのクロックから１つを選択して出力する２N−１個のセレクタを有するセレクタ群と，
前記２N−１個のセレクタをアクティブ状態かスリープ状態かに制御する２N−１の動作制御信号を生成する動作制御回路とを有し，
前記セレクタ群は，
前記入力クロックのうち２つの入力クロックをそれぞれ入力していずれかのクロックを選択して出力する第１〜第２N-1のセレクタを有する第１層と，
前記第１層の２つセレクタの出力クロックをそれぞれ入力していずれかのクロックを選択して出力する第２N-1＋１〜第２N-1＋２N-2のセレクタを有する第２層と，
さらに，同様に第３層〜第Ｎ（この場合はＮは４以上）層を有し，前記第Ｎ層は，第Ｎ−１層の２つのセレクタの出力クロックを入力していずれかのクロックを選択して出力する第２N−１のセレクタを有し，
前記第１層のセレクタに第１の選択信号が正論理または負論理で供給され，前記第２層のセレクタに第２の選択信号が正論理または負論理で供給され，同様に第３層〜第Ｎ−１層のセレクタに第３〜第Ｎ−１の選択信号が正論理または負論理で供給され，前記第Ｎ層のセレクタに第Ｎの選択信号が供給され，
前記動作制御回路は，前記Ｎビットの選択信号の状態に応じて，前記２N−１個のセレクタのうち一部のセレクタをアクティブ状態にし，残りのセレクタをスリープ状態にする前記動作制御信号を生成することを特徴とするクロック切り替え回路。
（付記２）付記１記載のクロック切り替え回路において，
前記動作制御回路は，前記選択される入力クロックの入力端子から前記出力クロックの出力端子に至るＮ階層のＮ個のセレクタのうち，隣接する２つの入力クロックから当該選択される入力クロックに切り替えるために必要な２個のセレクタに，少なくともアクティブ状態の動作制御信号を生成することを特徴とするクロック切り替え回路。
（付記３）付記１記載のクロック切り替え回路において，
前記動作制御回路は，少なくとも，前記される入力クロックの入力端子から前記出力クロックの出力端子に至るＮ階層のセレクタと，前記選択される入力クロックから切り替わり可能な隣接する次選択候補の入力クロックの入力端子から前記出力クロックの出力端子に至るＮ階層のセレクタとに，アクティブ状態の動作制御信号を生成することを特徴とするクロック切り替え回路。
（付記４）付記１記載のクロック切り替え回路において，
前記動作制御回路は，少なくとも，前記選択される入力クロックの入力端子から前記出力クロックの出力端子に至るＮ階層のセレクタのうち，隣接する２つの入力クロックから当該選択される入力クロックに切り替えるために必要な２個のセレクタと，前記選択される入力クロックから切り替わり可能な隣接する次選択候補の入力クロックの入力端子から前記出力クロックの出力端子に至るＮ階層のセレクタとに，アクティブ状態の動作制御信号を生成することを特徴とするクロック切り替え回路。
（付記５）付記１記載のクロック切り替え回路において，
前記第１〜第２N−１のセレクタは，入力する２つのクロックが同じ論理レベルになるときに，前記選択信号に応じて前記２つのクロックのいずれかに切り替え，前記動作制御信号がアクティブ状態のときに当該切り替え動作を行い，前記動作制御信号がスリープ状態のときに当該切り替え動作を行わないことを特徴とするクロック切り替え回路。
（付記６）付記５記載のクロック切り替え回路において，
前記第１〜第２N−１のセレクタは，入力する２つのクロックが同じ論理レベルになるときに前記選択信号をラッチするフリップフロップを有する切り替え制御回路を有し，当該フリップフロップのラッチ出力信号に応答して前記２つのクロックのいずれかに切り替え，
さらに，前記フリップフロップは前記動作制御信号がアクティブ状態のときに前記選択信号をラッチし，前記動作制御信号がスリープ状態のときに前記選択信号をラッチしないことを特徴とするクロック切り替え回路。
（付記７）付記１又は５記載のクロック切り替え回路において，
前記第１〜第２N−１のセレクタの奇数番目のセレクタには，前記選択信号が正論理または負論理の一方の論理で供給され，偶数番目のセレクタには，前記選択信号の正論理または負論理の他方の論理で供給されることを特徴とするクロック切り替え回路。
（付記８）付記１記載のクロック切り替え回路において，
前記第１〜第Ｎの選択信号は，前記第１〜第２Nの入力クロックを選択するグレイコードであることを特徴とするクロック切り替え回路。
（付記９）Ｎ（Ｎは３以上の整数）ビットの選択信号に基づいて，同じ周波数でそれぞれ位相がずれた２N相の入力クロックから１つを選択して出力クロックとして出力するクロック切り替え回路において，
それぞれ，入力される２つのクロックから１つを選択して出力する２N−１個のセレクタを有するセレクタ群と，
前記２N−１個のセレクタそれぞれに供給され，当該セレクタをアクティブ状態かスリープ状態かに制御する２N−１つの動作制御信号を生成する動作制御回路とを有し，
前記セレクタ群は，
前記入力クロックのうち２つの入力クロックをそれぞれ入力していずれかのクロックを選択して出力する２N-1個のセレクタを有する第１層と，
前記第１層の２つセレクタの出力クロックをそれぞれ入力していずれかのクロックを選択して出力する２N-2個のセレクタを有する第２層と，
さらに，第ｉ層の２つのセレクタの出力クロックをそれぞれ入力していずれかのクロックを選択して出力する２N-i個のセレクタを有する第ｉ層（ｉ＝２〜Ｎ−１）と，
第Ｎ−１層の２つのセレクタの出力クロックを入力していずれかのクロックを選択して出力する１個のセレクタを有する第Ｎ層とを有し，
前記第１〜第Ｎの選択信号がそれぞれ，前記第１層〜第Ｎ層のセレクタに正論理または負論理で供給され，当該第１〜第Ｎの選択信号のうち１つの選択信号の切り替えに応答して，選択中の入力クロックから切り替え可能な隣接する２つの入力クロックに切り替えられ，
前記動作制御回路は，前記Ｎビットの選択信号の状態に応じて，前記２N−１個のセレクタのうち一部のセレクタをアクティブ状態にし，残りのセレクタをスリープ状態にする前記動作制御信号を生成することを特徴とするクロック切り替え回路。
（付記１０）付記９記載のクロック切り替え回路において，
前記動作制御回路は，前記選択される入力クロックの入力端子から前記出力クロックの出力端子に至るＮ階層のＮ個のセレクタのうち，隣接する２つの入力クロックから当該選択される入力クロックに切り替えるために必要な２個のセレクタに，少なくともアクティブ状態の動作制御信号を生成することを特徴とするクロック切り替え回路。
（付記１１）少なくとも３ビットの選択信号に基づいて，同じ周波数でそれぞれ位相がずれた８相の入力クロックから１つを選択して出力クロックとして出力するクロック切り替え回路において，
それぞれ，入力される２つのクロックから１つを選択して出力する少なくとも７個のセレクタを有するセレクタ群と，
前記７個のセレクタをアクティブ状態かスリープ状態かに制御する７つの動作制御信号を生成する動作制御回路とを有し，
前記セレクタ群は，少なくとも
前記入力クロックのうち２つの入力クロックをそれぞれ入力していずれかのクロックを選択して出力する第１〜第４のセレクタを有する第１層と，
前記第１層の２つセレクタの出力クロックをそれぞれ入力していずれかのクロックを選択して出力する第５〜第６のセレクタを有する第２層と，
さらに，前記第５と第６のセレクタの出力クロックを入力していずれかのクロックを選択して出力する第７のセレクタを有する第３層とを有し，
前記第１層のセレクタに第１の選択信号が正論理または負論理で供給され，前記第２層のセレクタに第２の選択信号が正論理または負論理で供給され，同様に第３層のセレクタに第３の選択信号が供給され，
前記動作制御回路は，前記３ビットの選択信号の状態に応じて，前記７個のセレクタのうち一部のセレクタをアクティブ状態にし，残りのセレクタをスリープ状態にする前記動作制御信号を生成することを特徴とするクロック切り替え回路。
（付記１２）付記１１記載のクロック切り替え回路において，
前記動作制御回路は，前記選択される入力クロックの入力端子から前記出力クロックの出力端子に至る３階層の３個のセレクタのうち，隣接する２つの入力クロックから当該選択される入力クロックに切り替えるために必要な２個のセレクタに，少なくともアクティブ状態の動作制御信号を生成することを特徴とするクロック切り替え回路。
（付記１３）付記１１記載のクロック切り替え回路において，
前記動作制御回路は，少なくとも，前記される入力クロックの入力端子から前記出力クロックの出力端子に至る３階層のセレクタと，前記選択される入力クロックから切り替わり可能な隣接する次選択候補の入力クロックの入力端子から前記出力クロックの出力端子に至る３階層のセレクタとに，アクティブ状態の動作制御信号を生成することを特徴とするクロック切り替え回路。
（付記１４）付記１１記載のクロック切り替え回路において，
前記動作制御回路は，少なくとも，前記選択される入力クロックの入力端子から前記出力クロックの出力端子に至る３階層のセレクタのうち，隣接する２つの入力クロックから当該選択される入力クロックに切り替えるために必要な２個のセレクタと，前記選択される入力クロックから切り替わり可能な隣接する次選択候補の入力クロックの入力端子から前記出力クロックの出力端子に至る３階層のセレクタとに，アクティブ状態の動作制御信号を生成することを特徴とするクロック切り替え回路。
（付記１５）付記１１記載のクロック切り替え回路において，
前記第１〜第７のセレクタは，入力する２つのクロックが同じ論理レベルになるときに，前記選択信号に応じて前記２つのクロックのいずれかに切り替え，前記動作制御信号がアクティブ状態のときに当該切り替え動作を行い，前記動作制御信号がスリープ状態のときに当該切り替え動作を行わないことを特徴とするクロック切り替え回路。
（付記１６）３ビットの選択信号に基づいて，同じ周波数でそれぞれ位相がずれた８相の入力クロックから１つを選択して出力クロックとして出力するクロック切り替え回路において，
それぞれ，入力される２つのクロックから１つを選択して出力する７個のセレクタを有するセレクタ群と，
前記７個のセレクタをアクティブ状態かスリープ状態かに制御する７つの動作制御信号を生成する動作制御回路とを有し，
前記セレクタ群は，
前記入力クロックのうち２つの入力クロックをそれぞれ入力していずれかのクロックを選択して出力する第１〜第４のセレクタを有する第１層と，
前記第１層の２つセレクタの出力クロックをそれぞれ入力していずれかのクロックを選択して出力する第５〜第６のセレクタを有する第２層と，
さらに，前記第５と第６のセレクタの出力クロックを入力していずれかのクロックを選択して出力する第７のセレクタを有する第３層とを有し，
前記第１〜第３の選択信号がそれぞれ，前記第１層〜第３層のセレクタに正論理または負論理で供給され，当該第１〜第３の選択信号のうち１つの選択信号の切り替えに応答して，選択中の入力クロックから切り替え可能な隣接する２つの入力クロックに切り替えられ，
前記動作制御回路は，前記３ビットの選択信号の状態に応じて，前記７個のセレクタのうち一部のセレクタをアクティブ状態にし，残りのセレクタをスリープ状態にする前記動作制御信号を生成することを特徴とするクロック切り替え回路。
（付記１７）付記１６記載のクロック切り替え回路において，
前記動作制御回路は，前記選択される入力クロックの入力端子から前記出力クロックの出力端子に至る３階層の３個のセレクタのうち，隣接する２つの入力クロックから当該選択される入力クロックに切り替えるために必要な２個のセレクタに，少なくともアクティブ状態の動作制御信号を生成することを特徴とするクロック切り替え回路。
本実施の形態の背景となる特許文献２に記載されているクロック切り替え回路の図である。 ８層の入力クロックＩＣＬＫ１〜８の信号波形を示す図である。 入力クロックとそれを選択する選択信号と入力クロック切り替えの時の切り替えに寄与するセレクタとの関係を示す図表である。 クロック切り替え回路のセレクタの構成図である。 図４のセレクタの動作波形図である。 クロック切り替え回路の別のセレクタの構成図である。 図６のセレクタの動作波形図である。 本実施の形態におけるクロック切り替え回路の図である。 本実施の形態におけるクロック切り替え回路のセレクタの構成図である。 本実施の形態におけるクロック切り替え回路の別のセレクタの構成図である。 セレクタ回路の回路図である。 クロックの切り替えに必要なアクティブ化されるセレクタを説明するための図である。 本実施の形態におけるクロック切り替え回路の選択信号とセレクタの動作状態との関係を示す図表である。 本実施の形態におけるクロック切り替え回路の選択信号とセレクタの動作状態との関係を示す別の図表である。 本実施の形態における１６相の入力クロックに対応したクロック切り替え回路の図である。 図１５のクロック切り替え回路における，入力クロックと選択信号，及び選択信号に対応して最低限切り替えが必要なセレクタを示す図表である。
符号の説明
Ｓ１〜Ｓ７：セレクタ ＩＣＬＫ１〜８：入力クロック
ＯＣＬＫ：出力クロック ＩＣＯＤＥ［２：０］：選択信号
１０：動作制御回路 Ｃ１〜Ｃ７：動作制御信号

Claims (10)

  1. Ｎ（Ｎは３以上の整数）ビットの選択信号に基づいて，同じ周波数でそれぞれ位相がずれた２N相の入力クロックから１つを選択して出力クロックとして出力するクロック切り替え回路において，
    それぞれ，入力される２つのクロックから１つを選択して出力する２N−１個のセレクタを有するセレクタ群と，
    前記２N−１個のセレクタをアクティブ状態かスリープ状態かに制御する２N−１の動作制御信号を生成する動作制御回路とを有し，
    前記セレクタ群は，
    前記入力クロックのうち２つの入力クロックをそれぞれ入力していずれかのクロックを選択して出力する第１〜第２N-1のセレクタを有する第１層と，
    前記第１層の２つセレクタの出力クロックをそれぞれ入力していずれかのクロックを選択して出力する第２N-1＋１〜第２N-1＋２N-2のセレクタを有する第２層と，
    さらに，同様に第３層〜第Ｎ（この場合はＮは４以上）層を有し，前記第Ｎ層は，第Ｎ−１層の２つのセレクタの出力クロックを入力していずれかのクロックを選択して出力する第２N−１のセレクタを有し，
    前記第１層のセレクタに第１の選択信号が正論理または負論理で供給され，前記第２層のセレクタに第２の選択信号が正論理または負論理で供給され，同様に第３層〜第Ｎ−１層のセレクタに第３〜第Ｎ−１の選択信号が正論理または負論理で供給され，前記第Ｎ層のセレクタに第Ｎの選択信号が供給され，
    前記動作制御回路は，前記Ｎビットの選択信号の状態に応じて，前記２N−１個のセレクタのうち一部のセレクタを前記アクティブ状態にし，残りのセレクタを前記スリープ状態にする前記動作制御信号を生成し，
    前記第１〜第２ N −１のセレクタは，前記選択信号に応じて前記２つのクロックのいずれかに切り替え，前記アクティブ状態のときに当該切り替え動作を行い，前記スリープ状態のときに当該切り替え動作を行わずクロックの選択状態をそのまま維持することを特徴とするクロック切り替え回路。
  2. 請求項１記載のクロック切り替え回路において，
    前記動作制御回路は，前記選択される入力クロックの入力端子から前記出力クロックの出力端子に至るＮ階層のＮ個のセレクタのうち，隣接する２つの入力クロックから当該選択される入力クロックに切り替えるために必要な２個のセレクタに，少なくともアクティブ状態の動作制御信号を生成することを特徴とするクロック切り替え回路。
  3. 請求項１記載のクロック切り替え回路において，
    前記動作制御回路は，少なくとも，前記選択される入力クロックの入力端子から前記出力クロックの出力端子に至るＮ階層のセレクタと，前記選択される入力クロックから切り替わり可能な隣接する次選択候補の入力クロックの入力端子から前記出力クロックの出力端子に至るＮ階層のセレクタとに，アクティブ状態の動作制御信号を生成することを特徴とするクロック切り替え回路。
  4. 請求項１記載のクロック切り替え回路において，
    前記動作制御回路は，少なくとも，前記選択される入力クロックの入力端子から前記出力クロックの出力端子に至るＮ階層のセレクタのうち，隣接する２つの入力クロックから当該選択される入力クロックに切り替えるために必要な２個のセレクタと，前記選択される入力クロックから切り替わり可能な隣接する次選択候補の入力クロックの入力端子から前記出力クロックの出力端子に至るＮ階層のセレクタとに，アクティブ状態の動作制御信号を生成することを特徴とするクロック切り替え回路。
  5. 請求項１記載のクロック切り替え回路において，
    前記第１〜第２N−１のセレクタは，入力する２つのクロックが同じ論理レベルになるときに，前記選択信号に応じて前記２つのクロックのいずれかに切り替えることを特徴とするクロック切り替え回路。
  6. Ｎ（Ｎは３以上の整数）ビットの選択信号に基づいて，同じ周波数でそれぞれ位相がずれた２N相の入力クロックから１つを選択して出力クロックとして出力するクロック切り替え回路において，
    それぞれ，入力される２つのクロックから１つを選択して出力する２N−１個のセレクタを有するセレクタ群と，
    前記２N−１個のセレクタそれぞれに供給され，当該セレクタをアクティブ状態かスリープ状態かに制御する２N−１つの動作制御信号を生成する動作制御回路とを有し，
    前記セレクタ群は，
    前記入力クロックのうち２つの入力クロックをそれぞれ入力していずれかのクロックを選択して出力する２N-1個のセレクタを有する第１層と，
    前記第１層の２つセレクタの出力クロックをそれぞれ入力していずれかのクロックを選択して出力する２N-2個のセレクタを有する第２層と，
    さらに，第ｉ層の２つのセレクタの出力クロックをそれぞれ入力していずれかのクロックを選択して出力する２N-i個のセレクタを有する第ｉ層（ｉ＝２〜Ｎ−１）と，
    第Ｎ−１層の２つのセレクタの出力クロックを入力していずれかのクロックを選択して出力する１個のセレクタを有する第Ｎ層とを有し，
    前記第１〜第Ｎの選択信号がそれぞれ，前記第１層〜第Ｎ層のセレクタに正論理または負論理で供給され，当該第１〜第Ｎの選択信号のうち１つの選択信号の切り替えに応答して，選択中の入力クロックから切り替え可能な隣接する２つの入力クロックに切り替えられ，
    前記動作制御回路は，前記Ｎビットの選択信号の状態に応じて，前記２N−１個のセレクタのうち一部のセレクタを前記アクティブ状態にし，残りのセレクタを前記スリープ状態にする前記動作制御信号を生成し，
    前記第１〜第２ N −１のセレクタは，前記選択信号に応じて前記２つのクロックのいずれかに切り替え，前記アクティブ状態のときに当該切り替え動作を行い，前記スリープ状態のときに当該切り替え動作を行わずクロックの選択状態をそのまま維持することを特徴とするクロック切り替え回路。
  7. 請求項６記載のクロック切り替え回路において，
    前記動作制御回路は，前記選択される入力クロックの入力端子から前記出力クロックの出力端子に至るＮ階層のＮ個のセレクタのうち，隣接する２つの入力クロックから当該選択される入力クロックに切り替えるために必要な２個のセレクタに，少なくともアクティブ状態の動作制御信号を生成することを特徴とするクロック切り替え回路。
  8. 少なくとも３ビットの選択信号に基づいて，同じ周波数でそれぞれ位相がずれた８相の入力クロックから１つを選択して出力クロックとして出力するクロック切り替え回路において，
    それぞれ，入力される２つのクロックから１つを選択して出力する少なくとも７個のセレクタを有するセレクタ群と，
    前記７個のセレクタをアクティブ状態かスリープ状態かに制御する７つの動作制御信号を生成する動作制御回路とを有し，
    前記セレクタ群は，少なくとも
    前記入力クロックのうち２つの入力クロックをそれぞれ入力していずれかのクロックを選択して出力する第１〜第４のセレクタを有する第１層と，
    前記第１層の２つセレクタの出力クロックをそれぞれ入力していずれかのクロックを選択して出力する第５〜第６のセレクタを有する第２層と，
    さらに，前記第５と第６のセレクタの出力クロックを入力していずれかのクロックを選択して出力する第７のセレクタを有する第３層とを有し，
    前記第１層のセレクタに第１の選択信号が正論理または負論理で供給され，前記第２層のセレクタに第２の選択信号が正論理または負論理で供給され，同様に第３層のセレクタに第３の選択信号が供給され，
    前記動作制御回路は，前記３ビットの選択信号の状態に応じて，前記７個のセレクタのうち一部のセレクタを前記アクティブ状態にし，残りのセレクタを前記スリープ状態にする前記動作制御信号を生成し，
    前記第１〜第７のセレクタは，前記選択信号に応じて前記２つのクロックのいずれかに切り替え，前記アクティブ状態のときに当該切り替え動作を行い，前記スリープ状態のときに当該切り替え動作を行わずクロックの選択状態をそのまま維持することを特徴とするクロック切り替え回路。
  9. 請求項８記載のクロック切り替え回路において，
    前記動作制御回路は，前記選択される入力クロックの入力端子から前記出力クロックの出力端子に至る３階層の３個のセレクタのうち，隣接する２つの入力クロックから当該選択される入力クロックに切り替えるために必要な２個のセレクタに，少なくともアクティブ状態の動作制御信号を生成することを特徴とするクロック切り替え回路。
  10. ３ビットの選択信号に基づいて，同じ周波数でそれぞれ位相がずれた８相の入力クロックから１つを選択して出力クロックとして出力するクロック切り替え回路において，
    それぞれ，入力される２つのクロックから１つを選択して出力する７個のセレクタを有するセレクタ群と，
    前記７個のセレクタをアクティブ状態かスリープ状態かに制御する７つの動作制御信号を生成する動作制御回路とを有し，
    前記セレクタ群は，
    前記入力クロックのうち２つの入力クロックをそれぞれ入力していずれかのクロックを選択して出力する第１〜第４のセレクタを有する第１層と，
    前記第１層の２つセレクタの出力クロックをそれぞれ入力していずれかのクロックを選択して出力する第５〜第６のセレクタを有する第２層と，
    さらに，前記第５と第６のセレクタの出力クロックを入力していずれかのクロックを選択して出力する第７のセレクタを有する第３層とを有し，
    前記第１〜第３の選択信号がそれぞれ，前記第１層〜第３層のセレクタに正論理または負論理で供給され，当該第１〜第３の選択信号のうち１つの選択信号の切り替えに応答して，選択中の入力クロックから切り替え可能な隣接する２つの入力クロックに切り替えられ，
    前記動作制御回路は，前記３ビットの選択信号の状態に応じて，前記７個のセレクタのうち一部のセレクタを前記アクティブ状態にし，残りのセレクタを前記スリープ状態にする前記動作制御信号を生成し，
    前記第１〜第７のセレクタは，前記選択信号に応じて前記２つのクロックのいずれかに切り替え，前記アクティブ状態のときに当該切り替え動作を行い，前記スリープ状態のときに当該切り替え動作を行わずクロックの選択状態をそのまま維持することを特徴とするクロック切り替え回路。
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