JP3778292B2 - クロック切り替え回路 - Google Patents
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Description
の際にハザードの発生を防止できる。
の際にハザードの発生を防止できる。
図1は、第1実施形態に係るクロック切り替え回路1000を示すブロック図である。クロック切り替え回路1000は、第1のクロック選択信号CSS1を出力するクロック選択信号生成回路100と、クロック切り替え実行信号CES及び合成クロックCMPに基づいて切り替え指示信号CDSを出力する切り替え指示信号生成回路200とを含む。また、クロック切り替え回路1000は、第1のクロック(基準クロックとも言う)CLK1、第2のクロックCLK2及びクロック切り替え実行信号CESに基づいて合成クロックCMP(広義にはクロック切り替え用合成クロック)を出力する合成クロック生成回路300を含む。
第2実施形態に係るクロック切り替え回路1001は、図1の第1実施形態のクロック選択信号生成回路100、切り替え指示信号生成回路200、合成クロック生成回路300及び第1のセレクタ400の構成が異なる。その他の構成は第1実施形態と同様である。クロック切り替え回路1001は、クロック選択信号生成回路101、切り替え指示信号生成回路201、合成クロック生成回路301及び第1のセレクタ401を含むがこれに限定されない。クロック切り替え回路1001は、例えばクロック選択信号生成回路101を省略する構成でもよい。
図11は、第1実施形態及び第2実施形態のクロック切り替え回路1000、1001に対する比較例であるクロック切り替え回路2000を示す回路図である。クロック切り替え回路2000は、基準クロックCLK11に基づいて複数の分周クロックを出力する分周回路2100、セレクタ2200、フリップフロップ2300及びセレクタ2400を含むが、これに限定されない。クロック切り替え回路2000は、例えばフリップフロップ2300またはセレクタ2400を省略する構成でもよい。分周回路2100は、基準クロックCLK11に基づいて、例えば1/2分周クロックCLK12、1/4分周クロックCLK13、1/8分周クロックCLK14をセレクタ2200に出力する。
120、121 選択信号用フリップフロップ、
200、201 切り替え指示信号生成回路、210 第1のAND回路、
211 第2のOR回路、300、301 合成クロック生成回路、
310 第1のOR回路、311 第2のAND回路、
320、321 合成クロック用フリップフロップ、400 第1のセレクタ、
401 第1のセレクタ、500 第2のセレクタ、
1000、1001 クロック切り替え回路、CDS 切り替え指示信号、
CES クロック切り替え実行信号、CLK1 第1のクロック、
CLK2 第2のクロック、CMP クロック切り替え用合成クロック、
CSS1 第1のクロック選択信号、CSS2 第2のクロック選択信号
Claims (9)
- 第1のクロックと、前記第1のクロックとは周波数が異なる第2のクロックと、前記第1のクロックと前記第2のクロックを切り替えるためのクロック切り替え実行信号とを受け、前記第2のクロックが第1のレベルである期間にクロック切り替え実行信号がアクティブになった場合に、前記第1のクロックの立ち上がりエッジまたは立ち下がりエッジを含む前後の所与の期間、前記第2のクロックのレベルを第2のレベルに固定してクロック切り替え用合成クロックとして出力する合成クロック生成回路と、
前記クロック切り替え用合成クロックと、前記クロック切り替え実行信号とを受け、クロックの切り替え指示信号を出力する切り替え指示信号生成回路と、
前記切り替え指示信号がアクティブになった場合に、第1のクロック選択信号のレベルを変化させるクロック選択信号生成回路と、
前記クロック選択信号生成回路からの前記第1のクロック選択信号のレベルに応じて、前記第1のクロックまたは前記クロック切り替え用合成クロックのいずれかを選択して出力する第1のセレクタを含むことを特徴とするクロック切り替え回路。 - 請求項1において、
前記第1のクロックの立ち上がりエッジまたは立ち下がりエッジを含む前後の所与の期間は、前記第1のクロックの立ち上がりエッジまたは立ち下がりエッジの前の1クロック期間と、前記第1のクロックの立ち上がりエッジまたは立ち下がりエッジの後ろの1クロック期間で構成されることを特徴とするクロック切り替え回路。 - 請求項1または2において、
前記合成クロック生成回路は、
前記切り替え実行信号と前記第2のクロックが入力される第1のOR回路と、
前記第1のOR回路の出力を前記第1のクロックに基づいて保持し、保持された信号を出力することで、前記クロック切り替え用合成クロックを前記切り替え指示信号生成回路及び前記第1のセレクタに出力する合成クロック用フリップフロップと、
を含み、
前記第1のレベルはローレベルであり、前記第2のレベルはハイレベルであり、
前記第1のOR回路は、前記第2のクロックがローレベルである期間であっても、前記クロック切り替え実行信号がアクティブに設定された場合はハイレベルの信号を前記合成クロック用フリップフロップに出力することを特徴とするクロック切り替え回路。 - 請求項1乃至3のいずれかにおいて、
前記切り替え指示信号生成回路は、前記切り替え実行信号と前記合成クロック生成回路の出力が入力される第1のAND回路を含み、
前記第1のAND回路は、前記切り替え実行信号がアクティブであり、且つ、前記合成クロック生成回路の前記合成クロックがハイレベルである場合に、前記切り替え指示信号をアクティブに設定することを特徴とするクロック切り替え回路。 - 請求項1または2において、
前記合成クロック生成回路は、
前記切り替え実行信号と前記第2のクロックが入力される第2のAND回路と、
前記第2のAND回路の出力を前記第1のクロックに基づいて保持し、保持された信号を出力することで、前記クロック切り替え用合成クロックを前記切り替え指示信号生成回路及び前記第1のセレクタに出力する合成クロック用フリップフロップと、
を含み、
前記第1のレベルはハイレベルであり、前記第2のレベルはローレベルであり、
前記第2のAND回路は、前記第2のクロックがハイレベルである期間であっても、前記クロック切り替え実行信号がアクティブに設定された場合はローレベルの信号を前記合成クロック用フリップフロップに出力することを特徴とするクロック切り替え回路。 - 請求項1または2または5のいずれかにおいて、
前記切り替え指示信号生成回路は、前記切り替え実行信号と前記合成クロック生成回路の出力が入力される第2のOR回路を含み、
前記第2のOR回路は、前記切り替え実行信号がアクティブであり、且つ、前記合成クロック生成回路の前記合成クロックがローレベルである場合に、前記切り替え指示信号をアクティブに設定することを特徴とするクロック切り替え回路。 - 請求項1乃至6のいずれかにおいて、
前記クロック選択信号生成回路は、
選択信号用セレクタと、
前記選択信号用セレクタの出力信号を前記第1のクロックに基づいて保持し、保持された信号を前記選択信号用セレクタ及び前記第1のセレクタに前記第1のクロック選択信号として出力する選択信号用フリップフロップとを含み、
前記選択信号用セレクタは、前記選択信号用フリップフロップからの前記第1のクロック選択信号と、クロック切り替え時に前記第1のセレクタに選択されるクロックを決定するための第2のクロック選択信号とを受け、前記切り替え指示信号生成回路からの前記切り替え指示信号に基づいて、前記第1のクロック選択信号または前記第2のクロック選択信号のいずれかを前記選択信号用フリップフロップに出力することを特徴とするクロック切り替え回路。 - 請求項7において、
前記選択信号用セレクタは、前記切り替え指示信号生成回路の前記切り替え指示信号がアクティブに設定されると、前記第2のクロック選択信号を前記選択信号用フリップフロップに出力することを特徴とするクロック切り替え回路。 - 請求項1乃至8のいずれかにおいて、
複数のクロックを受け、前記複数のクロックのうちの任意のクロックを選択して、前記第2のクロックとして前記合成クロック生成回路に出力する第2のセレクタをさらに含むことを特徴とするクロック切り替え回路。
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