JP2002124854A - 信号選択回路 - Google Patents
信号選択回路Info
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- JP2002124854A JP2002124854A JP2000314151A JP2000314151A JP2002124854A JP 2002124854 A JP2002124854 A JP 2002124854A JP 2000314151 A JP2000314151 A JP 2000314151A JP 2000314151 A JP2000314151 A JP 2000314151A JP 2002124854 A JP2002124854 A JP 2002124854A
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Abstract
(57)【要約】
【目的】 信号選択回路に関し、選択した出力信号にハ
ザードが発生しないことを課題とする。 【構成】 位相φが0<φ<πの範囲内で異なり得る第
1,第2の入力クロック信号ICK0,ICK1の内の
いずれか一つを選択・出力するセレクタ回路SEL1
と、入力の選択信号CSをリタイミングして前記セレク
タ回路SEL1の選択用信号CSCを生成するリタイミ
ング回路FF1であって、前記第1,第2の入力クロッ
ク信号ICK0,ICK1の内の位相の遅い入力クロッ
ク信号(図の例ではICK1)のエッジによりリタイミ
ングするもの、とを備える。
ザードが発生しないことを課題とする。 【構成】 位相φが0<φ<πの範囲内で異なり得る第
1,第2の入力クロック信号ICK0,ICK1の内の
いずれか一つを選択・出力するセレクタ回路SEL1
と、入力の選択信号CSをリタイミングして前記セレク
タ回路SEL1の選択用信号CSCを生成するリタイミ
ング回路FF1であって、前記第1,第2の入力クロッ
ク信号ICK0,ICK1の内の位相の遅い入力クロッ
ク信号(図の例ではICK1)のエッジによりリタイミ
ングするもの、とを備える。
Description
【0001】
【発明の属する技術分野】本発明は信号選択回路に関
し、更に詳しくは位相の異なるクロック信号の選択制御
(クロックリカバリ回路)に適用して好適なるものであ
る。
し、更に詳しくは位相の異なるクロック信号の選択制御
(クロックリカバリ回路)に適用して好適なるものであ
る。
【0002】例えばデータ伝送装置の受信回路では主信
号データを最適のクロック位相で打ち抜くことが行わ
れ、このために複数位相の入力クロック信号の中から最
適位相のクロック信号を選択することが行われる。しか
し、入力クロック信号の切り替えタイミングが不適当で
あると、出力のクロック信号にハザード等が発生し、主
信号データの誤サンプル(2重サンプル等)の原因とな
る。そこで、出力のクロック信号にハザード等が発生し
ないことが望まれる。
号データを最適のクロック位相で打ち抜くことが行わ
れ、このために複数位相の入力クロック信号の中から最
適位相のクロック信号を選択することが行われる。しか
し、入力クロック信号の切り替えタイミングが不適当で
あると、出力のクロック信号にハザード等が発生し、主
信号データの誤サンプル(2重サンプル等)の原因とな
る。そこで、出力のクロック信号にハザード等が発生し
ないことが望まれる。
【0003】
【従来の技術】図12〜図15は従来技術を説明する図
(1)〜(4)で、図12は比較的低速の入力クロック
信号を切り替える場合を示している。図12(A)はそ
のブロック構成図を示し、図において、SEL1はディ
ジタル信号のセレクタ回路、FF1,FF2はDタイプ
のフリップフロップ回路である。
(1)〜(4)で、図12は比較的低速の入力クロック
信号を切り替える場合を示している。図12(A)はそ
のブロック構成図を示し、図において、SEL1はディ
ジタル信号のセレクタ回路、FF1,FF2はDタイプ
のフリップフロップ回路である。
【0004】SEL1には位相がπ/2異なるデューテ
ィー比1/2のクロック信号ICK0,ICK1が入力
している。また、FF1のデータ入力端子Dには任意タ
イミングに変化するような選択信号CSが入力してお
り、該信号CSは、FF1で高速のマスタクロック信号
MCKによりリタイミング(サンプリング)され、その
出力の選択信号CSCがSEL1の選択入力端子Sに加
えられる。更にSEL1の出力信号AはFF2でリタイ
ミングされ、出力のクロック信号OCKとなる。
ィー比1/2のクロック信号ICK0,ICK1が入力
している。また、FF1のデータ入力端子Dには任意タ
イミングに変化するような選択信号CSが入力してお
り、該信号CSは、FF1で高速のマスタクロック信号
MCKによりリタイミング(サンプリング)され、その
出力の選択信号CSCがSEL1の選択入力端子Sに加
えられる。更にSEL1の出力信号AはFF2でリタイ
ミングされ、出力のクロック信号OCKとなる。
【0005】図12(B)は出力クロック信号OCKを
入力のICK0からICK1に切り替える場合のタイミ
ングチャートを示す。今、入力の選択信号CSが図示の
タイミングで「0」から「1」に変化したとすると、該
信号CSはFF1でリタイミングされて選択信号CSC
となる。このとき、SEL1では、切替前のICK0の
レベル「0」を出力した後、ICK1のレベル「1」を
新たに選択・出力することになるため、その出力信号a
には図示のようなハザードが発生し得る。しかし、この
出力信号aは、更にFF2でマスタクロック信号MCK
によりリタイミング(サンプリング)されるため、その
出力クロック信号OCKには上記ハザードの影響は生じ
ない。
入力のICK0からICK1に切り替える場合のタイミ
ングチャートを示す。今、入力の選択信号CSが図示の
タイミングで「0」から「1」に変化したとすると、該
信号CSはFF1でリタイミングされて選択信号CSC
となる。このとき、SEL1では、切替前のICK0の
レベル「0」を出力した後、ICK1のレベル「1」を
新たに選択・出力することになるため、その出力信号a
には図示のようなハザードが発生し得る。しかし、この
出力信号aは、更にFF2でマスタクロック信号MCK
によりリタイミング(サンプリング)されるため、その
出力クロック信号OCKには上記ハザードの影響は生じ
ない。
【0006】しかるに、近年の電子回路システムの高速
化により、入力クロック信号ICK0,ICK1に対し
て上記のような高速マスタクロック信号MCKを利用す
ることは、もはやできない状況にある。
化により、入力クロック信号ICK0,ICK1に対し
て上記のような高速マスタクロック信号MCKを利用す
ることは、もはやできない状況にある。
【0007】図13は高速の入力クロック信号を非同期
で切り替える場合を示している。入力クロック信号IC
K0,ICK1が高速になると、上記図12のような手
法はもはや使用できず、やむなく図13(A)のような
非同期構成にて切り替えることになる。しかし、入力の
選択信号CSが、もし図13(B)に示すようなタイミ
ングで切り替えられると、出力クロック信号OCKには
上記図12(B)の場合と同様にしてハザードが発生し
てしまう。このような、出力クロック信号OCKにおけ
るハザードは、入力データ(不図示)の重複取り込み等
につながるため、その発生を避けたい。
で切り替える場合を示している。入力クロック信号IC
K0,ICK1が高速になると、上記図12のような手
法はもはや使用できず、やむなく図13(A)のような
非同期構成にて切り替えることになる。しかし、入力の
選択信号CSが、もし図13(B)に示すようなタイミ
ングで切り替えられると、出力クロック信号OCKには
上記図12(B)の場合と同様にしてハザードが発生し
てしまう。このような、出力クロック信号OCKにおけ
るハザードは、入力データ(不図示)の重複取り込み等
につながるため、その発生を避けたい。
【0008】図14,図15は入力データをその最適
(中央)のクロック位相でサンプリングする場合のクロ
ック選択回路を示している。図14はそのブロック構成
図を示し、8つの入力クロック信号ICK0〜ICK7
が夫々1/8クロック位相づつずれて入力している。こ
の状態で、SEL1〜SEL7は入力のバイナリ選択信
号CSB0〜CSB2に従ってICK0〜ICK7のう
ちの何れか1つを選択・出力する。
(中央)のクロック位相でサンプリングする場合のクロ
ック選択回路を示している。図14はそのブロック構成
図を示し、8つの入力クロック信号ICK0〜ICK7
が夫々1/8クロック位相づつずれて入力している。こ
の状態で、SEL1〜SEL7は入力のバイナリ選択信
号CSB0〜CSB2に従ってICK0〜ICK7のう
ちの何れか1つを選択・出力する。
【0009】しかし、上記入力クロック信号ICK0〜
ICK7をバイナリ選択信号CSBで直接に切り替える
構成であると、バイナリ選択信号B0〜B2では2以上
の信号レベルが同時に変化する場合があるため、これら
各信号の遷移タイミングにずれがあると、出力クロック
信号OCKにはハザードが発生してしまう。
ICK7をバイナリ選択信号CSBで直接に切り替える
構成であると、バイナリ選択信号B0〜B2では2以上
の信号レベルが同時に変化する場合があるため、これら
各信号の遷移タイミングにずれがあると、出力クロック
信号OCKにはハザードが発生してしまう。
【0010】図15に上記図14の構成で入力クロック
信号ICK3からICK4に選択切替する場合のタイミ
ングチャートを示す。このとき、バイナリ選択信号B
0,B1のレベル「1」から「0」への変化に対して、
バイナリ選択信号B2のレベル「0」から「1」への変
化が遅れると、SEL7の出力には、一瞬だけ入力クロ
ック信号ICK0のレベル「0」が選択出力されてしま
い、このため出力クロック信号OCKには図示のような
ハザードが発生してしまう。
信号ICK3からICK4に選択切替する場合のタイミ
ングチャートを示す。このとき、バイナリ選択信号B
0,B1のレベル「1」から「0」への変化に対して、
バイナリ選択信号B2のレベル「0」から「1」への変
化が遅れると、SEL7の出力には、一瞬だけ入力クロ
ック信号ICK0のレベル「0」が選択出力されてしま
い、このため出力クロック信号OCKには図示のような
ハザードが発生してしまう。
【0011】
【発明が解決しようとする課題】上記の如く従来の信号
選択方式では、その出力信号にハザードが発生する不都
合があった。
選択方式では、その出力信号にハザードが発生する不都
合があった。
【0012】本発明は上記従来技術の問題点に鑑みなさ
れたもので、その目的とする所は、出力信号にハザード
が発生しない信号選択回路を提供することにある。
れたもので、その目的とする所は、出力信号にハザード
が発生しない信号選択回路を提供することにある。
【0013】
【課題を解決するための手段】上記の課題は例えば図1
(A)の構成により解決される。即ち、本発明(1)の
信号選択回路は、位相φが0<φ<πの範囲内で異なり
得る第1,第2の入力クロック信号ICK0,ICK1
の内のいずれか一つを選択・出力するセレクタ回路SE
L1と、入力の選択信号CSをリタイミングして前記セ
レクタ回路SEL1の選択用信号CSCを生成するリタ
イミング回路FF1であって、前記第1,第2の入力ク
ロック信号ICK0,ICK1の内の位相の遅い入力ク
ロック信号(図の例ではICK1)のエッジによりリタ
イミングするもの、とを備えるものである。
(A)の構成により解決される。即ち、本発明(1)の
信号選択回路は、位相φが0<φ<πの範囲内で異なり
得る第1,第2の入力クロック信号ICK0,ICK1
の内のいずれか一つを選択・出力するセレクタ回路SE
L1と、入力の選択信号CSをリタイミングして前記セ
レクタ回路SEL1の選択用信号CSCを生成するリタ
イミング回路FF1であって、前記第1,第2の入力ク
ロック信号ICK0,ICK1の内の位相の遅い入力ク
ロック信号(図の例ではICK1)のエッジによりリタ
イミングするもの、とを備えるものである。
【0014】図1(B)にFF1がICK1の立上りエ
ッジでリタイミングされる場合のタイミングチャートを
示す。まず、入力の選択信号CSがタイミングt1で
「0」から「1」に変化すると、FF1の出力選択信号
CSCはその後のICK1の立上りエッジで「0」から
「1」に変化する。このとき、SEL1では、切替前に
選択されていたICK0のレベル「1」と、切替後に選
択されるICK1のレベル「1」とが一致するため、出
力のクロック信号OCKにはハザードは発生し得ない。
次に、入力の選択信号CSがタイミングt2で「1」か
ら「0」に変化すると、FF1の出力選択信号CSCは
その後のICK1の立上りエッジで「1」から「0」に
変化する。このとき、SEL1では、切替前に選択さ
れ、かつ既にレベル「1」に変化しているICK1のレ
ベル「1」と、切替後に選択されるICK0のレベル
「1」とが一致するため、この場合も出力のクロック信
号OCKにはハザードは発生し得ない。
ッジでリタイミングされる場合のタイミングチャートを
示す。まず、入力の選択信号CSがタイミングt1で
「0」から「1」に変化すると、FF1の出力選択信号
CSCはその後のICK1の立上りエッジで「0」から
「1」に変化する。このとき、SEL1では、切替前に
選択されていたICK0のレベル「1」と、切替後に選
択されるICK1のレベル「1」とが一致するため、出
力のクロック信号OCKにはハザードは発生し得ない。
次に、入力の選択信号CSがタイミングt2で「1」か
ら「0」に変化すると、FF1の出力選択信号CSCは
その後のICK1の立上りエッジで「1」から「0」に
変化する。このとき、SEL1では、切替前に選択さ
れ、かつ既にレベル「1」に変化しているICK1のレ
ベル「1」と、切替後に選択されるICK0のレベル
「1」とが一致するため、この場合も出力のクロック信
号OCKにはハザードは発生し得ない。
【0015】なお、この切替エッジはICK1の立上り
エッジに限らない。図1(C)はFF1がICK1の立
下りエッジでリタイミングされる場合のタイミングチャ
ートを示し、この場合も上記同様にして出力のクロック
信号OCKにはハザードは発生し得ない。従って、本発
明(1)によれば、簡単な構成により2つの高速入力ク
ロック信号ICK0,ICK1をハザード無しで切り替
えることが可能となり、複数クロック信号を切り替えて
使用するような電子回路システムの信頼性向上に寄与す
るところが極めて大きい。
エッジに限らない。図1(C)はFF1がICK1の立
下りエッジでリタイミングされる場合のタイミングチャ
ートを示し、この場合も上記同様にして出力のクロック
信号OCKにはハザードは発生し得ない。従って、本発
明(1)によれば、簡単な構成により2つの高速入力ク
ロック信号ICK0,ICK1をハザード無しで切り替
えることが可能となり、複数クロック信号を切り替えて
使用するような電子回路システムの信頼性向上に寄与す
るところが極めて大きい。
【0016】また上記の課題は例えば図2の構成により
解決される。即ち、本発明(2)の信号選択回路は、リ
タイミング選択信号CSGCに従い位相φが0<φ<2
πの範囲内で異なり得る複数の入力クロック信号ICK
0〜ICK7の内のいずれか一つを選択・出力する第1
のセレクタ回路SEL1と、入力の選択信号CSGに従
い前記複数の入力クロック信号ICK0〜ICK7の内
のいずれか一つを選択・出力する第2のセレクタ回路S
EL2と、前記入力の選択信号CSGをリタイミングし
て前記第1のセレクタ回路SEL1のリタイミング選択
信号CSGCを生成するリタイミング回路RG1であっ
て、前記第1,第2のセレクタ回路SEL1,SEL2
の出力の論理積信号Bによりリタイミングするもの、と
を備えるものである。
解決される。即ち、本発明(2)の信号選択回路は、リ
タイミング選択信号CSGCに従い位相φが0<φ<2
πの範囲内で異なり得る複数の入力クロック信号ICK
0〜ICK7の内のいずれか一つを選択・出力する第1
のセレクタ回路SEL1と、入力の選択信号CSGに従
い前記複数の入力クロック信号ICK0〜ICK7の内
のいずれか一つを選択・出力する第2のセレクタ回路S
EL2と、前記入力の選択信号CSGをリタイミングし
て前記第1のセレクタ回路SEL1のリタイミング選択
信号CSGCを生成するリタイミング回路RG1であっ
て、前記第1,第2のセレクタ回路SEL1,SEL2
の出力の論理積信号Bによりリタイミングするもの、と
を備えるものである。
【0017】本発明(2)においては、予め入力の選択
信号CSGによりSEL2で次に選択する信号ICKを
選択(先読み)してそのクロック位相(実際の切替タイ
ミング)Aを得ると共に、該SEL2の非同期選択によ
って生じることのある信号A上のハザードを、SEL1
の出力クロック信号OCKとの論理積をとることにより
有効に除去し、得られた信号Bにより入力の選択信号C
SGをリタイミングする。従って、本発明(2)によれ
ば、簡単な構成により多数の高速入力クロック信号IC
K0〜ICK7をハザード無く切り替えられる。
信号CSGによりSEL2で次に選択する信号ICKを
選択(先読み)してそのクロック位相(実際の切替タイ
ミング)Aを得ると共に、該SEL2の非同期選択によ
って生じることのある信号A上のハザードを、SEL1
の出力クロック信号OCKとの論理積をとることにより
有効に除去し、得られた信号Bにより入力の選択信号C
SGをリタイミングする。従って、本発明(2)によれ
ば、簡単な構成により多数の高速入力クロック信号IC
K0〜ICK7をハザード無く切り替えられる。
【0018】また上記の課題は例えば図5の構成により
解決される。即ち、本発明(3)の信号選択回路は、リ
タイミング選択信号CSGCに従い位相φが0<φ<2
πの範囲内で異なり得る複数の入力クロック信号ICK
0〜ICK7の内のいずれか一つを選択・出力する第1
のセレクタ回路SEL1と、前記リタイミング選択信号
CSGCに従い前記第1のセレクタ回路による現在選択
中の入力信号から次に選択する入力信号までの所定のグ
ループ内で、その信号レベルが現在選択中の入力信号と
一致する方向に最も遅く変化する入力信号を選択する第
2のセレクタ回路SEL2と、入力の選択信号CSGを
リタイミングして前記第1,第2のセレクタ回路のリタ
イミング選択信号を生成するリタイミング回路RG1で
あって、前記第2のセレクタ回路SEL2の出力信号A
のエッジによりリタイミングするもの、とを備えるもの
である。
解決される。即ち、本発明(3)の信号選択回路は、リ
タイミング選択信号CSGCに従い位相φが0<φ<2
πの範囲内で異なり得る複数の入力クロック信号ICK
0〜ICK7の内のいずれか一つを選択・出力する第1
のセレクタ回路SEL1と、前記リタイミング選択信号
CSGCに従い前記第1のセレクタ回路による現在選択
中の入力信号から次に選択する入力信号までの所定のグ
ループ内で、その信号レベルが現在選択中の入力信号と
一致する方向に最も遅く変化する入力信号を選択する第
2のセレクタ回路SEL2と、入力の選択信号CSGを
リタイミングして前記第1,第2のセレクタ回路のリタ
イミング選択信号を生成するリタイミング回路RG1で
あって、前記第2のセレクタ回路SEL2の出力信号A
のエッジによりリタイミングするもの、とを備えるもの
である。
【0019】本発明(3)においては、第1,第2のセ
レクタ回路SEL1,SEL2により現在選択中の入力
クロック信号(例えばICK0)と、次に選択する入力
クロック信号(例えばICK1)との間で、上記図1
(A)に示したものと同様の状態を構成しておく簡単な
構成により、多数の高速入力クロック信号ICK0〜I
CK7をハザード無く切り替えられる。
レクタ回路SEL1,SEL2により現在選択中の入力
クロック信号(例えばICK0)と、次に選択する入力
クロック信号(例えばICK1)との間で、上記図1
(A)に示したものと同様の状態を構成しておく簡単な
構成により、多数の高速入力クロック信号ICK0〜I
CK7をハザード無く切り替えられる。
【0020】また上記の課題は例えば図7の構成により
解決される。即ち、本発明(4)の信号選択回路は、入
力の選択信号CSG0/CSG1/CSG2に従い各2
入力信号の内のいずれか1つを選択・出力する複数のセ
レクタ回路SEL1〜SEL7をピラミッド状の複数段
(図の例では3段)に接続してN(例えば8)入力対1
出力の信号選択回路を構成すると共に、各段のセレクタ
回路に入力する前記選択信号をグレイコードを構成する
各ビット信号CSG0〜CSG2としたものである。
解決される。即ち、本発明(4)の信号選択回路は、入
力の選択信号CSG0/CSG1/CSG2に従い各2
入力信号の内のいずれか1つを選択・出力する複数のセ
レクタ回路SEL1〜SEL7をピラミッド状の複数段
(図の例では3段)に接続してN(例えば8)入力対1
出力の信号選択回路を構成すると共に、各段のセレクタ
回路に入力する前記選択信号をグレイコードを構成する
各ビット信号CSG0〜CSG2としたものである。
【0021】本発明(4)においては、各段のセレクタ
回路に入力する選択信号をグレイコードを構成する各ビ
ット信号CSG0〜CSG2としたことにより、入力の
選択信号CSBの内容を「0」〜「7」,[0]の方向
に変化させても、又は逆に「7」〜「0」,[7]の方
向に変化させても、その各遷移途中ではいずれか1つの
ビット信号CSG0,CSG1又はCSG2しか変化し
ない。
回路に入力する選択信号をグレイコードを構成する各ビ
ット信号CSG0〜CSG2としたことにより、入力の
選択信号CSBの内容を「0」〜「7」,[0]の方向
に変化させても、又は逆に「7」〜「0」,[7]の方
向に変化させても、その各遷移途中ではいずれか1つの
ビット信号CSG0,CSG1又はCSG2しか変化し
ない。
【0022】従って、各セレクタ回路SEL1〜SEL
7内における2入力信号の選択切替でハザードが生じな
いばかりか、複数段についてもいずれか1つの段しか選
択切替が生じないため、信号選択回路の全体でもハザー
ドは発生しない。
7内における2入力信号の選択切替でハザードが生じな
いばかりか、複数段についてもいずれか1つの段しか選
択切替が生じないため、信号選択回路の全体でもハザー
ドは発生しない。
【0023】また上記の課題は例えば図9の構成により
解決される。即ち、本発明(5)の信号選択回路は、上
記本発明(1)に記載の複数の2入力信号選択回路をピ
ラミッド状の複数段(図の例では3段)に接続してN
(例えば8)入力対1出力の信号選択回路を構成すると
共に、各段のリタイミング回路FF1〜FF7に入力す
る選択信号をグレイコードを構成する各ビット信号CS
G0〜CSG2としたものである。
解決される。即ち、本発明(5)の信号選択回路は、上
記本発明(1)に記載の複数の2入力信号選択回路をピ
ラミッド状の複数段(図の例では3段)に接続してN
(例えば8)入力対1出力の信号選択回路を構成すると
共に、各段のリタイミング回路FF1〜FF7に入力す
る選択信号をグレイコードを構成する各ビット信号CS
G0〜CSG2としたものである。
【0024】従って、各2入力信号選択回路内における
2入力信号の選択切替でハザードが生じないばかりか、
複数段についてもいずれか1つの段しか選択切替が生じ
ないため、信号選択回路の全体でもハザードは発生しな
い。
2入力信号の選択切替でハザードが生じないばかりか、
複数段についてもいずれか1つの段しか選択切替が生じ
ないため、信号選択回路の全体でもハザードは発生しな
い。
【0025】
【発明の実施の形態】以下、添付図面に従って本発明に
好適なる複数の実施の形態を詳細に説明する。なお 、
全図を通して同一符号は同一又は相当部分を示すものと
する。
好適なる複数の実施の形態を詳細に説明する。なお 、
全図を通して同一符号は同一又は相当部分を示すものと
する。
【0026】図1は第1の実施の形態による信号選択回
路を示す図で、位相が異なる2つの入力クロック信号を
切り替える簡単(基本的)な場合を示す。
路を示す図で、位相が異なる2つの入力クロック信号を
切り替える簡単(基本的)な場合を示す。
【0027】図1(A)はそのブロック構成図を示し、
図において、SEL1(セレクタ回路に相当)には上記
図13と同様の入力クロック信号ICK0,ICK1が
入力する。一方、FF1(リタイミング回路に相当)の
データ入力端子Dには任意タイミングに変化する選択信
号CSが入力しており、該選択信号CSはFF1で入力
クロック信号ICK0,ICK1中の位相の遅い方のク
ロック信号ICK1のエッジ(立上り/立下りエッジ)
でリタイミングされ、その出力の選択信号CSCがSE
L1の選択入力端子Sに加えられる。以下、そのクロッ
ク切替動作を説明する。
図において、SEL1(セレクタ回路に相当)には上記
図13と同様の入力クロック信号ICK0,ICK1が
入力する。一方、FF1(リタイミング回路に相当)の
データ入力端子Dには任意タイミングに変化する選択信
号CSが入力しており、該選択信号CSはFF1で入力
クロック信号ICK0,ICK1中の位相の遅い方のク
ロック信号ICK1のエッジ(立上り/立下りエッジ)
でリタイミングされ、その出力の選択信号CSCがSE
L1の選択入力端子Sに加えられる。以下、そのクロッ
ク切替動作を説明する。
【0028】図1(B)にFF1がICK1の立上りエ
ッジでリタイミングされる場合のタイミングチャートを
示す。まず、入力の選択信号CSがタイミングt1で
「0」から「1」に変化すると、FF1の出力選択信号
CSCはその後のICK1の立上りエッジで「0」から
「1」に変化する。このとき、SEL1では、切替前に
選択されていたICK0のレベル「1」と、切替後に選
択されるICK1のレベル「1」とが一致するため、出
力のクロック信号OCKにはハザードは発生し得ない。
ッジでリタイミングされる場合のタイミングチャートを
示す。まず、入力の選択信号CSがタイミングt1で
「0」から「1」に変化すると、FF1の出力選択信号
CSCはその後のICK1の立上りエッジで「0」から
「1」に変化する。このとき、SEL1では、切替前に
選択されていたICK0のレベル「1」と、切替後に選
択されるICK1のレベル「1」とが一致するため、出
力のクロック信号OCKにはハザードは発生し得ない。
【0029】次に、入力の選択信号CSがタイミングt
2で「1」から「0」に変化すると、FF1の出力選択
信号CSCはその後のICK1の立上りエッジで「1」
から「0」に変化する。このとき、SEL1では、切替
前に選択され、かつ既にレベル「1」に変化しているI
CK1のレベル「1」と、切替後に選択されるICK0
のレベル「1」とが一致するため、この場合も出力のク
ロック信号OCKにはハザードは発生し得ない。なお、
この切替エッジはICK1の立上りエッジに限らない。
2で「1」から「0」に変化すると、FF1の出力選択
信号CSCはその後のICK1の立上りエッジで「1」
から「0」に変化する。このとき、SEL1では、切替
前に選択され、かつ既にレベル「1」に変化しているI
CK1のレベル「1」と、切替後に選択されるICK0
のレベル「1」とが一致するため、この場合も出力のク
ロック信号OCKにはハザードは発生し得ない。なお、
この切替エッジはICK1の立上りエッジに限らない。
【0030】図1(C)にFF1がICK1の立下りエ
ッジでリタイミングされる場合のタイミングチャートを
示す。まず、入力の選択信号CSがタイミングt1で
「0」から「1」に変化すると、FF1の出力選択信号
CSCはその後のICK1の立下りエッジで「0」から
「1」に変化する。このとき、SEL1では、切替前に
選択されていたICK0のレベル「0」と、切替後に選
択されるICK1のレベル「0」とが一致するため、出
力のクロック信号OCKにはハザードは発生し得ない。
ッジでリタイミングされる場合のタイミングチャートを
示す。まず、入力の選択信号CSがタイミングt1で
「0」から「1」に変化すると、FF1の出力選択信号
CSCはその後のICK1の立下りエッジで「0」から
「1」に変化する。このとき、SEL1では、切替前に
選択されていたICK0のレベル「0」と、切替後に選
択されるICK1のレベル「0」とが一致するため、出
力のクロック信号OCKにはハザードは発生し得ない。
【0031】次に、入力の選択信号CSがタイミングt
2で「1」から「0」に変化すると、FF1の出力選択
信号CSCはその後のICK1の立下りエッジで「1」
から「0」に変化する。このとき、SEL1では、切替
前に選択され、かつ既にレベル「0」に変化しているI
CK1のレベル「0」と、切替後に選択されるICK0
のレベル「0」とが一致するため、この場合も出力のク
ロック信号OCKにはハザードは発生し得ない。
2で「1」から「0」に変化すると、FF1の出力選択
信号CSCはその後のICK1の立下りエッジで「1」
から「0」に変化する。このとき、SEL1では、切替
前に選択され、かつ既にレベル「0」に変化しているI
CK1のレベル「0」と、切替後に選択されるICK0
のレベル「0」とが一致するため、この場合も出力のク
ロック信号OCKにはハザードは発生し得ない。
【0032】図2〜図4は第2の実施の形態による信号
選択回路を説明する図(1)〜(3)で、8相クロック
リカバリ回路への適用例を示す。
選択回路を説明する図(1)〜(3)で、8相クロック
リカバリ回路への適用例を示す。
【0033】図2はそのブロック構成図を示し、図にお
いて、SEL1,SEL2(第1,第2のセレクタ回路
に相当)の各入力端子0〜7には位相が2π/8づつ異
なる8つの入力クロック信号ICK0〜ICK7が入力
している。一方、3ビットレジスタRG1(リタイミン
グ回路に相当)のデータ入力端子Dには任意タイミング
に変化するような、好ましくはグレイコード(Gray Cod
e)信号からなる選択信号CSG0〜CSG2が入力し
ている。この選択信号CSGは、RG1でANDゲート
回路A1の出力信号(SEL1,SEL2の各出力の論
理積信号)Bによりリタイミングされ、その出力のリタ
イミング選択信号CSGC0〜CSGC2がSEL1の
選択入力端子Sに加えられる。なお、SEL1,SEL
2の内部回路は後述の図7に示すものと同様で良い。以
下、図2の回路のクロック切替動作を説明する。
いて、SEL1,SEL2(第1,第2のセレクタ回路
に相当)の各入力端子0〜7には位相が2π/8づつ異
なる8つの入力クロック信号ICK0〜ICK7が入力
している。一方、3ビットレジスタRG1(リタイミン
グ回路に相当)のデータ入力端子Dには任意タイミング
に変化するような、好ましくはグレイコード(Gray Cod
e)信号からなる選択信号CSG0〜CSG2が入力し
ている。この選択信号CSGは、RG1でANDゲート
回路A1の出力信号(SEL1,SEL2の各出力の論
理積信号)Bによりリタイミングされ、その出力のリタ
イミング選択信号CSGC0〜CSGC2がSEL1の
選択入力端子Sに加えられる。なお、SEL1,SEL
2の内部回路は後述の図7に示すものと同様で良い。以
下、図2の回路のクロック切替動作を説明する。
【0034】図3は出力クロック信号OCKを入力クロ
ック信号のICK0からICK1に切り替える場合のタ
イミングチャートを示す。今、入力の選択信号CSGが
タイミングt1で「0」から「1」に変化すると、SE
L2では、切替前に選択されていたICK0がレベル
「0」になって後、ICK1のレベル「1」が選択され
るため、その出力信号Aにはハザードが発生する。一
方、このとき、SEL1では、まだ切替前のICK0を
選択・出力しているため、その出力クロック信号OCK
にはハザードの無いICK0のみが出力される。従っ
て、これらの信号の論理積(A*OCK)をとったAN
Dゲート回路A1の出力信号Bにもハザードの無いIC
K0のみが出力される。
ック信号のICK0からICK1に切り替える場合のタ
イミングチャートを示す。今、入力の選択信号CSGが
タイミングt1で「0」から「1」に変化すると、SE
L2では、切替前に選択されていたICK0がレベル
「0」になって後、ICK1のレベル「1」が選択され
るため、その出力信号Aにはハザードが発生する。一
方、このとき、SEL1では、まだ切替前のICK0を
選択・出力しているため、その出力クロック信号OCK
にはハザードの無いICK0のみが出力される。従っ
て、これらの信号の論理積(A*OCK)をとったAN
Dゲート回路A1の出力信号Bにもハザードの無いIC
K0のみが出力される。
【0035】更に、この出力信号Bは、その後のICK
1の立上りエッジで「0」から「1」に変化し、これに
よりRG1の出力リタイミング選択信号CSGCも
「0」から「1」に変化する。このとき、SEL1で
は、切替前に選択されているICK0のレベル「1」
と、切替後に選択されるICK1のレベル「1」とが一
致するため、出力のクロック信号OCKにはハザードは
発生し得ない。
1の立上りエッジで「0」から「1」に変化し、これに
よりRG1の出力リタイミング選択信号CSGCも
「0」から「1」に変化する。このとき、SEL1で
は、切替前に選択されているICK0のレベル「1」
と、切替後に選択されるICK1のレベル「1」とが一
致するため、出力のクロック信号OCKにはハザードは
発生し得ない。
【0036】図4は出力クロック信号OCKを入力クロ
ック信号のICK1からICK0に切り替える場合のタ
イミングチャートを示す。今、入力の選択信号CSGが
タイミングt2で「1」から「0」に変化すると、SE
L2では、位相の遅れたICK1から位相の進んだIC
K0に切り替わるため、その出力信号Aにはハザードが
発生しない。一方、このとき、SEL1では、まだ切替
前のICK1を選択・出力しているため、その出力クロ
ック信号OCKにはハザードの無いICK1のみが出力
される。従って、これらの信号の論理積(A*OCK)
をとったANDゲート回路A1の出力信号Bにもハザー
ドの無い信号(図の例ではICK1相当)が出力され
る。
ック信号のICK1からICK0に切り替える場合のタ
イミングチャートを示す。今、入力の選択信号CSGが
タイミングt2で「1」から「0」に変化すると、SE
L2では、位相の遅れたICK1から位相の進んだIC
K0に切り替わるため、その出力信号Aにはハザードが
発生しない。一方、このとき、SEL1では、まだ切替
前のICK1を選択・出力しているため、その出力クロ
ック信号OCKにはハザードの無いICK1のみが出力
される。従って、これらの信号の論理積(A*OCK)
をとったANDゲート回路A1の出力信号Bにもハザー
ドの無い信号(図の例ではICK1相当)が出力され
る。
【0037】更に、この出力信号Bは、はその後のIC
K1の立上りエッジで「1」から「0」に変化し、これ
によりRG1の出力選択信号CSGCも「1」から
「0」に変化する。このとき、SEL1では、切替前に
選択され、かつ既にレベル「1」に変化しているICK
1のレベル「1」と、切替後に選択されるICK0のレ
ベル「1」とが一致するため、この場合も出力のクロッ
ク信号OCKにはハザードは発生し得ない。
K1の立上りエッジで「1」から「0」に変化し、これ
によりRG1の出力選択信号CSGCも「1」から
「0」に変化する。このとき、SEL1では、切替前に
選択され、かつ既にレベル「1」に変化しているICK
1のレベル「1」と、切替後に選択されるICK0のレ
ベル「1」とが一致するため、この場合も出力のクロッ
ク信号OCKにはハザードは発生し得ない。
【0038】なお、上記本第2の実施の形態では、例え
ば入力クロック信号ICK0と次位相のICK1との間
で切り替える場合を述べたが、これに限らない。例えば
ICK0と、該ICK0との位相差φが0<φ<πの範
囲内に含まれるような他のICK2,ICK3との間で
も、上記ICK0とICK1との間におけると同様の切
替動作が得られることは明らかである。
ば入力クロック信号ICK0と次位相のICK1との間
で切り替える場合を述べたが、これに限らない。例えば
ICK0と、該ICK0との位相差φが0<φ<πの範
囲内に含まれるような他のICK2,ICK3との間で
も、上記ICK0とICK1との間におけると同様の切
替動作が得られることは明らかである。
【0039】従って、上記本第2の実施の形態による信
号選択回路は、現在選択中の入力信号ICK0から次に
選択することのある入力信号ICK3までのグループ内
の任意ICK1〜ICK3との間で瞬時の切替が可能で
ある。即ち、例えばICK0→ICK3→ICK6→I
CK2、又は逆にICK2→ICK7→ICK4→IC
K1の如く飛び飛びに切り替えることも可能である。こ
のことは、以下の第3、第5の各実施の形態でも同様で
ある。
号選択回路は、現在選択中の入力信号ICK0から次に
選択することのある入力信号ICK3までのグループ内
の任意ICK1〜ICK3との間で瞬時の切替が可能で
ある。即ち、例えばICK0→ICK3→ICK6→I
CK2、又は逆にICK2→ICK7→ICK4→IC
K1の如く飛び飛びに切り替えることも可能である。こ
のことは、以下の第3、第5の各実施の形態でも同様で
ある。
【0040】また、上記本第2の実施の形態では、SE
L1,SEL2で8相の入力クロック信号ICK0〜I
CK7をハザード無く選択・出力するために、その選択
入力端子Sにはグレイコードからなる選択信号CSG0
〜2が入力している。ここで、グレイコードを説明す
る。
L1,SEL2で8相の入力クロック信号ICK0〜I
CK7をハザード無く選択・出力するために、その選択
入力端子Sにはグレイコードからなる選択信号CSG0
〜2が入力している。ここで、グレイコードを説明す
る。
【0041】図11にバイナリ/グレイコード変換の表
を示す。バイナリコードCSBのビットB2〜B0が図
の左欄に示す如く「0」〜「7」の内容で変化すると
き、グレイコードCSGのビットG2〜G0は図の右欄
に示す如く「0」〜「7」の内容で変化する。グレイコ
ードでは、図示の如く、コード「0」〜「7」,「0」
の方向に変化する場合でも、又は逆にコード「7」〜
「0」,「7」の方向に変化する場合でも、隣り合うコ
ード間のビットが常に1ビットしか違わないために、ビ
ットG2〜G0間の遷移遅延差は問題とはならず,よっ
て図2のSEL1,SEL2の信号選択によるハザード
の発生を有効に防止できる。なお、図11は3ビットコ
ードの例を示すが、2ビット又は4ビット以上でも同様
である。
を示す。バイナリコードCSBのビットB2〜B0が図
の左欄に示す如く「0」〜「7」の内容で変化すると
き、グレイコードCSGのビットG2〜G0は図の右欄
に示す如く「0」〜「7」の内容で変化する。グレイコ
ードでは、図示の如く、コード「0」〜「7」,「0」
の方向に変化する場合でも、又は逆にコード「7」〜
「0」,「7」の方向に変化する場合でも、隣り合うコ
ード間のビットが常に1ビットしか違わないために、ビ
ットG2〜G0間の遷移遅延差は問題とはならず,よっ
て図2のSEL1,SEL2の信号選択によるハザード
の発生を有効に防止できる。なお、図11は3ビットコ
ードの例を示すが、2ビット又は4ビット以上でも同様
である。
【0042】かくして、本第2の実施の形態によれば、
入力クロック信号をICK0〜ICK7,ICK0の方
向に一つづつ又は飛び飛びに巡回して切り替えても、或
いは逆にICK7〜ICK0,ICK7の方向に一つづ
つ又は飛び飛びに巡回して切り替えても、出力クロック
信号OCKにはハザードを生じない。
入力クロック信号をICK0〜ICK7,ICK0の方
向に一つづつ又は飛び飛びに巡回して切り替えても、或
いは逆にICK7〜ICK0,ICK7の方向に一つづ
つ又は飛び飛びに巡回して切り替えても、出力クロック
信号OCKにはハザードを生じない。
【0043】図5,図6は第3の実施の形態による信号
選択回路を説明する図(1),(2)で、8相クロック
リカバリ回路への他の適用例を示す。
選択回路を説明する図(1),(2)で、8相クロック
リカバリ回路への他の適用例を示す。
【0044】図5はそのブロック構成図を示し、図にお
いて、SEL1(第1のセレクタ回路に相当)の入力端
子0〜7には上記図2と同様に入力クロック信号ICK
0〜ICK7が入力している。一方、SEL2(第2の
セレクタ回路に相当)の入力端子0〜7には上記SEL
1から夫々に1位相(2π/8)だけ位相の遅れた、入
力クロック信号ICK1〜ICK7,ICK0が入力し
ている。
いて、SEL1(第1のセレクタ回路に相当)の入力端
子0〜7には上記図2と同様に入力クロック信号ICK
0〜ICK7が入力している。一方、SEL2(第2の
セレクタ回路に相当)の入力端子0〜7には上記SEL
1から夫々に1位相(2π/8)だけ位相の遅れた、入
力クロック信号ICK1〜ICK7,ICK0が入力し
ている。
【0045】更に、3ビットレジスタRG1(リタイミ
ング回路に相当)のデータ入力端子Dには任意タイミン
グに変化するような、好ましくはグレイコード信号から
なる選択信号CSG0〜CSG2が入力しており、該選
択信号CSGはRG1でSEL2の出力信号Aによりリ
タイミングされ、その出力の選択信号CSGC0〜CS
GC2がSEL1,SEL2の各選択入力端子Sに加え
られる。以下、そのクロック切替動作を説明する。
ング回路に相当)のデータ入力端子Dには任意タイミン
グに変化するような、好ましくはグレイコード信号から
なる選択信号CSG0〜CSG2が入力しており、該選
択信号CSGはRG1でSEL2の出力信号Aによりリ
タイミングされ、その出力の選択信号CSGC0〜CS
GC2がSEL1,SEL2の各選択入力端子Sに加え
られる。以下、そのクロック切替動作を説明する。
【0046】図6は出力クロック信号OCKを入力クロ
ック信号のICK0からICK1に切り替え、その後に
ICK1からICK0に切り替える場合のタイミングチ
ャートを示す。今、入力の選択信号CSGがタイミング
t1で「0」から「1」に変化すると、SEL2では、
予め選択されている1位相遅れのICK1を出力すると
共に、その立上りエッジによりRG1の内容が「0」か
ら「1」に変化する。
ック信号のICK0からICK1に切り替え、その後に
ICK1からICK0に切り替える場合のタイミングチ
ャートを示す。今、入力の選択信号CSGがタイミング
t1で「0」から「1」に変化すると、SEL2では、
予め選択されている1位相遅れのICK1を出力すると
共に、その立上りエッジによりRG1の内容が「0」か
ら「1」に変化する。
【0047】このとき、SEL1では、切替前に選択さ
れていたICK0のレベル「1」と、切替後に選択され
るICK1のレベル「1」とが一致するため、出力のク
ロック信号OCKにはハザードは発生し得ない。またこ
のとき、SEL2では、その選択が直前のICK1から
続くICK2に切り替わるため、その出力信号Aには図
示のようなハザードが発生するが、このような短い期間
内には入力の選択信号CSGを変化させないとすれば、
RG1の出力の選択信号CSGCは変化しない。なお、
実際上はこのような条件を課しても不都合は生じない。
れていたICK0のレベル「1」と、切替後に選択され
るICK1のレベル「1」とが一致するため、出力のク
ロック信号OCKにはハザードは発生し得ない。またこ
のとき、SEL2では、その選択が直前のICK1から
続くICK2に切り替わるため、その出力信号Aには図
示のようなハザードが発生するが、このような短い期間
内には入力の選択信号CSGを変化させないとすれば、
RG1の出力の選択信号CSGCは変化しない。なお、
実際上はこのような条件を課しても不都合は生じない。
【0048】次に、入力の選択信号CSGがタイミング
t2で「1」から「0」に変化すると、SEL2では、
予め選択されている1位相遅れのICK2を出力すると
共に、その立上りエッジによりRG1の内容が「1」か
ら「0」に変化する。
t2で「1」から「0」に変化すると、SEL2では、
予め選択されている1位相遅れのICK2を出力すると
共に、その立上りエッジによりRG1の内容が「1」か
ら「0」に変化する。
【0049】このとき、SEL1では、切替前に選択さ
れていたICK1のレベル「1」と、切替後に選択され
るICK0のレベル「1」とが一致するため、出力のク
ロック信号OCKにはハザードは発生し得ない。またこ
のとき、SEL2では、切替前に選択され、かつ既にレ
ベル「1」に変化しているICK2のレベル「1」と、
切替後に選択されるICK1のレベル「1」とが一致す
るため、この場合の出力信号Aにはハザードは発生し得
ない。
れていたICK1のレベル「1」と、切替後に選択され
るICK0のレベル「1」とが一致するため、出力のク
ロック信号OCKにはハザードは発生し得ない。またこ
のとき、SEL2では、切替前に選択され、かつ既にレ
ベル「1」に変化しているICK2のレベル「1」と、
切替後に選択されるICK1のレベル「1」とが一致す
るため、この場合の出力信号Aにはハザードは発生し得
ない。
【0050】かくして、本第3の実施の形態によれば、
入力クロック信号をICK0〜ICK7,ICK0の方
向に一つづつ又は飛び飛びに巡回して切り替えても、或
いは逆にICK7〜ICK0,ICK7の方向に一つづ
つ又は飛び飛びに巡回して切り替えても、出力クロック
信号OCKにはハザードを生じない。
入力クロック信号をICK0〜ICK7,ICK0の方
向に一つづつ又は飛び飛びに巡回して切り替えても、或
いは逆にICK7〜ICK0,ICK7の方向に一つづ
つ又は飛び飛びに巡回して切り替えても、出力クロック
信号OCKにはハザードを生じない。
【0051】図7,図8は第4の実施の形態による信号
選択回路を説明する図(1),(2)で、8相クロック
リカバリ回路への更に他の適用例(構成が簡単な例)を
示す。
選択回路を説明する図(1),(2)で、8相クロック
リカバリ回路への更に他の適用例(構成が簡単な例)を
示す。
【0052】図7はそのブロック構成図を示し、図にお
いて、SEL1〜SEL7は夫々2端子入力のセレクタ
回路、11は入力のバイナリコードCSBを出力のグレ
イコードCSGに変換するバイナリ/グレイコードエン
コーダ(GCE)である。このエンコーダ11出力のビ
ットCSG0はSEL1〜SEL4に、ビットCSG1
はSEL5,SEL6に、そして、ビットCSG2はS
EL7に夫々加えられる。なお、このグレイコード(図
11参照)による選択に対応して、SEL2,4及びS
EL6の各入力端子の1/0が逆転していることに注意
されたい。係る構成では、少なくともSEL1〜SEL
7の各内部ではハザードは生じない。
いて、SEL1〜SEL7は夫々2端子入力のセレクタ
回路、11は入力のバイナリコードCSBを出力のグレ
イコードCSGに変換するバイナリ/グレイコードエン
コーダ(GCE)である。このエンコーダ11出力のビ
ットCSG0はSEL1〜SEL4に、ビットCSG1
はSEL5,SEL6に、そして、ビットCSG2はS
EL7に夫々加えられる。なお、このグレイコード(図
11参照)による選択に対応して、SEL2,4及びS
EL6の各入力端子の1/0が逆転していることに注意
されたい。係る構成では、少なくともSEL1〜SEL
7の各内部ではハザードは生じない。
【0053】図8は出力クロック信号OCKを入力クロ
ック信号のICK3からICK4に切り替える場合のタ
イミングチャートを示す。今,任意タイミングt1で、
選択信号CSGの内容が「3」から「4」に変化したと
すると、選択の切替動作が発生するのはビットCSG2
の「0」→「1」に対応するSEL7のみである。この
とき、SEL7の内部では、信号CSG2の遅延有/無
によらず、ICK3のレベル「1」からICK4のレベ
ル「1」に直接切り替わることとなり、それ以外のレベ
ルは取り得ない。従って、出力クロック信号OCKには
ハザードは発生しない。他の任意タイミングで切り替わ
る場合も同様である。
ック信号のICK3からICK4に切り替える場合のタ
イミングチャートを示す。今,任意タイミングt1で、
選択信号CSGの内容が「3」から「4」に変化したと
すると、選択の切替動作が発生するのはビットCSG2
の「0」→「1」に対応するSEL7のみである。この
とき、SEL7の内部では、信号CSG2の遅延有/無
によらず、ICK3のレベル「1」からICK4のレベ
ル「1」に直接切り替わることとなり、それ以外のレベ
ルは取り得ない。従って、出力クロック信号OCKには
ハザードは発生しない。他の任意タイミングで切り替わ
る場合も同様である。
【0054】なお、本第4の実施の形態による信号選択
回路は、上記クロック信号の切替のみならず、他の任意
の信号(非クロック信号)の切替制御にも適用できる。
回路は、上記クロック信号の切替のみならず、他の任意
の信号(非クロック信号)の切替制御にも適用できる。
【0055】図9,図10は第5の実施の形態による信
号選択回路を説明する図(1),(2)で、上記図1の
SELとFFとからなる基本的な信号選択回路の構成を
8相のクロックリカバリ回路に適用した場合を示す。
号選択回路を説明する図(1),(2)で、上記図1の
SELとFFとからなる基本的な信号選択回路の構成を
8相のクロックリカバリ回路に適用した場合を示す。
【0056】図9はそのブロック構成図を示し、図にお
いて、SEL1〜SEL8(セレクタ回路に相当)は夫
々2端子入力のセレクタ、FF1〜FF7(リタイミン
グ回路に相当)はDタイプのフリップフロップ回路、1
2は出力がグレイコードに従って変化するアップ/ダウ
ンカウンタ(GCU/DCTR)である。なお、参照容
易のため、挿入図(a)にグレイコード表を付記する。
いて、SEL1〜SEL8(セレクタ回路に相当)は夫
々2端子入力のセレクタ、FF1〜FF7(リタイミン
グ回路に相当)はDタイプのフリップフロップ回路、1
2は出力がグレイコードに従って変化するアップ/ダウ
ンカウンタ(GCU/DCTR)である。なお、参照容
易のため、挿入図(a)にグレイコード表を付記する。
【0057】カウンタ12は、入力のカウントイネーブ
ル信号Eが「1」の時にそのカウント動作を付勢(許
容)され、入力のアップ/ダウンモード信号U/Dの
「1/0」に応じて、入力のクロック信号SCKにより
アップ/ダウンする。この例では、このクロック信号S
CKは出力クロック信号OCK(即ち、現在選択されて
いる入力クロック信号)に位相同期しているものとす
る。
ル信号Eが「1」の時にそのカウント動作を付勢(許
容)され、入力のアップ/ダウンモード信号U/Dの
「1/0」に応じて、入力のクロック信号SCKにより
アップ/ダウンする。この例では、このクロック信号S
CKは出力クロック信号OCK(即ち、現在選択されて
いる入力クロック信号)に位相同期しているものとす
る。
【0058】更に、このカウンタ12出力のビットCS
G0はFF1〜FF4、ビットCSG1はFF5,FF
6、そして、ビットCSG2はFF7の各データ入力端
子Dに夫々加えられる。なお、このグレイコードによる
選択制御に対応して、SEL2,4及びSEL6の各デ
ータ入力端子が1/0に逆転していることに注意された
い。係る構成では、少なくともSEL1〜SEL7の各
回路内部では選択切替によるハザードは生じない。
G0はFF1〜FF4、ビットCSG1はFF5,FF
6、そして、ビットCSG2はFF7の各データ入力端
子Dに夫々加えられる。なお、このグレイコードによる
選択制御に対応して、SEL2,4及びSEL6の各デ
ータ入力端子が1/0に逆転していることに注意された
い。係る構成では、少なくともSEL1〜SEL7の各
回路内部では選択切替によるハザードは生じない。
【0059】図11は図10の構成の動作タイミングチ
ャートで、以下、これらの図10,図11を参照して動
作を説明する。
ャートで、以下、これらの図10,図11を参照して動
作を説明する。
【0060】まず、出力クロック信号OCKが入力のI
CK0からICK1に切り替わる場合を説明する。この
ときの出力クロック信号をOCK01で示す。今、タイ
ミングt0でカウンタ12のカウント値(選択信号CS
GCに相当)が「0」から「1」に変化したとすると、
このときに変化するのはビットG0の「0」→「1」の
みである。一方、FF1はその後のICK1(ICK0
より位相が遅い)の立上りでその出力Qが「0」から
「1」に変化する。このとき、SEL1では、切替前に
選択されていたICK0のレベル「1」と、切替後に選
択されるICK1のレベル「1」とが一致するため、S
EL1の出力信号にはハザードは発生し得ない。そし
て、SEL1は、その後は入力のICK1を選択・出力
しつづける。
CK0からICK1に切り替わる場合を説明する。この
ときの出力クロック信号をOCK01で示す。今、タイ
ミングt0でカウンタ12のカウント値(選択信号CS
GCに相当)が「0」から「1」に変化したとすると、
このときに変化するのはビットG0の「0」→「1」の
みである。一方、FF1はその後のICK1(ICK0
より位相が遅い)の立上りでその出力Qが「0」から
「1」に変化する。このとき、SEL1では、切替前に
選択されていたICK0のレベル「1」と、切替後に選
択されるICK1のレベル「1」とが一致するため、S
EL1の出力信号にはハザードは発生し得ない。そし
て、SEL1は、その後は入力のICK1を選択・出力
しつづける。
【0061】ところで、この例ではその後のタイミング
t3になると、ICK3の立ち上がりによりFF2の出
力Qが「0」から「1」に変化し、これによりSEL2
の出力はICK3からICK2に切り替わる。しかし、
カウンタ12の上位ビット出力G1,G2は共に「0」
のままであるから、これらに対応するSEL5,SEL
7は共にその入力端子0の側に接続したままである。従
って、出力クロック信号OCK01にはSEL5、SE
L7を介して上記SEL1の出力信号がそのまま出力さ
れ、よって出力クロック信号OCK01にはハザードは
発生しない。他のFF3,FF4の変化に対しても同様
である。
t3になると、ICK3の立ち上がりによりFF2の出
力Qが「0」から「1」に変化し、これによりSEL2
の出力はICK3からICK2に切り替わる。しかし、
カウンタ12の上位ビット出力G1,G2は共に「0」
のままであるから、これらに対応するSEL5,SEL
7は共にその入力端子0の側に接続したままである。従
って、出力クロック信号OCK01にはSEL5、SE
L7を介して上記SEL1の出力信号がそのまま出力さ
れ、よって出力クロック信号OCK01にはハザードは
発生しない。他のFF3,FF4の変化に対しても同様
である。
【0062】次に、出力クロック信号OCKが入力のI
CK1からICK2に切り替わる場合を説明する。この
ときの出力クロック信号をOCK12で示す。今、タイ
ミングt1でカウンタ12のカウント値が「1」から
「2」に変化したとすると、このときに変化するのはビ
ットG1の「0」→「1」のみである。一方、FF5は
その後のICK2(ICK1より位相が遅い)の立上り
でその出力Qが「0」から「1」に変化する。このと
き、SEL5では、切替前に選択されていたICK1の
レベル「1」と、切替後に選択されるICK2のレベル
「1」とが一致するため、SEL5の出力信号にはハザ
ードは発生し得ない。そして、SEL5は、その後は入
力のICK2を選択・出力しつづけ、出力クロック信号
OCK12にはSEL7を介して上記SEL5の出力信
号がそのまま出力される。従って、出力クロック信号O
CK12にはハザードは発生しない。
CK1からICK2に切り替わる場合を説明する。この
ときの出力クロック信号をOCK12で示す。今、タイ
ミングt1でカウンタ12のカウント値が「1」から
「2」に変化したとすると、このときに変化するのはビ
ットG1の「0」→「1」のみである。一方、FF5は
その後のICK2(ICK1より位相が遅い)の立上り
でその出力Qが「0」から「1」に変化する。このと
き、SEL5では、切替前に選択されていたICK1の
レベル「1」と、切替後に選択されるICK2のレベル
「1」とが一致するため、SEL5の出力信号にはハザ
ードは発生し得ない。そして、SEL5は、その後は入
力のICK2を選択・出力しつづけ、出力クロック信号
OCK12にはSEL7を介して上記SEL5の出力信
号がそのまま出力される。従って、出力クロック信号O
CK12にはハザードは発生しない。
【0063】次に、出力クロック信号OCKが入力のI
CK3からICK4に切り替わる場合を説明する。この
ときの出力クロック信号をOCK34で示す。今、タイ
ミングt3でカウンタ12のカウント値が「3」から
「4」に変化したとすると、このときに変化するのはビ
ットG2の「0」→「1」のみである。一方、FF7は
その後のICK4(ICK3より位相が遅い)の立上り
でその出力Qが「0」から「1」に変化する。このと
き、SEL7では、切替前に選択されていたICK3の
レベル「1」と、切替後に選択されるICK4のレベル
「1」とが一致するため、SEL7の出力信号にはハザ
ードは発生し得ない。そして、SEL7は、その後は入
力のICK4を選択・出力しつづけ、これが出力クロッ
ク信号OCK34となる。従って、出力クロック信号O
CK34にはハザードは発生しない。
CK3からICK4に切り替わる場合を説明する。この
ときの出力クロック信号をOCK34で示す。今、タイ
ミングt3でカウンタ12のカウント値が「3」から
「4」に変化したとすると、このときに変化するのはビ
ットG2の「0」→「1」のみである。一方、FF7は
その後のICK4(ICK3より位相が遅い)の立上り
でその出力Qが「0」から「1」に変化する。このと
き、SEL7では、切替前に選択されていたICK3の
レベル「1」と、切替後に選択されるICK4のレベル
「1」とが一致するため、SEL7の出力信号にはハザ
ードは発生し得ない。そして、SEL7は、その後は入
力のICK4を選択・出力しつづけ、これが出力クロッ
ク信号OCK34となる。従って、出力クロック信号O
CK34にはハザードは発生しない。
【0064】次に、出力クロック信号OCKが入力のI
CK7からICK0に切り替わる場合を説明する。この
ときの出力クロック信号をOCK70で示す。今、タイ
ミングt7でカウンタ12のカウント値が「7」から
「0」に変化したとすると、このときに変化するのはビ
ットG2の「1」→「0」のみである。一方、FF7は
その後のICK0(ICK7より位相が遅い)の立上り
でその出力Qが「1」から「0」に変化する。このと
き、SEL7では、切替前に選択されていたICK7の
レベル「1」と、切替後に選択されるICK0のレベル
「1」とが一致するため、SEL7の出力信号にはハザ
ードは発生し得ない。そして、SEL7は、その後は入
力のICK0を選択・出力しつづけ、これが出力クロッ
ク信号OCK70となる。従って、出力クロック信号O
CK70にはハザードは発生しない。
CK7からICK0に切り替わる場合を説明する。この
ときの出力クロック信号をOCK70で示す。今、タイ
ミングt7でカウンタ12のカウント値が「7」から
「0」に変化したとすると、このときに変化するのはビ
ットG2の「1」→「0」のみである。一方、FF7は
その後のICK0(ICK7より位相が遅い)の立上り
でその出力Qが「1」から「0」に変化する。このと
き、SEL7では、切替前に選択されていたICK7の
レベル「1」と、切替後に選択されるICK0のレベル
「1」とが一致するため、SEL7の出力信号にはハザ
ードは発生し得ない。そして、SEL7は、その後は入
力のICK0を選択・出力しつづけ、これが出力クロッ
ク信号OCK70となる。従って、出力クロック信号O
CK70にはハザードは発生しない。
【0065】次に、上記タイミングt1でICK0〜I
CK1に切り替わった出力クロック信号OCK01が後
のタイミングt1で入力のICK1からICK0に切り
替わる(切り戻される)場合を説明する。このときの出
力クロック信号をOCK10で示す。今、タイミングt
0でカウンタ12のカウント値が「1」から「0」に変
化したとすると、このときに変化するのはビットG0の
「1」→「0」のみである。一方、FF1はその後のI
CK1(ICK0より位相が遅い)の立上りでその出力
Qが「1」から「0」に変化する。このとき、SEL1
では、切替前に選択され、既にレベル「1」に変化して
いるICK1のレベル「1」と、切替後に選択されるI
CK0のレベル「1」とが一致するため、SEL1の出
力信号にはハザードは発生し得ない。そして、SEL1
は、その後は入力のICK1を選択・出力しつづける。
一方、カウンタ12の上位ビット出力G1,G2は共に
「0」のままであるから、これらに対応するSEL5,
SEL7は共にその入力端子0の側に接続したままであ
る。従って、出力クロック信号OCK10にはSEL
5,SEL7を介して上記SEL1の出力信号がそのま
ま出力され、よって出力クロック信号OCK10にはハ
ザードは発生しない。他のクロック信号の切り戻しの場
合も同様である。
CK1に切り替わった出力クロック信号OCK01が後
のタイミングt1で入力のICK1からICK0に切り
替わる(切り戻される)場合を説明する。このときの出
力クロック信号をOCK10で示す。今、タイミングt
0でカウンタ12のカウント値が「1」から「0」に変
化したとすると、このときに変化するのはビットG0の
「1」→「0」のみである。一方、FF1はその後のI
CK1(ICK0より位相が遅い)の立上りでその出力
Qが「1」から「0」に変化する。このとき、SEL1
では、切替前に選択され、既にレベル「1」に変化して
いるICK1のレベル「1」と、切替後に選択されるI
CK0のレベル「1」とが一致するため、SEL1の出
力信号にはハザードは発生し得ない。そして、SEL1
は、その後は入力のICK1を選択・出力しつづける。
一方、カウンタ12の上位ビット出力G1,G2は共に
「0」のままであるから、これらに対応するSEL5,
SEL7は共にその入力端子0の側に接続したままであ
る。従って、出力クロック信号OCK10にはSEL
5,SEL7を介して上記SEL1の出力信号がそのま
ま出力され、よって出力クロック信号OCK10にはハ
ザードは発生しない。他のクロック信号の切り戻しの場
合も同様である。
【0066】かくして、本第5の実施の形態によれば、
入力クロック信号をICK0〜ICK7,ICK0の方
向に一つづつ又は飛び飛びに巡回して切り替えても、或
いは逆にICK7〜ICK0,ICK7の方向に一つづ
つ又は飛び飛びに巡回して切り替えても、出力クロック
信号OCKにはハザードを生じない。
入力クロック信号をICK0〜ICK7,ICK0の方
向に一つづつ又は飛び飛びに巡回して切り替えても、或
いは逆にICK7〜ICK0,ICK7の方向に一つづ
つ又は飛び飛びに巡回して切り替えても、出力クロック
信号OCKにはハザードを生じない。
【0067】なお、上記複数の実施の形態を具体的に述
べたが、本発明はこれらの実施の形態に制限されない。
べたが、本発明はこれらの実施の形態に制限されない。
【0068】また、上記本発明に好適なる複数の実施の
形態を述べたが、本発明思想を逸脱しない範囲内で各部
の構成、制御、及びこれらの組み合わせの様々な変更が
行えることは言うまでも無い。
形態を述べたが、本発明思想を逸脱しない範囲内で各部
の構成、制御、及びこれらの組み合わせの様々な変更が
行えることは言うまでも無い。
【0069】(付記1) 位相φが0<φ<πの範囲内
で異なり得る第1,第2の入力クロック信号の内のいず
れか一つを選択・出力するセレクタ回路と、入力の選択
信号をリタイミングして前記セレクタ回路の選択用信号
を生成するリタイミング回路であって、前記第1,第2
の入力クロック信号の内の位相の遅い入力クロック信号
のエッジによりリタイミングするもの、とを備えること
を特徴とする信号選択回路。
で異なり得る第1,第2の入力クロック信号の内のいず
れか一つを選択・出力するセレクタ回路と、入力の選択
信号をリタイミングして前記セレクタ回路の選択用信号
を生成するリタイミング回路であって、前記第1,第2
の入力クロック信号の内の位相の遅い入力クロック信号
のエッジによりリタイミングするもの、とを備えること
を特徴とする信号選択回路。
【0070】(付記2) リタイミング選択信号に従い
位相φが0<φ<2πの範囲内で異なり得る複数の入力
クロック信号の内のいずれか一つを選択・出力する第1
のセレクタ回路と、入力の選択信号に従い前記複数の入
力クロック信号の内のいずれか一つを選択・出力する第
2のセレクタ回路と、前記入力の選択信号をリタイミン
グして前記第1のセレクタ回路のリタイミング選択信号
を生成するリタイミング回路であって、前記第1,第2
のセレクタ回路の出力の論理積信号によりリタイミング
するもの、とを備えることを特徴とする信号選択回路。
位相φが0<φ<2πの範囲内で異なり得る複数の入力
クロック信号の内のいずれか一つを選択・出力する第1
のセレクタ回路と、入力の選択信号に従い前記複数の入
力クロック信号の内のいずれか一つを選択・出力する第
2のセレクタ回路と、前記入力の選択信号をリタイミン
グして前記第1のセレクタ回路のリタイミング選択信号
を生成するリタイミング回路であって、前記第1,第2
のセレクタ回路の出力の論理積信号によりリタイミング
するもの、とを備えることを特徴とする信号選択回路。
【0071】(付記3) リタイミング選択信号に従い
位相φが0<φ<2πの範囲内で異なり得る複数の入力
クロック信号の内のいずれか一つを選択・出力する第1
のセレクタ回路と、前記リタイミング選択信号に従い前
記第1のセレクタ回路による現在選択中の入力信号から
次に選択する入力信号までの所定のグループ内で、その
信号レベルが現在選択中の入力信号と一致する方向に最
も遅く変化する入力信号を選択する第2のセレクタ回路
と、入力の選択信号をリタイミングして前記第1,第2
のセレクタ回路のリタイミング選択信号を生成するリタ
イミング回路であって、前記第2のセレクタ回路の出力
信号のエッジによりリタイミングするもの、とを備える
ことを特徴とする信号選択回路。
位相φが0<φ<2πの範囲内で異なり得る複数の入力
クロック信号の内のいずれか一つを選択・出力する第1
のセレクタ回路と、前記リタイミング選択信号に従い前
記第1のセレクタ回路による現在選択中の入力信号から
次に選択する入力信号までの所定のグループ内で、その
信号レベルが現在選択中の入力信号と一致する方向に最
も遅く変化する入力信号を選択する第2のセレクタ回路
と、入力の選択信号をリタイミングして前記第1,第2
のセレクタ回路のリタイミング選択信号を生成するリタ
イミング回路であって、前記第2のセレクタ回路の出力
信号のエッジによりリタイミングするもの、とを備える
ことを特徴とする信号選択回路。
【0072】(付記4) 入力の選択信号に従い各2入
力信号の内のいずれか1つを選択・出力する複数のセレ
クタ回路をピラミッド状の複数段に接続してN入力対1
出力の信号選択回路を構成すると共に、各段のセレクタ
回路に入力する前記選択信号をグレイコードを構成する
各ビット信号としたことを特徴とする信号選択回路。
力信号の内のいずれか1つを選択・出力する複数のセレ
クタ回路をピラミッド状の複数段に接続してN入力対1
出力の信号選択回路を構成すると共に、各段のセレクタ
回路に入力する前記選択信号をグレイコードを構成する
各ビット信号としたことを特徴とする信号選択回路。
【0073】(付記5) 付記1に記載の複数の2入力
信号選択回路をピラミッド状の複数段に接続してN入力
対1出力の信号選択回路を構成すると共に、各段のリタ
イミング回路に入力する選択信号をグレイコードを構成
する各ビット信号としたことを特徴とする信号選択回
路。
信号選択回路をピラミッド状の複数段に接続してN入力
対1出力の信号選択回路を構成すると共に、各段のリタ
イミング回路に入力する選択信号をグレイコードを構成
する各ビット信号としたことを特徴とする信号選択回
路。
【0074】(付記6) リタイミング回路はグレイコ
ードからなる選択用信号を生成することを特徴とする付
記2又は3に記載の信号選択回路。
ードからなる選択用信号を生成することを特徴とする付
記2又は3に記載の信号選択回路。
【0075】
【発明の効果】以上述べた如く本発明によれば、複数位
相の高速入力クロック信号等をその出力信号にハザード
を生じることなく切替可能となり、クロックリカバリ回
路等の信頼性向上に寄与するところが極めて大きい。
相の高速入力クロック信号等をその出力信号にハザード
を生じることなく切替可能となり、クロックリカバリ回
路等の信頼性向上に寄与するところが極めて大きい。
【図1】第1の実施の形態による信号選択回路を説明す
る図である。
る図である。
【図2】第2の実施の形態による信号選択回路を説明す
る図(1)である。
る図(1)である。
【図3】第2の実施の形態による信号選択回路を説明す
る図(2)である。
る図(2)である。
【図4】第2の実施の形態による信号選択回路を説明す
る図(3)である。
る図(3)である。
【図5】第3の実施の形態による信号選択回路を説明す
る図(1)である。
る図(1)である。
【図6】第3の実施の形態による信号選択回路を説明す
る図(2)である。
る図(2)である。
【図7】第4の実施の形態による信号選択回路を説明す
る図(1)である。
る図(1)である。
【図8】第4の実施の形態による信号選択回路を説明す
る図(2)である。
る図(2)である。
【図9】第5の実施の形態による信号選択回路を説明す
る図(1)である。
る図(1)である。
【図10】第5の実施の形態による信号選択回路を説明
する図(2)である。
する図(2)である。
【図11】バイナリ/グレイコード変換を説明する図で
ある。
ある。
【図12】従来技術を説明する図(1)である。
【図13】従来技術を説明する図(2)である。
【図14】従来技術を説明する図(3)である。
【図15】従来技術を説明する図(4)である。
11 バイナリ/グレイコードエンコーダ(GCE) 12 グレイコードアップ/ダウンカウンタ(GCU/
DCTR) A ANDゲート回路 FF フリップフロップ回路 RG レジスタ回路 SEL セレクタ回路
DCTR) A ANDゲート回路 FF フリップフロップ回路 RG レジスタ回路 SEL セレクタ回路
Claims (5)
- 【請求項1】 位相φが0<φ<πの範囲内で異なり得
る第1,第2の入力クロック信号の内のいずれか一つを
選択・出力するセレクタ回路と、 入力の選択信号をリタイミングして前記セレクタ回路の
選択用信号を生成するリタイミング回路であって、前記
第1,第2の入力クロック信号の内の位相の遅い入力ク
ロック信号のエッジによりリタイミングするもの、とを
備えることを特徴とする信号選択回路。 - 【請求項2】 リタイミング選択信号に従い位相φが0
<φ<2πの範囲内で異なり得る複数の入力クロック信
号の内のいずれか一つを選択・出力する第1のセレクタ
回路と、 入力の選択信号に従い前記複数の入力クロック信号の内
のいずれか一つを選択・出力する第2のセレクタ回路
と、 前記入力の選択信号をリタイミングして前記第1のセレ
クタ回路のリタイミング選択信号を生成するリタイミン
グ回路であって、前記第1,第2のセレクタ回路の出力
の論理積信号によりリタイミングするもの、とを備える
ことを特徴とする信号選択回路。 - 【請求項3】 リタイミング選択信号に従い位相φが0
<φ<2πの範囲内で異なり得る複数の入力クロック信
号の内のいずれか一つを選択・出力する第1のセレクタ
回路と、 前記リタイミング選択信号に従い前記第1のセレクタ回
路による現在選択中の入力信号から次に選択する入力信
号までの所定のグループ内で、その信号レベルが現在選
択中の入力信号と一致する方向に最も遅く変化する入力
信号を選択する第2のセレクタ回路と、 入力の選択信号をリタイミングして前記第1,第2のセ
レクタ回路のリタイミング選択信号を生成するリタイミ
ング回路であって、前記第2のセレクタ回路の出力信号
のエッジによりリタイミングするもの、とを備えること
を特徴とする信号選択回路。 - 【請求項4】 入力の選択信号に従い各2入力信号の内
のいずれか1つを選択・出力する複数のセレクタ回路を
ピラミッド状の複数段に接続してN入力対1出力の信号
選択回路を構成すると共に、各段のセレクタ回路に入力
する前記選択信号をグレイコードを構成する各ビット信
号としたことを特徴とする信号選択回路。 - 【請求項5】 請求項1に記載の複数の2入力信号選択
回路をピラミッド状の複数段に接続してN入力対1出力
の信号選択回路を構成すると共に、各段のリタイミング
回路に入力する選択信号をグレイコードを構成する各ビ
ット信号としたことを特徴とする信号選択回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000314151A JP2002124854A (ja) | 2000-10-13 | 2000-10-13 | 信号選択回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000314151A JP2002124854A (ja) | 2000-10-13 | 2000-10-13 | 信号選択回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002124854A true JP2002124854A (ja) | 2002-04-26 |
Family
ID=18793455
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000314151A Withdrawn JP2002124854A (ja) | 2000-10-13 | 2000-10-13 | 信号選択回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002124854A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008015807A (ja) * | 2006-07-06 | 2008-01-24 | Fujitsu Ltd | クロック切り替え回路 |
-
2000
- 2000-10-13 JP JP2000314151A patent/JP2002124854A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008015807A (ja) * | 2006-07-06 | 2008-01-24 | Fujitsu Ltd | クロック切り替え回路 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080108 |