JP2002124854A - 信号選択回路 - Google Patents

Abstract

(57)【要約】 【目的】 信号選択回路に関し、選択した出力信号にハ
ザードが発生しないことを課題とする。 【構成】 位相φが０＜φ＜πの範囲内で異なり得る第
１，第２の入力クロック信号ＩＣＫ０，ＩＣＫ１の内の
いずれか一つを選択・出力するセレクタ回路ＳＥＬ１
と、入力の選択信号ＣＳをリタイミングして前記セレク
タ回路ＳＥＬ１の選択用信号ＣＳＣを生成するリタイミ
ング回路ＦＦ１であって、前記第１，第２の入力クロッ
ク信号ＩＣＫ０，ＩＣＫ１の内の位相の遅い入力クロッ
ク信号（図の例ではＩＣＫ１）のエッジによりリタイミ
ングするもの、とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は信号選択回路に関
し、更に詳しくは位相の異なるクロック信号の選択制御
（クロックリカバリ回路）に適用して好適なるものであ
る。

【０００２】例えばデータ伝送装置の受信回路では主信
号データを最適のクロック位相で打ち抜くことが行わ
れ、このために複数位相の入力クロック信号の中から最
適位相のクロック信号を選択することが行われる。しか
し、入力クロック信号の切り替えタイミングが不適当で
あると、出力のクロック信号にハザード等が発生し、主
信号データの誤サンプル（２重サンプル等）の原因とな
る。そこで、出力のクロック信号にハザード等が発生し
ないことが望まれる。

【０００３】

【従来の技術】図１２〜図１５は従来技術を説明する図
（１）〜（４）で、図１２は比較的低速の入力クロック
信号を切り替える場合を示している。図１２（Ａ）はそ
のブロック構成図を示し、図において、ＳＥＬ１はディ
ジタル信号のセレクタ回路、ＦＦ１，ＦＦ２はＤタイプ
のフリップフロップ回路である。

【０００４】ＳＥＬ１には位相がπ／２異なるデューテ
ィー比１／２のクロック信号ＩＣＫ０，ＩＣＫ１が入力
している。また、ＦＦ１のデータ入力端子Ｄには任意タ
イミングに変化するような選択信号ＣＳが入力してお
り、該信号ＣＳは、ＦＦ１で高速のマスタクロック信号
ＭＣＫによりリタイミング（サンプリング）され、その
出力の選択信号ＣＳＣがＳＥＬ１の選択入力端子Ｓに加
えられる。更にＳＥＬ１の出力信号ＡはＦＦ２でリタイ
ミングされ、出力のクロック信号ＯＣＫとなる。

【０００５】図１２（Ｂ）は出力クロック信号ＯＣＫを
入力のＩＣＫ０からＩＣＫ１に切り替える場合のタイミ
ングチャートを示す。今、入力の選択信号ＣＳが図示の
タイミングで「０」から「１」に変化したとすると、該
信号ＣＳはＦＦ１でリタイミングされて選択信号ＣＳＣ
となる。このとき、ＳＥＬ１では、切替前のＩＣＫ０の
レベル「０」を出力した後、ＩＣＫ１のレベル「１」を
新たに選択・出力することになるため、その出力信号ａ
には図示のようなハザードが発生し得る。しかし、この
出力信号ａは、更にＦＦ２でマスタクロック信号ＭＣＫ
によりリタイミング（サンプリング）されるため、その
出力クロック信号ＯＣＫには上記ハザードの影響は生じ
ない。

【０００６】しかるに、近年の電子回路システムの高速
化により、入力クロック信号ＩＣＫ０，ＩＣＫ１に対し
て上記のような高速マスタクロック信号ＭＣＫを利用す
ることは、もはやできない状況にある。

【０００７】図１３は高速の入力クロック信号を非同期
で切り替える場合を示している。入力クロック信号ＩＣ
Ｋ０，ＩＣＫ１が高速になると、上記図１２のような手
法はもはや使用できず、やむなく図１３（Ａ）のような
非同期構成にて切り替えることになる。しかし、入力の
選択信号ＣＳが、もし図１３（Ｂ）に示すようなタイミ
ングで切り替えられると、出力クロック信号ＯＣＫには
上記図１２（Ｂ）の場合と同様にしてハザードが発生し
てしまう。このような、出力クロック信号ＯＣＫにおけ
るハザードは、入力データ(不図示）の重複取り込み等
につながるため、その発生を避けたい。

【０００８】図１４，図１５は入力データをその最適
(中央）のクロック位相でサンプリングする場合のクロ
ック選択回路を示している。図１４はそのブロック構成
図を示し、８つの入力クロック信号ＩＣＫ０〜ＩＣＫ７
が夫々１／８クロック位相づつずれて入力している。こ
の状態で、ＳＥＬ１〜ＳＥＬ７は入力のバイナリ選択信
号ＣＳＢ０〜ＣＳＢ２に従ってＩＣＫ０〜ＩＣＫ７のう
ちの何れか１つを選択・出力する。

【０００９】しかし、上記入力クロック信号ＩＣＫ０〜
ＩＣＫ７をバイナリ選択信号ＣＳＢで直接に切り替える
構成であると、バイナリ選択信号Ｂ０〜Ｂ２では２以上
の信号レベルが同時に変化する場合があるため、これら
各信号の遷移タイミングにずれがあると、出力クロック
信号ＯＣＫにはハザードが発生してしまう。

【００１０】図１５に上記図１４の構成で入力クロック
信号ＩＣＫ３からＩＣＫ４に選択切替する場合のタイミ
ングチャートを示す。このとき、バイナリ選択信号Ｂ
０，Ｂ１のレベル「１」から「０」への変化に対して、
バイナリ選択信号Ｂ２のレベル「０」から「１」への変
化が遅れると、ＳＥＬ７の出力には、一瞬だけ入力クロ
ック信号ＩＣＫ０のレベル「０」が選択出力されてしま
い、このため出力クロック信号ＯＣＫには図示のような
ハザードが発生してしまう。

【００１１】

【発明が解決しようとする課題】上記の如く従来の信号
選択方式では、その出力信号にハザードが発生する不都
合があった。

【００１２】本発明は上記従来技術の問題点に鑑みなさ
れたもので、その目的とする所は、出力信号にハザード
が発生しない信号選択回路を提供することにある。

【００１３】

【課題を解決するための手段】上記の課題は例えば図１
（Ａ）の構成により解決される。即ち、本発明（１）の
信号選択回路は、位相φが０＜φ＜πの範囲内で異なり
得る第１，第２の入力クロック信号ＩＣＫ０，ＩＣＫ１
の内のいずれか一つを選択・出力するセレクタ回路ＳＥ
Ｌ１と、入力の選択信号ＣＳをリタイミングして前記セ
レクタ回路ＳＥＬ１の選択用信号ＣＳＣを生成するリタ
イミング回路ＦＦ１であって、前記第１，第２の入力ク
ロック信号ＩＣＫ０，ＩＣＫ１の内の位相の遅い入力ク
ロック信号（図の例ではＩＣＫ１）のエッジによりリタ
イミングするもの、とを備えるものである。

【００１４】図１（Ｂ）にＦＦ１がＩＣＫ１の立上りエ
ッジでリタイミングされる場合のタイミングチャートを
示す。まず、入力の選択信号ＣＳがタイミングｔ１で
「０」から「１」に変化すると、ＦＦ１の出力選択信号
ＣＳＣはその後のＩＣＫ１の立上りエッジで「０」から
「１」に変化する。このとき、ＳＥＬ１では、切替前に
選択されていたＩＣＫ０のレベル「１」と、切替後に選
択されるＩＣＫ１のレベル「１」とが一致するため、出
力のクロック信号ＯＣＫにはハザードは発生し得ない。
次に、入力の選択信号ＣＳがタイミングｔ２で「１」か
ら「０」に変化すると、ＦＦ１の出力選択信号ＣＳＣは
その後のＩＣＫ１の立上りエッジで「１」から「０」に
変化する。このとき、ＳＥＬ１では、切替前に選択さ
れ、かつ既にレベル「１」に変化しているＩＣＫ１のレ
ベル「１」と、切替後に選択されるＩＣＫ０のレベル
「１」とが一致するため、この場合も出力のクロック信
号ＯＣＫにはハザードは発生し得ない。

【００１５】なお、この切替エッジはＩＣＫ１の立上り
エッジに限らない。図１（Ｃ）はＦＦ１がＩＣＫ１の立
下りエッジでリタイミングされる場合のタイミングチャ
ートを示し、この場合も上記同様にして出力のクロック
信号ＯＣＫにはハザードは発生し得ない。従って、本発
明（１）によれば、簡単な構成により２つの高速入力ク
ロック信号ＩＣＫ０，ＩＣＫ１をハザード無しで切り替
えることが可能となり、複数クロック信号を切り替えて
使用するような電子回路システムの信頼性向上に寄与す
るところが極めて大きい。

【００１６】また上記の課題は例えば図２の構成により
解決される。即ち、本発明（２）の信号選択回路は、リ
タイミング選択信号ＣＳＧＣに従い位相φが０＜φ＜２
πの範囲内で異なり得る複数の入力クロック信号ＩＣＫ
０〜ＩＣＫ７の内のいずれか一つを選択・出力する第１
のセレクタ回路ＳＥＬ１と、入力の選択信号ＣＳＧに従
い前記複数の入力クロック信号ＩＣＫ０〜ＩＣＫ７の内
のいずれか一つを選択・出力する第２のセレクタ回路Ｓ
ＥＬ２と、前記入力の選択信号ＣＳＧをリタイミングし
て前記第１のセレクタ回路ＳＥＬ１のリタイミング選択
信号ＣＳＧＣを生成するリタイミング回路ＲＧ１であっ
て、前記第１，第２のセレクタ回路ＳＥＬ１，ＳＥＬ２
の出力の論理積信号Ｂによりリタイミングするもの、と
を備えるものである。

【００１７】本発明（２）においては、予め入力の選択
信号ＣＳＧによりＳＥＬ２で次に選択する信号ＩＣＫを
選択（先読み）してそのクロック位相（実際の切替タイ
ミング）Ａを得ると共に、該ＳＥＬ２の非同期選択によ
って生じることのある信号Ａ上のハザードを、ＳＥＬ１
の出力クロック信号ＯＣＫとの論理積をとることにより
有効に除去し、得られた信号Ｂにより入力の選択信号Ｃ
ＳＧをリタイミングする。従って、本発明（２）によれ
ば、簡単な構成により多数の高速入力クロック信号ＩＣ
Ｋ０〜ＩＣＫ７をハザード無く切り替えられる。

【００１８】また上記の課題は例えば図５の構成により
解決される。即ち、本発明（３）の信号選択回路は、リ
タイミング選択信号ＣＳＧＣに従い位相φが０＜φ＜２
πの範囲内で異なり得る複数の入力クロック信号ＩＣＫ
０〜ＩＣＫ７の内のいずれか一つを選択・出力する第１
のセレクタ回路ＳＥＬ１と、前記リタイミング選択信号
ＣＳＧＣに従い前記第１のセレクタ回路による現在選択
中の入力信号から次に選択する入力信号までの所定のグ
ループ内で、その信号レベルが現在選択中の入力信号と
一致する方向に最も遅く変化する入力信号を選択する第
２のセレクタ回路ＳＥＬ２と、入力の選択信号ＣＳＧを
リタイミングして前記第１，第２のセレクタ回路のリタ
イミング選択信号を生成するリタイミング回路ＲＧ１で
あって、前記第２のセレクタ回路ＳＥＬ２の出力信号Ａ
のエッジによりリタイミングするもの、とを備えるもの
である。

【００１９】本発明（３）においては、第１，第２のセ
レクタ回路ＳＥＬ１，ＳＥＬ２により現在選択中の入力
クロック信号（例えばＩＣＫ０）と、次に選択する入力
クロック信号（例えばＩＣＫ１）との間で、上記図１
（Ａ）に示したものと同様の状態を構成しておく簡単な
構成により、多数の高速入力クロック信号ＩＣＫ０〜Ｉ
ＣＫ７をハザード無く切り替えられる。

【００２０】また上記の課題は例えば図７の構成により
解決される。即ち、本発明（４）の信号選択回路は、入
力の選択信号ＣＳＧ０／ＣＳＧ１／ＣＳＧ２に従い各２
入力信号の内のいずれか１つを選択・出力する複数のセ
レクタ回路ＳＥＬ１〜ＳＥＬ７をピラミッド状の複数段
（図の例では３段）に接続してＮ（例えば８）入力対１
出力の信号選択回路を構成すると共に、各段のセレクタ
回路に入力する前記選択信号をグレイコードを構成する
各ビット信号ＣＳＧ０〜ＣＳＧ２としたものである。

【００２１】本発明（４）においては、各段のセレクタ
回路に入力する選択信号をグレイコードを構成する各ビ
ット信号ＣＳＧ０〜ＣＳＧ２としたことにより、入力の
選択信号ＣＳＢの内容を「０」〜「７」，［０］の方向
に変化させても、又は逆に「７」〜「０」，［７］の方
向に変化させても、その各遷移途中ではいずれか１つの
ビット信号ＣＳＧ０，ＣＳＧ１又はＣＳＧ２しか変化し
ない。

【００２２】従って、各セレクタ回路ＳＥＬ１〜ＳＥＬ
７内における２入力信号の選択切替でハザードが生じな
いばかりか、複数段についてもいずれか１つの段しか選
択切替が生じないため、信号選択回路の全体でもハザー
ドは発生しない。

【００２３】また上記の課題は例えば図９の構成により
解決される。即ち、本発明（５）の信号選択回路は、上
記本発明（１）に記載の複数の２入力信号選択回路をピ
ラミッド状の複数段（図の例では３段）に接続してＮ
（例えば８）入力対１出力の信号選択回路を構成すると
共に、各段のリタイミング回路ＦＦ１〜ＦＦ７に入力す
る選択信号をグレイコードを構成する各ビット信号ＣＳ
Ｇ０〜ＣＳＧ２としたものである。

【００２４】従って、各２入力信号選択回路内における
２入力信号の選択切替でハザードが生じないばかりか、
複数段についてもいずれか１つの段しか選択切替が生じ
ないため、信号選択回路の全体でもハザードは発生しな
い。

【００２５】

【発明の実施の形態】以下、添付図面に従って本発明に
好適なる複数の実施の形態を詳細に説明する。なお 、
全図を通して同一符号は同一又は相当部分を示すものと
する。

【００２６】図１は第１の実施の形態による信号選択回
路を示す図で、位相が異なる２つの入力クロック信号を
切り替える簡単（基本的）な場合を示す。

【００２７】図１（Ａ）はそのブロック構成図を示し、
図において、ＳＥＬ１（セレクタ回路に相当）には上記
図１３と同様の入力クロック信号ＩＣＫ０，ＩＣＫ１が
入力する。一方、ＦＦ１（リタイミング回路に相当）の
データ入力端子Ｄには任意タイミングに変化する選択信
号ＣＳが入力しており、該選択信号ＣＳはＦＦ１で入力
クロック信号ＩＣＫ０，ＩＣＫ１中の位相の遅い方のク
ロック信号ＩＣＫ１のエッジ（立上り／立下りエッジ）
でリタイミングされ、その出力の選択信号ＣＳＣがＳＥ
Ｌ１の選択入力端子Ｓに加えられる。以下、そのクロッ
ク切替動作を説明する。

【００２８】図１（Ｂ）にＦＦ１がＩＣＫ１の立上りエ
ッジでリタイミングされる場合のタイミングチャートを
示す。まず、入力の選択信号ＣＳがタイミングｔ１で
「０」から「１」に変化すると、ＦＦ１の出力選択信号
ＣＳＣはその後のＩＣＫ１の立上りエッジで「０」から
「１」に変化する。このとき、ＳＥＬ１では、切替前に
選択されていたＩＣＫ０のレベル「１」と、切替後に選
択されるＩＣＫ１のレベル「１」とが一致するため、出
力のクロック信号ＯＣＫにはハザードは発生し得ない。

【００２９】次に、入力の選択信号ＣＳがタイミングｔ
２で「１」から「０」に変化すると、ＦＦ１の出力選択
信号ＣＳＣはその後のＩＣＫ１の立上りエッジで「１」
から「０」に変化する。このとき、ＳＥＬ１では、切替
前に選択され、かつ既にレベル「１」に変化しているＩ
ＣＫ１のレベル「１」と、切替後に選択されるＩＣＫ０
のレベル「１」とが一致するため、この場合も出力のク
ロック信号ＯＣＫにはハザードは発生し得ない。なお、
この切替エッジはＩＣＫ１の立上りエッジに限らない。

【００３０】図１（Ｃ）にＦＦ１がＩＣＫ１の立下りエ
ッジでリタイミングされる場合のタイミングチャートを
示す。まず、入力の選択信号ＣＳがタイミングｔ１で
「０」から「１」に変化すると、ＦＦ１の出力選択信号
ＣＳＣはその後のＩＣＫ１の立下りエッジで「０」から
「１」に変化する。このとき、ＳＥＬ１では、切替前に
選択されていたＩＣＫ０のレベル「０」と、切替後に選
択されるＩＣＫ１のレベル「０」とが一致するため、出
力のクロック信号ＯＣＫにはハザードは発生し得ない。

【００３１】次に、入力の選択信号ＣＳがタイミングｔ
２で「１」から「０」に変化すると、ＦＦ１の出力選択
信号ＣＳＣはその後のＩＣＫ１の立下りエッジで「１」
から「０」に変化する。このとき、ＳＥＬ１では、切替
前に選択され、かつ既にレベル「０」に変化しているＩ
ＣＫ１のレベル「０」と、切替後に選択されるＩＣＫ０
のレベル「０」とが一致するため、この場合も出力のク
ロック信号ＯＣＫにはハザードは発生し得ない。

【００３２】図２〜図４は第２の実施の形態による信号
選択回路を説明する図（１）〜（３）で、８相クロック
リカバリ回路への適用例を示す。

【００３３】図２はそのブロック構成図を示し、図にお
いて、ＳＥＬ１，ＳＥＬ２（第１，第２のセレクタ回路
に相当）の各入力端子０〜７には位相が２π／８づつ異
なる８つの入力クロック信号ＩＣＫ０〜ＩＣＫ７が入力
している。一方、３ビットレジスタＲＧ１（リタイミン
グ回路に相当）のデータ入力端子Ｄには任意タイミング
に変化するような、好ましくはグレイコード（Gray Cod
e）信号からなる選択信号ＣＳＧ０〜ＣＳＧ２が入力し
ている。この選択信号ＣＳＧは、ＲＧ１でＡＮＤゲート
回路Ａ１の出力信号（ＳＥＬ１，ＳＥＬ２の各出力の論
理積信号）Ｂによりリタイミングされ、その出力のリタ
イミング選択信号ＣＳＧＣ０〜ＣＳＧＣ２がＳＥＬ１の
選択入力端子Ｓに加えられる。なお、ＳＥＬ１，ＳＥＬ
２の内部回路は後述の図７に示すものと同様で良い。以
下、図２の回路のクロック切替動作を説明する。

【００３４】図３は出力クロック信号ＯＣＫを入力クロ
ック信号のＩＣＫ０からＩＣＫ１に切り替える場合のタ
イミングチャートを示す。今、入力の選択信号ＣＳＧが
タイミングｔ１で「０」から「１」に変化すると、ＳＥ
Ｌ２では、切替前に選択されていたＩＣＫ０がレベル
「０」になって後、ＩＣＫ１のレベル「１」が選択され
るため、その出力信号Ａにはハザードが発生する。一
方、このとき、ＳＥＬ１では、まだ切替前のＩＣＫ０を
選択・出力しているため、その出力クロック信号ＯＣＫ
にはハザードの無いＩＣＫ０のみが出力される。従っ
て、これらの信号の論理積（Ａ＊ＯＣＫ）をとったＡＮ
Ｄゲート回路Ａ１の出力信号Ｂにもハザードの無いＩＣ
Ｋ０のみが出力される。

【００３５】更に、この出力信号Ｂは、その後のＩＣＫ
１の立上りエッジで「０」から「１」に変化し、これに
よりＲＧ１の出力リタイミング選択信号ＣＳＧＣも
「０」から「１」に変化する。このとき、ＳＥＬ１で
は、切替前に選択されているＩＣＫ０のレベル「１」
と、切替後に選択されるＩＣＫ１のレベル「１」とが一
致するため、出力のクロック信号ＯＣＫにはハザードは
発生し得ない。

【００３６】図４は出力クロック信号ＯＣＫを入力クロ
ック信号のＩＣＫ１からＩＣＫ０に切り替える場合のタ
イミングチャートを示す。今、入力の選択信号ＣＳＧが
タイミングｔ２で「１」から「０」に変化すると、ＳＥ
Ｌ２では、位相の遅れたＩＣＫ１から位相の進んだＩＣ
Ｋ０に切り替わるため、その出力信号Ａにはハザードが
発生しない。一方、このとき、ＳＥＬ１では、まだ切替
前のＩＣＫ１を選択・出力しているため、その出力クロ
ック信号ＯＣＫにはハザードの無いＩＣＫ１のみが出力
される。従って、これらの信号の論理積（Ａ＊ＯＣＫ）
をとったＡＮＤゲート回路Ａ１の出力信号Ｂにもハザー
ドの無い信号（図の例ではＩＣＫ１相当）が出力され
る。

【００３７】更に、この出力信号Ｂは、はその後のＩＣ
Ｋ１の立上りエッジで「１」から「０」に変化し、これ
によりＲＧ１の出力選択信号ＣＳＧＣも「１」から
「０」に変化する。このとき、ＳＥＬ１では、切替前に
選択され、かつ既にレベル「１」に変化しているＩＣＫ
１のレベル「１」と、切替後に選択されるＩＣＫ０のレ
ベル「１」とが一致するため、この場合も出力のクロッ
ク信号ＯＣＫにはハザードは発生し得ない。

【００３８】なお、上記本第２の実施の形態では、例え
ば入力クロック信号ＩＣＫ０と次位相のＩＣＫ１との間
で切り替える場合を述べたが、これに限らない。例えば
ＩＣＫ０と、該ＩＣＫ０との位相差φが０＜φ＜πの範
囲内に含まれるような他のＩＣＫ２，ＩＣＫ３との間で
も、上記ＩＣＫ０とＩＣＫ１との間におけると同様の切
替動作が得られることは明らかである。

【００３９】従って、上記本第２の実施の形態による信
号選択回路は、現在選択中の入力信号ＩＣＫ０から次に
選択することのある入力信号ＩＣＫ３までのグループ内
の任意ＩＣＫ１〜ＩＣＫ３との間で瞬時の切替が可能で
ある。即ち、例えばＩＣＫ０→ＩＣＫ３→ＩＣＫ６→Ｉ
ＣＫ２、又は逆にＩＣＫ２→ＩＣＫ７→ＩＣＫ４→ＩＣ
Ｋ１の如く飛び飛びに切り替えることも可能である。こ
のことは、以下の第３、第５の各実施の形態でも同様で
ある。

【００４０】また、上記本第２の実施の形態では、ＳＥ
Ｌ１，ＳＥＬ２で８相の入力クロック信号ＩＣＫ０〜Ｉ
ＣＫ７をハザード無く選択・出力するために、その選択
入力端子Ｓにはグレイコードからなる選択信号ＣＳＧ０
〜２が入力している。ここで、グレイコードを説明す
る。

【００４１】図１１にバイナリ／グレイコード変換の表
を示す。バイナリコードＣＳＢのビットＢ２〜Ｂ０が図
の左欄に示す如く「０」〜「７」の内容で変化すると
き、グレイコードＣＳＧのビットＧ２〜Ｇ０は図の右欄
に示す如く「０」〜「７」の内容で変化する。グレイコ
ードでは、図示の如く、コード「０」〜「７」，「０」
の方向に変化する場合でも、又は逆にコード「７」〜
「０」，「７」の方向に変化する場合でも、隣り合うコ
ード間のビットが常に１ビットしか違わないために、ビ
ットＧ２〜Ｇ０間の遷移遅延差は問題とはならず，よっ
て図２のＳＥＬ１，ＳＥＬ２の信号選択によるハザード
の発生を有効に防止できる。なお、図１１は３ビットコ
ードの例を示すが、２ビット又は４ビット以上でも同様
である。

【００４２】かくして、本第２の実施の形態によれば、
入力クロック信号をＩＣＫ０〜ＩＣＫ７，ＩＣＫ０の方
向に一つづつ又は飛び飛びに巡回して切り替えても、或
いは逆にＩＣＫ７〜ＩＣＫ０，ＩＣＫ７の方向に一つづ
つ又は飛び飛びに巡回して切り替えても、出力クロック
信号ＯＣＫにはハザードを生じない。

【００４３】図５，図６は第３の実施の形態による信号
選択回路を説明する図（１），（２）で、８相クロック
リカバリ回路への他の適用例を示す。

【００４４】図５はそのブロック構成図を示し、図にお
いて、ＳＥＬ１（第１のセレクタ回路に相当）の入力端
子０〜７には上記図２と同様に入力クロック信号ＩＣＫ
０〜ＩＣＫ７が入力している。一方、ＳＥＬ２（第２の
セレクタ回路に相当）の入力端子０〜７には上記ＳＥＬ
１から夫々に１位相（２π／８）だけ位相の遅れた、入
力クロック信号ＩＣＫ１〜ＩＣＫ７，ＩＣＫ０が入力し
ている。

【００４５】更に、３ビットレジスタＲＧ１（リタイミ
ング回路に相当）のデータ入力端子Ｄには任意タイミン
グに変化するような、好ましくはグレイコード信号から
なる選択信号ＣＳＧ０〜ＣＳＧ２が入力しており、該選
択信号ＣＳＧはＲＧ１でＳＥＬ２の出力信号Ａによりリ
タイミングされ、その出力の選択信号ＣＳＧＣ０〜ＣＳ
ＧＣ２がＳＥＬ１，ＳＥＬ２の各選択入力端子Ｓに加え
られる。以下、そのクロック切替動作を説明する。

【００４６】図６は出力クロック信号ＯＣＫを入力クロ
ック信号のＩＣＫ０からＩＣＫ１に切り替え、その後に
ＩＣＫ１からＩＣＫ０に切り替える場合のタイミングチ
ャートを示す。今、入力の選択信号ＣＳＧがタイミング
ｔ１で「０」から「１」に変化すると、ＳＥＬ２では、
予め選択されている１位相遅れのＩＣＫ１を出力すると
共に、その立上りエッジによりＲＧ１の内容が「０」か
ら「１」に変化する。

【００４７】このとき、ＳＥＬ１では、切替前に選択さ
れていたＩＣＫ０のレベル「１」と、切替後に選択され
るＩＣＫ１のレベル「１」とが一致するため、出力のク
ロック信号ＯＣＫにはハザードは発生し得ない。またこ
のとき、ＳＥＬ２では、その選択が直前のＩＣＫ１から
続くＩＣＫ２に切り替わるため、その出力信号Ａには図
示のようなハザードが発生するが、このような短い期間
内には入力の選択信号ＣＳＧを変化させないとすれば、
ＲＧ１の出力の選択信号ＣＳＧＣは変化しない。なお、
実際上はこのような条件を課しても不都合は生じない。

【００４８】次に、入力の選択信号ＣＳＧがタイミング
ｔ２で「１」から「０」に変化すると、ＳＥＬ２では、
予め選択されている１位相遅れのＩＣＫ２を出力すると
共に、その立上りエッジによりＲＧ１の内容が「１」か
ら「０」に変化する。

【００４９】このとき、ＳＥＬ１では、切替前に選択さ
れていたＩＣＫ１のレベル「１」と、切替後に選択され
るＩＣＫ０のレベル「１」とが一致するため、出力のク
ロック信号ＯＣＫにはハザードは発生し得ない。またこ
のとき、ＳＥＬ２では、切替前に選択され、かつ既にレ
ベル「１」に変化しているＩＣＫ２のレベル「１」と、
切替後に選択されるＩＣＫ１のレベル「１」とが一致す
るため、この場合の出力信号Ａにはハザードは発生し得
ない。

【００５０】かくして、本第３の実施の形態によれば、
入力クロック信号をＩＣＫ０〜ＩＣＫ７，ＩＣＫ０の方
向に一つづつ又は飛び飛びに巡回して切り替えても、或
いは逆にＩＣＫ７〜ＩＣＫ０，ＩＣＫ７の方向に一つづ
つ又は飛び飛びに巡回して切り替えても、出力クロック
信号ＯＣＫにはハザードを生じない。

【００５１】図７，図８は第４の実施の形態による信号
選択回路を説明する図（１），（２）で、８相クロック
リカバリ回路への更に他の適用例（構成が簡単な例）を
示す。

【００５２】図７はそのブロック構成図を示し、図にお
いて、ＳＥＬ１〜ＳＥＬ７は夫々２端子入力のセレクタ
回路、１１は入力のバイナリコードＣＳＢを出力のグレ
イコードＣＳＧに変換するバイナリ／グレイコードエン
コーダ（ＧＣＥ）である。このエンコーダ１１出力のビ
ットＣＳＧ０はＳＥＬ１〜ＳＥＬ４に、ビットＣＳＧ１
はＳＥＬ５，ＳＥＬ６に、そして、ビットＣＳＧ２はＳ
ＥＬ７に夫々加えられる。なお、このグレイコード（図
１１参照）による選択に対応して、ＳＥＬ２，４及びＳ
ＥＬ６の各入力端子の１／０が逆転していることに注意
されたい。係る構成では、少なくともＳＥＬ１〜ＳＥＬ
７の各内部ではハザードは生じない。

【００５３】図８は出力クロック信号ＯＣＫを入力クロ
ック信号のＩＣＫ３からＩＣＫ４に切り替える場合のタ
イミングチャートを示す。今，任意タイミングｔ１で、
選択信号ＣＳＧの内容が「３」から「４」に変化したと
すると、選択の切替動作が発生するのはビットＣＳＧ２
の「０」→「１」に対応するＳＥＬ７のみである。この
とき、ＳＥＬ７の内部では、信号ＣＳＧ２の遅延有／無
によらず、ＩＣＫ３のレベル「１」からＩＣＫ４のレベ
ル「１」に直接切り替わることとなり、それ以外のレベ
ルは取り得ない。従って、出力クロック信号ＯＣＫには
ハザードは発生しない。他の任意タイミングで切り替わ
る場合も同様である。

【００５４】なお、本第４の実施の形態による信号選択
回路は、上記クロック信号の切替のみならず、他の任意
の信号（非クロック信号）の切替制御にも適用できる。

【００５５】図９，図１０は第５の実施の形態による信
号選択回路を説明する図（１），（２）で、上記図１の
ＳＥＬとＦＦとからなる基本的な信号選択回路の構成を
８相のクロックリカバリ回路に適用した場合を示す。

【００５６】図９はそのブロック構成図を示し、図にお
いて、ＳＥＬ１〜ＳＥＬ８（セレクタ回路に相当）は夫
々２端子入力のセレクタ、ＦＦ１〜ＦＦ７（リタイミン
グ回路に相当）はＤタイプのフリップフロップ回路、１
２は出力がグレイコードに従って変化するアップ／ダウ
ンカウンタ（ＧＣＵ／ＤＣＴＲ）である。なお、参照容
易のため、挿入図（ａ）にグレイコード表を付記する。

【００５７】カウンタ１２は、入力のカウントイネーブ
ル信号Ｅが「１」の時にそのカウント動作を付勢（許
容）され、入力のアップ／ダウンモード信号Ｕ／Ｄの
「１／０」に応じて、入力のクロック信号ＳＣＫにより
アップ／ダウンする。この例では、このクロック信号Ｓ
ＣＫは出力クロック信号ＯＣＫ（即ち、現在選択されて
いる入力クロック信号）に位相同期しているものとす
る。

【００５８】更に、このカウンタ１２出力のビットＣＳ
Ｇ０はＦＦ１〜ＦＦ４、ビットＣＳＧ１はＦＦ５，ＦＦ
６、そして、ビットＣＳＧ２はＦＦ７の各データ入力端
子Ｄに夫々加えられる。なお、このグレイコードによる
選択制御に対応して、ＳＥＬ２，４及びＳＥＬ６の各デ
ータ入力端子が１／０に逆転していることに注意された
い。係る構成では、少なくともＳＥＬ１〜ＳＥＬ７の各
回路内部では選択切替によるハザードは生じない。

【００５９】図１１は図１０の構成の動作タイミングチ
ャートで、以下、これらの図１０，図１１を参照して動
作を説明する。

【００６０】まず、出力クロック信号ＯＣＫが入力のＩ
ＣＫ０からＩＣＫ１に切り替わる場合を説明する。この
ときの出力クロック信号をＯＣＫ０１で示す。今、タイ
ミングｔ０でカウンタ１２のカウント値（選択信号ＣＳ
ＧＣに相当）が「０」から「１」に変化したとすると、
このときに変化するのはビットＧ０の「０」→「１」の
みである。一方、ＦＦ１はその後のＩＣＫ１（ＩＣＫ０
より位相が遅い）の立上りでその出力Ｑが「０」から
「１」に変化する。このとき、ＳＥＬ１では、切替前に
選択されていたＩＣＫ０のレベル「１」と、切替後に選
択されるＩＣＫ１のレベル「１」とが一致するため、Ｓ
ＥＬ１の出力信号にはハザードは発生し得ない。そし
て、ＳＥＬ１は、その後は入力のＩＣＫ１を選択・出力
しつづける。

【００６１】ところで、この例ではその後のタイミング
ｔ３になると、ＩＣＫ３の立ち上がりによりＦＦ２の出
力Ｑが「０」から「１」に変化し、これによりＳＥＬ２
の出力はＩＣＫ３からＩＣＫ２に切り替わる。しかし、
カウンタ１２の上位ビット出力Ｇ１，Ｇ２は共に「０」
のままであるから、これらに対応するＳＥＬ５，ＳＥＬ
７は共にその入力端子０の側に接続したままである。従
って、出力クロック信号ＯＣＫ０１にはＳＥＬ５、ＳＥ
Ｌ７を介して上記ＳＥＬ１の出力信号がそのまま出力さ
れ、よって出力クロック信号ＯＣＫ０１にはハザードは
発生しない。他のＦＦ３，ＦＦ４の変化に対しても同様
である。

【００６２】次に、出力クロック信号ＯＣＫが入力のＩ
ＣＫ１からＩＣＫ２に切り替わる場合を説明する。この
ときの出力クロック信号をＯＣＫ１２で示す。今、タイ
ミングｔ１でカウンタ１２のカウント値が「１」から
「２」に変化したとすると、このときに変化するのはビ
ットＧ１の「０」→「１」のみである。一方、ＦＦ５は
その後のＩＣＫ２（ＩＣＫ１より位相が遅い）の立上り
でその出力Ｑが「０」から「１」に変化する。このと
き、ＳＥＬ５では、切替前に選択されていたＩＣＫ１の
レベル「１」と、切替後に選択されるＩＣＫ２のレベル
「１」とが一致するため、ＳＥＬ５の出力信号にはハザ
ードは発生し得ない。そして、ＳＥＬ５は、その後は入
力のＩＣＫ２を選択・出力しつづけ、出力クロック信号
ＯＣＫ１２にはＳＥＬ７を介して上記ＳＥＬ５の出力信
号がそのまま出力される。従って、出力クロック信号Ｏ
ＣＫ１２にはハザードは発生しない。

【００６３】次に、出力クロック信号ＯＣＫが入力のＩ
ＣＫ３からＩＣＫ４に切り替わる場合を説明する。この
ときの出力クロック信号をＯＣＫ３４で示す。今、タイ
ミングｔ３でカウンタ１２のカウント値が「３」から
「４」に変化したとすると、このときに変化するのはビ
ットＧ２の「０」→「１」のみである。一方、ＦＦ７は
その後のＩＣＫ４（ＩＣＫ３より位相が遅い）の立上り
でその出力Ｑが「０」から「１」に変化する。このと
き、ＳＥＬ７では、切替前に選択されていたＩＣＫ３の
レベル「１」と、切替後に選択されるＩＣＫ４のレベル
「１」とが一致するため、ＳＥＬ７の出力信号にはハザ
ードは発生し得ない。そして、ＳＥＬ７は、その後は入
力のＩＣＫ４を選択・出力しつづけ、これが出力クロッ
ク信号ＯＣＫ３４となる。従って、出力クロック信号Ｏ
ＣＫ３４にはハザードは発生しない。

【００６４】次に、出力クロック信号ＯＣＫが入力のＩ
ＣＫ７からＩＣＫ０に切り替わる場合を説明する。この
ときの出力クロック信号をＯＣＫ７０で示す。今、タイ
ミングｔ７でカウンタ１２のカウント値が「７」から
「０」に変化したとすると、このときに変化するのはビ
ットＧ２の「１」→「０」のみである。一方、ＦＦ７は
その後のＩＣＫ０（ＩＣＫ７より位相が遅い）の立上り
でその出力Ｑが「１」から「０」に変化する。このと
き、ＳＥＬ７では、切替前に選択されていたＩＣＫ７の
レベル「１」と、切替後に選択されるＩＣＫ０のレベル
「１」とが一致するため、ＳＥＬ７の出力信号にはハザ
ードは発生し得ない。そして、ＳＥＬ７は、その後は入
力のＩＣＫ０を選択・出力しつづけ、これが出力クロッ
ク信号ＯＣＫ７０となる。従って、出力クロック信号Ｏ
ＣＫ７０にはハザードは発生しない。

【００６５】次に、上記タイミングｔ１でＩＣＫ０〜Ｉ
ＣＫ１に切り替わった出力クロック信号ＯＣＫ０１が後
のタイミングｔ１で入力のＩＣＫ１からＩＣＫ０に切り
替わる（切り戻される）場合を説明する。このときの出
力クロック信号をＯＣＫ１０で示す。今、タイミングｔ
０でカウンタ１２のカウント値が「１」から「０」に変
化したとすると、このときに変化するのはビットＧ０の
「１」→「０」のみである。一方、ＦＦ１はその後のＩ
ＣＫ１（ＩＣＫ０より位相が遅い）の立上りでその出力
Ｑが「１」から「０」に変化する。このとき、ＳＥＬ１
では、切替前に選択され、既にレベル「１」に変化して
いるＩＣＫ１のレベル「１」と、切替後に選択されるＩ
ＣＫ０のレベル「１」とが一致するため、ＳＥＬ１の出
力信号にはハザードは発生し得ない。そして、ＳＥＬ１
は、その後は入力のＩＣＫ１を選択・出力しつづける。
一方、カウンタ１２の上位ビット出力Ｇ１，Ｇ２は共に
「０」のままであるから、これらに対応するＳＥＬ５，
ＳＥＬ７は共にその入力端子０の側に接続したままであ
る。従って、出力クロック信号ＯＣＫ１０にはＳＥＬ
５，ＳＥＬ７を介して上記ＳＥＬ１の出力信号がそのま
ま出力され、よって出力クロック信号ＯＣＫ１０にはハ
ザードは発生しない。他のクロック信号の切り戻しの場
合も同様である。

【００６６】かくして、本第５の実施の形態によれば、
入力クロック信号をＩＣＫ０〜ＩＣＫ７，ＩＣＫ０の方
向に一つづつ又は飛び飛びに巡回して切り替えても、或
いは逆にＩＣＫ７〜ＩＣＫ０，ＩＣＫ７の方向に一つづ
つ又は飛び飛びに巡回して切り替えても、出力クロック
信号ＯＣＫにはハザードを生じない。

【００６７】なお、上記複数の実施の形態を具体的に述
べたが、本発明はこれらの実施の形態に制限されない。

【００６８】また、上記本発明に好適なる複数の実施の
形態を述べたが、本発明思想を逸脱しない範囲内で各部
の構成、制御、及びこれらの組み合わせの様々な変更が
行えることは言うまでも無い。

【００６９】（付記１） 位相φが０＜φ＜πの範囲内
で異なり得る第１，第２の入力クロック信号の内のいず
れか一つを選択・出力するセレクタ回路と、入力の選択
信号をリタイミングして前記セレクタ回路の選択用信号
を生成するリタイミング回路であって、前記第１，第２
の入力クロック信号の内の位相の遅い入力クロック信号
のエッジによりリタイミングするもの、とを備えること
を特徴とする信号選択回路。

【００７０】（付記２） リタイミング選択信号に従い
位相φが０＜φ＜２πの範囲内で異なり得る複数の入力
クロック信号の内のいずれか一つを選択・出力する第１
のセレクタ回路と、入力の選択信号に従い前記複数の入
力クロック信号の内のいずれか一つを選択・出力する第
２のセレクタ回路と、前記入力の選択信号をリタイミン
グして前記第１のセレクタ回路のリタイミング選択信号
を生成するリタイミング回路であって、前記第１，第２
のセレクタ回路の出力の論理積信号によりリタイミング
するもの、とを備えることを特徴とする信号選択回路。

【００７１】（付記３） リタイミング選択信号に従い
位相φが０＜φ＜２πの範囲内で異なり得る複数の入力
クロック信号の内のいずれか一つを選択・出力する第１
のセレクタ回路と、前記リタイミング選択信号に従い前
記第１のセレクタ回路による現在選択中の入力信号から
次に選択する入力信号までの所定のグループ内で、その
信号レベルが現在選択中の入力信号と一致する方向に最
も遅く変化する入力信号を選択する第２のセレクタ回路
と、入力の選択信号をリタイミングして前記第１，第２
のセレクタ回路のリタイミング選択信号を生成するリタ
イミング回路であって、前記第２のセレクタ回路の出力
信号のエッジによりリタイミングするもの、とを備える
ことを特徴とする信号選択回路。

【００７２】（付記４） 入力の選択信号に従い各２入
力信号の内のいずれか１つを選択・出力する複数のセレ
クタ回路をピラミッド状の複数段に接続してＮ入力対１
出力の信号選択回路を構成すると共に、各段のセレクタ
回路に入力する前記選択信号をグレイコードを構成する
各ビット信号としたことを特徴とする信号選択回路。

【００７３】（付記５） 付記１に記載の複数の２入力
信号選択回路をピラミッド状の複数段に接続してＮ入力
対１出力の信号選択回路を構成すると共に、各段のリタ
イミング回路に入力する選択信号をグレイコードを構成
する各ビット信号としたことを特徴とする信号選択回
路。

【００７４】（付記６） リタイミング回路はグレイコ
ードからなる選択用信号を生成することを特徴とする付
記２又は３に記載の信号選択回路。

【００７５】

【発明の効果】以上述べた如く本発明によれば、複数位
相の高速入力クロック信号等をその出力信号にハザード
を生じることなく切替可能となり、クロックリカバリ回
路等の信頼性向上に寄与するところが極めて大きい。

【図面の簡単な説明】

【図１】第１の実施の形態による信号選択回路を説明す
る図である。

【図２】第２の実施の形態による信号選択回路を説明す
る図（１）である。

【図３】第２の実施の形態による信号選択回路を説明す
る図（２）である。

【図４】第２の実施の形態による信号選択回路を説明す
る図（３）である。

【図５】第３の実施の形態による信号選択回路を説明す
る図（１）である。

【図６】第３の実施の形態による信号選択回路を説明す
る図（２）である。

【図７】第４の実施の形態による信号選択回路を説明す
る図（１）である。

【図８】第４の実施の形態による信号選択回路を説明す
る図（２）である。

【図９】第５の実施の形態による信号選択回路を説明す
る図（１）である。

【図１０】第５の実施の形態による信号選択回路を説明
する図（２）である。

【図１１】バイナリ／グレイコード変換を説明する図で
ある。

【図１２】従来技術を説明する図（１）である。

【図１３】従来技術を説明する図（２）である。

【図１４】従来技術を説明する図（３）である。

【図１５】従来技術を説明する図（４）である。

【符号の説明】

１１ バイナリ／グレイコードエンコーダ（ＧＣＥ） １２ グレイコードアップ／ダウンカウンタ（ＧＣＵ／
ＤＣＴＲ） Ａ ＡＮＤゲート回路 ＦＦ フリップフロップ回路 ＲＧ レジスタ回路 ＳＥＬ セレクタ回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 位相φが０＜φ＜πの範囲内で異なり得
   る第１，第２の入力クロック信号の内のいずれか一つを
   選択・出力するセレクタ回路と、 入力の選択信号をリタイミングして前記セレクタ回路の
   選択用信号を生成するリタイミング回路であって、前記
   第１，第２の入力クロック信号の内の位相の遅い入力ク
   ロック信号のエッジによりリタイミングするもの、とを
   備えることを特徴とする信号選択回路。
2. 【請求項２】 リタイミング選択信号に従い位相φが０
   ＜φ＜２πの範囲内で異なり得る複数の入力クロック信
   号の内のいずれか一つを選択・出力する第１のセレクタ
   回路と、 入力の選択信号に従い前記複数の入力クロック信号の内
   のいずれか一つを選択・出力する第２のセレクタ回路
   と、 前記入力の選択信号をリタイミングして前記第１のセレ
   クタ回路のリタイミング選択信号を生成するリタイミン
   グ回路であって、前記第１，第２のセレクタ回路の出力
   の論理積信号によりリタイミングするもの、とを備える
   ことを特徴とする信号選択回路。
3. 【請求項３】 リタイミング選択信号に従い位相φが０
   ＜φ＜２πの範囲内で異なり得る複数の入力クロック信
   号の内のいずれか一つを選択・出力する第１のセレクタ
   回路と、 前記リタイミング選択信号に従い前記第１のセレクタ回
   路による現在選択中の入力信号から次に選択する入力信
   号までの所定のグループ内で、その信号レベルが現在選
   択中の入力信号と一致する方向に最も遅く変化する入力
   信号を選択する第２のセレクタ回路と、 入力の選択信号をリタイミングして前記第１，第２のセ
   レクタ回路のリタイミング選択信号を生成するリタイミ
   ング回路であって、前記第２のセレクタ回路の出力信号
   のエッジによりリタイミングするもの、とを備えること
   を特徴とする信号選択回路。
4. 【請求項４】 入力の選択信号に従い各２入力信号の内
   のいずれか１つを選択・出力する複数のセレクタ回路を
   ピラミッド状の複数段に接続してＮ入力対１出力の信号
   選択回路を構成すると共に、各段のセレクタ回路に入力
   する前記選択信号をグレイコードを構成する各ビット信
   号としたことを特徴とする信号選択回路。
5. 【請求項５】 請求項１に記載の複数の２入力信号選択
   回路をピラミッド状の複数段に接続してＮ入力対１出力
   の信号選択回路を構成すると共に、各段のリタイミング
   回路に入力する選択信号をグレイコードを構成する各ビ
   ット信号としたことを特徴とする信号選択回路。