JP4936643B2 - 半導体装置及びその製造方法 - Google Patents
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Description
金属薄膜抵抗体を備えた半導体装置において、高集積化の要求を満たすために、より高いシート抵抗を目指し、1000Å(オングストローム)以下という薄い膜厚で金属薄膜抵抗体を形成することが多い。
1)金属薄膜抵抗体に直接金属配線を接続する方法(例えば特許文献1参照。)。
2)金属薄膜抵抗体を形成した後、層間絶縁膜を形成し、その層間絶縁膜に接続孔を形成し、接続孔を介して金属配線を接続する方法(例えば特許文献2及び特許文献3参照。)。
3)金属薄膜抵抗体層上にバリヤ膜を形成し、そのバリヤ膜に金属配線を接続する方法(例えば特許文献4及び特許文献5参照。)。
4)絶縁膜に形成された接続孔内に電極を形成し、上記絶縁膜上に抵抗体膜を形成した後、上記抵抗体膜を上記電極に接続するようにドライエッチングして抵抗体のパターンを形成する方法(例えば特許文献1参照。)。
図42を参照して、1)金属薄膜抵抗体上に直接金属配線を形成する方法を説明する。
素子分離酸化膜3及びトランジスタ素子等(図示は省略)の形成が完了したウェハ状のシリコン基板1上に第1層目層間絶縁膜5を形成し、第1層目層間絶縁膜5上に金属薄膜抵抗体101を形成する。金属薄膜抵抗体101上を含む第1層目層間絶縁膜5上全面に配線用金属膜を形成し、その配線用金属膜をウェットエッチング技術によりパターニングして第1層目金属配線パターン103を形成する。
一般的な半導体装置の製造工程では、配線用金属膜のエッチング処理にはドライエッチング技術が用いられるが、配線用金属膜の直下に膜厚が薄い金属薄膜抵抗体101が存在する状況下では、オーバーエッチングにより金属薄膜抵抗体101をエッチングしてしまうため、ドライエッチング技術を使用することができない。したがって、配線用金属膜をウェットエッチング技術によってパターニングして第1層目金属配線パターン103を形成する必要がある。
シリコン基板1上に素子分離酸化膜3、第1層目層間絶縁膜5及び金属薄膜抵抗体101を形成した後、金属薄膜抵抗体101上を含む第1層目層間絶縁膜5上に、金属配線との層間絶縁膜となるCVD(chemical vapor deposition)酸化膜105を形成する。CVD酸化膜105上に、金属薄膜抵抗体101の両端部に対応して開口部をもつ、金属配線接続用の接続孔を形成するためのレジストパターンを形成し、ウェットエッチング技術により、そのレジストパターンをマスクにしてCVD酸化膜105を選択的に除去して接続孔107を形成する。レジストパターン除去後、接続孔107内を含むCVD酸化膜105上に、AlSiCu膜からなる配線用金属膜を形成し、その配線用金属膜をパターニングして第1層目金属配線パターン109を形成する。
一般的な半導体装置の製造工程では、接続孔107の形成にはドライエッチング技術が用いられるが、金属薄膜抵抗体101が1000Åより薄い場合には、接続孔107が金属薄膜抵抗体101を突き抜けるのを防止するのは困難であり、ウェットエッチング技術により接続孔107を形成する必要がある。
シリコン基板1上に素子分離酸化膜3、第1層目層間絶縁膜5及び金属薄膜抵抗体101を形成した後、金属薄膜抵抗体101上を含む第1層目層間絶縁膜5上に、金属配線とのバリヤ膜となるTiW等の高融点金属膜を形成し、さらにその上に配線用金属膜を形成し、その配線用金属膜をドライエッチング技術によりパターニングして第1層目金属配線パターン111を形成する。このとき、配線用金属膜下には上記高融点金属膜が形成されているので、ドライエッチング技術を用いても金属薄膜抵抗体101がエッチングされることはない。その後、ウェットエッチング技術により第1層目金属配線パターン111をマスクにして上記高融点金属膜を選択的に除去して高融点金属膜パターン113を形成する。ここで、金属薄膜抵抗体101の直上に上記高融点金属膜があるので、ドライエッチング技術による上記高融点金属膜のパターニングは困難である。
シリコン基板1上に第1層目層間絶縁膜5を形成し後、第1層目層間絶縁膜5上に第1層目金属配線パターン115を形成する。第1層目層間絶縁膜5上に絶縁膜117を形成した後、金属薄膜抵抗体の両端部に対応して配置された第1層目金属配線パターン115上の絶縁膜117に第1接続孔119を形成し、第1接続孔119に導電性材料を埋め込んで導電性プラグ(電極)121を形成する。このとき、第1層目金属配線パターン115と、後工程で形成される第2層目金属配線パターンを電気的に接続するための接続孔は形成されていない。次に、絶縁膜117上全面に金属薄膜抵抗体用の金属薄膜を形成し、その金属薄膜をパターニングして導電性プラグ121上及び絶縁膜117上に金属薄膜抵抗体101を形成する。
図46を参照して、このような構造を金属薄膜抵抗体に適用した場合について説明する。
素子分離酸化膜3が形成されたシリコン基板1上に第1層目層間絶縁膜5を形成し、第1層目層間絶縁膜5上に第1層目金属配線パターン115を形成し、第1層目金属配線パターン115上を含む第1層目層間絶縁膜5上全面にプラズマ窒化膜135を形成した後、プラズマ窒化膜135の一部分を取り除いて第1層目金属配線パターン115の端面及び上面の一部分を露出させる。その後、金属薄膜抵抗体用の金属薄膜を蒸着し、その金属薄膜をパターニングして金属薄膜抵抗体101を形成する。
しかし、レーザトリミング処理の実施時にレーザ光が酸化シリコン膜などの絶縁膜を透過して半導体基板、例えばシリコン基板に照射されると、レーザ光が照射された絶縁膜やシリコン基板が損傷し、半導体装置の信頼性が低下するという問題があった。また、半導体装置の性能を測定しながらトリミングを行なうトリミング処理(オンライントリミングと称す)において、レーザ光がシリコン基板に照射されることにより、シリコン基板に電子正孔対が発生する。このような電子正孔対は性能測定時のノイズとなり、正しく測定できず、高精度なトリミング処理ができないという問題もあった。
本願特許請求の範囲及び本明細書において、金属薄膜抵抗体の下地膜である下地絶縁膜は単層の絶縁膜であってもよいし、複数層の絶縁膜からなる積層膜であってもよい。
また、金属薄膜抵抗体101は一般的に酸化されやすく、金属薄膜抵抗体101の表面が酸化された状態で第1層目金属配線パターン103用の金属膜を形成しても、金属薄膜抵抗体101と第1層目金属配線パターン103の良好な電気的接続を得ることができないという問題があった。一般的な半導体装置の製造工程では、シリコン基板表面等の自然酸化膜をフッ酸水溶液で除去することにより金属配線との良好な電気的接続を得ることができるが、金属薄膜抵抗体101はフッ酸に少なからずエッチングされてしまうため、第1層目金属配線パターン103用の金属膜を形成する前にフッ酸による酸化膜除去処理を行なうと金属薄膜抵抗体101の抵抗値のバラツキを招く虞があった。
しかし、金属薄膜抵抗体101と第1層目金属配線パターン109を電気的に接続するための接続孔107の形成については、上述のように、ウェットエッチング技術により開口する必要があり、微細化による高集積化の妨げとなる。さらに、接続孔107を形成するためのウェットエッチング処理においてフッ酸水溶液を使用するが、フッ酸により金属薄膜抵抗体101がエッチングされてしまうのを防止するには、金属薄膜抵抗体101上にバリヤ膜を形成及びパターニングする工程を新規に追加する等の対策が必要であり、工程数が増加するという問題があった。
さらに、高融点金属膜パターン113用の高融点金属膜の形成時には金属薄膜抵抗体101の表面は酸化されており、高融点金属膜パターン113との電気的接続を良好なものとするためには、フッ酸水溶液による金属薄膜抵抗体101表面の酸化膜除去が必要となるが、高融点金属膜パターン113を形成する前にフッ酸による酸化膜除去処理を行なうと金属薄膜抵抗体101の抵抗値がばらつく原因となる虞があった。
さらに、金属薄膜抵抗体が酸化されやすく、金属配線との良好な電気的接続を形成することが困難なので、金属薄膜抵抗体専用のバリヤ膜形成工程の追加や、フッ酸水溶液による表面酸化膜除去処理が必要であり、工程数が増加したり、抵抗値のバラツキを生む原因となったりしていた。
このような逆スパッタリング残渣及び接続孔上端部のテーパー形状は、上記下地絶縁膜に接続孔を形成した後、Arガスを用いた逆スパッタリング処理(以下Ar逆スパッタリング処理と称す)を施すことにより形成することができる。
本発明に係る半導体装置の製造方法は、金属薄膜抵抗体を含む集積回路を備えた半導体装置の製造方法であって、以下の工程(A)から(F)を含む。
(A)金属薄膜抵抗体の形成予定領域の下の領域に集積回路の構成要件のうち金属薄膜抵抗体以外の構成要件の少なくとも一部を形成し、さらにその上に下層側絶縁膜を形成する工程、
(B)上記下層側絶縁膜上に、金属薄膜抵抗体の両端部の形成予定領域に対応して金属配線パターンを形成する工程、
(C)上記金属配線パターン上を含む上記下層側絶縁膜上に平坦化された下地絶縁膜を形成する工程、
(D)上記下地絶縁膜に、金属薄膜抵抗体の両端部の形成予定領域及び上記金属配線パターンに対応して接続孔を形成する工程、
(E)上記接続孔内を含み上記下地絶縁膜に対してArスパッタエッチング技術によりエッチング処理を施した後に、上記下地絶縁膜上に金属薄膜を形成する工程、
(F)上記接続孔の形成領域にも上記金属薄膜を残存させるように上記金属薄膜をパターニングして金属薄膜抵抗体を形成する工程。
本発明の半導体装置の製造方法で、上記工程(C)は、平坦化された上記下地絶縁膜を形成する例を挙げることができる。
さらに、上記工程(C)は、SOG膜のコーティング処理及びエッチバック処理、並びにその上へのCVD絶縁膜の形成を含んで上記下地絶縁膜を形成する例を挙げることができる。
上記テーパー形状及び上記逆スパッタリング残渣は、第1導電性プラグ上に形成された金属配線パターン用の金属膜を選択的に除去する際に第1導電性プラグを構成する第1導電性材料の上部が除去され、第1導電性プラグの周囲に窪みが形成された状態で、下地絶縁膜に対してAr逆スパッタリング処理を行なうことにより形成することができる。
このような不具合を発生させないようにするには、金属薄膜抵抗体を切断又は変質させる最小レーザパワーと半導体基板への影響がない最大のレーザパワーの間の強度にレーザパワー設定しなければならないので、レーザパワーに関してマージンが少なく、安定したトリミング処理を行なうことができないという問題があった。
さらに、第1態様では、金属薄膜抵抗体は下地絶縁膜上から、下地絶縁膜に形成された接続孔内にわたって形成されて、接続孔内で、下層側絶縁膜上に形成された金属配線パターンと電気的に接続されているようにしたので、図42から図44を参照して説明した従来技術のようには、金属薄膜抵抗体を形成した後にウェットエッチング技術によるパターニングを行なう必要はない。さらに、金属薄膜抵抗体における金属配線パターンとの接触面が大気に暴露されることはないので、金属薄膜抵抗体に対する表面酸化膜除去処理及びエッチング防止用バリヤ膜形成を行なわなくても、金属薄膜抵抗体と金属配線パターンの良好な電気的接続を安定して得ることができる。これにより、金属薄膜抵抗体の膜厚に関わらず、工程数を増加させることなく、金属薄膜抵抗体の微細化及び抵抗値の安定化を実現することができる。
また、従来、金属薄膜抵抗体は下地膜の組成や下地膜形成からの経過時間等に起因して抵抗値が変動するなど、下地膜の影響を受けてしまうという問題があった。上述のように、この態様における逆スパッタリング残渣及接続孔上端部のテーパー形状は、下地絶縁膜に接続孔を形成した後にAr逆スパッタリング処理を行なうことにより形成することができるが、金属薄膜抵抗体用の金属薄膜を形成する前に下地絶縁膜に対してAr逆スパッタリング処理が施されていることにより、金属薄膜抵抗体のシート抵抗の下地膜依存性の軽減及び経時変化の低減を図ることができるという効果もある。
金属薄膜抵抗体の下地膜にAr逆スパッタリング処理を施すことにより得られる効果については後述にて詳細に説明する。
さらに、第2態様では、半導体基板上に他の層を介して形成された下地絶縁膜と、下地絶縁膜上に形成された金属配線パターンと、金属配線パターンの側面に形成された絶縁性材料からなるサイドウォールを備え、金属薄膜抵抗体は下地絶縁膜上からサイドウォール表面を介して金属配線パターン上にわたって形成されているようにしたので、この態様でも、金属薄膜抵抗体を形成した後にウェットエッチング技術によるパターニングを行なう必要はない。さらに、金属薄膜抵抗体における金属配線パターンとの接触面が大気に暴露されることはないので、金属薄膜抵抗体に対する表面酸化膜除去処理及びエッチング防止用バリヤ膜形成を行なわなくても、金属薄膜抵抗体と金属配線パターンの良好な電気的接続を安定して得ることができる。これにより、この態様でも、金属薄膜抵抗体の膜厚に関わらず、工程数を増加させることなく、金属薄膜抵抗体の微細化及び抵抗値の安定化を実現することができる。
さらに、金属薄膜抵抗体は下地絶縁膜上からサイドウォール表面を介して金属配線パターン上にわたって形成されているようにしているので、金属配線パターン側面に起因する急峻な段差による金属薄膜抵抗体のステップカバレージの悪化を防止することができ、金属薄膜抵抗体の抵抗値の安定化を実現することができる。
さらに、金属薄膜抵抗体は下地絶縁膜上からサイドウォール表面を介して金属配線パターン上にわたって形成されているので、配線パターン上に形成された接続孔を介して金属薄膜抵抗体と配線パターンの電気的接続を形成する場合に比べて上記接続孔を形成する一連の工程を行なわなくてよいので、工程の短縮及び簡素化を実現でき、かつ上記接続孔を有するがゆえの金属薄膜抵抗体のステップカバレージの悪化による金属薄膜抵抗体の抵抗値変動及び電極との接触抵抗の増大もない。
さらに、第3態様では、半導体基板上に他の層を介して形成された下層側絶縁膜と、下層側絶縁膜上に形成された金属配線パターンと、金属配線パターンの上面が露出する膜厚で下層側絶縁膜上に形成された下地絶縁膜を備え、金属薄膜抵抗体は下地絶縁膜上から金属配線パターン上にわたって形成されているようにしたので、この態様でも、金属薄膜抵抗体を形成した後にウェットエッチング技術によるパターニングを行なう必要はない。さらに、金属薄膜抵抗体における金属配線パターンとの接触面が大気に暴露されることはないので、金属薄膜抵抗体に対する表面酸化膜除去処理及びエッチング防止用バリヤ膜形成を行なわなくても、金属薄膜抵抗体と金属配線パターンの良好な電気的接続を安定して得ることができる。これにより、この態様でも、金属薄膜抵抗体の膜厚に関わらず、工程数を増加させることなく、金属薄膜抵抗体の微細化及び抵抗値の安定化を実現することができる。
さらに、金属薄膜抵抗体は金属配線パターンの上面から下地絶縁膜上にわたって形成されているので、上記第2態様と同様に、配線パターン上に形成された接続孔を介して金属薄膜抵抗体と配線パターンの電気的接続を形成する場合に比べて工程の短縮及び簡素化を実現でき、金属薄膜抵抗体の抵抗値変動及び電極との接触抵抗の増大もない。
さらに、金属配線パターンの側面に下地絶縁膜が形成されているので、金属配線パターン側面に起因する急峻な段差による金属薄膜抵抗体のステップカバレージの悪化を防止することができる。
さらに、半導体基板上に他の層を介して形成された下地絶縁膜と、下地絶縁膜に形成された第1接続孔及び第2接続孔と、第1接続孔内に形成された第1導電性プラグと、第1導電性プラグの形成と同時に第2接続孔内に形成された第2導電性プラグと、第2導電性プラグ上及び下地絶縁膜上に形成された金属配線パターンを備え、金属薄膜抵抗体は第1導電性プラグ上及び下地絶縁膜上にわたって形成されているようにしたので、この態様でも、金属薄膜抵抗体を形成した後にウェットエッチング技術によるパターニングを行なう必要はない。さらに、金属薄膜抵抗体における第1導電性プラグとの接触面が大気に暴露されることはないので、金属薄膜抵抗体に対する表面酸化膜除去処理及びエッチング防止用バリヤ膜形成を行なわなくても、金属薄膜抵抗体と第1導電性プラグの良好な電気的接続を安定して得ることができる。これにより、金属薄膜抵抗体の膜厚に関わらず、工程数を増加させることなく、金属薄膜抵抗体の微細化及び抵抗値の安定化を実現することができる。
さらに、金属薄膜抵抗体は第1接続孔内に形成された第1導電性プラグ上及び下地絶縁膜上に形成されているので、図46を参照して説明した、金属配線パターン上に形成された接続孔を介して金属薄膜抵抗体と金属配線パターンの電気的接続を形成する場合のようには、金属薄膜抵抗体のステップカバレージの悪化による金属薄膜抵抗体の抵抗値変動及び電極との接触抵抗の増大もない。
さらに、上下層の金属配線パターン間を電気的に接続するための第2導電性プラグは金属薄膜抵抗体の電気的接続をとるための第1導電性プラグと同時に形成されたものであるので、図45を参照して説明した製造工程に比べて絶縁膜123の形成工程、並びに第2接続孔125及び第2導電性プラグ127を形成するための専用の工程をなくすことができ、製造工程数を増加させずに、低コストかつ短工期で金属薄膜抵抗体を形成することができる。
このように、第4態様によれば、製造工程数の大幅な増加を招くことなく、金属薄膜抵抗体の抵抗値の安定化を実現することができる。
上述のように、上記テーパー形状及び上記逆スパッタリング残渣は、第1導電性プラグを構成する第1導電性材料の上部が除去されて第1導電性プラグの周囲に窪みが形成された状態で、下地絶縁膜に対してAr逆スパッタリング処理を行なうことにより形成することができる。第2導電性材料の上面の外周部及び第1接続孔の上端部がテーパー形状に形成され、さらに、第1導電性材料上の、第1接続孔の内壁と第2導電性材料の間の空間に埋戻し材料が形成されていることにより、第1接続孔近傍における金属薄膜抵抗体のステップカバレージを改善することができ、金属薄膜抵抗体の抵抗値の安定化及び精度の向上を図ることができる。
さらに、金属薄膜抵抗体の形成前に下地絶縁膜に対してAr逆スパッタリング処理が施されていることより、金属薄膜抵抗体のシート抵抗の下地膜依存性の軽減及び経時変化の低減を図ることができ、金属薄膜抵抗体の抵抗値の安定化を実現することができる。金属薄膜抵抗体の下地膜にAr逆スパッタリング処理を施すことにより得られる効果については後述にて詳細に説明する。
また、最上層の金属配線パターンが形成された絶縁膜よりも上層側に金属薄膜抵抗体を配置することにより、金属薄膜抵抗体の上層には絶縁性材料からなる最終保護膜が形成され、金属薄膜抵抗体の上層に最終保護膜以外の絶縁膜も形成されている場合に比べて金属薄膜抵抗体上の絶縁性材料の膜厚を薄くして膜厚ばらつきを小さくすることができる。これにより、金属薄膜抵抗体にレーザ光を照射してトリミング処理を施す際に、金属薄膜抵抗体上の絶縁性材料でのレーザ光の干渉のばらつきを小さくして金属薄膜抵抗体に与えられるレーザエネルギーのばらつきを小さくすることができ、トリミングの正確性を向上させることができる。さらに、金属薄膜抵抗体上の絶縁性材料の膜厚を薄くできることにより、トリミング処理時のレーザ照射に起因する金属薄膜抵抗体の温度上昇などに対して放熱能力を向上させることができる。
さらに、半導体基板上に他の層を介して形成された下地絶縁膜と、下地絶縁膜上に形成された金属薄膜抵抗体と、金属薄膜抵抗体下の領域で半導体基板と下地絶縁膜の間に配置された金属材料からなるレーザ光透過防止膜を備えているようにしたので、レーザ光透過防止膜を備えている上記態様と同様に、レーザ光が半導体基板及び上記集積回路の構成要件に照射されるのを防止することができる。
さらに、上記逆スパッタリング残渣を備えている態様によれば、金属薄膜抵抗体のシート抵抗の下地膜依存性の軽減を図ることができるので、上記のような膜厚の金属薄膜抵抗体をもつ半導体装置に適用しても、金属薄膜抵抗体の抵抗値の安定化を実現することができる。
CrSi薄膜抵抗体21の形成領域を含む第2層目層間絶縁膜15上に、下層側がシリコン酸化膜、上層側がシリコン窒化膜からなる、最終保護膜としてのパッシベーション膜23(図1では一体的に図示している。)が形成されている。
さらに、接続孔17の上端部がテーパー状に形成されているので、CrSi薄膜抵抗体21を形成するためのCrSi薄膜形成時において接続孔17の上端部近傍に堆積されたCrSi薄膜のオーバーハングを防止して接続孔17内へのCrSi薄膜の堆積に及ぼす影響を低減することができ、CrSi薄膜のステップカバレージ、ひいてはCrSi薄膜抵抗体21のステップカバレージを向上させることができる。
例えば常圧CVD装置を用いて、素子分離酸化膜3及びトランジスタ素子等の形成が完了したシリコン基板1上に、BPSG膜又はPSG膜からなる第1層目層間絶縁膜5を約8000Åの膜厚に形成する。その後、リフロー等の熱処理を行なって第1層目層間絶縁膜5の表面を平坦化する。
写真製版技術及びエッチング技術により、不純物拡散層4a,4a及びゲート電極4cに対応してコンタクトホール6aを形成する。コンタクトホール6aの形成領域を含む第1層目層間絶縁膜5上全面に導電材料、例えばタングステンを形成した後、エッチバック処理又はCMP処理を施して、不要なタングステンを除去してコンタクトホール6a内に導電性プラグ6bを形成する。
例えば並行平板型プラズマエッチング装置により、RFパワー:700W(ワット)、Ar:500sccm(standard cc/分)、CHF3:500sccm、CF4:500sccm、圧力:3.5Torr(トル)の条件で、レジストパターンをマスクにして第2層目層間絶縁膜15を選択的に除去して、第2層目層間絶縁膜15に接続孔17を形成する。接続孔17の底部には、反射防止膜兼バリヤ膜としての高融点金属膜9が約600Åの膜厚で残存している。
その後、レジストパターンを除去する(図2(c)参照。)。
さらに、上記Ar逆スパッタリング処理を行なうことにより、後工程でCrSi薄膜27から形成されるCrSi薄膜抵抗体の下地膜依存性を改善できる。この効果については後述する。
例えばプラズマCVD法により、CrSi薄膜抵抗体21の形成領域を含む第2層目層間絶縁膜15上に、パッシベーション膜23としてのシリコン酸化膜及びシリコン窒化膜を順次形成する。以上により、半導体装置の製造工程が完了する(図1参照。)。
これにより、CrSi薄膜抵抗体21の膜厚に関わらず、工程数を増加させることなく、CrSi薄膜抵抗体21の微細化及び抵抗値の安定化を実現することができる。
マルチチャンバースパッタリング装置を用いて、DCパワー:0.7KW、Ar:85sccm、圧力:8.5mTorr、ターゲット:Si/Cr=50/50wt%及び80/20wt%の2種について、体積時間を調整することにより、CrSi薄膜を25〜500Åの膜厚にサンプルを作成した。なお、Si/Cr=50/50wt%のサンプルについては膜厚が500Åのものは作成していない。
また、本サンプルでは、金属薄膜抵抗体に接続する下層の金属配線として、膜厚が5000ÅのAlSiCu膜を用い、AlSiCu膜とCrSi薄膜間の接続孔底部にはAlSiCu膜上のTiN膜が形成されていない構造を採用した。
また、金属配線とCrSi薄膜抵抗体とをつなぐ接続孔の平面寸法は0.6μm×0.6μmであった。
プラズマNSG膜は、並行平板型プラズマCVD装置を用いて、温度:400℃、圧力:3.0Torr、RFパワー:250W、SiH4:16sccm、N2O:1000sccmの条件で形成した。
これに対し、(A)に示すように、Ar逆スパッタリング処理を行なった場合、下地膜の種類及び経過時間ともに、CrSi薄膜抵抗体のシート抵抗にほとんど影響を与えていないのが分かる。
図8は、CrSi薄膜を形成した後に、温度25℃、湿度45%の大気中に放置した時間と、形成直後のシート抵抗(R0)からのシート抵抗の変化率(ΔR/R0)の関係を示す図であり、縦軸はΔR/R0(%)、横軸は放置時間(時間)を示す。
Ar逆スパッタリング処理については、処理を行なわないもの(Arエッチ無)、処理時間40秒で熱酸化膜換算:100Åのもの(Arエッチ:100Å)、処理時間80秒で熱酸化膜換算:200Åのもの(Arエッチ:200Å)の3種を準備した。
これに対し、Ar逆スパッタリング処理を行なったサンプル(Arエッチ:100Å、及びArエッチ:200Å)では、抵抗値の変化率は大幅に減少し、300時間以上放置しても、形成直後のシート抵抗±1%から外れることはなかった。
さらに、Arエッチ:100ÅとArエッチ:200Åを比較すると、Ar逆スパッタリング処理量の大小の影響は小さく、わずかなエッチング量で効果があることが判明した。
また、Ar逆スパッタリング処理方法も今回使用したDCバイアススパッタエッチング法に限定されるものではない。
高融点金属膜にはTiN膜を用いた。
CrSi薄膜抵抗体は、Si/Cr=80/20wt%、DCパワー:0.7KW、Ar:85sccm、圧力:8.5mTorr、体積時間:6秒の条件で50Åの膜厚に形成した。
CrSi薄膜形成前のAr逆スパッタリング処理は、DCバイアス:1250V、Ar:20sccm、圧力:8.5mTorr、処理時間:160秒の条件で行なった。これは、1000℃、ウェット雰囲気で形成した熱酸化膜を400Åだけエッチング除去するのに相当する処理である。
接続孔の平面寸法は0.6μm×0.6μmであった。接触抵抗測定方法は4端子法を用いた。
TiN膜を接続孔底部に有するサンプル(TiN有)は、熱処理を2回追加してもほとんど熱処理前の接触抵抗から変化していない。これに対し、TiN膜を完全に除去したサンプル(TiN無)は、2回の熱処理追加によって接触抵抗が熱処理前に比べて20%以上変動している。このことは、TiN膜がCrSi薄膜と金属配線の相互作用による抵抗変動を防止するバリヤ膜としての機能を有することを意味している。
例えば、第1層目金属配線パターン11用の金属膜を形成し、一旦大気に暴露した後、高融点金属膜を形成した場合には、配線用金属膜表面に形成される自然酸化膜の影響で、上記金属膜と高融点金属膜との間で電気的導通を確保することが困難になる。このようなときには、上記金属膜及び高融点金属膜をパターニングして形成した金属材料パターン7及び高融点金属膜9からなる第1層目金属配線パターン11上の第2層目層間絶縁膜15に接続孔17を形成する段階で、接続孔17底部の高融点金属膜9を全部除去することによって、第1層目金属配線パターン11とCrSi薄膜抵抗体21間の電気的接続を得ることができる。
一般に、反射防止膜としての高融点金属膜は500Å以下の膜厚に形成されるが、接続孔17の底部にバリヤ膜としての高融点金属膜9を残存させたい場合には、接続孔17形成時のオーバーエッチング(上記工程(3)参照。)や、金属薄膜形成時のAr逆スパッタリング処理(上記工程(4)参照。)において、高融点金属膜9の膜ベリが若干生じてしまうため、バリヤ膜としての機能を安定的に得るために、500Å以上の膜厚に形成することが好ましい。
この実施例ではCrSi薄膜抵抗体21下の領域に集積回路の構成要件としての容量素子及び第1層目金属配線パターン11aが配置されているので、チップ面積の小型化を図ることができる。
素子分離酸化膜3及びポリシリコン配線パターン28の形成領域を含むシリコン基板1上に第1層目層間絶縁膜5が形成されている。第1層目層間絶縁膜5に、ポリシリコン配線パターン28に対応してコンタクトホール6a及び導電性プラグ6bが形成されている。
この実施例ではCrSi薄膜抵抗体21下の領域に集積回路の構成要件としてのポリシリコン配線パターン28及び第1層目金属配線パターン11aが配置されているので、チップ面積の小型化を図ることができる。
素子分離酸化膜3及び不純物拡散層29の形成領域を含むシリコン基板1上に第1層目層間絶縁膜5が形成されている。第1層目層間絶縁膜5に、不純物拡散層29に対応してコンタクトホール6a及び導電性プラグ6bが形成されている。
この実施例ではCrSi薄膜抵抗体21下の領域に集積回路の構成要件としての不純物拡散層29及び第1層目金属配線パターン11aが配置されているので、チップ面積の小型化を図ることができる。
CrSi薄膜抵抗体21の上面にCrSiN膜(金属窒化膜)30が形成されている。CrSi薄膜抵抗体21とCrSiN膜30の間にはCrSiOは形成されていない。
CrSi薄膜抵抗体21及びCrSiN膜30の形成領域を含む第2層目層間絶縁膜15上にパッシベーション膜23が形成されている。
図2(a)から(c)を参照して説明した上記工程(1)から(3)と同じ工程により、素子分離酸化膜3と、不純物拡散層4a,4a、ゲート絶縁膜4b及びゲート電極4cを備えたトランジスタ素子の形成が完了したウェハ状のシリコン基板1上に、第1層目層間絶縁膜5、コンタクトホール6a、導電性プラグ6b、金属配線パターン7及び高融点金属膜9からなる第1層目金属配線パターン11,11a、第2層目層間絶縁膜15、ならびに接続孔17を形成する。
その後、第2層目層間絶縁膜15上にパッシベーション膜23を形成する。
この実施例では、CrSi薄膜抵抗体21の上面にCrSiN膜30を形成することにより、CrSi薄膜抵抗体21の上面が大気に晒されてCrSi薄膜抵抗体21の抵抗値が変動するのを防止している。ここで、CrSi薄膜抵抗体21を形成するためのCrSi薄膜が成膜された段階で、CrSi薄膜と第1層目金属配線パターン11との電気的接続は完了しているため、CrSi薄膜21上に新たな薄膜が成膜されても、特性上何ら影響を与えるものではない。
なお、CrSiN膜は、N2分圧を例えば6〜11%程度添加してリアクティブスパッタにより形成するようにすれば、CrSiN膜自体を金属薄膜抵抗体として使用することも可能である。
上記製造方法例のように、CrSi薄膜抵抗体21用のCrSi薄膜27上にCrSiN膜30を形成する構成であれば、新しい装置を購入すること無く、既存のマルチチャンバースパッタ装置を用いてCrSi薄膜抵抗体21の耐酸化カバー膜となるCrSiN膜30を、真空状態を破ること無く形成することができる。
素子分離酸化膜3及びトランジスタ素子の形成領域を含むシリコン基板1上に第1層目層間絶縁膜5が形成されている。第1層目層間絶縁膜5に、不純物拡散層4a,4a及びゲート電極4cに対応してコンタクトホール6a及び導電性プラグ6bが形成されている。
第1層目層間絶縁膜5上及び導電性プラグ6b上に、金属材料パターン7と高融点金属膜9からなる第1層目金属配線パターン11aが形成されている。図示しない領域の第1層目層間絶縁膜5上には金属材料パターン7と高融点金属膜9からなる第1層目金属配線パターンが形成されている。
第2層目層間絶縁膜31上に、金属材料パターン33と金属材料パターン33表面に形成された高融点金属膜35からなる第2層目金属配線パターン37が形成されている。金属材料パターン33は例えばAlSiCu膜により形成されている。高融点金属膜35は例えばTiN膜により形成されており、反射防止膜兼バリヤ膜として機能するものである。第2層目金属配線パターン37の一部はCrSi薄膜抵抗体21の下の領域に延伸して形成されてレーザ光透過防止膜41を構成している。
CrSi薄膜抵抗体21の形成領域を含む第3層目層間絶縁膜39上にパッシベーション膜23が形成されている。
これにより、CrSi薄膜抵抗体21下に配置した第1層目金属配線パターン11aが損傷したり、トランジスタ素子の特性が変動したりするのを防止することができる。さらに、トリミング処理時のシリコン基板1へのレーザ光の照射に起因する半導体装置の信頼性の低下を防止することができる。さらに、オンライントリミング処理時において、シリコン基板1へのレーザ光の照射に起因する電子正孔対の発生を防止して、高精度なトリミング処理を行なうことができる。
このように、第2層目金属配線パターン37とレーザ光透過防止膜41が分離して設けられている場合であっても、図15を参照して説明した実施例と同じ作用効果を得ることができる。
また、図15から図17を参照して説明した各実施例のトランジスタ素子に替えて、CrSi薄膜抵抗体21下であってレーザ光透過防止膜41下の領域に、図10に示した容量素子や、図11に示したポリシリコン配線パターン28、図12に示した不純物拡散層29などを配置するようにしてもよい。
素子分離酸化膜3及びトランジスタ素子の形成領域を含むシリコン基板1上に第1層目層間絶縁膜5が形成されている。第1層目層間絶縁膜5に、不純物拡散層4a,4a及びゲート電極4cに対応してコンタクトホール6a及び導電性プラグ6bが形成されている。
第1層目層間絶縁膜5上及び導電性プラグ6b上に、金属材料パターン7と高融点金属膜9からなる第1層目金属配線パターン11aが形成されている。図示しない領域の第1層目層間絶縁膜5上には金属材料パターン7と高融点金属膜9からなる第1層目金属配線パターンが形成されている。
第1層目金属配線パターン11aの形成領域を含んで第1層目層間絶縁膜5上に第2層目層間絶縁膜31が形成されている。第2層目層間絶縁膜31上に、金属材料パターン33と高融点金属膜35からなる第2層目金属配線パターン37が形成されている。
CrSi薄膜抵抗体21の形成領域を含む第2層目層間絶縁膜31上に最終保護膜としてのパッシベーション膜23((A)での図示は省略)が形成されている。
図2(b)を参照して説明した上記工程(2)で第2層目層間絶縁膜15を形成したのと同様の工程により、第1層目層間絶縁膜5上全面に、下層側から順にCVD酸化膜、SOG膜、CVD酸化膜からなる第2層目層間絶縁膜31を形成する。
この段階では、従来技術のようには金属薄膜抵抗体は形成されておらず、第2層目金属配線パターン37の下地膜は第2層目層間絶縁膜31により形成されているので、高融点金属膜及び配線用金属膜のパターンニングをドライエッチング技術により十分なオーバーエッチングをもって行なうことが可能であり、従来技術の問題点となっていたウェットエッチング技術によるパターニングを適用する必要性は全く無く、回路の微細化に影響を与えることはない。
このように、第2層目金属配線パターン37との接触抵抗も含めてCrSi薄膜抵抗体21の抵抗値の安定化を実現することができる。
さらに、高融点金属膜35はバリヤ膜兼反射防止膜としても機能しており、従来技術に比べて製造工程を増加させることなく高融点金属膜35を形成することができるので、製造コストの増大を防止しつつ、金属薄膜抵抗体と配線パターンの接触抵抗を安定させることができる。
素子分離酸化膜3及びトランジスタ素子の形成領域を含むシリコン基板1上に第1層目層間絶縁膜5が形成されている。第1層目層間絶縁膜5に、不純物拡散層4a,4a及びゲート電極4cに対応してコンタクトホール6a及び導電性プラグ6bが形成されている。
第1層目層間絶縁膜5上及び導電性プラグ6b上に、金属材料パターン7と高融点金属膜9からなる第1層目金属配線パターン11aが形成されている。図示しない領域の第1層目層間絶縁膜5上には金属材料パターン7と高融点金属膜9からなる第1層目金属配線パターンが形成されている。
第3層目層間絶縁膜39上に、金属材料パターン57と金属材料パターン57表面に形成された高融点金属膜58からなる第3層目金属配線パターン59が形成されている。金属材料パターン57は例えばAlSiCu膜により形成されている。高融点金属膜57は例えばTiN膜により形成されており、反射防止膜兼バリヤ膜として機能するものである。
CrSi薄膜抵抗体21の形成領域を含む第3層目層間絶縁膜39上に最終保護膜としてのパッシベーション膜23((A)での図示は省略)が形成されている。
図2(a)を参照して説明した上記工程(1)で第1層目金属配線パターン11を形成したのと同様の工程により、第3層目層間絶縁膜39上に金属材料パターン57及び高融点金属膜58からなる第2層目金属配線パターン59を形成する。
その後、パッシベーション膜23を形成することにより、この実施例の製造工程が完了する。
さらに、CrSi薄膜抵抗体21の両端部は第3層目金属配線パターン59と交差して形成されているので、第3層目金属配線パターン59とCrSi薄膜抵抗体21の重ね合わせズレやCrSi薄膜抵抗体21の端部の丸まりによる、第3層目金属配線パターン59とCrSi薄膜抵抗体21の接触領域の変動をなくすことができ、さらに安定した接触抵抗を得ることができる。
CrSi薄膜抵抗体21の形成領域を含む層間絶縁膜5上にパッシベーション膜23((A)での図示は省略)が形成されている。
写真製版技術により、CrSi薄膜上に金属薄膜抵抗体の形成領域を画定するためのレジストパターンを形成する。例えばRIE装置を用い、そのレジストパターンをマスクにしてCrSi薄膜をパターニングしてCrSi薄膜抵抗体21を形成する。その後、上記レジストパターンを除去する(図24(c)参照。)。
このように、第2層目金属配線パターン37との接触抵抗も含めてCrSi薄膜抵抗体21の抵抗値の安定化を実現することができる。
第3層目層間絶縁膜39上に、金属材料パターン57と金属材料パターン57表面に形成された高融点金属膜58からなる第3層目金属配線パターン59が形成されている。
対向する一対の第3層目金属配線パターン39間の下地絶縁膜73上に帯状のCrSi薄膜抵抗体21が形成されている。CrSi薄膜抵抗体21と第3層目金属配線パターン39は互いに交差して形成されている。
CrSi薄膜抵抗体21の形成領域を含む層間絶縁膜5上にパッシベーション膜23((A)での図示は省略)が形成されている。
また、金属薄膜抵抗体と金属配線パターンは互いに直交する方向に配置されている必要はなく、金属薄膜抵抗体と金属配線パターンは互いに平行に配置されているなど、金属薄膜抵抗体と金属配線パターンの形状、向き及び配置は実施例に限定されるものではない。
CrSi薄膜抵抗体21及び第2層目金属配線パターン37の形成領域を含む第2層目層間絶縁膜15上にパッシベーション膜23が形成されている。
第1接続孔43及び第2接続孔45の内壁表面を含む第2層目層間絶縁膜15上全面に例えばチタンからなるバリヤメタル51を1000Åの膜厚に形成し、さらにその上にタングステン53を7500Åの膜厚に形成した後、エッチバック処理又はCMP処理を施して、不要なタングステン53及びバリヤメタル51を除去する。これにより、第1接続孔43内にバリヤメタル51及びタングステン53からなる第1導電性プラグ47を形成し、第2接続孔45内にバリヤメタル51及びタングステン53からなる第2導電性プラグ49を形成する(図29(a)参照。)。
このような窪みは、配線用金属膜61とタングステン53(第2導電性材料)のエッチング選択比が大きく、かつ配線用金属膜61とバリヤメタル51(第1導電性材料)のエッチング選択比が小さい場合に形成される。したがって、このような窪みは、この実施例での第1導電性プラグ47及び配線用金属膜61の材料の種類を用いた場合にのみ形成されるのではなく、金属配線用パターン用の金属膜に対して、第1導電性プラグを構成する第1導電性材料のエッチング選択比が小さく、かつ第1導電性プラグを構成する第2導電性材料のエッチング選択比が大きい場合に形成される。
このAr逆スパッタリング処理により、第1接続孔43において、タングステン53の上面の外周部及び第1接続孔43の上端部がテーパー形状に形成され、さらに、バリヤメタル51上の、第1接続孔43の内壁と第タングステン53の間の空間に、成分に少なくとも第2層目層間絶縁膜15の材料、タングステン及びArを含む逆スパッタリング残渣55が形成される(図29(d)の拡大図参照。)。
さらに、図4から図8を参照して説明したように、上記Ar逆スパッタリング処理を行なうことにより、後工程でCrSi薄膜63から形成されるCrSi薄膜抵抗体の下地膜依存性を改善できる。
その後、パッシベーション膜23としてのシリコン酸化膜及びシリコン窒化膜を順次形成する。以上により、半導体装置の製造工程が完了する(図28参照。)。
これにより、CrSi薄膜抵抗体21の膜厚に関わらず、工程数を増加させることなく、CrSi薄膜抵抗体21の微細化及び抵抗値の安定化を実現することができる。
第2層目金属配線パターン37及びレーザ光透過防止膜41の形成領域を含んで第2層目層間絶縁膜31上に第3層目層間絶縁膜39が形成されている。
(C)に示すように、第2接続孔45においては、バリヤメタル51、タングステン53及び第2層目層間絶縁膜15の上面が同じ高さに形成されており、第1接続孔43のようにはテーパー形状や逆スパッタリング残渣55は形成されていない。
CrSi薄膜抵抗体21及び第3層目金属配線パターン59の形成領域を含んで第3層目層間絶縁膜39上にパッシベーション膜23が形成されている。
さらに、第1導電性プラグ47と第2導電性プラグ49を同時に形成しているので、製造工程数を増加させずに、低コストかつ短工期でCrSi薄膜抵抗体21を形成することができる。
さらに、図34に示した実施例において、図13を参照して説明した実施例と同様に、CrSi薄膜抵抗体21の上面にCrSiN膜30が形成されているようにしてもよい。
これらの場合であっても、図30を参照して説明した実施例と同じ作用効果を得ることができる。
ただし、CrSi薄膜抵抗体21の形成後に第2層目金属配線パターン37を形成する際にCrSi薄膜抵抗体21がエッチングされないようにするために、CrSi薄膜抵抗体21上面に保護用絶縁膜を形成することが好ましい。保護用絶縁膜は、例えば図13に示したCrSiN膜30や、公知の技術により形成したシリコン窒化膜、CrSiN膜30とシリコン窒化膜の積層膜などを挙げることができる。
また、金属薄膜抵抗体下に配置されるレーザ光透過防止膜は、金属薄膜抵抗体下の領域であれば、いかなる層の金属配線パターンと同時に形成されたものであってもよい。また、レーザ光透過防止膜は金属配線パターンとは別途形成された金属材料からなるものであってもよい。
これにより、例えばCrSi薄膜抵抗体21のレイアウト変更をCrSi薄膜抵抗体21及び最上層の金属配線パターンのレイアウト変更により実現できるなど、設計の自由度を向上させることができる。
直流電源75からの電源を負荷77に安定して供給すべく、定電圧発生回路79が設けられている。定電圧発生回路79は、直流電源75が接続される入力端子(Vbat)81、基準電圧発生回路(Vref)83、演算増幅器(比較回路)85、出力ドライバを構成するPチャネルMOSトランジスタ(以下、PMOSと略記する)87、分割抵抗素子R1,R2及び出力端子(Vout)89を備えている。
電圧検出回路91において、符号85は演算増幅器で、その反転入力端子(−)に基準電圧発生回路83が接続され、基準電圧Vrefが印加される。入力端子(Vsens)93から入力される測定すべき端子の電圧が分割抵抗素子R1とR2によって分割されて演算増幅器85の非反転入力端子(+)に入力される。演算増幅器85の出力は出力端子(Vout)95を介して外部に出力される。
図38及び図39は、その分割抵抗回路のレイアウト例を示すレイアウト図であり、図38はヒューズ素子部分のレイアウト例を示し、図39は抵抗素子部分のレイアウト例を示す。
抵抗素子RT0,RT1,…,RTmの値は抵抗素子Rbottom側から順に二進数的に増加するよう設定されている。すなわち、抵抗素子RTnの抵抗値は、抵抗素子RT0の抵抗値を単位値とし、その単位値の2n倍である。
図38及び図39において、符号A−A間、符号B−B間、符号C−C間、符号D−D、符号E−E、符号F−F及び符号G−G間はそれぞれ金属配線パターン96により電気的に接続されている。
このような分割抵抗回路では、任意のヒューズ素子RL0,RL1,…,RLmをレーザービームで切断することにより、所望の直列抵抗値を得ることができる。
本発明を適用した分割抵抗回路によれば半導体装置のチップ面積の小型化を図ることができるので、定電圧発生回路79を含む半導体装置のチップ面積の小型化を図ることができる。
本発明を適用した分割抵抗回路によれば半導体装置のチップ面積の小型化を図ることができるので、電圧検出回路91を含む半導体装置のチップ面積の小型化を図ることができる。
図41に示すように、粗調整用抵抗素子97は複数の帯状の金属薄膜抵抗体21aが並列に接続されたものである。微調整用抵抗素子99は板状の金属薄膜抵抗体21aにより構成されている。金属薄膜抵抗体21a,21b下に絶縁膜(図示は省略)を介してレーザ光透過防止膜41が配置されている。金属薄膜抵抗体21a,21bとしては、本発明を構成する金属薄膜抵抗体が用いられる。図示は省略するが、レーザ光透過防止膜41下には、例えばトランジスタ素子や容量素子、金属配線パターン、ポリシリコン配線パターン、不純物拡散層などの集積回路の構成要件が配置されている。
本発明を構成する金属薄膜抵抗体及びレーザ光透過防止膜を適用した分割抵抗回路によれば半導体装置のチップ面積を小型化でき、さらに図40に示した分割抵抗回路の出力電圧の精度を向上させることができるので、定電圧発生回路79を含む半導体装置のチップ面積の小型化を図ることができ、さらに定電圧発生回路79の出力電圧の安定性を向上させることができる。
本発明を構成する金属薄膜抵抗体及びレーザ光透過防止膜を適用した分割抵抗回路によれば半導体装置のチップ面積を小型化でき、さらに図40に示した分割抵抗回路の出力電圧の精度を向上させることができるので、電圧検出回路91を含む半導体装置のチップ面積の小型化を図ることができ、さらに電圧検出回路91の出力電圧の安定性を向上させることができる。
また、本発明の金属薄膜抵抗体下に集積回路の構成要件を配置する構成、もしくはその構成及び金属薄膜抵抗体下にレーザ光透過防止膜を配置した構成が適用される半導体装置は分割抵抗回路を備えた半導体装置に限定されるものではなく、金属薄膜抵抗体を備えた半導体装置であれば、本発明を適用することができる。
3 素子分離酸化膜
4a 不純物拡散層
4b ゲート絶縁膜
4c ゲート電極
5 第1層目層間絶縁膜
6a コンタクトホール
6b 導電性プラグ
7 金属材料パターン
9 高融点金属膜
11,11a 第1層目金属配線パターン
13a 容量素子の下層側電極
13b 容量素子用絶縁膜
13c 容量素子の上層側電極
15 第2層目層間絶縁膜
17 接続孔
19 逆スパッタリング残渣
21 CrSi薄膜抵抗体
21a,21b 金属薄膜抵抗体
23 パッシベーション膜
25 レーザ光
25a,25b レーザ光軌跡
27 CrSi薄膜
28 ポリシリコン配線パターン
29 不純物拡散層
30 CrSiN膜
31 第2層目層間絶縁膜
33 金属材料パターン
35 高融点金属膜
37 第2層目金属配線パターン
39 第3層目層間絶縁膜
41 レーザ光透過防止膜
43 第1接続孔
45 第2接続孔
47 第1導電性プラグ
49 第2導電性プラグ
51 バリヤメタル(第1導電性材料)
53 タングステン(第2導電性材料)
55 逆スパッタリング残渣
57 金属材料パターン
58 高融点金属膜
59 第3層目金属配線パターン
61 配線用金属膜
63,65 レジストパターン
67 サイドウォール
69 逆スパッタリング残渣
73 下地絶縁膜
75 直流電源
77 負荷
79 定電圧発生回路
81 入力端子
83 基準電圧発生回路
85 演算増幅器
87 PチャネルMOSトランジスタ
89 出力端子
91 電圧検出回路
93 入力端子
95 出力端子
96 金属配線パターン
97 粗調整用抵抗素子
99 微調整用抵抗素子
R1,R2 分割抵抗素子
Rbottom,RT0,RT1,…,RTm,Rtop 抵抗素子
RL0,RL1,…,RLm ヒューズ素子
NodeL,NodeM 端子
Claims (19)
- 金属薄膜抵抗体を含む集積回路を備えた半導体装置において、
半導体基板上に他の層を介して形成された下層側絶縁膜と、
前記下層側絶縁膜上に形成された金属配線パターンと、
前記下層側絶縁膜上及び前記金属配線パターン上に形成された下地絶縁膜と、
前記金属配線パターン上の前記下地絶縁膜に形成された接続孔を備え、
前記金属薄膜抵抗体は前記下地絶縁膜上から前記接続孔内にわたって形成されて前記接続孔内で前記金属配線パターンと電気的に接続されており、
前記金属薄膜抵抗体下の領域に集積回路の構成要件のうち前記金属薄膜抵抗体以外の構成要件の少なくとも一部が配置されており、
前記接続孔の少なくとも上端部がテーパー状に形成されており、かつ、成分に少なくとも前記金属配線パターン及び前記下地絶縁膜の材料ならびにArを含んでいる逆スパッタリング残渣が前記接続孔の内壁に形成されていることを特徴とする半導体装置。 - 前記金属配線パターンは、金属材料パターンと、前記金属材料パターンの少なくとも上面に形成された高融点金属膜により構成されている請求項1に記載の半導体装置。
- 前記金属薄膜抵抗体の上面を覆う金属窒化膜を備え、前記金属薄膜抵抗体の上面と前記金属窒化膜の間には金属酸化膜は形成されていない請求項1又は2に記載の半導体装置。
- 前記金属配線パターンは最上層の金属配線パターンである請求項1から3のいずれかに記載の半導体装置。
- 前記金属薄膜抵抗体下の領域に配置されている前記集積回路の構成要件は、トランジスタ素子を含んでいる請求項1から4のいずれかに記載の半導体装置。
- 前記金属薄膜抵抗体下の領域に配置されている前記集積回路の構成要件は、容量素子を含んでいる請求項1から4のいずれかに記載の半導体装置。
- 前記金属薄膜抵抗体下の領域に配置されている前記集積回路の構成要件は、金属配線パターンを含んでいる請求項1から4のいずれかに記載の半導体装置。
- 前記金属薄膜抵抗体下の領域に配置されている前記集積回路の構成要件は、ポリシリコン配線パターンを含んでいる請求項1から4のいずれかに記載の半導体装置。
- 前記金属薄膜抵抗体下の領域に配置されている前記集積回路の構成要件は、半導体基板表面に形成された不純物拡散層を含んでいる請求項1から4のいずれかに記載の半導体装置。
- 前記金属薄膜抵抗体の膜厚は5〜1000Åである請求項1から9のいずれかに記載の半導体装置。
- 前記下地絶縁膜は平坦化処理が施されている請求項1から10のいずれかに記載の半導体装置。
- 前記金属薄膜抵抗体下の領域で前記下地絶縁膜と前記集積回路の構成要件の間に金属材料からなるレーザ光透過防止膜をさらに備えている請求項1から11のいずれかに記載の半導体装置。
- 2個以上の抵抗素子による分割によって電圧出力を得、ヒューズ素子の切断によって電圧出力を調整できる分割抵抗回路を備え、
前記抵抗素子は前記金属薄膜抵抗体により構成されている請求項1から12のいずれかに記載の半導体装置。 - 2個以上の抵抗素子による分割によって電圧出力を得、抵抗素子へのレーザ照射によって電圧出力を調整できる分割抵抗回路を備え、
前記抵抗素子は前記金属薄膜抵抗体及び前記レーザ光透過防止膜を備えている請求項12に記載の半導体装置。 - 入力電圧を分割して分割電圧を供給するための前記分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、前記分割抵抗回路からの分割電圧と前記基準電圧発生回路からの基準電圧を比較するための比較回路をもつ電圧検出回路を備えた請求項13又は14に記載の半導体装置。
- 入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための前記分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、前記分割抵抗回路からの分割電圧と前記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて前記出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた請求項13又は14に記載の半導体装置。
- 金属薄膜抵抗体を含む集積回路を備えた半導体装置の製造方法において、以下の工程(A)から(F)を含む半導体装置の製造方法。
(A)金属薄膜抵抗体の形成予定領域の下の領域に集積回路の構成要件のうち金属薄膜抵抗体以外の構成要件の少なくとも一部を形成し、さらにその上に下層側絶縁膜を形成する工程、
(B)前記下層側絶縁膜上に、金属薄膜抵抗体の両端部の形成予定領域に対応して金属配線パターンを形成する工程、
(C)前記金属配線パターン上を含む前記下層側絶縁膜上に下地絶縁膜を形成する工程、
(D)前記下地絶縁膜に、金属薄膜抵抗体の両端部の形成予定領域及び前記金属配線パターンに対応して接続孔を形成する工程、
(E)前記接続孔内の前記金属配線パターンを含み前記下地絶縁膜に対してArスパッタエッチング技術によりエッチング処理を施して、前記接続孔の少なくとも上端部をテーパー状に形成するとともに、前記接続孔の内壁に残渣を形成した後に、前記下地絶縁膜上に金属薄膜を形成する工程、
(F)前記接続孔の形成領域にも前記金属薄膜を残存させるように前記金属薄膜をパターニングして金属薄膜抵抗体を形成する工程。 - 前記工程(C)は、平坦化された前記下地絶縁膜を形成する請求項17に記載の半導体装置の製造方法。
- 前記工程(C)は、SOG膜のコーティング処理及びエッチバック処理、並びにその上へのCVD絶縁膜の形成を含んで前記下地絶縁膜を形成する請求項18に記載の半導体装置の製造方法。
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