JP4610247B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は、半導体装置及びその製造方法に関し、特に、下地絶縁膜上にＣｒとＳｉを主成分とする金属薄膜抵抗体を備えた半導体装置及びその製造方法に関するものである。

アナログ集積回路において、抵抗素子は重要な素子として多用されている。近年、抵抗素子の中でも金属薄膜からなる抵抗体（金属薄膜抵抗体と称す）がそのシート抵抗の温度依存性（以下ＴＣＲという）の低さから注目を集めている。金属薄膜抵抗体としては、例えばＣｒとＳｉを主成分とするクロムシリコン（ＣｒＳｉ）薄膜抵抗体がある。

ＣｒＳｉ薄膜抵抗体のＴＣＲ以外の特徴としては、一般的に用いられているポリシリコン膜からなる抵抗体ではバラツキが大きくなる、シート抵抗の高い領域例えば２０ＫΩ／□よりも高い領域において、安定したシート抵抗を得られることを挙げることができる。

ポリシリコン膜による抵抗体では、抵抗値を決定する不純物の注入後に熱処理によって活性化されたキャリアがグレイン境界に存在するダングリングボンドにトラップされてしまうため、シート抵抗が高ければ高いほどこのトラップの影響を強く受けてしまい、バラツキが大きくなる傾向を示す。

一方、ＣｒＳｉ薄膜抵抗体のシート抵抗は、ＣｒＳｉ薄膜抵抗体用のＣｒＳｉ膜を成膜するためのスパッタリング時に用いるＣｒＳｉターゲットのＣｒ含有量の影響と、ＣｒＳｉ薄膜抵抗体の膜厚の影響が支配的であり、シート抵抗バラツキについては成膜されたＣｒＳｉ膜の膜厚バラツキで決定される。したがって、一般的なスパッタリング装置であっても、バラツキの小さい高抵抗の抵抗体を形成することが可能である。

ＣｒＳｉ膜をスパッタリングにて形成する場合、２０ＫΩ／□以上の抵抗体を形成するためには、Ｃｒ含有量が少ないＣｒＳｉターゲット、例えばＣｒ含有量が３０ｗｔ％（重量％）よりも小さいものを用いて非常に薄いＣｒＳｉ膜、例えば１００Å（オングストローム）以下のものを形成する必要がある。

図１６はＣｒＳｉ膜形成に用いたＣｒＳｉターゲットのＣｒ含有率（ｗｔ％）と得られた薄膜のシート抵抗（Ω／□）の関係を示す図である。ＣｒＳｉ膜成膜のスパッタリング条件は、ＤＣパワー：０.７ＫＷ（キロワット）、Ａｒ：８５ｓｃｃｍ（standard cc／分）、圧力：８.５ｍＴｏｒｒ（ミリトル）で、スパッタ時間は全て膜厚が５０Åとなるように調整した。

図１６からわかるように、Ｃｒ含有率の低いＣｒＳｉターゲットを用いることによってより高いシート抵抗を得ることができ、特にＣｒ含有率が１０ｗｔ％のＣｒＳｉターゲットを用いて、５０Åの膜厚の抵抗体を形成することにより、２０ＫΩ／□以上のシート抵抗を得られることがわかる。

しかし、発明者らの調査で、Ｃｒ含有量の少ないＣｒＳｉ膜の特性として、シート抵抗の熱安定性が低い傾向にあることが判明した。
図１７は、ＣｒＳｉ膜形成に用いたＣｒＳｉターゲットのＣｒ含有率（ｗｔ％）と熱処理後のシート抵抗変化率（％）の関係を示す。サンプルは図１６と同じ条件で形成したものを用いた。また、熱処理はＮ₂雰囲気中で３５０℃、３０分の条件で電熱炉にて行なった。

Ｃｒ含有量が４０ｗｔ％以上のＣｒＳｉターゲットを用いて形成したサンプルの抵抗変化率は０.５％以下と良好であるのに対して、Ｃｒ含有率が３０ｗｔ％以下のＣｒＳｉターゲットを用いて形成したサンプルの抵抗変化率は全て０.５％以上であり、ＣｒＳｉターゲットのＣｒ含有率が減少するほど、シート抵抗の変化率が大きくなることがわかった。
このようなシート抵抗の変動は、近年の高精度アナログデバイスで一般的に行なわれているトリミング技術によって高精度に調整された抵抗値が、後工程で行なわれるモールド樹脂封止工程等での熱処理によって変化してしまうことを意味し、ＣｒＳｉ薄膜抵抗体を用いた高精度アナログデバイスの安定量産の妨げとなってしまう。

図１８は、さらに２度目の熱処理を追加した場合の、ＣｒＳｉ膜形成に用いたＣｒＳｉターゲットのＣｒ含有率（ｗｔ％）と熱処理後のシート抵抗変化率（％）の関係を示す。図１８では、図１７の熱処理追加後のシート抵抗に対して、２度目の熱処理追加によって発生した抵抗値の変動割合を示している。なお、２度目の熱処理は図１７での熱処理（１度目の熱処理）と同じ条件で行なった。

図１８に示した結果から、２度目の熱処理においては１度目の熱処理後のシート抵抗変化率よりは若干軽減されていることがわかる。しかし、２度目の熱処理におけるシート抵抗の変化の傾向について、１度目の熱処理と比べて大きな差は認めらない。このことは、形成フローの最終工程で熱処理を加えても、後工程であるモールド樹脂封止工程等で加えられる熱処理によるシート抵抗変動を防止できないことを意味している。

ＣｒＳｉ薄膜抵抗体の熱安定性を向上させる技術として、例えば、一般的なスパッタリング装置で使われるＡｒガス圧、例えば１０ｍＴｏｒｒ以下のＡｒガス圧よりも高い領域、例えば１３ｍＴｏｒｒ以上にＡｒガス圧を調整し、直流パワーデンシティ０.００２ＫＷ／ｃｍ²以下の条件でＣｒＳｉ膜を形成する方法がある（例えば特許文献1参照。）。

しかし、特許文献1に記載の方法では、Ａｒガス圧の上昇に伴い、膜厚の面内バラツキの悪化、ＣｒＳｉ膜中へのＡｒガスの残存による膜質の低下、スパッタリングレートの低下による量産性の悪化等の問題点があった。

特開平５−５５４６９号公報

本発明は、熱安定性が高く、かつ高いシート抵抗をもつＣｒＳｉ薄膜抵抗体を形成することができる製造方法、及びその製造方法により形成されたＣｒＳｉ薄膜抵抗体を備えた半導体装置を提供することを目的とするものである。

本発明にかかる半導体装置の製造方法は、下地絶縁膜上にＣｒとＳｉを主成分とする金属薄膜抵抗体を備えた半導体装置の製造方法であって、Ｃｒ含有量が重量％で１０〜３０ｗｔ％のＣｒＳｉターゲットを用い、ＡｒとＮ₂を含んだ雰囲気中で、かつ、上記金属薄膜抵抗体のペア性を向上させるべくＮ₂の分圧が２〜７％の条件でスパッタリングを行なって上記下地絶縁膜上に上記金属薄膜抵抗体用の金属薄膜を形成する工程を含む。

本発明にかかる半導体装置は、下地絶縁膜上にＣｒとＳｉを主成分とする金属薄膜抵抗体を備えた半導体装置であって、本発明の製造方法によって形成された金属薄膜抵抗体を備えているものである。

本発明の半導体装置が適用される半導体装置の一例として、２個以上の抵抗素子による分割によって電圧出力を得、ヒューズ素子の切断によって電圧出力を調整できる分割抵抗回路を備えた半導体装置を挙げることができる。その分割抵抗回路を構成する抵抗素子は、本発明の半導体装置を構成する金属薄膜抵抗体により構成される。

本発明の半導体装置が適用される半導体装置の他の例として、２個以上の抵抗素子による分割によって電圧出力を得、抵抗素子へのレーザ照射によって電圧出力を調整できる分割抵抗回路を備えた半導体装置を挙げることができる。その分割抵抗回路を構成する抵抗素子は、本発明の半導体装置を構成する金属薄膜抵抗体により構成される。

本発明の半導体装置が適用される半導体装置のさらに他の例として、入力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗回路からの分割電圧と上記基準電圧発生回路からの基準電圧を比較するための比較回路をもつ電圧検出回路を備えた半導体装置を挙げることができる。その電圧検出回路を構成する分割抵抗回路は、本発明の半導体装置を構成する金属薄膜抵抗体が適用された抵抗素子を備えている。

本発明の半導体装置が適用される半導体装置のさらに他の例として、入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗回路からの分割電圧と上記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて上記出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた半導体装置を挙げることができる。その定電圧発生回路を構成する分割抵抗回路は、本発明の半導体装置を構成する金属薄膜抵抗体が適用された抵抗素子を備えている。

本発明の製造方法では、Ｃｒ含有量が重量％で１０〜３０ｗｔ％のＣｒＳｉターゲットを用い、ＡｒとＮ₂を含んだ雰囲気中で、かつ、金属薄膜抵抗体のペア性を向上させるべくＮ₂の分圧が２〜７％の条件でスパッタリングを行なって上記下地絶縁膜上に金属薄膜抵抗体用の金属薄膜を形成する工程を含むようにしたので、熱安定性が高く、かつ高いシート抵抗をもつＣｒＳｉ薄膜抵抗体を形成することができる。これにより、ＣｒＳｉ薄膜抵抗体の形成後に行なわれるモールド樹脂封止工程等の熱処理によるＣｒＳｉ薄膜抵抗体のシート抵抗変動を低く抑えることができ、ＣｒＳｉ薄膜抵抗体の抵抗値の安定性を向上させることができる。

本発明の半導体装置では、下地絶縁膜上にＣｒとＳｉを主成分とする金属薄膜抵抗体を備えた半導体装置において、本発明の製造方法によって形成された金属薄膜抵抗体を備えているようにしたので、熱安定性が高く、かつ高いシート抵抗をもつＣｒＳｉ薄膜抵抗体を備えた半導体装置を提供することができる。

本発明の半導体装置を、２個以上の抵抗素子による分割によって電圧出力を得、ヒューズ素子の切断によって電圧出力を調整できる分割抵抗回路を備えた半導体装置に適用し、その分割抵抗回路を構成する抵抗素子は、本発明の半導体装置を構成する金属薄膜抵抗体により構成されているようにすれば、抵抗素子の抵抗値の安定性を向上させることができることができ、分割抵抗回路の出力電圧の精度を向上させることができる。

また、本発明の半導体装置を、２個以上の抵抗素子による分割によって電圧出力を得、抵抗素子へのレーザ照射によって電圧出力を調整できる分割抵抗回路を備えた半導体装置に適用し、その分割抵抗回路を構成する抵抗素子は、本発明の半導体装置を構成する金属薄膜抵抗体により構成されているようにすれば、抵抗素子の抵抗値の安定性を向上させることができることができ、分割抵抗回路の出力電圧の精度を向上させることができる。

また、入力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗回路からの分割電圧と上記基準電圧発生回路からの基準電圧を比較するための比較回路をもつ電圧検出回路を備えた半導体装置において、分割抵抗回路として本発明の半導体装置を構成する金属薄膜抵抗体を適用した分割抵抗回路を備えているようにすれば、本発明の半導体装置を構成する金属薄膜抵抗体が適用された分割抵抗回路では分割抵抗回路の出力電圧の精度を向上させることができるので、電圧検出回路の電圧検出能力の精度の向上を図ることができる。

また、入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗回路からの分割電圧と上記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて上記出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた半導体装置において、分割抵抗回路として本発明の半導体装置を構成する金属薄膜抵抗体を適用した分割抵抗回路を備えているようにすれば、本発明の半導体装置を構成する金属薄膜抵抗体が適用された分割抵抗回路では分割抵抗回路の出力電圧の精度を向上させることができるので、定電圧発生回路の出力電圧の安定性を向上させることができることができる。

図１及び図２は製造方法の一実施例を説明するための工程断面図である。図２（ｋ）は半導体装置の一実施例を示している。図１及び図２では、同一基板上にトランジスタ素子や容量素子などが形成されているが、それらの素子の図示は省略している。まず、図２（ｋ）を参照して半導体装置の一実施例を説明する。

シリコン基板１上に素子分離酸化膜３が形成されている。素子分離酸化膜３の形成領域を含むシリコン基板１上にＢＰＳＧ（boro-phospho silicate glass）膜又はＰＳＧ（phospho silicate glass）膜からなる層間絶縁膜５が形成されている。層間絶縁膜５上に、金属材料パターン７と金属材料パターン７表面に形成された高融点金属膜９からなる金属配線パターン１１が形成されている。金属材料パターン７は例えばＡｌＳｉＣｕ膜により形成されている。高融点金属膜９は例えばＴｉＮ膜により形成されており、反射防止膜兼バリヤ膜として機能するものである。

金属配線パターン１１の形成領域を含む層間絶縁膜５上に、下層側から順にプラズマＣＶＤ酸化膜１３、ＳＯＧ（spin on glass）膜１５、プラズマＣＶＤ酸化膜１７からなる下地絶縁膜１９が形成されている。下地絶縁膜１９に、金属薄膜抵抗体の両端部及び金属配線パターン１１に対応して接続孔２１が形成されている。

下地絶縁膜１９上に、接続孔２１，２１間の領域から接続孔２１の内壁及び金属配線パターン１１上にわたってＣｒＳｉ薄膜抵抗体（金属薄膜抵抗体）２３が形成されている。ＣｒＳｉ薄膜抵抗体２３の両端部は接続孔２１内で金属配線パターン１１と電気的に接続されている。
ＣｒＳｉ薄膜抵抗体２３の形成領域を含む下地絶縁膜１９上に、下層側がシリコン酸化膜２５、上層側がシリコン窒化膜２７からなる、最終保護膜としてのパッシベーション膜２９が形成されている。

図１及び図２を参照して、製造方法の一実施例を説明する。
（１）例えば常圧ＣＶＤ装置を用いて、素子分離酸化膜３及びトランジスタ素子等（図示は省略）の形成が完了したウェハ状のシリコン基板１上に、ＢＰＳＧ膜又はＰＳＧ膜からなる層間絶縁膜５を約８０００Åの膜厚に形成する。その後、リフロー等の熱処理を行なって層間絶縁膜５の表面を平坦化する（図１（ａ）参照）。

（２）例えばＤＣマグネトロンスパッタリング装置を用いて、層間絶縁膜５上に、ＡｌＳｉＣｕ膜からなる配線用金属膜３１を約５０００Åの膜厚に形成し、さらにその上に、公知の技術である反射防止膜としての高融点金属膜３３、ここではＴｉＮ膜を約８００Åの膜厚に、真空中で連続的に形成する（図１（ｂ）参照）。ここで、高融点金属膜３３は、最終的には後工程で配線用金属膜３１から形成される金属材料パターンと、金属薄膜抵抗体との接触抵抗を安定させるためのバリヤ膜としても機能するため、配線用金属膜３１と高融点金属膜３３を真空中で連続して形成することが好ましい。

（３）公知の写真製版技術及びエッチング技術により、高融点金属膜３３及び配線用金属膜３１をパターンニングして、金属配線パターン７及び高融点金属膜９からなる金属配線パターン１１を形成する（図１（ｃ）参照）。この時、配線用金属膜３１上に、反射防止膜として機能する高融点金属膜３３が形成されているので、金属配線パターン１１の形成領域を画定するためのレジストパターンの太りや細りなどを最小限に抑えることができる。

また、この段階では金属薄膜抵抗体は形成されておらず、金属配線パターン１１の下地膜は層間絶縁膜５により形成されているので、高融点金属膜３３及び配線用金属膜３１のパターンニングをドライエッチング技術により十分なオーバーエッチングをもって行なうことが可能であり、ウェットエッチング技術によるパターニングを適用する必要性は全く無く、回路の微細化に影響を与えることはない。

（４）例えばプラズマＣＶＤ法により、金属配線パターン１１の形成領域を含む層間絶縁膜５上にプラズマＣＶＤ酸化膜１３を６０００Å程度の膜厚に形成する（図１（ｄ）参照）。
（５）公知の技術であるＳＯＧのコーティング処理及びエッチバック処理を行なうことにより、プラズマＣＶＤ酸化膜１３上にＳＯＧ膜１５を形成して平坦化を行なった後、ＳＯＧ膜１５からの成分の拡散を防止するためのプラズマＣＶＤ酸化膜１７を２０００Å程度の膜厚に形成して、プラズマＣＶＤ酸化膜１３、ＳＯＧ膜１５及びプラズマＣＶＤ酸化膜１７からなる下地絶縁膜１９を形成する（図１（ｅ）参照）。

（６）公知の写真製版技術により、金属薄膜抵抗体の両端部の形成予定領域及び金属配線パターン１１に対応して下地絶縁膜１９に接続孔を形成するためのレジストパターン３５を形成する。レジストパターン３５には、金属薄膜抵抗体の両端部の形成予定領域及び金属配線パターン１１に対応して開口部３６が形成されている（図１（ｆ）参照）。

（７）例えば並行平板型プラズマエッチング装置により、ＲＦパワー：５００Ｗ（ワット）、Ａｒ：８００ｓｃｃｍ、ＣＨＦ₃：４０ｓｃｃｍ、ＣＦ₄：４０ｓｃｃｍ、圧力：１.８Ｔｏｒｒ（トル）の条件で、レジストパターン３５をマスクにして下地絶縁膜１９を選択的に除去して、下地絶縁膜１９に接続孔２１を形成する。接続孔２１の底部には、反射防止膜兼バリヤ膜としての高融点金属膜９が残存している。
その後、レジストパターン３５を除去する（図２（ｇ）参照）。

ここで、接続孔２１の形成後に、接続孔２１の側壁等に付着しているエッチング時の副生成物除去工程を行なってもよい。また、接続孔２１内部での金属薄膜抵抗体のステップカバレージを改善する目的で、エッチング条件の変更によるテーパーエッチングや、ウェットエッチング技術とドライエッチング技術を組み合わせたエッチング処理等により、接続孔２１の形状の改善を行なってもよい。

また、上記工程（７）において、プラズマエッチング条件を最適化することにより、下地絶縁膜１９のエッチングレートに対する高融点金属膜９のエッチングレートをさらに低く抑えることは十分可能であり、接続孔２１の底部に残る高融点金属膜９の膜厚をこの実施例よりも大きくすることもできる。さらに、高融点金属膜９の形成時点での膜厚を低く抑えつつ、接続孔２１形成後の高融点金属膜９の残存膜厚を確保するもできる。このように、接続孔２１を形成する上記工程（７）を金属薄膜抵抗体が形成されていない段階で行なうので、金属薄膜抵抗体の薄さに起因した制約を一切受けること無く接続孔２１の加工が可能であり、ドライエッチング技術の適用による微細化の追求が十分に可能である。

（８）例えばマルチチャンバースパッタリング装置のＡｒスパッタエッチングチャンバーにて、真空中で、ＤＣバイアス：１２５０Ｖ、Ａｒ：２０ｓｃｃｍ、圧力：８.５ｍＴｏｒｒ、処理時間：１６０秒の条件で、接続孔２１内を含む下地絶縁膜１９の表面に対してＡｒスパッタエッチング処理を行なう。このエッチング条件は、１０００℃、ウェット雰囲気で形成した熱酸化膜を約４００Åだけエッチングする条件と同等である。この処理を行なった後でも接続孔２１底部に高融点金属膜９が残存している。

続けて、Ａｒスパッタエッチング完了後に真空状態を破らずに連続して金属薄膜抵抗体用のＣｒＳｉ膜（金属薄膜）３７を形成する。ここでは、半導体ウェハをＡｒスパッタエッチングチャンバーからＣｒＳｉターゲットが装着されたスパッタチャンバーに移送した後、Ｓｉ／Ｃｒ＝９０／１０ｗｔ％（重量パーセント）のＣｒＳｉターゲットを使用し、ＤＣパワー：０.７ＫＷ、Ａｒ：７６ｓｃｃｍ、Ｎ₂：９ｓｃｃｍ、圧力：８.５ｍＴｏｒｒ、処理時間：１０秒の条件で処理を行ない、接続孔２１内を含む下地絶縁膜１９上全面にＣｒＳｉ膜３７を約５０Åの膜厚に形成した（図２（ｈ）参照）。

このように、金属薄膜抵抗体用のＣｒＳｉ膜３７を形成する前に、接続孔２１内を含む下地絶縁膜１９に対してＡｒスパッタエッチング処理を行なうことにより、接続孔２１の内部を清浄すると共に、接続孔２１底部の高融点金属膜９表面に形成されている極少量の自然酸化膜を除去することができる。これにより、金属配線パターン１１とＣｒＳｉ膜３７との良好な電気的接続を達成することができる。

（９）写真製版技術により、ＣｒＳｉ膜３７上に金属薄膜抵抗体の形成領域を画定するためのレジストパターン３９を形成する。例えばＲＩＥ（反応性イオンエッチング）装置を用い、レジストパターン３９をマスクにしてＣｒＳｉ膜３７をパターニングし、ＣｒＳｉ薄膜抵抗体２３を形成する（図２（ｉ）参照）。

（１０）レジストパターン３９を除去する（図２（ｊ）参照）。ここで、ＣｒＳｉ薄膜抵抗体２３は接続孔２１内で金属配線パターン１１と電気的に接続されているので、金属薄膜抵抗体上面で電気的接続をとるためにフッ酸水溶液によるＣｒＳｉ薄膜抵抗体２３の表面の金属酸化膜除去処理を行なう必要はない。

（１１）例えばプラズマＣＶＤ法により、ＣｒＳｉ薄膜抵抗体２３の形成領域を含む下地絶縁膜１９上に、パッシベーション膜としてのシリコン酸化膜２５及びシリコン窒化膜２７を順次形成する。以上により、半導体装置の製造工程が完了する（図２（ｋ）参照）。

上記実施例によれば、金属配線パターン１１及び接続孔２１を形成した後、ＣｒＳｉ薄膜抵抗体２３を形成して接続孔２１内でＣｒＳｉ薄膜抵抗体２３と金属配線パターン１１の電気的接続を形成するので、ＣｒＳｉ薄膜抵抗体２３をパターニングした後にウェットエッチング技術によるパターニングを行なう必要はない。

さらに、ＣｒＳｉ薄膜抵抗体２３の金属配線パターン１１との接触面が大気に暴露されることはないので、ＣｒＳｉ薄膜抵抗体２３に対する表面酸化膜除去処理及びエッチング防止用バリヤ膜形成を行なわなくても、ＣｒＳｉ薄膜抵抗体２３と金属配線パターン１１の良好な電気的接続を安定して得ることができる。
これにより、ＣｒＳｉ薄膜抵抗体２３の膜厚に関わらず、工程数を増加させることなく、ＣｒＳｉ薄膜抵抗体２３の微細化及び抵抗値の安定化を実現することができる。

さらに、ＣｒＳｉ薄膜抵抗体２３と金属材料パターン７の間にバリヤ膜として機能する高融点金属膜９を介在させているので、ＣｒＳｉ薄膜抵抗体２３と金属配線パターン１１の接触抵抗のバラツキを低減することができ、抵抗値の精度及び歩留りの向上を図ることができる。

さらに、高融点金属膜９はバリヤ膜兼反射防止膜としても機能しており、従来技術に比べて製造工程を増加させることなく高融点金属膜９を形成することができるので、製造コストの増大を防止しつつ、金属薄膜抵抗体と配線パターンの接触抵抗を安定させることができる。

図１及び図２を参照して説明した半導体装置及び製造方法の実施例では、接続孔２１を介してＣｒＳｉ薄膜抵抗体２３と金属配線パターン１１を電気的に接続しているが、本発明はこれに限定されるものではなく、金属薄膜抵抗体の電気的接続をとる方法はどのような方法であってもよい。
例えば（１）金属薄膜抵抗体上に直接金属配線を形成する方法であってもよいし、（２）金属薄膜抵抗体を形成した後、層間絶縁膜を形成し、その層間絶縁膜に接続孔を形成し、接続孔を介して金属配線を接続する方法であってもよいし、（３）金属薄膜抵抗体層上にバリヤ膜を形成し、そのバリヤ膜に金属配線を接続する方法であってもよいし、（４）絶縁膜に形成された接続孔内に電極を形成し、上記絶縁膜上に抵抗体膜を形成した後、これを上記電極に接続するようにドライエッチングして抵抗体のパターンを形成する方法であってもよいし、（５）金属配線の端部の端面及び上面の少なくとも一部分において金属薄膜抵抗と金属配線との接触をとる方法などを挙げることができる。

図３に、Ｓｉ／Ｃｒ＝９０／１０ｗｔ％のＣｒＳｉターゲットを用いたスパッタリングによりＣｒＳｉ膜を成膜したときのＮ₂分圧（％）と熱処理によるシート抵抗変動率（％）の関係を示す。ＣｒＳｉ膜のサンプルは、ＤＣパワー：０.７ＫＷ、圧力：８.５ｍＴｏｒｒ、処理時間：１０秒（膜厚５０Å相当）の条件で、ＡｒとＮ₂の合計の流量が８５ｓｃｃｍ固定でＮ₂流量を０〜９ｓｃｃｍで変化させＮ₂分圧を変化させて成膜した。図３においてＮ₂分圧の算出は、Ｎ₂流量／（Ａｒ＋Ｎ₂流量）×１００（％）で規定している。また、ＣｒＳｉ膜後に行なった熱処理はＮ₂雰囲気中で３５０℃、３０分の条件で電熱炉にて行なった。
図３からわかるように、Ｎ₂を添加しない場合（Ｎ₂分圧が０％）には１０％以上のシート抵抗変動が発生しているが、Ｎ₂を少し添加するだけで、熱処理に起因するシート抵抗の変化率が大幅に改善されている。

図４は、さらに２度目の熱処理を追加した場合の、ＣｒＳｉ膜を成膜したときのＮ₂分圧（％）と熱処理によるシート抵抗変動率（％）の関係を示す。図４では、図３での熱処理追加後のシート抵抗に対して、２度目の熱処理追加によって発生した抵抗値の変動割合を示している。なお、２度目の熱処理は図３での熱処理（１度目の熱処理）と同じ条件で行なった。
図４から、ＣｒＳｉ膜の成膜時にＮ₂を添加したサンプルでは、２度目の熱処理を施してもシート抵抗の変化率を軽減できることが確認できる。

図５は、Ｓｉ／Ｃｒ＝９０／１０ｗｔ％のＣｒＳｉターゲットを用いたスパッタリングによりＣｒＳｉ膜を成膜したときのＮ₂分圧（％）とシート抵抗（Ω／□）の関係を示す。ＣｒＳｉ膜のサンプルは、ＤＣパワー：０.７ＫＷ、圧力：８.５ｍＴｏｒｒ、処理時間：１０秒（膜厚５０Å相当）の条件で、ＡｒとＮ₂の合計の流量が８５ｓｃｃｍ固定でＮ₂流量を０〜２０ｓｃｃｍで変化させＮ₂分圧を変化させて成膜した。

Ｎ₂分圧の上昇に伴い、シート抵抗の増加傾向が強まり、Ｎ₂分圧が２０％を超える領域からは急激にシート抵抗が上昇する。このような状態では、極僅かなＮ₂流量の変動によりシート抵抗が大幅に変動してしまい、シート抵抗のバラツキが大幅に悪化する。
また、一般的な枚葉式スパッタリング装置で流すＡｒ流量が１００ｓｃｃｍ程度であることを考慮すると、Ｎ₂分圧が０.１％以下となる領域では、Ｎ₂流量の正確な制御は非常に困難と考えられる。
図３に示した結果から、Ｎ₂添加によるシート抵抗の熱安定性については、極僅かのＮ₂添加でも効果があると予想されるが、上述した通り、シート抵抗の安定性やＮ₂流量の制御性を考慮すると、Ｎ₂分圧を０.１〜２０％程度に設定することが望ましい。

図６に、Ｓｉ／Ｃｒ＝７０／３０ｗｔ％のＣｒＳｉターゲットを用いたスパッタリングによりＣｒＳｉ膜を成膜したときのＮ₂分圧（％）と熱処理によるシート抵抗変動率（％）の関係を示す。ＣｒＳｉ膜のサンプル及び熱処理は、図３で作成したサンプルの成膜条件と比べてＣｒＳｉターゲットを変更した以外は同じである。
Ｓｉ／Ｃｒ＝７０／３０ｗｔ％のＣｒＳｉターゲットを用いてＣｒＳｉ膜を成膜したサンプルにおいても、僅かではあるがＮ₂添加によるシート抵抗の変化率軽減効果が確認できる。

また、図７に、Ｓｉ／Ｃｒ＝６０／４０ｗｔ％のＣｒＳｉターゲットを用いたスパッタリングによりＣｒＳｉ膜を成膜したときのＮ₂分圧（％）と熱処理によるシート抵抗変動率（％）の関係を示す。ＣｒＳｉ膜のサンプル及び熱処理は、図３で作成したサンプルの成膜条件と比べてＣｒＳｉターゲットを変更した以外は同じである。
Ｓｉ／Ｃｒ＝６０／４０ｗｔ％のＣｒＳｉターゲットを用いてＣｒＳｉ膜を成膜したサンプルでは、Ｎ₂添加によるシート抵抗の変化率軽減効果が認められない。以上の結果から、Ｃｒを４０ｗｔ％以上含んだターゲットを用いて成膜したＣｒＳｉ膜ではＮ₂を添加しなくても抵抗の熱安定性が高いが、Ｃｒが３０ｗｔ％以下のターゲット用いて成膜したＣｒＳｉ膜ではＮ₂を添加しない条件では抵抗変動が大きく、Ｎ₂添加によりこの変動を大幅に改善できることが判明した。

以上のように、Ｃｒ含有量が重量％で１０〜３０ｗｔ％のＣｒＳｉターゲットを用い、ＡｒとＮ₂を含んだ雰囲気中で、かつＮ₂の分圧が０.１〜２０％の条件でスパッタリングを行なってＣｒＳｉ薄膜を形成するようにすれば、熱安定性が高く、かつ高いシート抵抗をもつＣｒＳｉ薄膜抵抗体を形成することができ、ＣｒＳｉ薄膜抵抗体の形成後に行なわれるモールド樹脂封止工程等の熱処理によるＣｒＳｉ薄膜抵抗体のシート抵抗変動を低く抑えられることがわかる。

また、Ｎ₂添加によりＣｒＳｉ膜のペア性を改善できることもわかった。
図８に、Ｓｉ／Ｃｒ＝９０／１０ｗｔ％、７０／３０ｗｔ％、６０／４０ｗｔ％のＣｒＳｉターゲットを用いたスパッタリングによりＣｒＳｉ膜を成膜したときのＮ₂分圧（％）とペア性（％）の関係を示す。ＣｒＳｉ膜の評価パターンとして幅が０.８μｍ、長さ４０μｍ、スペース０.８μｍの短冊パターンを用いた。ペア性は、隣り合ったＣｒＳｉ膜の抵抗の差分を平均値で割った値の面内バラツキ（標準偏差）をパーセントで表した値である。
Ｓｉ／Ｃｒ＝６０／４０ｗｔ％のＣｒＳｉターゲットを用いてＣｒＳｉ膜を成膜した評価パターンではＮ₂添加量にかかわらずペア性はほぼ一定である。これに対し、Ｓｉ／Ｃｒ＝９０／１０ｗｔ％及び７０／３０ｗｔ％のＣｒＳｉターゲットを用いてＣｒＳｉ膜を成膜した評価パターンでは、成膜時にＮ₂を添加しない場合（Ｎ₂分圧が０％）に比べて、Ｎ₂添加によりペア性が半分以下に改善されていることがわかる。このことから、Ｃｒ含有率が３０ｗｔ％以下のＣｒＳｉターゲットを用いて成膜したＣｒＳｉ膜では、Ｎ₂添加によりペア性を改善できることがわかる。

本発明の製造方法により形成された金属薄膜抵抗体は、例えばアナログ回路を備えた半導体装置に適用することができる。以下に、本発明にかかる金属薄膜抵抗体を備えたアナログ回路を備えた半導体装置の実施例について説明する。

図９はアナログ回路である定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。
直流電源５１からの電源を負荷５３に安定して供給すべく、定電圧発生回路５５が設けられている。定電圧発生回路５５は、直流電源５１が接続される入力端子（Ｖbat）５７、基準電圧発生回路（Ｖref）５９、演算増幅器（比較回路）６１、出力ドライバを構成するＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳと略記する）６３、分割抵抗素子Ｒ１，Ｒ２及び出力端子（Ｖout）６５を備えている。

定電圧発生回路５５の演算増幅器６１では、出力端子がＰＭＯＳ６３のゲート電極に接続され、反転入力端子（−）に基準電圧発生回路５９から基準電圧Ｖrefが印加され、非反転入力端子（＋）に出力電圧Ｖoutを抵抗素子Ｒ１とＲ２で分割した電圧が印加され、抵抗素子Ｒ１，Ｒ２の分割電圧が基準電圧Ｖrefに等しくなるように制御される。

図１０は、アナログ回路である電圧検出回路を備えた半導体装置の一実施例を示す回路図である。
電圧検出回路６７において、６１は演算増幅器で、その反転入力端子（−）に基準電圧発生回路５９が接続され、基準電圧Ｖrefが印加される。入力端子（Ｖsens）６９から入力される測定すべき端子の電圧が分割抵抗素子Ｒ１とＲ２によって分割されて演算増幅器６１の非反転入力端子（＋）に入力される。演算増幅器６１の出力は出力端子（Ｖout）７１を介して外部に出力される。

電圧検出回路６７では、測定すべき端子の電圧が高く、分割抵抗素子Ｒ１とＲ２により分割された電圧が基準電圧Ｖrefよりも高いときは演算増幅器６１の出力がＨレベルを維持し、測定すべき端子の電圧が降下してきて分割抵抗素子Ｒ１とＲ２により分割された電圧が基準電圧Ｖref以下になってくると演算増幅器６１の出力がＬレベルになる。

一般に、図９に示した定電圧発生回路や図１０に示した電圧検出回路では、製造プロセスのバラツキに起因して基準電圧発生回路からの基準電圧Ｖrefが変動するので、その変動に対応すべく、分割抵抗素子としてヒューズ素子の切断により抵抗値を調整可能な抵抗素子回路（分割抵抗回路と称す）を用いて、分割抵抗素子の抵抗値を調整している。

図１１は、本発明の金属薄膜抵抗体が適用される分割抵抗回路の一例を示す回路図である。図１２及び図１３は、その分割抵抗回路のレイアウト例を示すレイアウト図であり、図１２はヒューズ素子部分のレイアウト例を示し、図１３は抵抗素子部分のレイアウト例を示す。

図１１に示すように、抵抗素子Ｒbottom、ｍ＋１個（ｍは正の整数）の抵抗素子ＲＴ０，ＲＴ１，…，ＲＴｍ、抵抗素子Ｒtopが直列に接続されている。抵抗素子ＲＴ０，ＲＴ１，…，ＲＴｍには、各抵抗素子に対応してヒューズ素子ＲＬ０，ＲＬ１，…，ＲＬｍが並列に接続されている。

図１２に示すように、ヒューズ素子ＲＬ０，ＲＬ１，…，ＲＬｍは、例えばシート抵抗が２０Ω〜４０Ωのポリシリコンパターンにより形成されている。
抵抗素子ＲＴ０，ＲＴ１，…，ＲＴｍの値は抵抗素子Ｒbottom側から順に二進数的に増加するよう設定されている。すなわち、抵抗素子ＲＴｎの抵抗値は、抵抗素子ＲＴ０の抵抗値を単位値とし、その単位値の２ⁿ倍である。

例えば、図１３に示すように、ＣｒＳｉ膜からなるＣｒＳｉ薄膜抵抗体２３を用い、抵抗素子ＲＴ０を１本のＣｒＳｉ薄膜抵抗体２３を単位抵抗とし、抵抗素子ＲＴｎを２ⁿ本のＣｒＳｉ薄膜抵抗体２３により構成する。ＣｒＳｉ薄膜抵抗体２３は本発明の製造方法により形成されたものが用いられる。
図１２及び図１３において、符号Ａ−Ａ間、符号Ｂ−Ｂ間、符号Ｃ−Ｃ間、符号Ｄ−Ｄ、符号Ｅ−Ｅ、符号Ｆ−Ｆ及び符号Ｇ−Ｇ間はそれぞれ金属配線パターン７３により電気的に接続されている。

このように、抵抗素子の比の精度が重視される分割抵抗回路では、製造工程での作り込み精度を上げるために、一対の抵抗素子及びヒューズ素子からなる単位抵抗素子が直列に接続されて梯子状に配置されている。
このような分割抵抗回路では、任意のヒューズ素子ＲＬ０，ＲＬ１，…，ＲＬｍをレーザービームで切断することにより、所望の直列抵抗値を得ることができる。

本発明の製造方法によれば、熱安定性が高く、かつ高いシート抵抗をもつＣｒＳｉ薄膜抵抗体を形成することができるので、抵抗素子の抵抗値の安定性を向上させることができ、分割抵抗回路の出力電圧の精度を向上させることができる。

図１１に示した分割抵抗回路を図９に示した定電圧発生回路の分割抵抗素子Ｒ１，Ｒ２に適用する場合、例えば抵抗素子Ｒbottom端を接地し、抵抗素子Ｒtop端をＰＭＯＳ７１のドレインに接続する。さらに、抵抗素子Ｒbottom、ＲＴ０間の端子ＮｏｄｅＬ、又は抵抗素子Ｒtop、ＲＴｍ間の端子ＮｏｄｅＭを演算増幅器６１の非反転入力端子に接続する。
本発明を構成する金属薄膜抵抗体を適用した分割抵抗回路によって分割抵抗素子Ｒ１，Ｒ２の出力電圧の精度を向上させることができるので、定電圧発生回路５５の出力電圧の安定性を向上させることができる。

また、図１１に示した分割抵抗回路を図１０に示した電圧検出回路の分割抵抗素子Ｒ１，Ｒ２に適用する場合、例えば抵抗素子Ｒbottom端を接地し、抵抗素子Ｒtop端を入力端子７７に接続する。さらに、抵抗素子Ｒbottom、ＲＴ０間の端子ＮｏｄｅＬ、又は抵抗素子Ｒtop、ＲＴｍ間の端子ＮｏｄｅＭを演算増幅器６１の非反転入力端子に接続する。
本発明を構成する金属薄膜抵抗体を適用した分割抵抗回路によって分割抵抗素子Ｒ１，Ｒ２の出力電圧の精度を向上させることができるので、電圧検出回路６７の電圧検出能力の精度を向上させることができる。

図１４は、本発明の金属薄膜抵抗体が適用される分割抵抗回路の他の例を示す回路図である。図１５は、その分割抵抗回路における粗調整用抵抗素子及び微調整用抵抗素子のレイアウト例を示すレイアウト図である。

図１４に示すように、抵抗素子Ｒbottom、粗調整用抵抗素子７５、微調整用抵抗素子７７、抵抗素子Ｒtopが直列に接続されている。
図１５に示すように、粗調整用抵抗素子７５は複数の帯状のＣｒＳｉ薄膜抵抗体２３ａが並列に接続されたものである。微調整用抵抗素子７７は板状のＣｒＳｉ薄膜抵抗体２３ａにより構成されている。ＣｒＳｉ薄膜抵抗体２３ａ，２３ｂとしては、本発明の製造方法により形成されたＣｒＳｉ薄膜抵抗体が用いられる。

このような分割抵抗回路では、図１５に示すように、例えばレーザ光軌跡７９ａで示すように任意の本数のＣｒＳｉ薄膜抵抗体２３ａを切断又は変質させて絶縁させ、レーザ光軌跡７９ｂで示すようにＣｒＳｉ薄膜抵抗体２３ｂの任意の領域を切断又は変質させることにより、所望の直列抵抗値を得ることができる。

本発明の製造方法によれば、熱安定性が高く、かつ高いシート抵抗をもつＣｒＳｉ薄膜抵抗体を形成することができるので、抵抗素子の抵抗値の安定性を向上させることができ、図１４に示した分割抵抗回路の出力電圧の精度を向上させることができる。

図１４に示した分割抵抗回路を図９に示した定電圧発生回路５５の分割抵抗素子Ｒ１，Ｒ２に適用する場合、例えば抵抗素子Ｒbottom端を接地し、抵抗素子Ｒtop端をＰＭＯＳ８７のドレインに接続する。さらに、抵抗素子Ｒbottom、微調整用抵抗素子７７間の端子ＮｏｄｅＬ、又は抵抗素子Ｒtop、粗調整用抵抗素子７５間の端子ＮｏｄｅＭを演算増幅器６１の非反転入力端子に接続する。
本発明を構成する金属薄膜抵抗体を適用した分割抵抗回路によって分割抵抗素子Ｒ１，Ｒ２の出力電圧の精度を向上させることができるので、定電圧発生回路５５の出力電圧の安定性を向上させることができる。

また、図１４に示した分割抵抗回路を図１０に示した電圧検出回路６７の分割抵抗素子Ｒ１，Ｒ２に適用する場合、例えば抵抗素子Ｒbottom端を接地し、抵抗素子Ｒtop端を入力端子６９に接続する。さらに、抵抗素子Ｒbottom、微調整用抵抗素子７７間の端子ＮｏｄｅＬ、又は抵抗素子Ｒtop、粗調整用抵抗素子７５間の端子ＮｏｄｅＭを演算増幅器６１の非反転入力端子に接続する。
本発明を構成する金属薄膜抵抗体を適用した分割抵抗回路によって分割抵抗素子Ｒ１，Ｒ２の出力電圧の精度を向上させることができるので、電圧検出回路６７の電圧検出能力の精度を向上させることができる。

図９から図１５を参照して、本発明の製造方法により形成したＣｒＳｉ薄膜抵抗体を備えた本発明の半導体装置を適用した分割抵抗回路が適用される半導体装置の例を説明したが、本発明の半導体装置を構成する金属薄膜抵抗体を適用した分割抵抗回路が適用される半導体装置は、定電圧発生回路を備えた半導体装置及び電圧検出回路を備えた半導体装置に限定されるものではなく、分割抵抗回路を備えた半導体装置であれば適用することができる。
また、本発明の半導体装置を構成する金属薄膜抵抗体が適用される半導体装置は分割抵抗回路を備えた半導体装置に限定されるものではなく、金属薄膜抵抗体を備えた半導体装置であれば、本発明を適用することができる。

以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、寸法、形状、材料、配置などは一例であり、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。

製造方法の一実施例の前半を説明するための工程断面図である。 製造方法の同実施例の後半を説明するための工程断面図であり、（ｋ）は半導体装置の一実施例を示す。 Ｓｉ／Ｃｒ＝９０／１０ｗｔ％のＣｒＳｉターゲットを用いたスパッタリングによりＣｒＳｉ膜を成膜したときのＮ₂分圧（％）と熱処理によるシート抵抗変動率（％）の関係を示す図である。 図３のサンプルについて、さらに２度目の熱処理を追加した場合の、ＣｒＳｉ膜を成膜したときのＮ₂分圧（％）と熱処理によるシート抵抗変動率（％）の関係を示す図である。 Ｓｉ／Ｃｒ＝９０／１０ｗｔ％のＣｒＳｉターゲットを用いたスパッタリングによりＣｒＳｉ膜を成膜したときのＮ₂分圧（％）とシート抵抗（Ω／□）の関係を示す図である。 Ｓｉ／Ｃｒ＝７０／３０ｗｔ％のＣｒＳｉターゲットを用いたスパッタリングによりＣｒＳｉ膜を成膜したときのＮ₂分圧（％）と熱処理によるシート抵抗変動率（％）の関係を示す図である。 図６のサンプルについて、さらに２度目の熱処理を追加した場合の、ＣｒＳｉ膜を成膜したときのＮ₂分圧（％）と熱処理によるシート抵抗変動率（％）の関係を示す図である。 Ｓｉ／Ｃｒ＝９０／１０ｗｔ％、７０／３０ｗｔ％、６０／４０ｗｔ％のＣｒＳｉターゲットを用いたスパッタリングによりＣｒＳｉ膜を成膜したときのＮ₂分圧（％）とペア性（％）の関係を示す図である。 アナログ回路である定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。 アナログ回路である電圧検出回路を備えた半導体装置の一実施例を示す回路図である。 アナログ回路である分割抵抗回路を備えた半導体装置の一実施例を示す回路図である。 分割抵抗回路のヒューズ素子部分のレイアウト例を示すレイアウト図である。 分割抵抗回路の金属薄膜抵抗体部分のレイアウト例を示すレイアウト図である。 アナログ回路である分割抵抗回路を備えた半導体装置の他の実施例を示す回路図である。 分割抵抗回路の金属薄膜抵抗体部分のレイアウト例を示すレイアウト図である。 従来の製造方法によるＣｒＳｉ膜形成に用いたＣｒＳｉターゲットのＣｒ含有率（ｗｔ％）と得られた薄膜のシート抵抗（Ω／□）の関係を示す図である。 従来の製造方法によるＣｒＳｉ膜形成に用いたＣｒＳｉターゲットのＣｒ含有率（ｗｔ％）と熱処理後のシート抵抗変化率（％）の関係を示す図である。 図１７のサンプルについて、さらに２度目の熱処理を追加した場合の、ＣｒＳｉ膜形成に用いたＣｒＳｉターゲットのＣｒ含有率（ｗｔ％）と熱処理後のシート抵抗変化率（％）の関係を示す図である。

符号の説明

１ シリコン基板
３ 素子分離酸化膜
５ 層間絶縁膜
７ 金属材料パターン
９ 高融点金属膜
１１ 金属配線パターン
１３，１７ プラズマＣＶＤ酸化膜
１５ ＳＯＧ膜
１９ 下地絶縁膜
２１ 接続孔
２３，２３ａ，２３ｂ ＣｒＳｉ薄膜抵抗体
２５ シリコン酸化膜
２７ シリコン窒化膜
２９ パッシベーション膜
３１ 配線用金属膜
３３ 高融点金属膜
３５，３９ レジストパターン
３６ 開口部
３７ ＣｒＳｉ膜
５１ 直流電源
５３ 負荷
５５ 定電圧発生回路
５７ 入力端子
５９ 基準電圧発生回路
６１ 演算増幅器
６３ ＰチャネルＭＯＳトランジスタ
６５ 出力端子
６７ 電圧検出回路
６９ 入力端子
７１ 出力端子
７３ 金属配線パターン
７５ 粗調整用抵抗素子
７７ 微調整用抵抗素子
７９ａ，７９ｂ レーザ光軌跡
Ｒ１，Ｒ２ 分割抵抗素子
Ｒbottom，ＲＴ０，ＲＴ１，…，ＲＴｍ，Ｒtop 抵抗素子
ＲＬ０，ＲＬ１，…，ＲＬｍ ヒューズ素子
ＮｏｄｅＬ，ＮｏｄｅＭ 端子

Claims (6)

1. 下地絶縁膜上にＣｒとＳｉを主成分とする金属薄膜抵抗体を備えた半導体装置の製造方法において、
   Ｃｒ含有量が重量％で１０〜３０ｗｔ％のＣｒＳｉターゲットを用い、ＡｒとＮ₂を含んだ雰囲気中で、かつ、前記金属薄膜抵抗体のペア性を向上させるべくＮ₂の分圧が２〜７％の条件でスパッタリングを行なって前記下地絶縁膜上に前記金属薄膜抵抗体用の金属薄膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
2. 下地絶縁膜上にＣｒとＳｉを主成分とする金属薄膜抵抗体を備えた半導体装置において、
   請求項１に記載の製造方法によって形成された金属薄膜抵抗体を備えていることを特徴とする半導体装置。
3. ２個以上の抵抗素子による分割によって電圧出力を得、ヒューズ素子の切断によって電圧出力を調整できる分割抵抗回路を備えた半導体装置において、
   前記抵抗素子は、請求項２に記載の金属薄膜抵抗体により構成されていることを特徴とする半導体装置。
4. ２個以上の抵抗素子による分割によって電圧出力を得、抵抗素子へのレーザ照射によって電圧出力を調整できる分割抵抗回路を備えた半導体装置において、
   前記抵抗素子は、請求項２に記載の金属薄膜抵抗体を備えていることを特徴とする半導体装置。
5. 入力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、前記分割抵抗回路からの分割電圧と前記基準電圧発生回路からの基準電圧を比較するための比較回路をもつ電圧検出回路を備えた半導体装置において、
   前記分割抵抗回路として請求項３又は４に記載の分割抵抗回路を備えていることを特徴とする半導体装置。
6. 入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、前記分割抵抗回路からの分割電圧と前記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて前記出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた半導体装置において、
   前記分割抵抗回路として請求項３又は４に記載の分割抵抗回路を備えていることを特徴とする半導体装置。

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