JP4841220B2 - 半導体装置 - Google Patents
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Description
金属薄膜抵抗体を備えた半導体装置において、高集積化の要求を満たすために、より高いシート抵抗を目指し、1000Å(オングストローム)以下という薄い膜厚で金属薄膜抵抗体を形成することが多い。
図9及び図10を参照して、従来の半導体装置について説明する。図9において、(A)は平面図、(B)は(A)のA−A位置での断面図、(C)は(A)のB−B位置での断面図である。図10は図9(A)の等価回路である。
金属薄膜抵抗体47の形成領域を含んで下地絶縁膜9上に最終保護膜としてのパッシベーション膜15が形成されている。
また、(A)に示すように、複数の金属薄膜抵抗体47は金属配線パターン7を介して直列に接続されている。
しかし、最小寸法の近辺でレイアウトされた金属薄膜抵抗体で電極との接続孔を形成する場合、接続孔−金属薄膜抵抗体間の重ね合わせの余裕を十分に取ることを考慮すると、同じプロセスルールの最小寸法で形成できる接続孔のサイズでは、金属薄膜抵抗体1本の幅に納まるように接続孔を形成できないことがある。
(1)金属薄膜抵抗体の幅を接続孔形成部分のみ太くする。
(2)図11に示すように、1本の金属薄膜抵抗体47を単位抵抗として接続する概念を捨て、2本の帯状部47aを折返し部47bで連結して蛇行する金属薄膜抵抗体を形成し、折返し部47bの下に接続孔45a及び金属配線パターン7を配置する。
一方、上記(2)の場合には、2本の帯状部47aに連結された折返し部47bの下に接続孔45aを配置しているので、レイアウト面積を増大させることなく、帯状部47aの幅寸法に比べて接続孔45aの寸法を大きくすることができる。また、見掛け上1本の帯状部47aの両端にそれぞれ接続孔45a及び金属配線パターン7を備えているので、帯状部47aの本数に応じた抵抗値を得やすいと考えられる。
本発明の半導体装置では、2本以上の金属薄膜抵抗体が1つの接続孔を介して配線パターンと接続されている。
また、上記接続孔内で隣り合う上記接続部の間隔は、隣り合う上記帯状部の間隔よりも狭く形成されている例を挙げることができる。
また、上記金属薄膜抵抗体と同じ材料の金属薄膜からなり、上記接続孔に対して上記帯状部とは反対側の上記接続孔外で隣り合う上記接続部を連結している第2連結部を備えている例を挙げることができる。
下地絶縁膜9に、金属薄膜抵抗体の接続部及び金属配線パターン7に対応して接続孔11が形成されている。接続孔11の寸法は例えば2.6×1.4μm(マイクロメートル)である。
帯状部13aは接続孔11とは離間して配置されている。接続部13bは、帯状部13aの端部から接続孔11内にわたって形成されており、接続孔11内で金属配線パターン7と電気的に接続されている。1つの接続孔11に2本のCrSiN薄膜抵抗体13の接続部13bが互いに間隔をもって形成されている。
CrSiN薄膜抵抗体13の膜厚は例えば80Åであり、Si/Cr=60/40wt%のターゲットを用いてN2分圧=20%の条件で形成したものである。CrSiN薄膜抵抗体13の幅寸法は例えば1.2μm、隣り合うCrSiN薄膜抵抗体13,13間の間隔は例えば1.0μmである。
(A)は、接続孔11内で隣り合う接続部13b,13bの間隔が、隣り合う帯状部13a,13aの間隔よりも狭くなるように、接続部13bの幅が帯状部13aの幅よりも広く形成されているものである。この実施例によれば、隣り合う接続部13b,13bの間隔が隣り合う帯状部13a,13aの間隔と同じ場合に比べて、接続部13bと配線パターン7の接触面積を大きくすることができ、接触抵抗を低減することができる。さらに、接続部13bの幅は帯状部13aの幅よりも広く形成されているので、接続部13bと接続孔11の重ね合わせ余裕を大きくすることができる。
(C)は、接続部13bについて(A)の形状と(B)の形状を組み合わせたものである。この実施例によれば、接触抵抗の低減と重ね合わせ余裕の増大を実現することができる。
(F)は、(D)に比べて連結部13cが形成されていないものである。この実施例によれば、第2連結部13dによって、接続部13bの端部が写真製版の特性によって丸みを帯びる影響を軽減でき、重ね合わせ部の幅を大きくすることができる。
(G)は、(E)に比べて第2連結部13dが形成されていないものである。この実施例によれば、連結部13cによって金属薄膜と配線パターン7の接触面積を大きくすることができ、接触抵抗を低減することができる。(G)において、連結部13cは(D)と同様に、帯状部13aの長手方向に関して接続孔11と同じ寸法で形成されていてもよい。ただし、重ね合わせ余裕を考慮して、少なくとも帯状部13a側の端部が帯状部13aに対して後退して形成されていることが好ましい。
直流電源21からの電源を負荷23に安定して供給すべく、定電圧発生回路25が設けられている。定電圧発生回路25は、直流電源21が接続される入力端子(Vbat)27、基準電圧発生回路(Vref)29、演算増幅器(比較回路)31、出力ドライバを構成するPチャネルMOSトランジスタ(以下、PMOSと略記する)33、分割抵抗素子R1,R2及び出力端子(Vout)35を備えている。
電圧検出回路37において、符号31は演算増幅器で、その反転入力端子(−)に基準電圧発生回路29が接続され、基準電圧Vrefが印加される。入力端子(Vsens)39から入力される測定すべき端子の電圧が分割抵抗素子R1とR2によって分割されて演算増幅器31の非反転入力端子(+)に入力される。演算増幅器31の出力は出力端子(Vout)41を介して外部に出力される。
図7は、その分割抵抗回路のヒューズ素子部分のレイアウト例を示し図である。抵抗素子部分のレイアウト例は図1(A)と同じである。
抵抗素子RT0,RT1,…,RTmの値は抵抗素子Rbottom側から順に二進数的に増加するよう設定されている。すなわち、抵抗素子RTnの抵抗値は、抵抗素子RT0の抵抗値を単位値とし、その単位値の2n倍である。
図1及び図7において、電極A−A間、電極B−B間、電極C−C間、電極D−D間はそれぞれ金属配線パターンにより電気的に接続されている。
このような分割抵抗回路では、任意のヒューズ素子RL0,RL1,…,RLmをレーザー光によって切断することにより、所望の直列抵抗値を得ることができる。
本発明を適用した分割抵抗回路によれば分割抵抗回路の出力電圧の精度の向上を図ることができるので、定電圧発生回路25の出力電圧の安定化を図ることができる。
本発明を適用した分割抵抗回路によれば分割抵抗回路の出力電圧の精度の向上を図ることができるので、電圧検出回路37の電圧検出能力の精度の向上を図ることができる。
本発明を適用した定電圧発生回路(A)では、比較例(B)に比べて標準偏差σを役半分に改善することができた。
3 素子分離酸化膜
5 層間絶縁膜(下層側絶縁膜)
7 金属配線パターン
9 層間絶縁膜(下地絶縁膜)
11 接続孔
13 CrSiN薄膜抵抗体(金属薄膜抵抗体)
13a 帯状部
13b 接続部
15 パッシベーション膜
21 直流電源
23 負荷
25 定電圧発生回路
27 入力端子
29 基準電圧発生回路
41 演算増幅器
33 PチャネルMOSトランジスタ
35 出力端子
37 電圧検出回路
39 入力端子
41 出力端子
R1,R2 分割抵抗素子
Rbottom,RT0,RT1,…,RTm,Rtop 抵抗素子
RL0,RL1,…,RLm ヒューズ素子
NodeL,NodeM 端子
Claims (8)
- 下層側絶縁膜と、前記下層側絶縁膜上に形成された配線パターンと、前記下層側絶縁膜上及び前記配線パターン上に形成された下地絶縁膜と、前記下地絶縁膜上に形成された複数本の金属薄膜抵抗体を備え、前記配線パターン上の前記下地絶縁膜に接続孔が形成されており、前記接続孔を介して前記配線パターンと前記金属薄膜抵抗体が電気的に接続されている半導体装置において、
前記金属薄膜抵抗体は、前記接続孔とは離間して配置された帯状部と、前記帯状部に連続して形成され、かつ前記接続孔を介して前記配線パターンに接続される接続部をもち、
1つの前記接続孔に少なくとも2本の前記金属薄膜抵抗体の前記接続部が互いに間隔をもって形成されていること特徴とする半導体装置。 - 前記接続部は前記帯状部の幅よりも広く形成されている請求項1に記載の半導体装置。
- 前記接続孔内で隣り合う前記接続部の間隔は、隣り合う前記帯状部の間隔よりも狭く形成されている請求項1又は2に記載の半導体装置。
- 前記金属薄膜抵抗体と同じ材料の金属薄膜からなり、前記接続孔内で隣り合う前記接続部を連結している連結部を備えている請求項1、2又は3に記載の半導体装置。
- 前記金属薄膜抵抗体と同じ材料の金属薄膜からなり、前記接続孔に対して前記帯状部とは反対側の前記接続孔外で隣り合う前記接続部を連結している第2連結部を備えている請求項1から4のいずれかに記載の半導体装置。
- 2個以上の抵抗素子による分割によって電圧出力を得、ヒューズ素子の切断によって電圧出力を調整できる分割抵抗回路を備えた半導体装置において、
前記抵抗素子は、請求項1から5のいずれかに記載の金属薄膜抵抗体により構成されていることを特徴とする半導体装置。 - 入力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、前記分割抵抗回路からの分割電圧と前記基準電圧発生回路からの基準電圧を比較するための比較回路をもつ電圧検出回路を備えた半導体装置において、
前記分割抵抗回路として請求項6に記載の分割抵抗回路を備えていることを特徴とする半導体装置。 - 入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、前記分割抵抗回路からの分割電圧と前記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて前記出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた半導体装置において、
前記分割抵抗回路として請求項6に記載の分割抵抗回路を備えていることを特徴とする半導体装置。
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