CN101809742A - 电气电路的开关装置 - Google Patents

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Abstract

一种作为开关装置的复合半导体装置(20)具有第1和第2主端子(11、12)、主控制端子(13)、主IGFET(14)、作为保护切换元件的副IGFET(15)、和栅电阻(16)。主IGFET(14)连接于第1和第2主端子(11、12)之间。副IGFET(15)连接于主IGFET(14)的漏极电极(D1)与栅极电极(G1)之间。副IGFET(15)的栅极电极(G2)连接于主IGFET(14)的源极电极(S1)。副IGFET(15)在向主IGFET(14)施加反向电压时导通。由此，达到作为主切换元件的主IGFET(14)的保护。

Description

电气电路的开关装置
技术领域
本发明涉及一种包含绝缘栅型场效应晶体管(下面称为IGFET或FET)与用于保护它的保护开关部件的电气电路的开关装置。
背景技术
典型的IGFET具有漏极区域、主体区域(基极区域)、源极区域、连接于漏极区域的漏极电极、连接于源极区域和主体区域的源极电极、覆盖漏极区域与源极区域之间露出的主体区域表面的栅极绝缘膜、和配置在栅极绝缘膜上的栅极电极。源极电极在欧姆接触源极区域的同时，还欧姆接触主体区域。因此，漏极电极与源极电极之间除通过主体区域沟道的电流通路外，还产生通过基于漏极区域与主体区域之间的PN结的寄生二极管(主体二极管或内置二极管)的电流通路。在IGFET为N沟道型的情况下，当漏极电极的电位比源极电极的电位高时，上述寄生二极管变为反偏置状态，不形成通过这里的电流通路。但是，有时根据使用IGFET的电气电路的动作，或由于电源(例如电池)与电气电路之间的误连接，漏极电极的电位会比源极电极的电位低。此时，寄生二极管变为正偏置状态，这里流过电流。当经寄生二极管流过电流时，无法利用栅极、源极间的控制电压来控制漏极、源极间的电流。另外，若大电流经寄生二极管流过漏极、源极之间，则担心IGFET或电气电路遭到破坏。
为了阻止通过IGFET寄生二极管的电流，已知将具有与寄生二极管极性(方向)相反极性(方向)的外部二极管(逆流阻止二极管)串联连接于IGFET。但是，若在与IGFET相同的半导体基板上形成外部二极管，则半导体基板的尺寸必然变大，并且，半导体装置的成本变高。另外，若在与IGFET不同的半导体基板上形成外部二极管，则组合IGFET与外部二极管的电气电路大型且高成本。另外，由于外部二极管中流过与IGFET相同的电流，所以外部二极管中产生较大的功率损失。另外，在将外部二极管串联连接于IGFET的情况下，漏极电极的电位比源极电极的电位低时，即向IGFET施加反向电压时，不可能利用栅极电压来控制IGFET的电流。
为了解决外部二极管产生的问题，在日本特开平7-15009号公报(专利文献1)中公开了使源极电极肖特基接触主体区域的平面构造的IGFET。另外，在本申请申请人的日本特愿2006-326811中，记载了在沟槽(trench)构造的IGFET中使源极电极肖特基接触主体区域。这样，若使源极电极肖特基接触主体区域，则利用源极电极与主体区域形成肖特基二极管，该肖特基二极管阻止反向电流。
内置上述肖特基二极管的IGFET的等效电路可与图2的主IGFET14或副IGFET15一样表示。因此，以图2的主IGFET14为例，说明内置肖特基二极管的IGFET。该主IGFET14具有FET开关Q1、第1和第2PN结二极管Da、Db、和肖特基势垒二极管Dc。第1二极管Da是基于N型漏极区域与P型主体区域之间的PN结的寄生二极管(主体二极管)，第2PN结二极管Db是也基于P型主体区域与N型源极区域之间的PN结的寄生(内置)二极管。肖特基势垒二极管Dc是基于源极电极S1与P型主体区域之间的肖特基结的二极管。第1PN结二极管Da具有当漏极电极D1的电位比源极电极S1的电位高时被反偏置的极性，相对FET开关Q1反并联连接。第2PN结二极管Db具有与第1PN结二极管Da相反的极性，串联连接于第1PN结二极管Da。在不具有肖特基势垒二极管Dc的现有典型的IGFET中，由于肖特基势垒二极管Dc的部分短路，所以第2PN结二极管Db不具有任何功能，等效电路中未示出。肖特基势垒二极管Dc具有与第1PN结二极管Da相反的极性，串联连接于第1PN结二极管Da上，并联连接于第2PN结二极管Db上。
但是，若第2PN结二极管Db和肖特基势垒二极管Dc具有足够的耐压，则当源极电极S1的电位比漏极电极D1的电位高时，即施加反向电压时，反向电流被第2PN结二极管Db和肖特基势垒二极管Dc阻止。但是，若向源极电极S1与漏极电极D1之间施加源极电极S1为正、漏极电极D1为负的反向电压，则由于源极电极S1与栅极电极G1之间的寄生电容，栅极电极G1的电位变为正，栅极电极G1的电位比主体区域的电位高，根据主体区域与源极区域之间的PN结形成的耗尽层靠近栅极电极G1的部分(PN结的露出部分)的厚度变小，第2PN结二极管Db的耐压变低。如果在源极电极S1与漏极电极D1之间的电压高的情况下，则第2PN结二极管Db的耐压变得极低，第2PN结二极管Db实质上不起作用，通过第2PN结二极管Db流过反向电流，得不到设置肖特基势垒二极管Dc所产生的利益。
专利文献1：日本特开平7-15009号公报
发明内容
本发明所要解决的课题在于要求保护内置肖特基二极管的绝缘栅场效应晶体管，本发明的目的在于提供一种包含可对应于该要求的绝缘栅场效应晶体管的开关装置。
用于解决上述课题的本发明涉及一种电气电路的开关装置，其特征在于，具备：
施加电压的第1和第2主端子；
提供控制信号的主控制端子；
主绝缘栅型场效应晶体管，其具备：第1导电型的漏极区域；配置于所述漏极区域上且具有露出面的第2导电型的主体区域；形成于所述主体区域中且具有露出面的第1导电型的源极区域；欧姆接触所述漏极区域且连接于所述第1主端子的漏极电极；欧姆接触所述源极区域且肖特基接触所述主体区域并连接于所述第2主端子的源极电极；在所述源极区域与所述漏极区域之间的所述主体区域的露出面形成的栅极绝缘膜；和隔着所述栅极绝缘膜与所述主体区域的露出面相对的栅极电极；和
保护开关部件，当向所述漏极电极与所述源极电极之间施加使所述主绝缘栅型场效应晶体管的所述肖特基接触反偏置方向的电压时，变为导通状态，以保护所述主绝缘栅型场效应晶体管，并具有连接于所述主绝缘栅型场效应晶体管的所述漏极电极的第1主端子、连接于所述主绝缘栅型场效应晶体管的所述栅极电极的第2主端子与控制端子。
另外，优选在向所述漏极电极与所述源极电极之间施加使所述主绝缘栅型场效应晶体管的所述肖特基接触反偏置方向的电压、且未向所述主控制端子施加用于将所述主绝缘栅型场效应晶体管变为导通状态的控制电压时，所述保护开关部件的所述控制端子连接于所述主绝缘栅型场效应晶体管的所述源极电极，以便使所述保护开关部件变为导通状态。
另外，优选所述开关装置还具备连接于所述主控制端子与所述主绝缘栅型场效应晶体管的栅极电极之间的电阻。
另外，优选所述保护开关部件是形成于与所述主绝缘栅型场效应晶体管相同的半导体基板的半导体开关。
另外，优选所述保护开关部件是用于有选择地短路所述主绝缘栅型场效应晶体管的所述漏极电极与所述栅极电极之间的副绝缘栅型场效应晶体管，具备：第1导电型的漏极区域；配置于该副绝缘栅型场效应晶体管的所述漏极区域上且具有露出面的第2导电型的主体区域；形成于该副绝缘栅型场效应晶体管的所述主体区域中且具有露出面的第1导电型的源极区域；欧姆接触该副绝缘栅型场效应晶体管的所述漏极区域且连接于所述主绝缘栅型场效应晶体管的所述漏极电极的漏极电极；欧姆接触该副绝缘栅型场效应晶体管的所述源极区域且肖特基接触该副绝缘栅型场效应晶体管的所述主体区域、并连接于所述主绝缘栅型场效应晶体管的所述栅极电极的源极电极；在该副绝缘栅型场效应晶体管的所述源极区域与该副绝缘栅型场效应晶体管的所述漏极区域之间的所述主体区域的露出面形成的栅极绝缘膜；和隔着该副绝缘栅型场效应晶体管的所述栅极绝缘膜与该副绝缘栅型场效应晶体管的所述主体区域的露出面相对、且连接于所述主绝缘栅型场效应晶体管的所述源极电极的栅极电极。
另外，优选所述副绝缘栅型场效应晶体管具有比所述主绝缘栅型场效应晶体管小的电流容量。
另外，优选所述主绝缘栅型场效应晶体管和所述副绝缘栅型场效应晶体管的各个所述漏极区域包括第1导电型的第1漏极区域与第2漏极区域，所述第2漏极区域配置于所述第1漏极区域上，且具有比所述第1漏极区域低的第1导电型杂质浓度，所述主绝缘栅型场效应晶体管和所述副绝缘栅型场效应晶体管的各个所述主体区域包括第1主体区域与第2主体区域，所述第1主体区域配置于所述第2漏极区域上，且具有第2导电型，所述第2主体区域配置于所述第1主体区域上，且具有比所述第1主体区域低的第2导电型杂质浓度，并具有露出面，所述主绝缘栅型场效应晶体管和所述副绝缘栅型场效应晶体管的各个所述源极区域包括第1源极区域与第2源极区域，所述第1源极区域形成于所述第2主体区域中，且具有露出面，并具有第1导电型，所述第2源极区域形成于所述第1源极区域中，且具有比所述第1源极区域高的第1导电型杂质浓度。
另外，根据本发明的开关装置可由如下部件构成：
施加电压的第1和第2主端子；
提供控制信号的主控制端子；
主绝缘栅型场效应晶体管(沟槽构造FET)，具备：半导体基体，具有第1主面与相对该第1主面平行延伸的第2主面，且具有从所述第1主面向所述第2主面延伸的沟槽；漏极区域，配置于所述半导体基体内，且具有露出于所述半导体基体的所述第2主面的面，并具有第1导电型；主体区域，在所述半导体基体内配置于所述漏极区域上，且具有露出于所述沟槽的面与露出于所述半导体基体的所述第1主面的面，并具有第2导电型；源极区域，在所述半导体基体内邻接于所述主体区域配置，且具有露出于所述沟槽的面与露出于所述半导体基体的所述一个主面的面；漏极电极，在所述半导体基体的所述第2主面中，欧姆接触所述漏极区域，且连接于所述第1主端子；源极电极，在所述半导体基体的所述第1主面中，欧姆接触所述源极区域，且肖特基接触所述主体区域，并连接于所述第2主端子；栅极绝缘膜，形成于所述沟槽的壁面，且至少覆盖所述主体区域在所述沟槽中的露出面；和栅极电极，配置于所述沟槽内，且隔着所述栅极绝缘膜与所述主体区域在所述沟槽中的露出面相对；和
保护开关部件，当向所述漏极电极与所述源极电极之间施加使所述主绝缘栅型场效应晶体管的所述肖特基接触反偏置方向的电压时，变为导通状态，以保护所述主绝缘栅型场效应晶体管，并具有连接于所述主绝缘栅型场效应晶体管的所述漏极电极的第1主端子、连接于所述主绝缘栅型场效应晶体管的所述栅极电极的第2主端子与控制端子。
另外，优选在包含沟槽构造的主IGFET的开关装置中，与具有非沟槽构造的主IGFET的开关装置一样，所述保护开关部件的所述控制端子连接于所述主绝缘栅型场效应晶体管的所述源极电极。
另外，优选在包含沟槽构造的主IGFET的开关装置中，具备连接于所述主控制端子与所述主绝缘栅型场效应晶体管的栅极电极之间的电阻。
另外，优选在包含沟槽构造的主IGFET的开关装置中，所述保护开关部件是形成于与所述主绝缘栅型场效应晶体管相同的半导体基板的半导体开关。
另外，优选在包含沟槽构造的主IGFET的开关装置中，所述保护开关部件是用于有选择地短路所述主绝缘栅型场效应晶体管的所述漏极电极与所述栅极电极之间的副绝缘栅型场效应晶体管。
另外，优选在包含沟槽构造的主IGFET的开关装置中，所述主绝缘栅型场效应晶体管和所述副绝缘栅型场效应晶体管彼此具有相同构造。
另外，优选在包含沟槽构造的主IGFET的开关装置中，所述副绝缘栅型场效应晶体管具有比所述主绝缘栅型场效应晶体管小的电流容量。
另外，优选在包含沟槽构造的主IGFET的开关装置中，所述主绝缘栅型场效应晶体管和所述副绝缘栅型场效应晶体管分别各自具有第1和第2漏极区域、第1和第2主体区域、第1和第2源极区域。
另外，优选沟槽构造的主IGFET的所述主体区域具有离开所述沟槽的第1部分和与所述沟槽邻接的第2部分，所述第2部分的第2导电型杂质浓度比所述第1部分的第2导电型杂质浓度高。
另外，优选沟槽构造的主IGFET的所述主体区域是利用电子射线的照射来缩短少数载流子的寿命的区域。
本发明的开关装置具有如下效果。
(1)在本发明开关装置的主绝缘栅场效应晶体管(主IGFET)中内置肖特基势垒二极管。因此，在主体区域与源极区域之间等效产生PN结二极管。如果在未设置根据本发明的保护开关部件的情况下，则当向源极电极与漏极电极之间施加使肖特基势垒二极管和PN结二极管反偏置的方向的电压时，如已说明的那样，PN结二极管的耐压下降，PN结二极管会丧失逆流阻止功能。相反，在根据本发明设置保护开关部件的情况下，当向漏极电极与源极电极之间施加反向电压时，保护开关部件变为导通状态，主绝缘栅场效应晶体管的漏极电极与栅极电极之间短路，保护主绝缘栅场效应晶体管和连接于其上的电气电路。即，若保护开关部件变为导通状态，则由于主绝缘栅场效应晶体管的栅极电极的电位接近漏极电极的电位，所以实质上不产生由栅极电极电位引起的PN结二极管的耐压下降。由此，可保护主绝缘栅场效应晶体管或电气电路不受反向电流影响。
(2)本发明的开关装置具有第1和第2主端子与主控制端子，利用它们与外部连接，所以可与1个3端子元件一样使用。由此，可提供使用方便的开关装置。
在优选实施方式中，主绝缘栅场效应晶体管与作为保护开关部件的副绝缘栅场效应晶体管实质上具有相同构成，所以作为保护开关部件的副绝缘栅场效应晶体管的制造变容易，可实现开关装置的成本降低。
另外，在优选实施方式中，漏极区域包括第1导电型的第1漏极区域与具有比该第1漏极区域低的第1导电型杂质浓度的第2漏极区域，所述主体区域包括第1主体区域与具有比该第1主体区域低的第2导电型杂质浓度的第2主体区域，所以可使主绝缘栅场效应晶体管的电特性提高。
另外，在优选实施方式中，主绝缘栅场效应晶体管具有沟槽构造，所以可实现主绝缘栅场效应晶体管的小型化和低导通电阻化。
附图说明
图1是表示根据本发明实施例1的复合半导体装置的立体图。
图2是图1的复合半导体装置的等效电路图。
图3是表示图1和图2的主IGFET的截面图。
图4是以比图3的主IGFET大的放大倍率来表示图1和图2的副IGFET的截面图。
图5是表示向图1的复合半导体装置施加反向电压时的主IGSFET的漏极、源极间电压VDS与第1主端子的电流I11的关系的特性图。
图6是与图3一样表示根据实施例2的主IGFET的截面图。
图7是与图3一样表示根据实施例3的主IGFET的截面图。
图8是表示根据实施例4的主IGFET的半导体基体一部分的平面图。
图9是表示根据实施例5的主IGFET的半导体基体一部分的平面图。
图10是与图3一样表示根据实施例6的主IGFET的截面图。
图11是与图3一样表示根据实施例7的主IGFET的一部分的截面图。
具体实施方式
下面，参照附图1-11来说明本发明的实施方式。
实施例1
根据本发明实施例1的作为电气电路的开关装置的复合半导体装置10如图1示意所示，具有施加电压的第1和第2主端子11、12、提供控制信号的主控制端子13、也可称为主切换元件的主绝缘栅型场效应晶体管、即主IGFET14、作为保护开关部件或辅助开关部件的副绝缘栅型场效应晶体管、即副IGFET15、和作为电流限制部件的栅电阻16。主IGFET14和副IGFET15从后述可知，内置用于逆流阻止的肖特基二极管。主IGFET14、副IGFET15与栅电阻16构成为使用共同硅半导体基体(基板)17的单片集成电路。主IGFET14与副IGFET15的电分离区域由半导体基体17一个表面中的线18说明地示出，主IGFET14与栅电阻16的电分离区域由线19说明地示出。图1中，半导体基体17内构成各元件的半导体区域和半导体基体17一个表面上的绝缘膜省略图示。主IGFET14与副IGFET15在半导体基体17的另一主面(下表面)分别具有漏极电极(未图示)，将它们电气和机械地结合于金属制导电性支撑板20上。第1主端子11从导电性支撑板20导出，与导电性支撑板20一体形成。在半导体基体17的一个主面(上表面)示出主IGFET14的源极电极S1与栅极电极G1，另外，示出副IGFET15的源极电极S2与栅极电极G2。主IGFET14的源极电极S1通过导体21连接于第2主端子12，同时，通过导体22连接于副IGFET15的栅极电极G2。主IGFET14的栅极电极G1通过导体23连接于栅电阻16的一端，同时，通过导体24连接于副IGFET15的源极电极S2。栅电阻16的另一端通过导体25连接于主控制端子13。该复合半导体装置10具有主IGFET14、副IGFET15和栅电阻16，但由于它们被一体化，所以可用作3端子元件。
图2中示出图1的复合半导体装置10的等效电路。在图2的等效电路中，向具有与图1相同功能的部分附加相同参照符号。主IGFET14等效地包含n沟道型FET开关Q1、第1和第2PN结二极管(寄生二极管)Da、Db、和肖特基势垒二极管Dc。也可称为主体二极管的第1PN结二极管Da的阴极连接于漏极电极D1，将其阳极连接于第2PN结二极管Db和肖特基势垒二极管Dc的各阳极上。第2PN结二极管Db和肖特基势垒二极管Dc的各阴极连接于源极电极S1。因此，第2PN结二极管Db具有与第1PN结二极管Da相反的方向性，相对第1PN结二极管Da串联连接，肖特基势垒二极管Dc也具有与第1PN结二极管Da相反的方向性，相对第1PN结二极管Da串联连接。主IGFET14的漏极电极D1连接于第1主端子11，源极电极S1连接于第2主端子12，栅极电极G1经栅电阻16连接于主控制端子13。
图2的作为保护开关部件的副IGFET15除电流容量和尺寸比主IGFET14小外，与主IGFET14一样构成，等效地包含n沟道型FET开关Q2、第1和第2PN结二极管(寄生二极管)Da’、Db’、和肖特基势垒二极管Dc’。第1PN结二极管Da’的阴极连接于作为保护开关部件的第1主端子的漏极电极D2，其阳极连接于第2PN结二极管Db’和肖特基势垒二极管Dc’的各阳极。第2PN结二极管Db’和肖特基势垒二极管Dc’的各阴极连接于作为保护开关部件的第2主端子的源极电极S2。因此，第2PN结二极管Db’具有与第1PN结二极管Da’相反的方向性，相对第1PN结二极管Da’串联连接，肖特基势垒二极管Dc’也具有与第1PN结二极管Da’相反的方向性，相对第1PN结二极管Da’串联连接。副IGFET15的漏极电极D2连接于主IGFET14的漏极电极D1，源极电极S2连接于IGFET14的栅极电极G1，作为保护开关部件的控制端子的栅极电极G2连接于主IGFET14的源极电极S1。
在复合半导体装置10的第1和第2主端子11、12之间经负载30连接电源31。图2中，电源31由电池等直流电源示出，但也可将其变为交流电源。根据本发明附加的副IGFET15防止当电源31的极性如虚线所示与实线相反时在主IGFET14中流过异常电流。
在复合半导体装置10的主控制端子13与第2主端子12之间连接栅极控制电路32。栅极控制电路32在主IGFET14变为导通状态时，向主IGFET14的栅极电极G1与源极电极S1之间提供阈值以上的正栅极控制电压，在主IGFET14变为截止状态时，使主控制端子13的电位与主IGFET14的源极电极S1的电位相同或基本相同。即，当主IGFET14变为截止状态时，主控制端子13与主IGFET14的源极电极S1之间短路。
图3是详细表示图1和图2所示的主IGFET14的截面图。该主IGFET14为沟槽构造的IGFET。因此，构成主IGFET14的也可称为半导体基板的硅半导体基体20具有从该第1主面41向第2主面42延伸的沟槽(槽)43。源极电极S1配置在半导体基体20的第1主面41上，漏极电极D1配置在半导体基体20的第2主面42，栅极电极G1居中配置在沟槽43中，隔着栅极绝缘膜44与沟槽43的壁面相对。栅极电极G1通过配置于沟槽43上的绝缘层45与源极电极S1电分离，连接于图3中未示出的图1的布线导体23、24。
半导体基体20大致上由漏极区域46、主体区域49和源极区域52构成。漏极区域46包括：由N+型半导体构成的高杂质浓度的第1漏极区域47、和由具有比第1漏极区域47低的杂质浓度的N-型半导体构成的第2漏极区域48。主体区域49包括；由P型半导体构成的第1主体区域(基极区域)50、和由具有比第1主体区域(基极区域)50低的杂质浓度的P-型半导体构成的第2主体区域51。源极区域52包括：由N型半导体构成的低杂质浓度的第1源极区域53、和由具有比第1源极区域53高的杂质浓度的N+型半导体构成的第2源极区域54。下面详细说明半导体基体20的各区域。
N+型(第1导电型)第1漏极区域47具有露出于半导体基体20的第2主面42的面，且具有较高的N型杂质浓度(例如1×1019cm-3-1×1020cm-3)。N-型第2漏极区域48是也被称为漂移区域的部分，邻接于第1漏极区域47配置，且具有比第1漏极区域47低的杂质浓度(例如1×1015cm-3-1×1017cm-3)。该第2漏极区域48有助于IGFET的高耐压化。利用电场来加速杂质浓度低的第2漏极区域48中的载流子。因此，第2漏极区域48与双极晶体管的高电阻集电极区域一样作用。
在本实施例中，准备N-型半导体基板，在其一个主面，通过扩散N型杂质，形成N+型(第1导电型)第1漏极区域47。但是，也可通过在N+型半导体基板中使N-型半导体外延生长，得到N-型(第1导电型)第2漏极区域48。N-型第2漏极区域48相当于在N-型半导体基板形成各区域47、49、52之后的残留部分。
沟槽43从半导体基体20的第1主面41向第2主面42延伸，稍侵入N-型第2漏极区域48。该沟槽43的深度设定成从第1主面41到N-型第2漏极区域48、或从第1主面41到N-型第2漏极区域48与N+型第1漏极区域47之间。沟槽43相对彼此平行的第1和第2主面41、42成直角延伸。在本实施例中，半导体基体20具有多个IGFET单元(微小IGFET)，设置多个沟槽43，以划分多个IGFET单元。图3中详细示出两个沟槽43与它们之间的一个IGFET单元。在本实施例中，在N-型半导体基板，形成N+型(第1导电型)第1漏极区域47与P型(第2导电型)第1主体区域50，之后，通过对半导体基板实施公知的各向异性蚀刻，形成沟槽43，但可任意变更沟槽43的形成时刻。
P型第1主体区域50也可称为第1基极区域，邻接于N-型第2漏极区域48配置，且也邻接于沟槽43。第1主体区域50与第2漏极区域48之间的PN结55相对半导体基体20的第1和第2主面41、42平行延伸。由该PN结55形成图2所示的第1PN结二极管Da。在本实施例中，通过从半导体基体20的第1主面41扩散P型杂质，形成第1主体区域50，所以第1主体区域50的杂质浓度从第1主面41侧向第2主面42侧缓慢降低。该P型第1主体区域50具有比N-型第2漏极区域48高的平均杂质浓度(例如1×1016cm-3-1×1017cm-3)。第1主体区域50的P型杂质的平均浓度确定为在向栅极电极G1施加栅极电压时使虚线所示的N型沟道56发生的值。也可代替通过扩散形成该P型第1主体区域50，而通过在N-型第2漏极区域48上使P型半导体外延生长来形成。
P-型第2主体区域51也可称为第2基极区域，在邻接于第1主体区域50的同时，还邻接于沟槽43，且具有露出于半导体基体20的第1主面41的面。源极电极S1肖特基接触P-型第2主体区域51的露出面。因此，由两者形成图2所示的肖特基势垒二极管(SBD)Dc。为了使该肖特基势垒二极管Dc的反向耐压为10V以上，将第2主体区域51的表面杂质浓度确定为比第1主体区域50的低的值(例如1×1016cm-3以下)。在本实施例中，P-型第2主体区域51通过在P型第1主体区域50以比P型杂质浓度低的浓度扩散N型杂质后用N型杂质补偿(抵消)P型杂质的一部分来形成。
N型第1源极区域53邻接于P-型第2主体区域51，且还邻接于沟槽43，且具有露出于半导体基体20的第1主面41的面。第1源极区域53是通过向P-型第2主体区域51中有选择地扩散N型杂质来形成的区域，所以N型杂质浓度对应于扩散的深度下降。在该N型第1源极区域53与P-型第2主体区域51之间形成PN结57。该PN结57提供图2所示的第2PN结二极管Db。优选第2PN结二极管D2具有与肖特基势垒二极管Dc相同或其以上的反向耐压。因此，N型第1源极区域53的N型杂质浓度确定为可得到第2PN结二极管Db要求的反向耐压的值(例如1×1016cm-3-1×1018cm-3)。
N+型第2源极区域54邻接于第1源极区域53，且还邻接于沟槽43，且具有露出于半导体基体20的第1主面41的面。第2源极区域54的N型杂质浓度确定为比第1源极区域53的N型杂质浓度高的值(例如1×1018cm-3-1×1020cm-3)。N+型第2源极区域54通过向第1源极区域53中选择扩散N型杂质来形成。
主IGFET14的源极电极S1配置于半导体基体20的第1主面41上，欧姆接触第1和第2源极区域53、54，肖特基接触P-型第2主体区域51。该源极电极S1例如由Al或Ti等金属、或硅化物构成。通过源极电极S1与P-型第2主体区域51的肖特基接触，形成图2的肖特基势垒二极管Dc。在本实施例中，源极电极S1的一部分用作肖特基势垒二极管Dc的阴极。P-型第2主体区域51的P型杂质浓度比P型第1主体区域50低，所以利用源极电极S1与P-型第2主体区域51来良好地形成肖特基势垒二极管Dc。P-型第2主体区域51露出于半导体基体20的第1主面41的部分、即形成肖特基势垒二极管Dc的部分配置在两个沟槽43的大致中间，并且以源极区域52为基准，配置在沟道56的相反侧。
漏极电极D1例如由Al或Ti-Ni等金属构成，在半导体基体20的第2主面42，欧姆接触N+型第1漏极区域47。
栅极绝缘膜44由氧化硅膜构成，形成于沟槽43的壁面。栅极电极G1由填充于沟槽43中的掺杂质的多晶硅构成。由于掺杂质的多晶硅具有导电性，所以与金属一样用作栅极电极G1。不用说，栅极电极G1也可由金属形成。
图4中以比图3的主IGFET大的放大倍率来表示作为复合半导体装置10的保护开关部件的副绝缘栅型场效应晶体管、即副IGFET15。副IGFET15除电流容量及半导体基体20中的占有面积比主IGFET14小外，与图3所示的主IGFET14一样构成。即，图4的副IGFET15代替图3的主IGFET14的源极电极S1、漏极电极D1和栅极电极G1，具有与它们一样配置的源极电极S2、漏极电极D2和栅极电极G2，进而，具有与主IGFET14一样配置的沟槽43、栅极绝缘膜44、绝缘层45、漏极区域46、主体区域49和源极区域52。在图4的副IGFET15中，向与图3的主IGFET14实质相同的部分附加相同的参照符号，省略它们的说明。
由于副IGFET15具有与主IGFET14相同的构成，所以可由与主IGFET14相同的制造工序且相同方法来形成。因此，不必因设置副IGFET15而需要特别的制造工序，可实现复合半导体装置10的低成本化。
图1和图2所示的栅电阻16由形成于半导体基体20的半导体电阻构成。不用说，也可将栅电阻16置换成半导体基体20上或电路基板上形成的电阻膜或单独电阻元件等。
下面，说明复合半导体装置10的动作。如图2中实线所示，经负载30将电源31的正端子连接于第1主端子11，将其负端子连接于第2主端子12，当从栅极控制电路32向主控制端子13施加正的栅极控制电压时，主IGFET14的FET开关Q1导通。即，若向主IGFET14的栅极电极G1与源极电极S1之间施加阈值(Vth)以上的栅极控制电压，则在主体区域49露出于沟槽43的面的附近形成沟道56，在漏极电极D1、漏极区域46、沟道56、源极区域52和源极电极S1的路径上流过漏极电流ID。相当于漏极区域46与主体区域49之间的PN结55的图2所示的第1PN结二极管Da被反偏置而截止。因此，此时通过第2PN结二极管Db和肖特基势垒二极管Dc不流过电流。另外，由于副IGFET15的栅极电极G2连接于主IGFET14的源极电极S1上，所以当电源31提供正向电压时，副IGFET15的栅极电极G2的电位比副IGFET15的源极电极S2低。其结果是，当电源31提供正向电压时，副IGFET15截止。
在第1和第2主端子11、12之间如图2中实线所示连接电源31的状态下，栅极控制电路32的栅极控制电压变为零，若主控制端子13的电位也变为零，则主IGFET14截止。
在第1和第2主端子11、12之间如图2中虚线所示电源31反极性连接，栅极控制电路32的栅极控制电压为零时，即主控制端子13与主IGFET14的源极电极S1之间短路时，副IGFET15的栅极电极G2的电位与第2主端子12一样变为正电位，图2中等效示出的副IGFET15的FET开关Q2导通。即，在图4所示的副IGFET15的主体区域49形成沟道56，副IGFET15导通。由此，主IGFET14的漏极电极D1与栅极电极G1之间被副IGFET15短路，主IGFET14的栅极电极G1的电位比主IGFET14的图3所示主体区域49的电位低，主IGFET14保持截止。这样，当向第1和第2主端子11、12之间施加反向电压时，向主IGFET14的第1PN结二极管Da施加正偏压，向第2PN结二极管D2和肖特基势垒二极管Dc施加反偏压。因此，限制通过主IGFET14的第1PN结二极管Da流过的反向电流。
如果在未设置根据本发明的副IGFET15的情况下，则当第1和第2主端子11、12之间如图2中虚线所示电源31反极性连接时，利用副IGFET15，不发生主IGFET14的栅极电极G1与漏极电极D1之间短路的动作。因此，主IGFET14的栅极电极G1的电位比主IGFET14的主体区域49的电位高，从主体区域49与源极区域52之间的PN结57露出于沟槽43的部分附近排除空穴，基于PN结57的耗尽层变薄，PN结57的耐压下降。与此相比，在设置根据本发明的副IGFET15的情况下，通过该副IGFET15的导通，主IGFET14的栅极电极G1的电位比主IGFET14的主体区域49的电位低，主IGFET14中主体区域49与源极区域52之间的PN结57露出于沟槽43的部分中的耗尽层未变薄。由此，不产生第2PN结二极管Db的耐压下降。因此，可利用第2PN结二极管D2和肖特基势垒二极管Dc来限制施加反向电压时的反向电流。
图5将栅电阻16的值变为3段来表示第1和第2主端子11、12之间如图2中虚线所示电源31反极性连接时主IGFET14的漏极、源极间电压VDS、即第1和第2主端子11、12间电压与流过第1主端子11的电流I11的关系。即，图5的特性线A表示栅电阻16的值为100Ω时的VDS与I11的关系，特性线B表示栅电阻16的值为11Ω时的VDS与I11的关系，特性线C表示栅电阻16的值为零Ω时的VDS与I11的关系。
从图5可知，在第1和第2主端子11、12之间电源31反极性连接的状态下，当主IGFET14的漏极、源极间电压VDS、即第1和第2主端子11、12间的电压约比1-1.5V小时，副IGFET15不能转换为导通状态，保持截止状态。由此，主IGFET14的栅极电极G1的电位与源极电极S1的电位基本相同，比主体区域49的电位高。因此，不发生第2PN结二极管Db的耐压提高效果。但是，由于主IGFET14的漏极、源极间电压VDS的绝对值约比1-1.5V小，所以主IGFET14的漏极电流被第2PN结二极管Db和肖特基势垒二极管Dc阻止，为零或极小。
在第1和第2主端子11、12之间如图2中虚线所示电源31反极性连接的状态下，若主IGFET14的漏极、源极间电压VDS、即第1和第2主端子11、12间的电压绝对值约比1-1.5V大，则副IGFET15导通。当副IGFET15导通时，经第2主端子12、主控制端子13、栅电阻16、副IGFET15和第1主端子11的路径流过电流I11。
从图5可知，流过第1主端子11的电流I11对应于栅电阻16的值和主IGFET14的漏极、源极间电压VDS的值变化而变化。
栅电阻16的值为100Ω时，如特性线A所示，漏极、源极间电压VDS为-10V时，电流I11约为0.1A，
栅电阻16的值为11Ω时，如特性线B所示，漏极、源极间电压VDS为-10V时，电流I11约为0.9A，
栅电阻16的值为0Ω时，如特性线C所示，漏极、源极间电压VDS约为-2V时，流过极大的电流I11。
为了良好地限制施加反向电压时的电流I11，优选栅电阻16为10Ω-30kΩ。
如图2中虚线所示将电源31反极性连接，若从栅极控制电路32向主控制端子13施加正的栅极控制电压，则主IGFET14导通。即，此时，由于副IGFET15的栅极电极G2的电位比源极电极S2的电位低，所以副IGFET15保持截止。因此，主IGFET14的栅极电极G1的电位比源极电极S1的电位和漏极电极D1的电位高，主IGFET14导通。
实施例1具有如下效果。
(1)由于形成具有与主IGFET14的第1PN结二极管Da相反极性(方向性)的肖特基势垒二极管Dc，所以可阻止当源极电极S1的电位比漏极电极D1的电位高时(施加反向电压时)、通过主IGFET14的沟道56以外的部分流过的电流。
(2)当向主IGFET14施加反向电压时，由于副IGFET15导通，主IGFET14的栅极电极G1与漏极电极D1之间短路，所以主IGFET14的栅极电极G1的电位比主体区域49的电位低，主IGFET14中主体区域49与源极区域52之间的PN结57露出于沟槽43的部分中的耗尽层未变薄。由此，不产生第2PN结二极管Db的耐压下降。因此，可利用第2PN结二极管D2和肖特基势垒二极管Dc来良好地限制施加反向电压时的反向电流。
(3)复合半导体装置10具有第1和第2主端子11、12与主控制端子13，利用它们与外部连接，所以可与1个3端子元件一样使用。由此，可提供使用方便的复合半导体装置10。另外，可降低使用其的电气装置的部件个数。另外，也可将复合半导体装置10容易地用作代替机械继电器等的开关元件。
(4)主IGFET14与作为保护开关部件的副IGFET15除电流容量及尺寸外，具有实质上相同的构成，所以可与主IGFET14同时形成作为保护开关部件的副IGFET15，复合半导体装置10的制造变容易，可降低复合半导体装置10的成本。另外，由于副IGFET15与主IGFET14一样具有较高的耐压，所以可提高耐压高的复合半导体装置10。
(5)复合半导体装置10中副IGFET15的占有面积为主IGFET14的占有面积的1/10-1/100，所以与以往相对主IGFET14串联连接逆流阻止二极管的现有复合半导体装置相比，可小型化复合半导体装置10。另外，在复合半导体装置10的尺寸与现有的复合半导体装置的尺寸可以相同的情况下，可使主IGFET14的占有面积的比例增大，降低主IGFET14的导通电阻。
(6)由于主IGFET14和副IGFET15具有沟槽，所以可实现主IGFET14和副IGFET15的小型化和低导通电阻化。
(7)可在向主IGFET14施加正向电压时与施加反向电压时双方由栅极控制电路32进行主IGFET14的电流控制。
(8)主IGFET14的漏极区域46具有由N+型半导体构成的第1漏极区域47与由N-型半导体构成的第2漏极区域48，主体区域49具有由P型半导体构成的第1主体区域50与由P-型半导体构成的第2主体区域51，源极区域52具有由N型半导体构成的第1源极区域53与由N+型半导体构成的第2源极区域54。另外，副IGFET15也与主IGFET14一样构成。因此，可得到耐压等电特性好的主IGFET14和副IGFET15。
(9)尽管为了良好地得到肖特基势垒二极管Dc而形成P-型第2主体区域51，为了抑制基于源极区域52、主体区域49与漏极区域46的NPN寄生晶体管作用而设置低杂质浓度的第1源极区域53，但是从沟道56的下端至N+型第1漏极区域47的距离(N-型第2漏极区域48的厚度)不会特别增大。换言之，与图3、图4中有无P-型第2主体区域51和第1源极区域53无关，可将N-型第2漏极区域48的厚度保持恒定。由此，不导致主IGFET14和副IGFET15的导通电阻增大。
(10)P型第1主体区域50由非选择扩散来形成，且利用沟槽43来限制N型第1源极区域53和N+型第2源极区域54向横向变宽，所以可降低主IGFET14和副IGFET15的横向宽度。
实施例2
下面，参照图6来说明实施例2的复合半导体装置。其中，在图6和图7-图11中，向与图1-图4实质相同的部分附加相同参照符号，省略其说明。
图6中示出实施例2的复合半导体装置中变形后的主IGFET14a。图6的主IGFET14a与图3所示的实施例1的主IGFET14的不同之处在于：通过沿沟槽43注入P型杂质，设置包围第1主体区域50中央的第1部50a的较高杂质浓度的第2部分50b，且设置包围第2主体区域51中央的第1部分51a的较高杂质浓度的第2部分51b，且至少向由第1和第2主体区域50、51构成的主体区域49a实施电子射线照射处理，此外与图3一样形成。
主IGFET14a的第1和第2主体区域50、51中通过注入P型杂质形成的第2部分50b、51b用于提高主IGFET14的阈值(阈值电压Vth)，形成于由第1和第2主体区域50、51的中央部分构成的第1部分50a、51a的外侧、即第1和第2主体区域50、51沿沟槽43形成沟道56的部分，且具有比第1部分50a、51a高的杂质浓度。图6中，对应于第1主体区域50中的沟道56全长来形成第2部分50b，但也可代之以仅在第1主体区域50的上侧一部分(沟道56的一部分)中形成第2部分50b。另外，图6中，对应于第2主体区域51中的沟道56全长来形成第2部分51b，但也可代之以仅在第2主体区域51的沟道56延伸方向的一部分中形成第2部分51b，或在第2主体区域51中不形成第2部分51b。
形成较高杂质浓度的第2部分50b、51b的主IGFET14a具有比未形成第2部分50b、51b的例如图3的主IGFET14约高1V的阈值电压Vth。由于第2部分50b、51b限定地形成，所以基本上不影响主IGFET14a的耐压和导通电阻。
如图6中箭头60所示，在期望时间经源极电极S1向图6所示实施例2的主IGFET14a的半导体基体20a照射例如2MeV的电子射线，之后在氢气环境中实施300℃以上的热处理。热处理使通过照射电子射线在Si(硅)与SiO2(氧化硅)的界面产生的损伤恢复。若照射电子射线，则第1和第2主体区域50、51中的少数载流子的寿命变短。这样，若寿命变短，则当向主IGFET14a施加反向电压时，从N-型第2漏极区域48注入第1和第2主体区域50、51的电子(少数载流子)迅速与空穴结合，抑制电子(少数载流子)流到N型第1源极区域53。由此，主IGFET14a的泄漏电流变小，主IGFET14a的耐压提高。例如，若主IGFET14a的第1和第2主体区域50、51中的少数载波子的寿命为现有IGFET的1/10，则主IGFET14a的耐压为比现有IGFET的耐压(15V)高的21V。
在实施例2中，向半导体基体20a全体照射电子射线，但也可局部照射。另外，也可使金等寿命抑制因素分布在第1和第2主体区域50、51中。
在实施例2中，相当于图2中的副IGFET15的部分也与图6的主IGFET14a一样形成。但是，实施例2中也可将相当于图2中的副IGFET15的部分与图6的主IGFET14a单独构成。
实施例2除上述阈值电压Vth的上升效果、寿命缩短效果外，也具有与实施例1相同的效果。
实施例3
图7所示的实施例3的变形后的主IGFET14b除P-型第2主体区域51’的配置外，与图3的IGFET同样形成。图7中，P-型第2主体区域51’仅设置在半导体基体20b的第1主面41附近，不邻接于沟槽43。P-型第2主体区域51’伴随源极电极S1形成肖特基势垒二极管。因此，如图7所示，即便是在成对沟槽43之间限定地形成P-型第2主体区域51’的主IGFET14b，也具有与图3的主IGFET14一样的效果。也可向图7的实施例3的主IGFET14b的第1主体区域50中设置相当于图6所示的第2部分51b的部分，并向半导体基体20b照射电子射线，缩短第1和第2主体区域50、51’中少数载流子的寿命。
在实施例3中，相当于图2中的副IGFET15的部分也与图7的主IGFET14b一样形成。但是，实施例3中也可将相当于图2中的副IGFET15的部分与图7的主IGFET14b单独构成。
实施例4
图8示出根据实施例4的主IGFET的变形后的半导体基体20c的表面。在图8所示的半导体基体20c中，将沟槽43配置成栅格状，在该栅格状的沟槽43中配置P-型第2主体区域51、N型第1源极区域53、和N+型第2源极区域54。如图8所示，具有变形后的半导体基体20c的主IGFET与图3所示根据实施例1的主IGFET14一样动作。
在实施例4中，相当于图2中的副IGFET15的部分可与图8的主IGFE一样形成。
实施例5
图9示出根据实施例5的主IGFET的变形后的半导体基体20d的表面。在图9所示的半导体基体20d中，将沟槽43形成为柱状，包围该沟槽43地配置N+型第2源极区域54、N型第1源极区域53、和P-型第2主体区域51。如图9所示，具有变形后的半导体基体20d的主IGFET与图3所示根据实施例1的主IGFET14一样动作。
在实施例5中，相当于图2中的副IGFET15的部分可与图9的主IGFE一样形成。
实施例6
图10示出根据实施例6的具有平面构造的主IGFET14c。主IGFET14c的栅极绝缘膜44和栅极电极G1形成于半导体基体20c的第1主面41上。另外，漏极区域46a和主体区域49a露出于半导体基体20c的第1主面41。漏极区域46a与图3的实施例1一样，具有由N+型半导体构成的第1漏极区域47与由N-型半导体构成的第2漏极区域48，仅第2漏极区域48露出于半导体基体20c的第1主面41。主体区域49a包括：由第2漏极区域48中形成为岛状的P型半导体构成的第1主体区域50与由P-型半导体构成的第2主体区域51。发射极区域52a在第2主体区域51中形成为岛状。栅极绝缘膜44形成于半导体基体20c的第1主面41上，以便至少覆盖主体区域49a的露出面。栅极电极G1隔着栅极绝缘膜44与主体区域49a的露出面相对。源极电极S1欧姆接触发射极区域52a，肖特基接触第2主体区域51。因此，图10中与图2的主IGFET14一样示出根据实施例6的主IGFET14c的等效电路。在该图10中，即便使用根据实施例6的主IGFET14c来构成图1和图2所示的复合半导体装置，也可得到与实施例1一样的效果。
在实施例6中，相当于图2中的副IGFET15的部分可与图10的主IGFE一样形成。
实施例7
图11示出根据实施例7的变形后的主IGFET14c的一部分。该主IGFET14c除具有变形后的源极电极S1’外，与图3的主IGFET14一样构成。变形后的源极电极S1’由肖特基接触第2主体区域51的第1金属层71与欧姆接触第1和第2源极区域53、54的第2金属层72构成。第1金属层71电连接于第2金属层72。这样，即便在源极电极S1’由第1和第2金属层71、72的组合来构成的情况下，也可得到与图3中实施例1一样的效果。
在实施例7中，相当于图2中的副IGFET15的部分可与图11的主IGFE14c一样形成。
本发明不限于上述实施例，例如可如下变形。
(1)也可代替由包含主IGFET14、14a、14b、或14c、副IGFET15和栅电阻16的单片IC来构成开关装置，而由混合IC或单独部件将开关装置构成为与图2相同的电路。
(2)也可代替由半导体基体内的扩散区域构成栅电阻16，而在半导体基体上的绝缘层上形成多晶硅层等电阻层，将该电阻层设为栅电阻。
(3)副IGFET15的阈值电压、耐压等电特性也可与主IGFET14、14a、14b、或14c的电特性不同。
(4)也可代替作为保护开关部件的副IGFET15，而置换为与主IGFET14、14a、14b、或14c不同构成的开关元件或开关电路。例如，可利用虽然不包含肖特基势垒二极管但包含相当于图2的第1PN结二极管Da的寄生二极管的单个或多个IGFET来构成保护开关部件。
(5)可代替利用2次杂质扩散来形成N型第1源极区域53与N+型第2源极区域54，而利用1次杂质扩散形成在半导体基体20的第1主面41附近N型杂质浓度高、在PN结57附近N型杂质浓度低的单一源极区域。

Claims (16)

1.一种电气电路的开关装置，其特征在于，具备：
施加电压的第1和第2主端子；
提供控制信号的主控制端子；
主绝缘栅型场效应晶体管，其具备：第1导电型的漏极区域；配置于所述漏极区域上且具有露出面的第2导电型的主体区域；形成于所述主体区域中且具有露出面的第1导电型的源极区域；欧姆接触所述漏极区域且连接于所述第1主端子的漏极电极；欧姆接触所述源极区域且肖特基接触所述主体区域并连接于所述第2主端子的源极电极；在所述源极区域与所述漏极区域之间的所述主体区域的露出面形成的栅极绝缘膜；和隔着所述栅极绝缘膜与所述主体区域的露出面相对的栅极电极；和
保护开关部件，当向所述漏极电极与所述源极电极之间施加使所述主绝缘栅型场效应晶体管的所述肖特基接触反偏置方向的电压时，变为导通状态，以保护所述主绝缘栅型场效应晶体管，并具有连接于所述主绝缘栅型场效应晶体管的所述漏极电极的第1主端子、连接于所述主绝缘栅型场效应晶体管的所述栅极电极的第2主端子和控制端子。
2.根据权利要求1所述的电气电路的开关装置，其特征在于：
在向所述漏极电极与所述源极电极之间施加使所述主绝缘栅型场效应晶体管的所述肖特基接触反偏置方向的电压、且未向所述主控制端子施加用于将所述主绝缘栅型场效应晶体管变为导通状态的控制电压时，所述保护开关部件的所述控制端子连接于所述主绝缘栅型场效应晶体管的所述源极电极，以便使所述保护开关部件变为导通状态。
3.根据权利要求1所述的电气电路的开关装置，其特征在于：
还具备连接于所述主控制端子与所述主绝缘栅型场效应晶体管的栅极电极之间的电阻。
4.根据权利要求1所述的电气电路的开关装置，其特征在于：
所述保护开关部件是形成于与所述主绝缘栅型场效应晶体管相同的半导体基板的半导体开关。
5.根据权利要求1所述的电气电路的开关装置，其特征在于：
所述保护开关部件是用于有选择地短路所述主绝缘栅型场效应晶体管的所述漏极电极与所述栅极电极之间的副绝缘栅型场效应晶体管，具备：
第1导电型的漏极区域；配置于该副绝缘栅型场效应晶体管的所述漏极区域上且具有露出面的第2导电型的主体区域；形成于该副绝缘栅型场效应晶体管的所述主体区域中且具有露出面的第1导电型的源极区域；欧姆接触该副绝缘栅型场效应晶体管的所述漏极区域且连接于所述主绝缘栅型场效应晶体管的所述漏极电极上的漏极电极；欧姆接触该副绝缘栅型场效应晶体管的所述源极区域、且肖特基接触该副绝缘栅型场效应晶体管的所述主体区域、并连接于所述主绝缘栅型场效应晶体管的所述栅极电极的源极电极；在该副绝缘栅型场效应晶体管的所述源极区域与该副绝缘栅型场效应晶体管的所述漏极区域之间的所述主体区域的露出面形成的栅极绝缘膜；和隔着该副绝缘栅型场效应晶体管的所述栅极绝缘膜与该副绝缘栅型场效应晶体管的所述主体区域的露出面相对、且连接于所述主绝缘栅型场效应晶体管的所述源极电极的栅极电极。
6.根据权利要求5所述的电气电路的开关装置，其特征在于：
所述副绝缘栅型场效应晶体管具有比所述主绝缘栅型场效应晶体管小的电流容量。
7.根据权利要求5所述的电气电路的开关装置，其特征在于：
所述主绝缘栅型场效应晶体管和所述副绝缘栅型场效应晶体管的各个所述漏极区域包括第1导电型的第1漏极区域与第2漏极区域，所述第2漏极区域配置于所述第1漏极区域上，且具有比所述第1漏极区域低的第1导电型杂质浓度，
所述主绝缘栅型场效应晶体管和所述副绝缘栅型场效应晶体管的各个所述主体区域包括第1主体区域与第2主体区域，所述第1主体区域配置于所述第2漏极区域上，且具有第2导电型，所述第2主体区域配置于所述第1主体区域上，且具有比所述第1主体区域低的第2导电型杂质浓度，并具有露出面，
所述主绝缘栅型场效应晶体管和所述副绝缘栅型场效应晶体管的各个所述源极区域包括第1源极区域与第2源极区域，所述第1源极区域形成于所述第2主体区域中，且具有露出面，并具有第1导电型，所述第2源极区域形成于所述第1源极区域中，且具有比所述第1源极区域高的第1导电型杂质浓度。
8.一种电气电路的开关装置，其特征在于，具备：
施加电压的第1和第2主端子；
提供控制信号的主控制端子；
主绝缘栅型场效应晶体管，具备：半导体基体，具有第1主面与相对该第1主面平行延伸的第2主面，且具有从所述第1主面向所述第2主面延伸的沟槽；漏极区域，配置于所述半导体基体内，且具有露出于所述半导体基体的所述第2主面的面，并具有第1导电型；主体区域，在所述半导体基体内配置于所述漏极区域上，且具有露出于所述沟槽的面与露出于所述半导体基体的所述第1主面的面，并具有第2导电型；源极区域，在所述半导体基体内邻接于所述主体区域配置，且具有露出于所述沟槽的面与露出于所述半导体基体的所述一个主面的面；漏极电极，在所述半导体基体的所述第2主面中，欧姆接触所述漏极区域，且连接于所述第1主端子；源极电极，在所述半导体基体的所述第1主面中，欧姆接触所述源极区域，且肖特基接触所述主体区域，并连接于所述第2主端子；栅极绝缘膜，形成于所述沟槽的壁面，且至少覆盖所述主体区域在所述沟槽中的露出面；和栅极电极，配置于所述沟槽内，且隔着所述栅极绝缘膜与所述主体区域在所述沟槽中的露出面相对；和
保护开关部件，当向所述漏极电极与所述源极电极之间施加使所述主绝缘栅型场效应晶体管的所述肖特基接触反偏置方向的电压时，变为导通状态，以保护所述主绝缘栅型场效应晶体管，并具有连接于所述主绝缘栅型场效应晶体管的所述漏极电极的第1主端子、连接于所述主绝缘栅型场效应晶体管的所述栅极电极的第2主端子与控制端子。
9.根据权利要求8所述的电气电路的开关装置，其特征在于：
在向所述漏极电极与所述源极电极之间施加使所述主绝缘栅型场效应晶体管的所述肖特基接触反偏置方向的电压、且未向所述主控制端子施加用于将所述主绝缘栅型场效应晶体管变为导通状态的控制电压时，所述保护开关部件的所述控制端子连接于所述主绝缘栅型场效应晶体管的所述源极电极，以便使所述保护开关部件变为导通状态。
10.根据权利要求8所述的电气电路的开关装置，其特征在于：
还具备连接于所述主控制端子与所述主绝缘栅型场效应晶体管的栅极电极之间的电阻。
11.根据权利要求8所述的电气电路的开关装置，其特征在于：
所述保护开关部件是形成于与所述主绝缘栅型场效应晶体管相同的半导体基板的半导体开关。
12.根据权利要求8所述的电气电路的开关装置，其特征在于：
所述保护开关部件是用于有选择地短路所述主绝缘栅型场效应晶体管的所述漏极电极与所述栅极电极之间的副绝缘栅型场效应晶体管，具备：
半导体基体，具有第1主面与相对该第1主面平行延伸的第2主面，且具有从所述第1主面向所述第2主面延伸的沟槽；漏极区域，配置于该副绝缘栅型场效应晶体管的所述半导体基体内，具有露出于所述半导体基体的所述第2主面的面，且具有第1导电型；主体区域，在该副绝缘栅型场效应晶体管的所述半导体基体内，配置于该副绝缘栅型场效应晶体管的所述漏极区域上，且具有露出于该副绝缘栅型场效应晶体管的所述沟槽的面与露出于该副绝缘栅型场效应晶体管的所述半导体基体的所述第1主面的面，并具有第2导电型；源极区域，在该副绝缘栅型场效应晶体管的所述半导体基体内，邻接于该副绝缘栅场效应晶体管的所述主体区域配置，且具有露出于该副绝缘栅型场效应晶体管的所述沟槽的面与露出于该副绝缘栅型场效应晶体管的所述半导体基体的所述一个主面的面；漏极电极，在该副绝缘栅型场效应晶体管的所述半导体基体的所述第2主面中，欧姆接触该副绝缘栅型场效应晶体管的所述漏极区域，且连接于所述主绝缘栅型场效应晶体管的所述漏极电极；源极电极，在该副绝缘栅型场效应晶体管的所述半导体基体的所述第1主面中，欧姆接触该副绝缘栅型场效应晶体管的所述源极区域，且肖特基接触该副绝缘栅型场效应晶体管的所述主体区域，并连接于所述主绝缘栅型场效应晶体管的栅极电极；栅极绝缘膜，形成于该副绝缘栅型场效应晶体管的所述沟槽的壁面，且至少覆盖该副绝缘栅型场效应晶体管的所述主体区域在所述沟槽中的露出面；和栅极电极，配置于该副绝缘栅型场效应晶体管的所述沟槽内，且隔着该副绝缘栅型场效应晶体管的所述栅极绝缘膜，与该副绝缘栅型场效应晶体管的所述主体区域在所述沟槽中的露出面相对，并连接于所述主绝缘栅型场效应晶体管的所述源极电极。
13.根据权利要求12所述的电气电路的开关装置，其特征在于：
所述副绝缘栅型场效应晶体管具有比所述主绝缘栅型场效应晶体管小的电流容量。
14.根据权利要求12所述的电气电路的开关装置，其特征在于：
所述主绝缘栅型场效应晶体管和所述副绝缘栅型场效应晶体管的各个所述漏极区域包括第1导电型的第1漏极区域与第2漏极区域，所述第2漏极区域配置于所述第1漏极区域上，且具有比所述第1漏极区域低的第1导电型杂质浓度，
所述主绝缘栅型场效应晶体管和所述副绝缘栅型场效应晶体管的各个所述主体区域包括第1主体区域与第2主体区域，所述第1主体区域配置于所述第2漏极区域上，且具有第2导电型，所述第2主体区域配置于所述第1主体区域上，且具有比所述第1主体区域低的第2导电型杂质浓度，并具有露出面，
所述主绝缘栅型场第2效应晶体管和所述副绝缘栅型场效应晶体管各源极区域包括第1源极区域与第2源极区域，所述第1源极区域在各半导体基体内、形成于各第2主体区域内，且具有露出于各沟槽的面与露出于各半导体基体的所述一个主面的面，并具有第1导电型，所述第2源极区域形成于各第1源极区域内，且具有露出于各沟槽的面与露出于各半导体基体的所述一个主面的面，并具有比各第1源极区域高的第1导电型杂质浓度。
15.根据权利要求8所述的电气电路的开关装置，其特征在于：
所述主绝缘栅型场效应晶体管的所述主体区域具有离开所述沟槽的第1部分与邻接所述沟槽的第2部分，所述第2部分的第2导电型杂质浓度比所述第1部分的第2导电型杂质浓度高。
16.根据权利要求8所述的电气电路的开关装置，其特征在于：
所述主绝缘栅型场效应晶体管的所述主体区域是利用电子射线的照射来缩短少数载流子的寿命的区域。
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