JPS58178632A - スイツチ回路 - Google Patents
スイツチ回路Info
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- JPS58178632A JPS58178632A JP57060357A JP6035782A JPS58178632A JP S58178632 A JPS58178632 A JP S58178632A JP 57060357 A JP57060357 A JP 57060357A JP 6035782 A JP6035782 A JP 6035782A JP S58178632 A JPS58178632 A JP S58178632A
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- Japan
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- fet
- load
- voltage
- gate
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、負荷に流れる電流をオン、オフ制御する電
界効果トランジスタの保護回路に関する第1図は、スイ
ッチ回路の従来例で、1は負荷、3は該負荷1に流れる
駆動電流をオン、オフするスイッチング手段を構成する
MOS型の電界効果トランジスタ(以下単にrFETJ
と呼ぶ)、5は上記負荷1の短絡時に流れる短絡電流を
電圧信号に変換する抵抗値の小さいショート検出抵抗、
7は該ショート検出抵抗5からの電圧信号を所定電圧レ
ベルと比較して、該電圧信号が所定電圧レベルを越えた
時にはリセット信号を出力する比較!!9と、入力端子
VINから供給される負荷1の駆動信号、を入力して前
記FET3のゲート端子へのオン信号の印加を制御し、
上記リセット信号が出力された特には前記オン信号の印
加を停止するドライブ回路11とを有する制御部を示す
。なお、Voo端子は負荷1の駆動用電源(図示せず)
が接続されている端子である。
界効果トランジスタの保護回路に関する第1図は、スイ
ッチ回路の従来例で、1は負荷、3は該負荷1に流れる
駆動電流をオン、オフするスイッチング手段を構成する
MOS型の電界効果トランジスタ(以下単にrFETJ
と呼ぶ)、5は上記負荷1の短絡時に流れる短絡電流を
電圧信号に変換する抵抗値の小さいショート検出抵抗、
7は該ショート検出抵抗5からの電圧信号を所定電圧レ
ベルと比較して、該電圧信号が所定電圧レベルを越えた
時にはリセット信号を出力する比較!!9と、入力端子
VINから供給される負荷1の駆動信号、を入力して前
記FET3のゲート端子へのオン信号の印加を制御し、
上記リセット信号が出力された特には前記オン信号の印
加を停止するドライブ回路11とを有する制御部を示す
。なお、Voo端子は負荷1の駆動用電源(図示せず)
が接続されている端子である。
作用としては、VIN端子から負荷1の駆動信号がドラ
イブ回路11供給されると、該ドライブ回路11はFE
T3のゲート単に該FET3を導通状態とするに足る電
圧レベルのオン信号を印加する。FET3が導通状態と
なると、vDD端子から負?i11に駆動電流が流れて
該負荷1が駆動を開始する。該駆動電流はショート検出
抵抗5にも流れるので、該ショート検出抵抗5は上記駆
動電流に応じた電圧信号を比較19に印加する。比較器
9に′おいては、該電圧信号と負荷1の短絡を検出する
基準電圧(E)との比較を行なうが、負荷1が基準電圧
(E)を越えることはないので、リセット信号は出力し
ない。従って、ドライブ回路11はオン信号の供給を続
ける。
イブ回路11供給されると、該ドライブ回路11はFE
T3のゲート単に該FET3を導通状態とするに足る電
圧レベルのオン信号を印加する。FET3が導通状態と
なると、vDD端子から負?i11に駆動電流が流れて
該負荷1が駆動を開始する。該駆動電流はショート検出
抵抗5にも流れるので、該ショート検出抵抗5は上記駆
動電流に応じた電圧信号を比較19に印加する。比較器
9に′おいては、該電圧信号と負荷1の短絡を検出する
基準電圧(E)との比較を行なうが、負荷1が基準電圧
(E)を越えることはないので、リセット信号は出力し
ない。従って、ドライブ回路11はオン信号の供給を続
ける。
一方、負荷1が短絡状態となった場合には、前記ショー
ト検出抵抗5には、VOO端子からFET3を介して過
大電流が流れるので、該ショート検出抵抗5は上記過大
電流に応じた電圧信号を比較器9に印加する。該電圧信
号は前記基準電圧(E)よりも高レベルであるので、比
較器9はドライブ回路にリセット信号を供給する。従っ
てドライブ回路11はFET3のゲート端子へのオン信
号の供給を停止して該FET3を非導通状態とする。
ト検出抵抗5には、VOO端子からFET3を介して過
大電流が流れるので、該ショート検出抵抗5は上記過大
電流に応じた電圧信号を比較器9に印加する。該電圧信
号は前記基準電圧(E)よりも高レベルであるので、比
較器9はドライブ回路にリセット信号を供給する。従っ
てドライブ回路11はFET3のゲート端子へのオン信
号の供給を停止して該FET3を非導通状態とする。
この構成によれば、スイッチング手段を構成しているF
ETを介して負荷な直列に接続されてぃによる該抵抗の
端子電圧をM準電圧と比較して、負荷が短絡した時に流
れる過大な駆動電流により上記端子電圧が基準電圧を越
えた時には、前記FETを非導通状態にするようにした
ので、FET3は熱破壊することなく負荷の短絡時にお
ける前記駆動電流の流れを迅速かつ確実に遮断すること
ができる。反面、前記ショート検出抵抗は正常時でも電
流が流れ電力損失がある。さらにこの抵抗を集積化した
場合には大面積を必要とするため集積回路プロセスでの
製作は難しく、また比較器とドライブ回路とを有するt
IIII1部も集積回路技術上の問題からFETと同一
チップ上に集積することは困難であるので、上記ショー
ト検出抵抗、比較器およびドライブ回路はFETとは別
個に取り付けて配線しなければならず、手間がかかると
いう問題点がある。
ETを介して負荷な直列に接続されてぃによる該抵抗の
端子電圧をM準電圧と比較して、負荷が短絡した時に流
れる過大な駆動電流により上記端子電圧が基準電圧を越
えた時には、前記FETを非導通状態にするようにした
ので、FET3は熱破壊することなく負荷の短絡時にお
ける前記駆動電流の流れを迅速かつ確実に遮断すること
ができる。反面、前記ショート検出抵抗は正常時でも電
流が流れ電力損失がある。さらにこの抵抗を集積化した
場合には大面積を必要とするため集積回路プロセスでの
製作は難しく、また比較器とドライブ回路とを有するt
IIII1部も集積回路技術上の問題からFETと同一
チップ上に集積することは困難であるので、上記ショー
ト検出抵抗、比較器およびドライブ回路はFETとは別
個に取り付けて配線しなければならず、手間がかかると
いう問題点がある。
この発明は、上記に鑑みてなされたもの↑、正常時の電
力損失がなく、しかも負荷の短絡時には、確実に該負荷
への駆動電流の流れを遮断する集積可能な装置を供給す
るため、負荷の駆動指令信号を入力する端子に接続され
る抵抗とコンデンサの並列接続部と、該並列接続にゲー
トが接続されドレインが前記負荷に接続されさらにソー
スが接地された第1のFETとドレインが該FETのゲ
ートに接続されゲートが上記FETのドレインに接続さ
れさらにソースが接地されている第2のFETとを設け
たものである。
力損失がなく、しかも負荷の短絡時には、確実に該負荷
への駆動電流の流れを遮断する集積可能な装置を供給す
るため、負荷の駆動指令信号を入力する端子に接続され
る抵抗とコンデンサの並列接続部と、該並列接続にゲー
トが接続されドレインが前記負荷に接続されさらにソー
スが接地された第1のFETとドレインが該FETのゲ
ートに接続されゲートが上記FETのドレインに接続さ
れさらにソースが接地されている第2のFETとを設け
たものである。
以下、図面を用いて、この発明の実施例についで説明す
る。
る。
第2図は、この発明の実施例を示すもので、13.15
は負荷1の駆動指令信号の入力端子VINに接続され、
且つ並列接続された抵抗、コンデンサ、17はゲートが
該抵抗13、コンデンサー5に接続されドレインが負荷
1に接続されさらにソースが接地されており、負荷1へ
の通電をオン、オフし、短絡した時には該負荷1に流れ
る駆動電流を遮断するスイッチング手段を構成する第1
のMO8型FET (以下単に[第1のFETJと呼ぶ
)、19はゲートが第1のFET17のドレインに接続
されドレインが該第1のFET17のゲートに接続され
さらにソースが接地されており、前記負荷1の状態に応
じて上記第1のFETl3のゲート電圧を制御する第2
のFET (以下単に[第2のFETJと呼ぶ〉、21
は上記第1および第2のFET17および19を集積し
てワンチップ化した電流遮断素子である。なお、前記抵
抗13の抵抗値Riは、負荷が短絡した時には、第2の
FET19のドレイン電圧が第1のFETのスレッショ
ルド電圧y th、より小さくなるような抵抗値を有す
るものである。また前記コンデンサ15は、第1のFE
T17のゲート容量CG+(第2図中に等価回路的に図
示)に比べて十分大きな容■を有するものである。さら
に、第1図と同符号のものは同一物を示す。
は負荷1の駆動指令信号の入力端子VINに接続され、
且つ並列接続された抵抗、コンデンサ、17はゲートが
該抵抗13、コンデンサー5に接続されドレインが負荷
1に接続されさらにソースが接地されており、負荷1へ
の通電をオン、オフし、短絡した時には該負荷1に流れ
る駆動電流を遮断するスイッチング手段を構成する第1
のMO8型FET (以下単に[第1のFETJと呼ぶ
)、19はゲートが第1のFET17のドレインに接続
されドレインが該第1のFET17のゲートに接続され
さらにソースが接地されており、前記負荷1の状態に応
じて上記第1のFETl3のゲート電圧を制御する第2
のFET (以下単に[第2のFETJと呼ぶ〉、21
は上記第1および第2のFET17および19を集積し
てワンチップ化した電流遮断素子である。なお、前記抵
抗13の抵抗値Riは、負荷が短絡した時には、第2の
FET19のドレイン電圧が第1のFETのスレッショ
ルド電圧y th、より小さくなるような抵抗値を有す
るものである。また前記コンデンサ15は、第1のFE
T17のゲート容量CG+(第2図中に等価回路的に図
示)に比べて十分大きな容■を有するものである。さら
に、第1図と同符号のものは同一物を示す。
第3図は第1のFETの特性図、第4図は第2のFET
の特性図、第5図および第6図は負荷1がそれぞれ正常
動作時および短絡時の場合の動作波形を示したもので、
それぞれ(A>は負荷1の駆動指令信号電圧Vi、(B
)は第1のFETI7のゲート電圧Vo+、(C)は第
1のFETl7のドレイン・ソース間電圧VDS、 、
(D)は第1のFETI 7のドレイン電流、(E)は
前記入力端子VINからの入力端子Iiを示す。
の特性図、第5図および第6図は負荷1がそれぞれ正常
動作時および短絡時の場合の動作波形を示したもので、
それぞれ(A>は負荷1の駆動指令信号電圧Vi、(B
)は第1のFETI7のゲート電圧Vo+、(C)は第
1のFETl7のドレイン・ソース間電圧VDS、 、
(D)は第1のFETI 7のドレイン電流、(E)は
前記入力端子VINからの入力端子Iiを示す。
以上、説明した図面と共に、この実施例の作用について
説明する。なお、負荷1の駆動指令信号電圧Viは、例
えば該負荷1の駆動時においては10ボルト、駆動停止
時においてはOボルトとし、また負荷1の駆動電圧は1
2ボルト、さらに負荷1の抵抗Rは2.4オームとする
。
説明する。なお、負荷1の駆動指令信号電圧Viは、例
えば該負荷1の駆動時においては10ボルト、駆動停止
時においてはOボルトとし、また負荷1の駆動電圧は1
2ボルト、さらに負荷1の抵抗Rは2.4オームとする
。
まず、負荷1が正常な場合について述べる。駆動指令信
号電圧V1が0ボルトの時には、第1のFET17の実
効ゲート電圧VG+もOボ、ルトなので該第1のFET
I 7は非導通状態である(第3図中B点)。第2のF
ET19は負荷1の12ボルトが印加されているので導
通状態となっているが、ドレイン電圧VDS2がOボル
トなのでトレイン電流は流れない(第4図中(a )点
)。駆動指令電圧V1が10ボルトになると(第5図(
A)参照)、該駆動指令電圧viによる入力ミート抵抗
ro、(第2図中に等価回路的図示)、ゲートコンデン
サCG+の経路で流れるが、該ゲート抵抗rGlの抵抗
値は極めて小さく、且つコンデンサ15は上記ゲートコ
ンデンサCG+ に比べて十分大きいので、第1のFE
TI 7のゲート電圧VG+ は急激に立ち上がって1
0ボルトに達する(第5図(B)参照)。上記ゲート電
圧VG1が該第1のFET17のスレッショルド電圧V
th、を越えたII(駆動指令電圧viの立ち上がりか
ら遅れ時間t dl経過後)には、第1のFET17は
導通し始めるが、該第1のFET17のスイッチング特
性によりさらに時@【d2が経過したときに、第1のF
ETI 7は完全に導通状態となるので、ドレイン電圧
V D S Hは12ボルトから0.5ボルトに下がる
(第3図中(A)点)と共に、ドレイン電流1’D+
は所定の電流値(4゜8アンペア)となる(第5図(D
)参照)。
号電圧V1が0ボルトの時には、第1のFET17の実
効ゲート電圧VG+もOボ、ルトなので該第1のFET
I 7は非導通状態である(第3図中B点)。第2のF
ET19は負荷1の12ボルトが印加されているので導
通状態となっているが、ドレイン電圧VDS2がOボル
トなのでトレイン電流は流れない(第4図中(a )点
)。駆動指令電圧V1が10ボルトになると(第5図(
A)参照)、該駆動指令電圧viによる入力ミート抵抗
ro、(第2図中に等価回路的図示)、ゲートコンデン
サCG+の経路で流れるが、該ゲート抵抗rGlの抵抗
値は極めて小さく、且つコンデンサ15は上記ゲートコ
ンデンサCG+ に比べて十分大きいので、第1のFE
TI 7のゲート電圧VG+ は急激に立ち上がって1
0ボルトに達する(第5図(B)参照)。上記ゲート電
圧VG1が該第1のFET17のスレッショルド電圧V
th、を越えたII(駆動指令電圧viの立ち上がりか
ら遅れ時間t dl経過後)には、第1のFET17は
導通し始めるが、該第1のFET17のスイッチング特
性によりさらに時@【d2が経過したときに、第1のF
ETI 7は完全に導通状態となるので、ドレイン電圧
V D S Hは12ボルトから0.5ボルトに下がる
(第3図中(A)点)と共に、ドレイン電流1’D+
は所定の電流値(4゜8アンペア)となる(第5図(D
)参照)。
一方、駆動指令電圧V1が10ボルトになった時には、
ゲート電圧VG2が12ボルト、ドレイン電圧VD S
2が10ボルトとなるので(第4図中d点)、第2の
FETは導通状態となって、1ミリアンペアのドレイン
電SE I D 2−が流れるが、上述した第1のFE
TI 7のドレイン電圧vO81の低下に伴ってゲート
電圧VG2も12ボルトから下がり、上記ドレイン電圧
VDSIが0.5ボルトとなった時には、前記第2のF
ETは非導通状態となる(第4図中a点)。
ゲート電圧VG2が12ボルト、ドレイン電圧VD S
2が10ボルトとなるので(第4図中d点)、第2の
FETは導通状態となって、1ミリアンペアのドレイン
電SE I D 2−が流れるが、上述した第1のFE
TI 7のドレイン電圧vO81の低下に伴ってゲート
電圧VG2も12ボルトから下がり、上記ドレイン電圧
VDSIが0.5ボルトとなった時には、前記第2のF
ETは非導通状態となる(第4図中a点)。
また、前記入力電流1iについては、駆動指令電圧v1
が立ち上がった時に流れる第1のFET17のゲートコ
ンデンサCG+を充電する電流分と第2のFET19の
導通時にドレイン電流として流れる電流分とを合計した
電流分がパルス的に流れるだけで、第1のFET17が
導通状態になった時にはOアンペアとなる。
が立ち上がった時に流れる第1のFET17のゲートコ
ンデンサCG+を充電する電流分と第2のFET19の
導通時にドレイン電流として流れる電流分とを合計した
電流分がパルス的に流れるだけで、第1のFET17が
導通状態になった時にはOアンペアとなる。
従って、負荷1が正常な場合において、入力端子VIN
から該負荷1の駆動指令信号を印加すると、第1のFE
Tのゲート電圧VG2のスレッショルド電圧y th、
に達するまでの遅れ時間°【dlと該第1のFETのス
イッチング時間td2とを合計した時間の経過後には、
第1のFETは導通状態、第2のFETは非導通状態と
なるので、負荷には所定の駆動電流が流れることになる
。
から該負荷1の駆動指令信号を印加すると、第1のFE
Tのゲート電圧VG2のスレッショルド電圧y th、
に達するまでの遅れ時間°【dlと該第1のFETのス
イッチング時間td2とを合計した時間の経過後には、
第1のFETは導通状態、第2のFETは非導通状態と
なるので、負荷には所定の駆動電流が流れることになる
。
次に、負荷1が短絡した場合について述べる。
駆動指令信号電圧■iがOボルトの時には、負荷1が正
常な場合と同様に第1のFET17および第2のFET
19の両者ともにドレイン電流は流れない。そして、駆
動指令信号電圧viが10ボルトに立ち上がると、負荷
1が正常な場合と同じく、該駆動指令信号電圧viによ
る入力電流1iがコンデンサ15、第1のFET17の
ゲート抵抗rGl 、ゲートコンデンサCG+の経路で
流れるので、該第1のFET17のゲート電圧VG+は
10ボルトに達して第1のFET17が導通状態となり
、6アンペアのドレイン電1iulD+ が流れる(第
3図中(D)点)。しかし、負荷1が短絡しているため
、第1のFET17のドレイン・ソース間には常時負荷
1の駆動電圧である12ボルトが印加されている(第6
図(C)参照)。また、第2のFET19のゲート電圧
VG2にも12ボルトが印加されているので、該第2の
FET19は常に導通状態にある。
常な場合と同様に第1のFET17および第2のFET
19の両者ともにドレイン電流は流れない。そして、駆
動指令信号電圧viが10ボルトに立ち上がると、負荷
1が正常な場合と同じく、該駆動指令信号電圧viによ
る入力電流1iがコンデンサ15、第1のFET17の
ゲート抵抗rGl 、ゲートコンデンサCG+の経路で
流れるので、該第1のFET17のゲート電圧VG+は
10ボルトに達して第1のFET17が導通状態となり
、6アンペアのドレイン電1iulD+ が流れる(第
3図中(D)点)。しかし、負荷1が短絡しているため
、第1のFET17のドレイン・ソース間には常時負荷
1の駆動電圧である12ボルトが印加されている(第6
図(C)参照)。また、第2のFET19のゲート電圧
VG2にも12ボルトが印加されているので、該第2の
FET19は常に導通状態にある。
一方、前2入力端子1iにより充電されていた第1のF
ETI 7のゲートコンデンサCG+が10ボルトにチ
ャージアップされると、第2のFET19のドレイン電
圧VDS2が前記入力端子VINに接続されている抵抗
13により該第2のFET19の負荷動作直線に従って
低下するに伴い、第1のF−ET17のゲート電圧VG
+も低下し、上記ドレイン電圧VDS2が1ボルトとな
った時点(第4図中(b )点)で平衡状態となるが、
同様に上記ゲート電圧VG+ も1ボルトとなるので(
第6図(B)参照)、第1のFET17は非導通状態と
なって、負荷1に流れる電流を遮断する(第6図(D>
参照)。
ETI 7のゲートコンデンサCG+が10ボルトにチ
ャージアップされると、第2のFET19のドレイン電
圧VDS2が前記入力端子VINに接続されている抵抗
13により該第2のFET19の負荷動作直線に従って
低下するに伴い、第1のF−ET17のゲート電圧VG
+も低下し、上記ドレイン電圧VDS2が1ボルトとな
った時点(第4図中(b )点)で平衡状態となるが、
同様に上記ゲート電圧VG+ も1ボルトとなるので(
第6図(B)参照)、第1のFET17は非導通状態と
なって、負荷1に流れる電流を遮断する(第6図(D>
参照)。
なお、第2図に示した回路において、ノイズ等によって
、負荷1の駆動電圧に発生する^電圧が第2のFET1
9のゲートに印加されることを防止したい場合には、該
ゲートとアースとの間にツェナーダイオードZDを接続
すればよい(後述する第8図参照)。また、負荷1の短
絡時に第2のFET19のゲートに過大電流が流れるこ
とを防止したい場合には、該第2のFET19と上記ツ
ェナーダイオードZDの許容電流とに基づいて適宜に決
められた抵抗値を有する抵抗Rrを、前記ゲートと第1
のFET17のドレインとの間に接続すればよい(後述
する第8図参照)。
、負荷1の駆動電圧に発生する^電圧が第2のFET1
9のゲートに印加されることを防止したい場合には、該
ゲートとアースとの間にツェナーダイオードZDを接続
すればよい(後述する第8図参照)。また、負荷1の短
絡時に第2のFET19のゲートに過大電流が流れるこ
とを防止したい場合には、該第2のFET19と上記ツ
ェナーダイオードZDの許容電流とに基づいて適宜に決
められた抵抗値を有する抵抗Rrを、前記ゲートと第1
のFET17のドレインとの間に接続すればよい(後述
する第8図参照)。
次に、前記電流遮断素子21は上記第1および第2のF
ETI 7および19を集積してワンチップ化したもの
であるが、第7図にその断面構造例を、第8図に等価回
路をそれぞれ示す。第7図において、23は第1のFE
T17のドレインとなる基板、25および27はそれぞ
れ該第1のFET17のゲートおよびソース、29,3
1.33はそれぞれ第2のFET19のドレイン、ゲー
ト、ソース、36は電極を構成するアルミニウム(AΩ
)躾である。なお、第1図および第2図と同符号のもの
は同一物を示す。
ETI 7および19を集積してワンチップ化したもの
であるが、第7図にその断面構造例を、第8図に等価回
路をそれぞれ示す。第7図において、23は第1のFE
T17のドレインとなる基板、25および27はそれぞ
れ該第1のFET17のゲートおよびソース、29,3
1.33はそれぞれ第2のFET19のドレイン、ゲー
ト、ソース、36は電極を構成するアルミニウム(AΩ
)躾である。なお、第1図および第2図と同符号のもの
は同一物を示す。
次に、この素子の構造上における特徴について説明する
。第1および第2のFET17および19は、共にソー
ス27および33を端子101を介して接地しているの
で、第1のFET (縦型MO8)17のドレインとな
っている基板23に印加される電圧が変動した場合でも
、第2のFET(横型MO8)19のドレイン29の動
作については影響を受けることがなく、また該第2のF
ET19の保護のために接続するツェナーダイオードZ
Dの動作についても同様問題はない。
。第1および第2のFET17および19は、共にソー
ス27および33を端子101を介して接地しているの
で、第1のFET (縦型MO8)17のドレインとな
っている基板23に印加される電圧が変動した場合でも
、第2のFET(横型MO8)19のドレイン29の動
作については影響を受けることがなく、また該第2のF
ET19の保護のために接続するツェナーダイオードZ
Dの動作についても同様問題はない。
また、第1および第2のFETI 7および19とツェ
ナーダイオードZDを形成した時には、■ビタキシャル
層35と該第1および第2のFET17および19とツ
ェナーダイオードZDにおける各々のP領域との間に奇
生ダイオード37−1〜37−3が形成されるが、回路
動作上の影響は全くないなお、負荷1の短絡時における
第2のFETl9のゲート31への過大電流の流入を防
止するための抵抗Rrは、二酸化シリコン(Si 02
)膜39上にポリシリコン抵抗で容易に形成すること
ができる。さらに、電流遮断素子21表面の空え層の伸
びを助長し、且つ耐圧を向上するために、第1および第
2のガードリング41−1および41−2が形成(P+
領域)されているが、負荷1の駆動電圧が低い場合には
、該第1および第2のガードリング41−1および41
−2は必要がない。また、43はリンガラス(PSG)
IIである。さらに、第2図、第7図および第8図中に
おいて、101,103.105は電流遮断素子21の
端子である。
ナーダイオードZDを形成した時には、■ビタキシャル
層35と該第1および第2のFET17および19とツ
ェナーダイオードZDにおける各々のP領域との間に奇
生ダイオード37−1〜37−3が形成されるが、回路
動作上の影響は全くないなお、負荷1の短絡時における
第2のFETl9のゲート31への過大電流の流入を防
止するための抵抗Rrは、二酸化シリコン(Si 02
)膜39上にポリシリコン抵抗で容易に形成すること
ができる。さらに、電流遮断素子21表面の空え層の伸
びを助長し、且つ耐圧を向上するために、第1および第
2のガードリング41−1および41−2が形成(P+
領域)されているが、負荷1の駆動電圧が低い場合には
、該第1および第2のガードリング41−1および41
−2は必要がない。また、43はリンガラス(PSG)
IIである。さらに、第2図、第7図および第8図中に
おいて、101,103.105は電流遮断素子21の
端子である。
従って、この発明によれば、負荷の短絡時における該負
荷に流れる駆動電流を遮断する装置を、上記負荷の駆動
指令信号を入力する端子に接続される抵抗とコンデンサ
の並列接続部と、該並列接続にゲートが接続されドレイ
ンが前記負荷に接続されさらにソースが接地された第1
のFETとトレインが該第1のFETのゲートに接続さ
れゲートが上記第1のFETのドレインに接続されさら
にソースが接地されている第2のFETにより集積可能
な電流制御手段とを有する構成としたので、前記駆動電
流を遮断する装置を正常時の電力損失がなく、さらに集
積化すれば小型化することができる。
荷に流れる駆動電流を遮断する装置を、上記負荷の駆動
指令信号を入力する端子に接続される抵抗とコンデンサ
の並列接続部と、該並列接続にゲートが接続されドレイ
ンが前記負荷に接続されさらにソースが接地された第1
のFETとトレインが該第1のFETのゲートに接続さ
れゲートが上記第1のFETのドレインに接続されさら
にソースが接地されている第2のFETにより集積可能
な電流制御手段とを有する構成としたので、前記駆動電
流を遮断する装置を正常時の電力損失がなく、さらに集
積化すれば小型化することができる。
第1図はスイッチ回路の従来例、第2図はこの発明の実
施回路例、第3図は第10FETの動作特性図、第4図
は第20FETの動作特性図、第5図は負荷が正常に駆
動する場合の回路動作波形図、第6図は負荷の短絡時に
おける回路動作波形図、第7図はこの発明を集積化した
場合の素子の断面構成例、第8図は第7図の素子の等価
回路である。 く図の主要な部分を表わす符号の説明)1・・・負荷
VIN・・・入力端子 13・・・抵抗15・・・
コンデンサ 17・・・第1のFET19・・・第2
のFET 21・・・電流遮断素子特許出願人
日産自動車株式会社第1図 第2図 第3図 Vos+(V) 第4図 VDS2(V) 第5110 第6図
施回路例、第3図は第10FETの動作特性図、第4図
は第20FETの動作特性図、第5図は負荷が正常に駆
動する場合の回路動作波形図、第6図は負荷の短絡時に
おける回路動作波形図、第7図はこの発明を集積化した
場合の素子の断面構成例、第8図は第7図の素子の等価
回路である。 く図の主要な部分を表わす符号の説明)1・・・負荷
VIN・・・入力端子 13・・・抵抗15・・・
コンデンサ 17・・・第1のFET19・・・第2
のFET 21・・・電流遮断素子特許出願人
日産自動車株式会社第1図 第2図 第3図 Vos+(V) 第4図 VDS2(V) 第5110 第6図
Claims (1)
- 負荷の駆動を指令する信号を入力する端子と、該端子に
接続される抵抗とコンデンサの並列接続部と前記並列接
続部にゲートが接続されドレインが前記負荷に接続され
さらにソースが接地された第1の電界効果トランジスタ
とトレインが該第1の電界効果トランジスタのゲートに
接続されゲートが上記第1の電界効果トランジスタのド
レインに接続されさらにソースが接地されている第2の
電界効果トランジスタとを有することを特徴とするスイ
ッチ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57060357A JPS58178632A (ja) | 1982-04-13 | 1982-04-13 | スイツチ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57060357A JPS58178632A (ja) | 1982-04-13 | 1982-04-13 | スイツチ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58178632A true JPS58178632A (ja) | 1983-10-19 |
Family
ID=13139817
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57060357A Pending JPS58178632A (ja) | 1982-04-13 | 1982-04-13 | スイツチ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58178632A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6126321A (ja) * | 1984-07-05 | 1986-02-05 | テレダイン インダストリ−ス,インコ−ポレ−テツド | 入出力端子を有する電子制御回路 |
US4686383A (en) * | 1983-08-10 | 1987-08-11 | British Telecommunications Public Limited Company | Electronic switch with automatic protective turn-off followed by automatic reset |
JPH01168065A (ja) * | 1987-12-23 | 1989-07-03 | Mitsubishi Electric Corp | 半導体装置 |
US5808504A (en) * | 1995-08-25 | 1998-09-15 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate transistor drive circuit |
WO2009031567A1 (ja) * | 2007-09-07 | 2009-03-12 | Sanken Electric Co., Ltd. | 電気回路のスイッチング装置 |
-
1982
- 1982-04-13 JP JP57060357A patent/JPS58178632A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4686383A (en) * | 1983-08-10 | 1987-08-11 | British Telecommunications Public Limited Company | Electronic switch with automatic protective turn-off followed by automatic reset |
JPS6126321A (ja) * | 1984-07-05 | 1986-02-05 | テレダイン インダストリ−ス,インコ−ポレ−テツド | 入出力端子を有する電子制御回路 |
JPH01168065A (ja) * | 1987-12-23 | 1989-07-03 | Mitsubishi Electric Corp | 半導体装置 |
US5808504A (en) * | 1995-08-25 | 1998-09-15 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate transistor drive circuit |
WO2009031567A1 (ja) * | 2007-09-07 | 2009-03-12 | Sanken Electric Co., Ltd. | 電気回路のスイッチング装置 |
JP2009065026A (ja) * | 2007-09-07 | 2009-03-26 | Sanken Electric Co Ltd | 電気回路のスイッチング装置 |
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