JPS58178632A - スイツチ回路 - Google Patents
スイツチ回路Info
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- JPS58178632A JPS58178632A JP57060357A JP6035782A JPS58178632A JP S58178632 A JPS58178632 A JP S58178632A JP 57060357 A JP57060357 A JP 57060357A JP 6035782 A JP6035782 A JP 6035782A JP S58178632 A JPS58178632 A JP S58178632A
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- load
- voltage
- gate
- drain
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、負荷に流れる電流をオン、オフ制御する電
界効果トランジスタの保護回路に関する第１図は、スイ
ッチ回路の従来例で、１は負荷、３は該負荷１に流れる
駆動電流をオン、オフするスイッチング手段を構成する
ＭＯＳ型の電界効果トランジスタ（以下単にｒＦＥＴＪ
と呼ぶ）、５は上記負荷１の短絡時に流れる短絡電流を
電圧信号に変換する抵抗値の小さいショート検出抵抗、
７は該ショート検出抵抗５からの電圧信号を所定電圧レ
ベルと比較して、該電圧信号が所定電圧レベルを越えた
時にはリセット信号を出力する比較！！９と、入力端子
ＶＩＮから供給される負荷１の駆動信号、を入力して前
記ＦＥＴ３のゲート端子へのオン信号の印加を制御し、
上記リセット信号が出力された特には前記オン信号の印
加を停止するドライブ回路１１とを有する制御部を示す
。なお、Ｖｏｏ端子は負荷１の駆動用電源（図示せず）
が接続されている端子である。
界効果トランジスタの保護回路に関する第１図は、スイ
ッチ回路の従来例で、１は負荷、３は該負荷１に流れる
駆動電流をオン、オフするスイッチング手段を構成する
ＭＯＳ型の電界効果トランジスタ（以下単にｒＦＥＴＪ
と呼ぶ）、５は上記負荷１の短絡時に流れる短絡電流を
電圧信号に変換する抵抗値の小さいショート検出抵抗、
７は該ショート検出抵抗５からの電圧信号を所定電圧レ
ベルと比較して、該電圧信号が所定電圧レベルを越えた
時にはリセット信号を出力する比較！！９と、入力端子
ＶＩＮから供給される負荷１の駆動信号、を入力して前
記ＦＥＴ３のゲート端子へのオン信号の印加を制御し、
上記リセット信号が出力された特には前記オン信号の印
加を停止するドライブ回路１１とを有する制御部を示す
。なお、Ｖｏｏ端子は負荷１の駆動用電源（図示せず）
が接続されている端子である。
作用としては、ＶＩＮ端子から負荷１の駆動信号がドラ
イブ回路１１供給されると、該ドライブ回路１１はＦＥ
Ｔ３のゲート単に該ＦＥＴ３を導通状態とするに足る電
圧レベルのオン信号を印加する。ＦＥＴ３が導通状態と
なると、ｖＤＤ端子から負？ｉ１１に駆動電流が流れて
該負荷１が駆動を開始する。該駆動電流はショート検出
抵抗５にも流れるので、該ショート検出抵抗５は上記駆
動電流に応じた電圧信号を比較１９に印加する。比較器
９に′おいては、該電圧信号と負荷１の短絡を検出する
基準電圧（Ｅ）との比較を行なうが、負荷１が基準電圧
（Ｅ）を越えることはないので、リセット信号は出力し
ない。従って、ドライブ回路１１はオン信号の供給を続
ける。
イブ回路１１供給されると、該ドライブ回路１１はＦＥ
Ｔ３のゲート単に該ＦＥＴ３を導通状態とするに足る電
圧レベルのオン信号を印加する。ＦＥＴ３が導通状態と
なると、ｖＤＤ端子から負？ｉ１１に駆動電流が流れて
該負荷１が駆動を開始する。該駆動電流はショート検出
抵抗５にも流れるので、該ショート検出抵抗５は上記駆
動電流に応じた電圧信号を比較１９に印加する。比較器
９に′おいては、該電圧信号と負荷１の短絡を検出する
基準電圧（Ｅ）との比較を行なうが、負荷１が基準電圧
（Ｅ）を越えることはないので、リセット信号は出力し
ない。従って、ドライブ回路１１はオン信号の供給を続
ける。
一方、負荷１が短絡状態となった場合には、前記ショー
ト検出抵抗５には、ＶＯＯ端子からＦＥＴ３を介して過
大電流が流れるので、該ショート検出抵抗５は上記過大
電流に応じた電圧信号を比較器９に印加する。該電圧信
号は前記基準電圧（Ｅ）よりも高レベルであるので、比
較器９はドライブ回路にリセット信号を供給する。従っ
てドライブ回路１１はＦＥＴ３のゲート端子へのオン信
号の供給を停止して該ＦＥＴ３を非導通状態とする。
ト検出抵抗５には、ＶＯＯ端子からＦＥＴ３を介して過
大電流が流れるので、該ショート検出抵抗５は上記過大
電流に応じた電圧信号を比較器９に印加する。該電圧信
号は前記基準電圧（Ｅ）よりも高レベルであるので、比
較器９はドライブ回路にリセット信号を供給する。従っ
てドライブ回路１１はＦＥＴ３のゲート端子へのオン信
号の供給を停止して該ＦＥＴ３を非導通状態とする。
この構成によれば、スイッチング手段を構成しているＦ
ＥＴを介して負荷な直列に接続されてぃによる該抵抗の
端子電圧をＭ準電圧と比較して、負荷が短絡した時に流
れる過大な駆動電流により上記端子電圧が基準電圧を越
えた時には、前記ＦＥＴを非導通状態にするようにした
ので、ＦＥＴ３は熱破壊することなく負荷の短絡時にお
ける前記駆動電流の流れを迅速かつ確実に遮断すること
ができる。反面、前記ショート検出抵抗は正常時でも電
流が流れ電力損失がある。さらにこの抵抗を集積化した
場合には大面積を必要とするため集積回路プロセスでの
製作は難しく、また比較器とドライブ回路とを有するｔ
ＩＩＩＩ１部も集積回路技術上の問題からＦＥＴと同一
チップ上に集積することは困難であるので、上記ショー
ト検出抵抗、比較器およびドライブ回路はＦＥＴとは別
個に取り付けて配線しなければならず、手間がかかると
いう問題点がある。
ＥＴを介して負荷な直列に接続されてぃによる該抵抗の
端子電圧をＭ準電圧と比較して、負荷が短絡した時に流
れる過大な駆動電流により上記端子電圧が基準電圧を越
えた時には、前記ＦＥＴを非導通状態にするようにした
ので、ＦＥＴ３は熱破壊することなく負荷の短絡時にお
ける前記駆動電流の流れを迅速かつ確実に遮断すること
ができる。反面、前記ショート検出抵抗は正常時でも電
流が流れ電力損失がある。さらにこの抵抗を集積化した
場合には大面積を必要とするため集積回路プロセスでの
製作は難しく、また比較器とドライブ回路とを有するｔ
ＩＩＩＩ１部も集積回路技術上の問題からＦＥＴと同一
チップ上に集積することは困難であるので、上記ショー
ト検出抵抗、比較器およびドライブ回路はＦＥＴとは別
個に取り付けて配線しなければならず、手間がかかると
いう問題点がある。
この発明は、上記に鑑みてなされたもの↑、正常時の電
力損失がなく、しかも負荷の短絡時には、確実に該負荷
への駆動電流の流れを遮断する集積可能な装置を供給す
るため、負荷の駆動指令信号を入力する端子に接続され
る抵抗とコンデンサの並列接続部と、該並列接続にゲー
トが接続されドレインが前記負荷に接続されさらにソー
スが接地された第１のＦＥＴとドレインが該ＦＥＴのゲ
ートに接続されゲートが上記ＦＥＴのドレインに接続さ
れさらにソースが接地されている第２のＦＥＴとを設け
たものである。
力損失がなく、しかも負荷の短絡時には、確実に該負荷
への駆動電流の流れを遮断する集積可能な装置を供給す
るため、負荷の駆動指令信号を入力する端子に接続され
る抵抗とコンデンサの並列接続部と、該並列接続にゲー
トが接続されドレインが前記負荷に接続されさらにソー
スが接地された第１のＦＥＴとドレインが該ＦＥＴのゲ
ートに接続されゲートが上記ＦＥＴのドレインに接続さ
れさらにソースが接地されている第２のＦＥＴとを設け
たものである。
以下、図面を用いて、この発明の実施例についで説明す
る。
る。
第２図は、この発明の実施例を示すもので、１３．１５
は負荷１の駆動指令信号の入力端子ＶＩＮに接続され、
且つ並列接続された抵抗、コンデンサ、１７はゲートが
該抵抗１３、コンデンサー５に接続されドレインが負荷
１に接続されさらにソースが接地されており、負荷１へ
の通電をオン、オフし、短絡した時には該負荷１に流れ
る駆動電流を遮断するスイッチング手段を構成する第１
のＭＯ８型ＦＥＴ （以下単に［第１のＦＥＴＪと呼ぶ
）、１９はゲートが第１のＦＥＴ１７のドレインに接続
されドレインが該第１のＦＥＴ１７のゲートに接続され
さらにソースが接地されており、前記負荷１の状態に応
じて上記第１のＦＥＴｌ３のゲート電圧を制御する第２
のＦＥＴ （以下単に［第２のＦＥＴＪと呼ぶ〉、２１
は上記第１および第２のＦＥＴ１７および１９を集積し
てワンチップ化した電流遮断素子である。なお、前記抵
抗１３の抵抗値Ｒｉは、負荷が短絡した時には、第２の
ＦＥＴ１９のドレイン電圧が第１のＦＥＴのスレッショ
ルド電圧ｙ ｔｈ、より小さくなるような抵抗値を有す
るものである。また前記コンデンサ１５は、第１のＦＥ
Ｔ１７のゲート容量ＣＧ＋（第２図中に等価回路的に図
示）に比べて十分大きな容■を有するものである。さら
に、第１図と同符号のものは同一物を示す。
は負荷１の駆動指令信号の入力端子ＶＩＮに接続され、
且つ並列接続された抵抗、コンデンサ、１７はゲートが
該抵抗１３、コンデンサー５に接続されドレインが負荷
１に接続されさらにソースが接地されており、負荷１へ
の通電をオン、オフし、短絡した時には該負荷１に流れ
る駆動電流を遮断するスイッチング手段を構成する第１
のＭＯ８型ＦＥＴ （以下単に［第１のＦＥＴＪと呼ぶ
）、１９はゲートが第１のＦＥＴ１７のドレインに接続
されドレインが該第１のＦＥＴ１７のゲートに接続され
さらにソースが接地されており、前記負荷１の状態に応
じて上記第１のＦＥＴｌ３のゲート電圧を制御する第２
のＦＥＴ （以下単に［第２のＦＥＴＪと呼ぶ〉、２１
は上記第１および第２のＦＥＴ１７および１９を集積し
てワンチップ化した電流遮断素子である。なお、前記抵
抗１３の抵抗値Ｒｉは、負荷が短絡した時には、第２の
ＦＥＴ１９のドレイン電圧が第１のＦＥＴのスレッショ
ルド電圧ｙ ｔｈ、より小さくなるような抵抗値を有す
るものである。また前記コンデンサ１５は、第１のＦＥ
Ｔ１７のゲート容量ＣＧ＋（第２図中に等価回路的に図
示）に比べて十分大きな容■を有するものである。さら
に、第１図と同符号のものは同一物を示す。
第３図は第１のＦＥＴの特性図、第４図は第２のＦＥＴ
の特性図、第５図および第６図は負荷１がそれぞれ正常
動作時および短絡時の場合の動作波形を示したもので、
それぞれ（Ａ＞は負荷１の駆動指令信号電圧Ｖｉ、（Ｂ
）は第１のＦＥＴＩ７のゲート電圧Ｖｏ＋、（Ｃ）は第
１のＦＥＴｌ７のドレイン・ソース間電圧ＶＤＳ、 、
（Ｄ）は第１のＦＥＴＩ ７のドレイン電流、（Ｅ）は
前記入力端子ＶＩＮからの入力端子Ｉｉを示す。
の特性図、第５図および第６図は負荷１がそれぞれ正常
動作時および短絡時の場合の動作波形を示したもので、
それぞれ（Ａ＞は負荷１の駆動指令信号電圧Ｖｉ、（Ｂ
）は第１のＦＥＴＩ７のゲート電圧Ｖｏ＋、（Ｃ）は第
１のＦＥＴｌ７のドレイン・ソース間電圧ＶＤＳ、 、
（Ｄ）は第１のＦＥＴＩ ７のドレイン電流、（Ｅ）は
前記入力端子ＶＩＮからの入力端子Ｉｉを示す。
以上、説明した図面と共に、この実施例の作用について
説明する。なお、負荷１の駆動指令信号電圧Ｖｉは、例
えば該負荷１の駆動時においては１０ボルト、駆動停止
時においてはＯボルトとし、また負荷１の駆動電圧は１
２ボルト、さらに負荷１の抵抗Ｒは２．４オームとする
。
説明する。なお、負荷１の駆動指令信号電圧Ｖｉは、例
えば該負荷１の駆動時においては１０ボルト、駆動停止
時においてはＯボルトとし、また負荷１の駆動電圧は１
２ボルト、さらに負荷１の抵抗Ｒは２．４オームとする
。
まず、負荷１が正常な場合について述べる。駆動指令信
号電圧Ｖ１が０ボルトの時には、第１のＦＥＴ１７の実
効ゲート電圧ＶＧ＋もＯボ、ルトなので該第１のＦＥＴ
Ｉ ７は非導通状態である（第３図中Ｂ点）。第２のＦ
ＥＴ１９は負荷１の１２ボルトが印加されているので導
通状態となっているが、ドレイン電圧ＶＤＳ２がＯボル
トなのでトレイン電流は流れない（第４図中（ａ ）点
）。駆動指令電圧Ｖ１が１０ボルトになると（第５図（
Ａ）参照）、該駆動指令電圧ｖｉによる入力ミート抵抗
ｒｏ、（第２図中に等価回路的図示）、ゲートコンデン
サＣＧ＋の経路で流れるが、該ゲート抵抗ｒＧｌの抵抗
値は極めて小さく、且つコンデンサ１５は上記ゲートコ
ンデンサＣＧ＋ に比べて十分大きいので、第１のＦＥ
ＴＩ ７のゲート電圧ＶＧ＋ は急激に立ち上がって１
０ボルトに達する（第５図（Ｂ）参照）。上記ゲート電
圧ＶＧ１が該第１のＦＥＴ１７のスレッショルド電圧Ｖ
ｔｈ、を越えたＩＩ（駆動指令電圧ｖｉの立ち上がりか
ら遅れ時間ｔ ｄｌ経過後）には、第１のＦＥＴ１７は
導通し始めるが、該第１のＦＥＴ１７のスイッチング特
性によりさらに時＠【ｄ２が経過したときに、第１のＦ
ＥＴＩ ７は完全に導通状態となるので、ドレイン電圧
Ｖ Ｄ Ｓ Ｈは１２ボルトから０．５ボルトに下がる
（第３図中（Ａ）点）と共に、ドレイン電流１’Ｄ＋
は所定の電流値（４゜８アンペア）となる（第５図（Ｄ
）参照）。
号電圧Ｖ１が０ボルトの時には、第１のＦＥＴ１７の実
効ゲート電圧ＶＧ＋もＯボ、ルトなので該第１のＦＥＴ
Ｉ ７は非導通状態である（第３図中Ｂ点）。第２のＦ
ＥＴ１９は負荷１の１２ボルトが印加されているので導
通状態となっているが、ドレイン電圧ＶＤＳ２がＯボル
トなのでトレイン電流は流れない（第４図中（ａ ）点
）。駆動指令電圧Ｖ１が１０ボルトになると（第５図（
Ａ）参照）、該駆動指令電圧ｖｉによる入力ミート抵抗
ｒｏ、（第２図中に等価回路的図示）、ゲートコンデン
サＣＧ＋の経路で流れるが、該ゲート抵抗ｒＧｌの抵抗
値は極めて小さく、且つコンデンサ１５は上記ゲートコ
ンデンサＣＧ＋ に比べて十分大きいので、第１のＦＥ
ＴＩ ７のゲート電圧ＶＧ＋ は急激に立ち上がって１
０ボルトに達する（第５図（Ｂ）参照）。上記ゲート電
圧ＶＧ１が該第１のＦＥＴ１７のスレッショルド電圧Ｖ
ｔｈ、を越えたＩＩ（駆動指令電圧ｖｉの立ち上がりか
ら遅れ時間ｔ ｄｌ経過後）には、第１のＦＥＴ１７は
導通し始めるが、該第１のＦＥＴ１７のスイッチング特
性によりさらに時＠【ｄ２が経過したときに、第１のＦ
ＥＴＩ ７は完全に導通状態となるので、ドレイン電圧
Ｖ Ｄ Ｓ Ｈは１２ボルトから０．５ボルトに下がる
（第３図中（Ａ）点）と共に、ドレイン電流１’Ｄ＋
は所定の電流値（４゜８アンペア）となる（第５図（Ｄ
）参照）。
一方、駆動指令電圧Ｖ１が１０ボルトになった時には、
ゲート電圧ＶＧ２が１２ボルト、ドレイン電圧ＶＤ Ｓ
２が１０ボルトとなるので（第４図中ｄ点）、第２の
ＦＥＴは導通状態となって、１ミリアンペアのドレイン
電ＳＥ Ｉ Ｄ ２−が流れるが、上述した第１のＦＥ
ＴＩ ７のドレイン電圧ｖＯ８１の低下に伴ってゲート
電圧ＶＧ２も１２ボルトから下がり、上記ドレイン電圧
ＶＤＳＩが０．５ボルトとなった時には、前記第２のＦ
ＥＴは非導通状態となる（第４図中ａ点）。
ゲート電圧ＶＧ２が１２ボルト、ドレイン電圧ＶＤ Ｓ
２が１０ボルトとなるので（第４図中ｄ点）、第２の
ＦＥＴは導通状態となって、１ミリアンペアのドレイン
電ＳＥ Ｉ Ｄ ２−が流れるが、上述した第１のＦＥ
ＴＩ ７のドレイン電圧ｖＯ８１の低下に伴ってゲート
電圧ＶＧ２も１２ボルトから下がり、上記ドレイン電圧
ＶＤＳＩが０．５ボルトとなった時には、前記第２のＦ
ＥＴは非導通状態となる（第４図中ａ点）。
また、前記入力電流１ｉについては、駆動指令電圧ｖ１
が立ち上がった時に流れる第１のＦＥＴ１７のゲートコ
ンデンサＣＧ＋を充電する電流分と第２のＦＥＴ１９の
導通時にドレイン電流として流れる電流分とを合計した
電流分がパルス的に流れるだけで、第１のＦＥＴ１７が
導通状態になった時にはＯアンペアとなる。
が立ち上がった時に流れる第１のＦＥＴ１７のゲートコ
ンデンサＣＧ＋を充電する電流分と第２のＦＥＴ１９の
導通時にドレイン電流として流れる電流分とを合計した
電流分がパルス的に流れるだけで、第１のＦＥＴ１７が
導通状態になった時にはＯアンペアとなる。
従って、負荷１が正常な場合において、入力端子ＶＩＮ
から該負荷１の駆動指令信号を印加すると、第１のＦＥ
Ｔのゲート電圧ＶＧ２のスレッショルド電圧ｙ ｔｈ、
に達するまでの遅れ時間°【ｄｌと該第１のＦＥＴのス
イッチング時間ｔｄ２とを合計した時間の経過後には、
第１のＦＥＴは導通状態、第２のＦＥＴは非導通状態と
なるので、負荷には所定の駆動電流が流れることになる
。
から該負荷１の駆動指令信号を印加すると、第１のＦＥ
Ｔのゲート電圧ＶＧ２のスレッショルド電圧ｙ ｔｈ、
に達するまでの遅れ時間°【ｄｌと該第１のＦＥＴのス
イッチング時間ｔｄ２とを合計した時間の経過後には、
第１のＦＥＴは導通状態、第２のＦＥＴは非導通状態と
なるので、負荷には所定の駆動電流が流れることになる
。
次に、負荷１が短絡した場合について述べる。
駆動指令信号電圧■ｉがＯボルトの時には、負荷１が正
常な場合と同様に第１のＦＥＴ１７および第２のＦＥＴ
１９の両者ともにドレイン電流は流れない。そして、駆
動指令信号電圧ｖｉが１０ボルトに立ち上がると、負荷
１が正常な場合と同じく、該駆動指令信号電圧ｖｉによ
る入力電流１ｉがコンデンサ１５、第１のＦＥＴ１７の
ゲート抵抗ｒＧｌ 、ゲートコンデンサＣＧ＋の経路で
流れるので、該第１のＦＥＴ１７のゲート電圧ＶＧ＋は
１０ボルトに達して第１のＦＥＴ１７が導通状態となり
、６アンペアのドレイン電１ｉｕｌＤ＋ が流れる（第
３図中（Ｄ）点）。しかし、負荷１が短絡しているため
、第１のＦＥＴ１７のドレイン・ソース間には常時負荷
１の駆動電圧である１２ボルトが印加されている（第６
図（Ｃ）参照）。また、第２のＦＥＴ１９のゲート電圧
ＶＧ２にも１２ボルトが印加されているので、該第２の
ＦＥＴ１９は常に導通状態にある。
常な場合と同様に第１のＦＥＴ１７および第２のＦＥＴ
１９の両者ともにドレイン電流は流れない。そして、駆
動指令信号電圧ｖｉが１０ボルトに立ち上がると、負荷
１が正常な場合と同じく、該駆動指令信号電圧ｖｉによ
る入力電流１ｉがコンデンサ１５、第１のＦＥＴ１７の
ゲート抵抗ｒＧｌ 、ゲートコンデンサＣＧ＋の経路で
流れるので、該第１のＦＥＴ１７のゲート電圧ＶＧ＋は
１０ボルトに達して第１のＦＥＴ１７が導通状態となり
、６アンペアのドレイン電１ｉｕｌＤ＋ が流れる（第
３図中（Ｄ）点）。しかし、負荷１が短絡しているため
、第１のＦＥＴ１７のドレイン・ソース間には常時負荷
１の駆動電圧である１２ボルトが印加されている（第６
図（Ｃ）参照）。また、第２のＦＥＴ１９のゲート電圧
ＶＧ２にも１２ボルトが印加されているので、該第２の
ＦＥＴ１９は常に導通状態にある。
一方、前２入力端子１ｉにより充電されていた第１のＦ
ＥＴＩ ７のゲートコンデンサＣＧ＋が１０ボルトにチ
ャージアップされると、第２のＦＥＴ１９のドレイン電
圧ＶＤＳ２が前記入力端子ＶＩＮに接続されている抵抗
１３により該第２のＦＥＴ１９の負荷動作直線に従って
低下するに伴い、第１のＦ−ＥＴ１７のゲート電圧ＶＧ
＋も低下し、上記ドレイン電圧ＶＤＳ２が１ボルトとな
った時点（第４図中（ｂ ）点）で平衡状態となるが、
同様に上記ゲート電圧ＶＧ＋ も１ボルトとなるので（
第６図（Ｂ）参照）、第１のＦＥＴ１７は非導通状態と
なって、負荷１に流れる電流を遮断する（第６図（Ｄ＞
参照）。
ＥＴＩ ７のゲートコンデンサＣＧ＋が１０ボルトにチ
ャージアップされると、第２のＦＥＴ１９のドレイン電
圧ＶＤＳ２が前記入力端子ＶＩＮに接続されている抵抗
１３により該第２のＦＥＴ１９の負荷動作直線に従って
低下するに伴い、第１のＦ−ＥＴ１７のゲート電圧ＶＧ
＋も低下し、上記ドレイン電圧ＶＤＳ２が１ボルトとな
った時点（第４図中（ｂ ）点）で平衡状態となるが、
同様に上記ゲート電圧ＶＧ＋ も１ボルトとなるので（
第６図（Ｂ）参照）、第１のＦＥＴ１７は非導通状態と
なって、負荷１に流れる電流を遮断する（第６図（Ｄ＞
参照）。
なお、第２図に示した回路において、ノイズ等によって
、負荷１の駆動電圧に発生する＾電圧が第２のＦＥＴ１
９のゲートに印加されることを防止したい場合には、該
ゲートとアースとの間にツェナーダイオードＺＤを接続
すればよい（後述する第８図参照）。また、負荷１の短
絡時に第２のＦＥＴ１９のゲートに過大電流が流れるこ
とを防止したい場合には、該第２のＦＥＴ１９と上記ツ
ェナーダイオードＺＤの許容電流とに基づいて適宜に決
められた抵抗値を有する抵抗Ｒｒを、前記ゲートと第１
のＦＥＴ１７のドレインとの間に接続すればよい（後述
する第８図参照）。
、負荷１の駆動電圧に発生する＾電圧が第２のＦＥＴ１
９のゲートに印加されることを防止したい場合には、該
ゲートとアースとの間にツェナーダイオードＺＤを接続
すればよい（後述する第８図参照）。また、負荷１の短
絡時に第２のＦＥＴ１９のゲートに過大電流が流れるこ
とを防止したい場合には、該第２のＦＥＴ１９と上記ツ
ェナーダイオードＺＤの許容電流とに基づいて適宜に決
められた抵抗値を有する抵抗Ｒｒを、前記ゲートと第１
のＦＥＴ１７のドレインとの間に接続すればよい（後述
する第８図参照）。
次に、前記電流遮断素子２１は上記第１および第２のＦ
ＥＴＩ ７および１９を集積してワンチップ化したもの
であるが、第７図にその断面構造例を、第８図に等価回
路をそれぞれ示す。第７図において、２３は第１のＦＥ
Ｔ１７のドレインとなる基板、２５および２７はそれぞ
れ該第１のＦＥＴ１７のゲートおよびソース、２９，３
１．３３はそれぞれ第２のＦＥＴ１９のドレイン、ゲー
ト、ソース、３６は電極を構成するアルミニウム（ＡΩ
）躾である。なお、第１図および第２図と同符号のもの
は同一物を示す。
ＥＴＩ ７および１９を集積してワンチップ化したもの
であるが、第７図にその断面構造例を、第８図に等価回
路をそれぞれ示す。第７図において、２３は第１のＦＥ
Ｔ１７のドレインとなる基板、２５および２７はそれぞ
れ該第１のＦＥＴ１７のゲートおよびソース、２９，３
１．３３はそれぞれ第２のＦＥＴ１９のドレイン、ゲー
ト、ソース、３６は電極を構成するアルミニウム（ＡΩ
）躾である。なお、第１図および第２図と同符号のもの
は同一物を示す。
次に、この素子の構造上における特徴について説明する
。第１および第２のＦＥＴ１７および１９は、共にソー
ス２７および３３を端子１０１を介して接地しているの
で、第１のＦＥＴ （縦型ＭＯ８）１７のドレインとな
っている基板２３に印加される電圧が変動した場合でも
、第２のＦＥＴ（横型ＭＯ８）１９のドレイン２９の動
作については影響を受けることがなく、また該第２のＦ
ＥＴ１９の保護のために接続するツェナーダイオードＺ
Ｄの動作についても同様問題はない。
。第１および第２のＦＥＴ１７および１９は、共にソー
ス２７および３３を端子１０１を介して接地しているの
で、第１のＦＥＴ （縦型ＭＯ８）１７のドレインとな
っている基板２３に印加される電圧が変動した場合でも
、第２のＦＥＴ（横型ＭＯ８）１９のドレイン２９の動
作については影響を受けることがなく、また該第２のＦ
ＥＴ１９の保護のために接続するツェナーダイオードＺ
Ｄの動作についても同様問題はない。
また、第１および第２のＦＥＴＩ ７および１９とツェ
ナーダイオードＺＤを形成した時には、■ビタキシャル
層３５と該第１および第２のＦＥＴ１７および１９とツ
ェナーダイオードＺＤにおける各々のＰ領域との間に奇
生ダイオード３７−１〜３７−３が形成されるが、回路
動作上の影響は全くないなお、負荷１の短絡時における
第２のＦＥＴｌ９のゲート３１への過大電流の流入を防
止するための抵抗Ｒｒは、二酸化シリコン（Ｓｉ ０２
）膜３９上にポリシリコン抵抗で容易に形成すること
ができる。さらに、電流遮断素子２１表面の空え層の伸
びを助長し、且つ耐圧を向上するために、第１および第
２のガードリング４１−１および４１−２が形成（Ｐ＋
領域）されているが、負荷１の駆動電圧が低い場合には
、該第１および第２のガードリング４１−１および４１
−２は必要がない。また、４３はリンガラス（ＰＳＧ）
ＩＩである。さらに、第２図、第７図および第８図中に
おいて、１０１，１０３．１０５は電流遮断素子２１の
端子である。
ナーダイオードＺＤを形成した時には、■ビタキシャル
層３５と該第１および第２のＦＥＴ１７および１９とツ
ェナーダイオードＺＤにおける各々のＰ領域との間に奇
生ダイオード３７−１〜３７−３が形成されるが、回路
動作上の影響は全くないなお、負荷１の短絡時における
第２のＦＥＴｌ９のゲート３１への過大電流の流入を防
止するための抵抗Ｒｒは、二酸化シリコン（Ｓｉ ０２
）膜３９上にポリシリコン抵抗で容易に形成すること
ができる。さらに、電流遮断素子２１表面の空え層の伸
びを助長し、且つ耐圧を向上するために、第１および第
２のガードリング４１−１および４１−２が形成（Ｐ＋
領域）されているが、負荷１の駆動電圧が低い場合には
、該第１および第２のガードリング４１−１および４１
−２は必要がない。また、４３はリンガラス（ＰＳＧ）
ＩＩである。さらに、第２図、第７図および第８図中に
おいて、１０１，１０３．１０５は電流遮断素子２１の
端子である。
従って、この発明によれば、負荷の短絡時における該負
荷に流れる駆動電流を遮断する装置を、上記負荷の駆動
指令信号を入力する端子に接続される抵抗とコンデンサ
の並列接続部と、該並列接続にゲートが接続されドレイ
ンが前記負荷に接続されさらにソースが接地された第１
のＦＥＴとトレインが該第１のＦＥＴのゲートに接続さ
れゲートが上記第１のＦＥＴのドレインに接続されさら
にソースが接地されている第２のＦＥＴにより集積可能
な電流制御手段とを有する構成としたので、前記駆動電
流を遮断する装置を正常時の電力損失がなく、さらに集
積化すれば小型化することができる。
荷に流れる駆動電流を遮断する装置を、上記負荷の駆動
指令信号を入力する端子に接続される抵抗とコンデンサ
の並列接続部と、該並列接続にゲートが接続されドレイ
ンが前記負荷に接続されさらにソースが接地された第１
のＦＥＴとトレインが該第１のＦＥＴのゲートに接続さ
れゲートが上記第１のＦＥＴのドレインに接続されさら
にソースが接地されている第２のＦＥＴにより集積可能
な電流制御手段とを有する構成としたので、前記駆動電
流を遮断する装置を正常時の電力損失がなく、さらに集
積化すれば小型化することができる。
第１図はスイッチ回路の従来例、第２図はこの発明の実
施回路例、第３図は第１０ＦＥＴの動作特性図、第４図
は第２０ＦＥＴの動作特性図、第５図は負荷が正常に駆
動する場合の回路動作波形図、第６図は負荷の短絡時に
おける回路動作波形図、第７図はこの発明を集積化した
場合の素子の断面構成例、第８図は第７図の素子の等価
回路である。 く図の主要な部分を表わす符号の説明）１・・・負荷
ＶＩＮ・・・入力端子 １３・・・抵抗１５・・・
コンデンサ １７・・・第１のＦＥＴ１９・・・第２
のＦＥＴ ２１・・・電流遮断素子特許出願人
日産自動車株式会社第１図 第２図 第３図 Ｖｏｓ＋（Ｖ） 第４図 ＶＤＳ２（Ｖ） 第５１１０ 第６図
施回路例、第３図は第１０ＦＥＴの動作特性図、第４図
は第２０ＦＥＴの動作特性図、第５図は負荷が正常に駆
動する場合の回路動作波形図、第６図は負荷の短絡時に
おける回路動作波形図、第７図はこの発明を集積化した
場合の素子の断面構成例、第８図は第７図の素子の等価
回路である。 く図の主要な部分を表わす符号の説明）１・・・負荷
ＶＩＮ・・・入力端子 １３・・・抵抗１５・・・
コンデンサ １７・・・第１のＦＥＴ１９・・・第２
のＦＥＴ ２１・・・電流遮断素子特許出願人
日産自動車株式会社第１図 第２図 第３図 Ｖｏｓ＋（Ｖ） 第４図 ＶＤＳ２（Ｖ） 第５１１０ 第６図
Claims (1)
- 負荷の駆動を指令する信号を入力する端子と、該端子に
接続される抵抗とコンデンサの並列接続部と前記並列接
続部にゲートが接続されドレインが前記負荷に接続され
さらにソースが接地された第１の電界効果トランジスタ
とトレインが該第１の電界効果トランジスタのゲートに
接続されゲートが上記第１の電界効果トランジスタのド
レインに接続されさらにソースが接地されている第２の
電界効果トランジスタとを有することを特徴とするスイ
ッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57060357A JPS58178632A (ja) | 1982-04-13 | 1982-04-13 | スイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57060357A JPS58178632A (ja) | 1982-04-13 | 1982-04-13 | スイツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58178632A true JPS58178632A (ja) | 1983-10-19 |
Family
ID=13139817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57060357A Pending JPS58178632A (ja) | 1982-04-13 | 1982-04-13 | スイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58178632A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6126321A (ja) * | 1984-07-05 | 1986-02-05 | テレダイン インダストリ−ス，インコ−ポレ−テツド | 入出力端子を有する電子制御回路 |
| US4686383A (en) * | 1983-08-10 | 1987-08-11 | British Telecommunications Public Limited Company | Electronic switch with automatic protective turn-off followed by automatic reset |
| JPH01168065A (ja) * | 1987-12-23 | 1989-07-03 | Mitsubishi Electric Corp | 半導体装置 |
| US5808504A (en) * | 1995-08-25 | 1998-09-15 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate transistor drive circuit |
| WO2009031567A1 (ja) * | 2007-09-07 | 2009-03-12 | Sanken Electric Co., Ltd. | 電気回路のスイッチング装置 |
-
1982
- 1982-04-13 JP JP57060357A patent/JPS58178632A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4686383A (en) * | 1983-08-10 | 1987-08-11 | British Telecommunications Public Limited Company | Electronic switch with automatic protective turn-off followed by automatic reset |
| JPS6126321A (ja) * | 1984-07-05 | 1986-02-05 | テレダイン インダストリ−ス，インコ−ポレ−テツド | 入出力端子を有する電子制御回路 |
| JPH01168065A (ja) * | 1987-12-23 | 1989-07-03 | Mitsubishi Electric Corp | 半導体装置 |
| US5808504A (en) * | 1995-08-25 | 1998-09-15 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate transistor drive circuit |
| WO2009031567A1 (ja) * | 2007-09-07 | 2009-03-12 | Sanken Electric Co., Ltd. | 電気回路のスイッチング装置 |
| JP2009065026A (ja) * | 2007-09-07 | 2009-03-26 | Sanken Electric Co Ltd | 電気回路のスイッチング装置 |
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