JP6964538B2 - 半導体装置および電力変換装置 - Google Patents

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Description

本発明は、大電流をスイッチング制御するのに好適な半導体装置およびその半導体装置を用いた電力変換装置に関する。
現在、インバータやコンバーなどの電力変換装置は、エアコンや冷蔵庫、電磁調理器などの家電品から、電気自動車や無停電電源、太陽光発電、風力発電など産業・自動車機器、鉄道や建設機械、鉄鋼、系統電力などの高電圧大電力機器までに広く用いられている。このような省エネルギーや新エネルギーのための電力変換装置は、低炭素社会を実現する上で、キーコンポーネントとなっている。したがって、電力変換装置は、いかにして電力損失を低減するかが喫緊の重要な課題となっている。
そこで、電力変換装置の電力損失を低減するために、その電力変換装置を構成する各回路部品における電力損失をそれぞれ低減することが従来から継続して行われている。電力変換装置を構成する主要部品としてフライホイールダイオードがある。そこで、フライホイールダイオードにおける電力損失を低減する技術としては、損失が小さいシリコンカーバイト（ＳｉＣ：炭化珪素）のショットキーダイオードを利用する技術がある（例えば、特許文献１参照）。また、ＭＯＳ（Metal Oxide Semiconductor）ゲート制御ダイオードを用いる技術がある（例えば、特許文献２参照）。
特許第５１７１７７６号公報 特許第５９１９１２１号公報
図２１は、従来の一般的なインバータ９９０の回路構成の例を示した図である。インバータ９９０は、直流電源Ｖｃｃから供給される電気エネルギーを、パワー半導体の一つであるＩＧＢＴ（Insulated Gate Bipolar Transistor）２００を用いて、所望の周波数の交流電力に変換する。そして、この周波数の適切な変換により、モータ９５０の回転速度を可変速に制御し、省エネルギーを実現する。
モータ９５０は３相交流モータで、Ｕ相９１０、Ｖ相９１１、Ｗ相９１２の入力端子を持つ。Ｕ相９１０の入力電力は、上アームのＩＧＢＴ２００のゲート（Ｇ）をオンすると、供給される。一方、Ｕ相９１０の入力電力を停止するには、そのゲート（Ｇ）をオフすればよい。このように、ゲート（Ｇ）のオン、オフを繰り返すことにより、所望の周波数の電力をモータ９５０に供給することができる。
なお、上アームのＩＧＢＴ２００とは、コレクタがプラス側電源端子９００に繋がるＩＧＢＴ２００のことをいう。また、下アームのＩＧＢＴ２００とは、エミッタがマイナス側電源端子９０１に繋がるＩＧＢＴ２００のことをいう。
ＩＧＢＴ２００には、ＩＧＢＴ２００と逆並列にフライホイールダイオード１００が接続されている。フライホイールダイオード１００は、例えば上アームのＩＧＢＴ２００がオフした場合、そのＩＧＢＴ２００に流れていた電流を、下アームのＩＧＢＴ２００と逆並列のフライホイールダイオード１００に転流させる。これにより、モータ９５０のコイルに貯まっているエネルギーを開放することができる。
再び、上アームのＩＧＢＴ２００をオンすると、下アームのフライホイールダイオード１００は非導通状態となり、上アームのＩＧＢＴ２００を通じてモータ９５０に電力が供給される。このように、フライホイールダイオード１００は、ＩＧＢＴ２００のオン、オフに応じて非導通と導通を繰り返す。
したがって、インバータを高効率化、小型化し、低コストにすることで、その普及を促進するには、フライホイールダイオード１００の導通損失を低減する必要がある。そのためには、フライホイールダイオード１００に電流が流れたときの、フライホイールダイオード１００中の順方向電圧降下を小さくする必要がある。数１００Ｖ以上の定格電圧をもつパワー半導体では、一般的には、順方向電圧降下を小さくするために、電荷を注入することで伝導度を高めることが可能なシリコンのｐｎダイオードが使われる。
一方、上アームのＩＧＢＴ２００がオン、オフを繰り返すと、下アームのフライホイールダイオード１００の順方向時に蓄えられた電荷が吐き出され、逆回復電流となって上アームのＩＧＢＴ２００のターンオン電流に重畳する。この逆回復電流は、直流電源Ｖｃｃ、プラス側電源端子９００、上アームのＩＧＢＴ２００、下アームのフライホイールダイオード１００、マイナス側電源端子９０１の閉回路で流れる。そして、このスイッチング時に、上アームのＩＧＢＴ２００のターンオン損失を増加させ、下アームのフライホイールダイオード１００に逆回復損失を発生させる。
このように、フライホイールダイオード１００としてｐｎダイオードを用いると、順方向電圧を低減でき、導通損失を小さくできるが、逆回復損失が増える。ｐｎダイオードに対して、電荷の注入が少なく逆回復電流が極めて小さいダイオードとして、ショットキーダイオードがあるが、シリコンでは順方向電圧が極めて大きく、大電流を取り扱うインバータでは損失が増えてしまう。最近、シリコンに代わりシリコンカーバイト（ＳｉＣ：炭化珪素）を用いたショットキーダイオードが注目されている。しかしながら、ＳｉＣは、その結晶の品質が低いため、製造プロセスが難しく、その大口径化は、シリコンに及ばない。そのため、ＳｉＣのショットキーダイオードは、インバータやコンバータを低価格化するにはコストが高くなり、その普及はまだ限定的である。
図２２は、特許文献１に開示された、すべてシリコンで作ることが可能で低損失なフライホイールダイオード１０１の概念的な回路構成の例を示した図である。このフライホイールダイオード１０１では、シリコンのｐｎダイオードとショットキーダイオードをゲート（ＶＧＡ）で切り替えて使用する。すなわち、順方向時にはｐｎダイオードに電流を流し、順方向電圧降下を低減する。一方、逆回復時にはショットキーダイオードに電流を流すように切り替えて、逆回復電流を低減する。したがって、逆回復損失を低減することができる。
しかしながら、特許文献１に開示された技術には種々の実施例が示されているが、最近ＩＧＢＴなどで主流になりつつある、シリコンに溝を掘り、その中にＭＯＳゲートを設けるトレンチゲートを使った好適な構造は示されていない。
図２３は、特許文献２に開示されたショットキーダイオードを内蔵する縦型のパワーＭＯＳＦＥＴ５００の断面構造の例を示した図である。ここでは、電極２２１とｎ層１４０との間にショットキーダイオード４００が形成されている。このショットキーダイオード４００は、パワーＭＯＳＦＥＴ５００にｐ層１５０とｎ層１４０の間に寄生的に存在するｐｎダイオードに比べ、逆回復電流を低減し、逆回復損失を低減できるという。
また、ｎ層１４０が、ｎ−層１２０より不純物濃度が高いため、ｐ層１５０とｎ層１４０との間のｐｎ接合の電界が強くなり耐圧が低下するので、ｐ電界進展防止領域というｐ層１３０を形成し、ｐｎ接合の界面にかかる電界を軽減している。これにより、逆バイアスに対する耐圧が向上するという。
しかしながら、特許文献２には、ｐｎダイオードを積極的に利用し、順方向電圧降下を低減させることは記載されていない。むしろ、ｐｎダイオードの動作をショットキー接合で抑制し、逆回復損失を低減させるようにしている。また、この構造では、トレンチ型のゲート電極２３０の底部がｎ-層１２０と接触している。そのため、ゲート電極２３０とドレイン電極２１０との間で発生するゲートの帰還容量Ｃが大きくなり、逆回復時の電圧変化率（ｄｖ／ｄｔ）で生じる変位電流Ｃ・ｄｖ／ｄｔがゲート電極２３０に流れ、ゲート電極２３０の電位が持ち上がるという不具合が懸念される。このゲート電位が持ち上がると、ｐ層１５０やｐ層１３０のゲート電極２３０の酸化膜３２０に対向するに側にｎ反転層が形成され、ドレイン電極２１０からソース電極２２０へ逆回復電流が流れ、逆回復損失が増える恐れがある。
本発明は、順方向電圧降下および逆回復電流を低減し、耐圧低下を抑制することが可能な安価なフライホイールダイオード用の半導体装置およびその半導体装置を用いた電力変換装置を提供することを目的とする。
本発明に係る半導体装置は、一対の表面をもつ半導体基体と、前記半導体基体の一方の表面に露出する第１導電型の第１の半導体層と、前記半導体基体の他方の表面側に設けられ前記第１の半導体層に接し前記第１の半導体層より不純物濃度が低い第１導電型の第２の半導体層と、前記第２の半導体層内に形成され第２の半導体層より不純物濃度が高い第２導電型の第３の半導体層と、前記第３の半導体層内に形成された第１導電型の第４の半導体層と、前記第４の半導体層内に形成された第２導電型の第５の半導体層と、前記半導体基体の前記一方の表面側に設けられ前記第１の半導体層に電気的に低抵抗に接触したカソード電極と、前記半導体基体の前記他方の表面に設けられ前記第５の半導体層と前記第４の半導体層とに接触したアノード電極と、前記半導体基体の他方の表面に設けられたゲート電極と、前記ゲート電極と前記半導体基体の間に形成されたゲート絶縁膜と、を備えて構成される。
そして、前記ゲート電極が前記ゲート絶縁膜を介して前記半導体基体と接する面は、前記第３の半導体層と前記第４の半導体層と前記第５の半導体層とに囲まれており、前記ゲート電極と前記第３の半導体層と前記第４の半導体層と前記第５の半導体層とによりＭＯＳＦＥＴが形成されること、
前記アノード電極は、前記第５の半導体層の少なくとも一部で電気的に低抵抗に接触し、前記アノード電極の電位に対して前記第３の半導体層が負の電位になる電圧が印加された場合には、前記アノード電極と前記第３の半導体層とをつなぐ経路の中に逆方向の阻止特性となる接合を有していることを特徴とする。
本発明によれば、順方向電圧降下および逆回復電流の低減し、耐圧低下を抑制することが可能な安価なフライホイールダイオード用の半導体装置およびその半導体装置を用いた電力変換装置が提供すされる。
第１の実施形態に係る半導体装置の断面構造の例を示した図である。 図１の断面構造を有する半導体装置の等価回路の例を示した図である。 図２の等価回路を有するＭＯＳ制御ダイオードの回路記号の例を示したである。 第１の実施形態に係る半導体装置の順方向特性のゲート電圧依存性を示した図である。 第１の実施形態に係る半導体装置内部の蓄積電荷量のゲート電圧依存性の例を示した図である。 第１の実施形態に係る半導体装置の逆回復特性のゲート電圧依存性を示した図である。 第１の実施形態に係る半導体装置の逆向特性のゲート電圧依存性を示した図である。 第１の実施形態に係る半導体装置を適用した電力変換装置の回路構成の例を示した図である。 図８の電力変換装置のＭＯＳ制御ダイオードおよびＩＧＢＴそれぞれの逆回復時の動作波形の例である。 第２の実施形態に係る半導体装置の断面構造の例を示した図である。 第３の実施形態に係る半導体装置の断面構造の例を示した図である。 第４の実施形態に係る半導体装置の断面構造の例を示した図である。 図１２の断面構造を有する半導体装置の等価回路の例を示した図であり、（ａ）は、アノード電極とｎ層とがオーミック接合する場合の例、（ｂ）は、アノード電極とｎ層とがショットキー接合する場合の例である。 第５の実施形態に係る半導体装置の断面構造の例を示した図である。 第６の実施形態に係る半導体装置の断面構造の例を示した図である。 第７の実施形態に係る電力変換装置の回路構成の例を示した図である。 第８の実施形態に係る電力変換装置の回路構成の例を示した図である。 デュアルゲートＩＧＢＴの断面構造の例を示した図である。 図１８のデュアルゲートＩＧＢＴを表す回路記号の例を示した図である。 電力変換装置の上下アームにおけるデュアルゲートＩＧＢＴの２つのゲート電極（Ｇｃゲート、Ｇｓゲート）およびＭＯＳ制御ダイオードのゲート電極（Ｇｄゲート）の駆動波形の例を示した図である。 従来の一般的なインバータの回路構成の例を示した図である。 特許文献１に開示されたフライホイールダイオードの概念的な回路構成の例を示した図である。 特許文献２に開示されたショットキーダイオードを内蔵する縦型のパワーＭＯＳＦＥＴの断面構造の例を示した図である。
以下、本発明の実施形態について、図面を参照して詳細に説明する。なお、これらの図面において、ｎ-、ｎという表記は、半導体層がｎ型であることを表し、かつｎ - 、ｎの順に不純物濃度が相対的に高いことを表す。また、ｐ-、ｐという表記は、半導体層がｐ型であることを表し、かつ、ｐ - 、ｐの順に不純物濃度が高いことを表す。また、各図面において、共通する構成要素には同一の符号を付し、重複した説明を省略する。
≪第１の実施形態≫
図１は、本発明の第１の実施形態に係る半導体装置１の断面構造の例を示した図である。図１に示すように、半導体装置１の半導体基体は、ｎ＋層１１、ｎ−層１２、ｐ層１３、ｎ層１４、ｐ層１５、ｐ＋層１６からなる。ｎ＋層１１にはカソード電極２１が電気的に低抵抗に接触している。一方、アノード電極２２側では、ｐ層１５内にｐ＋層が設けられ、ｐ＋層１６の少なくとも一部はアノード電極２２と低抵抗に接触している。また、アノード電極２２とｎ層１４との間には、ショットキー接合が形成されている。
トレンチ構造のゲート電極２３は、ゲート絶縁膜３２と絶縁膜３１とを介して半導体基体やアノード電極２２と絶縁されている。ゲート絶縁膜３２の半導体基体側は、ｐ層１３、ｎ層１４、ｐ層１５に囲まれている。なお、ｐ＋層１６は、ゲート絶縁膜３２に直接接触してもよいが、ｐ＋層１６は、微細なほどよく、アノード電極２２と接触する部分に薄く微細に形成することが望ましい。また、このほうがｐ＋層１６、ｎ層１４、ｐ層１５からなる寄生ｐｎｐトランジスタの動作が防止され、ｐ＋層１６からｐ層１５への直接のホール注入が抑制される。その結果、ｐ＋層１６とゲート絶縁膜３２は、ホールの注入効率の低い、つまり不純物濃度の低いｐ層１５を経由して接続されることとなる。
ここで、図１に示した２つずつのゲート電極２３の組、および、この２つずつのゲート電極２３の組を取り囲むｐ層１３、ｎ層１４、ｐ層１５、ｐ＋層１６およびアノード電極２２の構造は、横方向に繰り返し配置される構造となっている。このとき、繰り返し配置される構造単位は、しばしば単位セルまたは基本セルと呼ばれる。
このような半導体装置１に、アノード電極２２に正の電位、カソード電極２１に負の電位を加え、ゲート電極２３にアノード電極２２の電位に対して負の電位を加えると、ｐ層１５、ｎ層１４、ｐ層１３のゲート絶縁膜３２側表面にｐチャネルが形成される。すなわち、ｐ層１５、ｎ層１４、ｐ層１３からなるｐチャネルのＭＯＳＦＥＴが導通し、オン状態になる。この結果、ｐ層１３とｎ−層１２が順バイアスされるので、ｎ−層に１２にはｐ層１３から多量のホールが注入される。この注入されたホールは、ｎ＋層１１からの電子の注入を促し、ｎ−層１２は、ホールと電子が多量に蓄積された状態となり、低抵抗に伝導度変調される。これにより、半導体装置１は、順方向電圧が低下し、導通損失が低減される。
一方、アノード電極２２に負の電位、カソード電極２１に正の電位を加え、半導体装置１を阻止状態に逆回復させる場合には、逆回復する直前にゲート電極２３の電位をアノード電極２２の電位に対して同電位か正の電位とし、ｐチャネルＭＯＳＦＥＴをオフ状態にする。これにより、ｐ層１３からのホールの注入が抑制され、ｎ−層１２中のホールや電子の蓄積電荷が激減する。この後、半導体装置１を逆回復させると、逆回復電流が低減し、逆回復損失も低減する。このとき、カソード電極２１の電位が高電圧に急激に高くなるので、半導体装置１にはｄｖ／ｄｔが加わる。
しかしながら、本実施形態では、ゲート絶縁膜３２がほぼアノード電極２２の電位に等しいｐ層１３、ｎ層１４、ｐ層１５で囲われているので、ゲート電極２３にはｄｖ／ｄｔによる変位電流が流れ込まず、ゲート電位は安定している。結果、ゲート電位をアノード電極２２の電位に対して同電位か正の電位に維持できる。また、図２３で示した従来例のようなｎ−層１２０、ｐ層１３０、ｎ層１４０で形成されるｎチャネルＭＯＳＦＥＴが生じないので、ｎチャネルＭＯＳＦＥＴの動作もなく、逆回復電流が増え、逆回復損失が増える恐れもない。
なお、順方向電圧を下げるには、ｎ−層１２の蓄積電荷を増やし伝導度変調を促進する必要がある。本発明の発明者らが検討した結果、ゲート絶縁膜３２とｐ層１５の接触点をＸとし、アノード電極２２が半導体基体と接する領域を持つ隣り合うＸ点間の距離をＡとし、Ａとは異なるもう一方の隣り合うＸ点間の距離をＢとした場合、ＡよりＢを大きくすると伝導度変調が促進され、順方向電圧が低減することがわかった。
これは、カソード電極２１側のｎ＋層１１から注入された電子が、Ｂの領域ではトレンチゲートの底に沿うように流れるため、ｐ層１３の電位が下がり、トレンチゲートに形成されたホールの蓄積層からホールの注入を促進するためである。その結果、ホールの注入量が増え、ｎ−層１２がさらに伝導度変調され、順方向電圧が低減する。
また、逆回復時には、ｎ−層１２やｐ層１３に蓄積されたホールが、負の電位にあるアノード電極２２に向かって流れる。したがって、ｎ層１４は、ホールの流れを阻害する弊害がある。ｎ層１４の不純物濃度を高くすると、ｎ層１４、ｐ層１３、ｎ−層１２からなる寄生ｎｐｎトランジスタが動作し、ｎ層１４から電子が注入し、逆回復電流が増えてしまう。さらに、この寄生ｎｐｎトランジスタが二次降伏を起こし、耐圧が低下してしまう恐れがある。
そこで、本実施形態では、アノード電極２２とｎ層１４との間にｎ型ショットキー接合４１が形成されている。そのため、逆回復時には、このｎ型ショットキー接合４１に逆バイアスがかかり、ｎ層１４が空乏化し、ホールが流れ易くなる。この場合、ｎ層１４が空乏化するには、ｎ層１４の不純物濃度をシートキャリア濃度で２Ｅ１２ｃｍ-２以下にすることが望ましい。とくに、アノード電極２２の底とｐ層１３に挟まれ薄くなったｎ層１４の領域はホールが流れ込みやすく、この領域のシートキャリア濃度を２Ｅ１２ｃｍ-２以下にすることが有効である。また、ｎ層１４の不純物濃度を低くすることにより、前記の寄生ｎｐｎトランジスタが動作しにくくなるので、耐圧の低下も防ぐことができる。
図２は、図１の断面構造を有する半導体装置１の等価回路の例を示した図である。ここで、アノード（Ａ）とカソード（Ｋ）の間にｎ型ショットキーダイオードとｐｎダイオードが逆方向に直列接続され、それらがｐチャネルＭＯＳＦＥＴと並列接続され、さらに、それがｎ−層１２をもつｐｎダイオードと直列接続されている。このような等価回路を有する半導体装置１は、アノード（Ａ）とカソード（Ｋ）との間に流れるアノード電流をゲート（Ｇ）に印加する電圧で制御することができるので、しばしば、ＭＯＳ制御ダイオードと呼ぶこととする。
図３は、図２の等価回路を有するＭＯＳ制御ダイオードの回路記号の例を示したものである。この回路記号は、実施形態の説明の便宜上、新たに作成したものである。なお、このＭＯＳ制御ダイオードの回路記号は、例えば、図１に示した断面構造を有する半導体装置１を表記することができるが、第２の実施形態以降で説明する半導体装置２（図１０参照）なども表記できる。
図４は、第１の実施形態に係る半導体装置１の順方向特性のゲート電圧依存性を示した図である。図４に示すように、ゲート電圧（ＶＧＡ）を−１５Ｖにすると、伝導度変調が促進され、順方向電圧を２００Ａで約３Ｖに低減することができる。一方、ゲート電圧を０Ｖとすると、ｐチャネルＭＯＳＦＥＴがオフされ、ｐチャネルＭＯＳＦＥＴ以外のアノード電極２２の底を通って流れる高抵抗な電流が主流となる。そのため、順方向電圧が約２７Ｖと、１０倍近く大きくなっていることが分かる。
図５は、第１の実施形態に係る半導体装置１内部の蓄積電荷量のゲート電圧依存性の例を示した図である。なお、図５に示された蓄積電荷量は、ホール濃度であり、順方向電流が２００Ａとしてシミュレーション計算により得られた値である。この図５からは、ゲート電圧を−１５Ｖから０Ｖとすることで、とくにアノード側の蓄積電荷量が約１桁低減されていることが分かる。すなわち、導通状態ではゲート電圧を−１５Ｖにして、順方向電圧を下げれば、導通損失を低減することができる。一方、逆回復時には、その直前にゲート電圧を−１５Ｖから０Ｖに切替え、蓄積電荷量を低減することで、逆回復電流を小さくし、逆回復損失を下げることができる。
図６は、第１の実施形態に係る半導体装置１の逆回復特性のゲート電圧依存性を示した図である。図６には、図４と図５で説明したゲート電圧ＶＧＡを、逆回復時に０Ｖに切替えた場合と、切替えず−１５Ｖのまま逆回復した場合の、カソード電極２１（Ｋ）とアノード電極２２（Ａ）間の電圧ＶＫＡおよびアノード電流ＩＡがそれぞれ太実線とふと破線で示されている。ゲート電圧を０Ｖとすることで、図５で示したように蓄積電荷量が減少した結果、逆回復電流が大幅に低下し、逆回復損失が３０％に低減されていることが分かる。
図７は、第１の実施形態に係る半導体装置１の逆向特性のゲート電圧依存性を示した図である。図７に示すように、半導体装置１の逆向特性は、ゲート電圧−１５Ｖとしても、また、０Ｖとしてもほとんど変化がなく安定している。さらに、ゲート電圧を、例えば、＋２０Ｖとしても、その逆向特性はほぼ同じであり、定格電圧の６．５ｋＶを十分に阻止していることが分かる。これは、特許文献２に示された図２３の縦型のパワーＭＯＳＦＥＴでは実現不可能な特性である。
図８は、第１の実施形態に係る半導体装置１を適用した電力変換装置８０の回路構成の例を示した図である。なお、ここでは、半導体装置１は、図３に示された回路記号のＭＯＳ制御ダイオードとして表されている。
図８に示すように、電力変換装置８０は、半導体装置１からなるＭＯＳ制御ダイオード８２とＩＧＢＴ８１とをそれぞれ上アームと下アームとして直列接続し、チョッパ回路として負荷インダクタンス８３に接続したものである。電力変換装置８０は、ＩＧＢＴ８１のゲートＧ（ｔ）をオン、オフすることで、負荷インダクタンス８３に流れる電流を調整し、電力の出力量を調整する。
ここで、ＩＧＢＴ８１をオンすると、電源Ｖｃｃから供給される電流が負荷インダクタンス８３を通ってＩＧＢＴ８１に電流ＩＣが流れる。そして、この電流ＩＣが所望の値になったときにＩＧＢＴ８１をオフする。すると、電流ＩＣは、ＭＯＳ制御ダイオード８２へ電流ＩＡとなって流れる。この電流ＩＡは、ＭＯＳ制御ダイオード８２の損失や回路に存在する寄生抵抗で消耗され、徐々に低下する。そして、電流ＩＡが所望の値の下限に達したら、再びＩＧＢＴ８１をオンすることで、負荷インダクタンス８３に供給する電流を増やし、その電流量を所望の範囲内に維持する。
図９は、図８の電力変換装置８０のＭＯＳ制御ダイオード８２およびＩＧＢＴ８１それぞれの逆回復時の動作波形の例である。ここで、ＶＧＡは、ＭＯＳ制御ダイオード８２のゲートＧ（ｄ）に印加する電圧、ＶＧＥは、ＩＧＢＴ８１のゲートＧ（ｔ）に印加する電圧である。また、ここでは、下アームのＩＧＢＴ８１が時刻ｔ０でターンオンするものとしている。
この場合、上アームのＭＯＳ制御ダイオード８２は、時刻ｔ０よりも電荷引き抜き期間ｔｄ＿ｒｒ１だけ早い時刻ｔ１に、ゲート電圧ＶＧＡを−１５Ｖから０Ｖへ切替え、ＭＯＳ制御ダイオード８２内部の蓄積電荷を減らす。そして、そのゲート電圧ＶＧＡが０Ｖのままの状態で、時刻ｔ０で下アームのＩＧＢＴ８１をターンオンさせ、上アームのＭＯＳ制御ダイオード８２を逆回復させる。
続いて、時刻ｔ０を過ぎ、ＭＯＳ制御ダイオード８２に逆バイアスがかかり始めたら、任意の時刻ｔ２にＭＯＳ制御ダイオード８２のゲート電圧ＶＧＡを０Ｖから再び−１５Ｖに切替える。こうして、ｐチャネルＭＯＳＦＥＴを導通させることで、ｐ層１３をアノード電極２２の電位に固定し、阻止特性をより安定させるとともに、下アームのＩＧＢＴ８１が次にターンオフし、ＭＯＳ制御ダイオード８２に電流が転流する場合に対応できるように待機する。
なお、ＩＧＢＴ８１がターンオンし、ＭＯＳ制御ダイオード８２が再び−１５Ｖになるまでのリカバー期間ｔｄ＿ｒｒ２の最小値は、ＭＯＳ制御ダイオード８２に逆バイアスが加わり始めるまで短くすることができる。この時間を短くすることで、ｎ−層１２やｐ層１３に蓄えられたホールをスムーズにｐチャネルＭＯＳＦＥＴを経由して吐き出すことができ、逆回復損失を低減することができる。
本実施形態に係る半導体装置１からなるＭＯＳ制御ダイオード８２は、前記したように、ゲート電圧ＶＧＡが０Ｖでも十分な阻止特性を有し、逆回復電圧の高電圧に耐えることができる。そのため、駆動波形制御の精度上、リカバー期間ｔｄ＿ｒｒ２をあまり短くできない場合でも、ゲート電圧ＶＧＡは０Ｖを維持できればよい。したがって、本実施形態に係るＭＯＳ制御ダイオード８２は、駆動波形の制御精度に尤度を持たせることができるという特徴的な効果を奏する。
また、本発明では、スイッチングモード期間のゲート電圧ＶGAを０Ｖ以上、例えば＋１５Ｖにすることも可能である。なぜならば、図７で示したように、ゲート電圧ＶGAが＋２０Ｖでも逆回復時の逆方向電圧を阻止できる能力を本発明は有しているからである。ゲート電圧ＶGAを正にすることにより、ゲート絶縁膜３２と接する半導体基体１の表面にｎ層が形成され、電荷引き抜き期間ｔｄ＿ｒｒ１においてｎ+層１１から注入しｎ-層１２に蓄積した電子をアノード電極２２へ流れ込みやすくできる。結果、ｎ-層１２に蓄積した電荷をスムーズに引き抜けるという特徴をもつ。特に、ゲート絶縁膜３２と接するｐ層１３の表面に形成されるｎ反転層は、電子を収集し、ｎ層１４へ導き、ｎ-層１２の蓄積電荷を低減する効果が大きい。
≪第２の実施形態≫
図１０は、本発明の第２の実施形態に係る半導体装置２の断面構造の例を示した図である。第２の実施形態に係る半導体装置２と第１の実施形態に係る半導体装置１とは、ゲート電極２３が半導体基体の一方の側面に接しているか、または両方の側面に接しているかで相違している。すなわち、図１に示された半導体装置１では、ゲート電極２３の両側面は、ゲート絶縁膜３２を介して半導体基体（ｐ層１３、ｎ層１４、ｐ+層１６）に接している。それに対し、本実施形態に係る半導体装置１では、ゲート電極２３の一方の側面は、ゲート絶縁膜３２を介して半導体基体（ｐ層１３、ｎ層１４、ｐ + 層１６）に接し、他方の側面は、厚い絶縁膜３１に接している。なお、このように一方の側面がゲート絶縁膜３２を介して半導体基体に接し、他方の側面が絶縁体層に接しているゲート電極２３は、しばしば、サイドウォールゲートと呼ばれる。
そのため、本実施形態では、ゲート電極２３がゲート絶縁膜３２を介して半導体基体と接する面積が第１の実施形態に比べ約半分になる。また、さらに大きなｄｖ／ｄｔに対してもゲート電位がより安定するという特徴をもつ。その結果、ゲート電極２３のゲート容量が半減されることとなるため、ゲート電極２３の駆動が容易になるという効果が得られる。なお、これ以外の効果は、第１の実施形態の場合とほぼ同じである。例えば、距離Ａ＜Ｂとした場合に得られる順方向電圧の低減効果なども、第１の実施形態の場合と同じように得られる。
≪第３の実施形態≫
図１１は、本発明の第３の実施形態に係る半導体装置３の断面構造の例を示した図である。第３の実施形態に係る半導体装置３は、ゲート電極２３が半導体基体の表面に設けられたプレーナ構造である点で、第１の実施形態に係る半導体装置１（図１参照）と相違している。プレーナ構造の半導体装置３は、半導体基体にトレンチを掘る必要がないので、製造プロセスが容易という効果がある。なお、これ以外の効果は、第１の実施形態の場合とほぼ同じである。
≪第４の実施形態≫
図１２は、本発明の第４の実施形態に係る半導体装置４の断面構造の例を示した図である。第４の実施形態に係る半導体装置４は、アノード電極２２がｎ層１４だけでなくｐ層１３にも接触しており、ｐ層１３との間にｐ型ショットキー接合４２が形成されている点で、第１の実施形態に係る半導体装置１とは相違している。本実施形態では、ｐ型ショットキー接合４２が形成されたことにより、第１の実施形態で説明した寄生ｎｐｎトランジスタによる阻止特性の低下や、逆回復時にアノード電極２２の底のｎ層１４がホールの流れを阻害する懸念が解消される。
一方、順方向特性では、アノード電極２２からｐ層１３へ直接に電流が流れやすくなるので、ｐチャネルＭＯＳＦＥＴの蓄積電荷量の制御機能が損なわれるのではないかという懸念も想定される。しかしながら、本実施形態では、アノード電極２２とｐ層１３とがｐ型ショットキー接合４２しているため、その懸念はない。すなわち、本実施形態では、順方向の場合、このｐ型ショットキー接合４５が逆バイアスとなるので、アノード電極２２からｐ層１３への直接の電流の流れが抑制される。したがって、ＰチャネルＭＯＳＦＥＴの電流制御機能は維持される。
なお、本実施形態では、アノード電極２２とｎ層１４の側壁との接触は、ショットキー接合でもオーミック接合でもよい。ただし、その効果については、次に説明するように、やや相違がある。
図１３は、図１２の断面構造を有する半導体装置４の等価回路の例を示した図であり、（ａ）は、アノード電極２２とｎ層１４とがオーミック接合する場合の例、（ｂ）は、アノード電極２２とｎ層１４とがショットキー接合する場合の例である。図１３（ａ）のオーミック接号の場合、ｎ層１４がアノード電極２２の電位に固定されるので、ｎ層１４の電位がフローティングとならず、ｐチャネルＭＯＳＦＥＴのゲート閾値電圧が安定する。一方、逆回復時には、ホールがｐ層１３とｐ型ショットキー接合４２を通ってアノード電極２２に流れ込むときに、ｐ層１３とｎ層１４が順バイアスされ、ｎ層１４、ｐ層１３、ｎ−層１２からなる寄生のｎｐｎトランジスタが動作し、半導体装置４の誤動作の懸念が残る。
図１３（ｂ）のショットキー接合の場合、ｎ層１４とアノード電極２２はｎ型のショットキー接合となるので、逆回復時には逆バイアスとなり、アノード電極２２からｎ層１４への電流の流れが抑制される。したがって、前記の寄生ｎｐｎトランジスタの動作が抑制され、図１３（ａ）のオーミック接合の場合に比べ、誤動作を防止できるという効果を期待することができる。また、このショットキー接合によるｐチャネルＭＯＳＦＥＴのゲート閾値電圧への影響は、ｎ層１４の電位がショットキー接合の障壁の高さだけ高くなるフローティング電位になるが、その電位に固定されるので、ゲート閾値電圧への影響は少ない。
≪第５の実施形態≫
図１４は、本発明の第５の実施形態に係る半導体装置５の断面構造の例を示した図である。第５の実施形態に係る半導体装置５は、ゲート電極２３がサイドウォールゲートとなっている点で、図１２の第４の実施形態に係る半導体装置４と相違している。したがって、本実施形態でサイドウォールゲートとした効果は、図１０の第２の実施形態に係る半導体装置２で説明した効果と同様の効果が得られる。また、その他の効果は、第４の実施形態に係る半導体装置４の効果と同様である。
≪第６の実施形態≫
図１５は、本発明の第６の実施形態に係る半導体装置６の断面構造の例を示した図である。第６の実施形態に係る半導体装置６は、ゲート電極２３が半導体基体の表面に設けられたプレーナ構造である点で、図１２の第４の実施形態に係る半導体装置４と相違している。したがって、本実施形態でゲート電極２３をプレーナ構造とした効果は、図１１の第３の実施形態に係る半導体装置３で説明した効果と同様の効果が得られる。また、その他の効果は、第４の実施形態に係る半導体装置４の効果と同様である。
≪アノード電極２２についての補足≫
図１、図１０に示されたアノード電極２２の構造と、図１２、図１４に示されたアノード電極２２の構造とは、半導体基体内に形成されたトレンチ（溝）の深さが異なっている。すなわち、アノード電極２２形成用のトレンチは、前者のケースでは、ｎ層１４内で留まっているが、後者のケースでは、ｐ層１３まで到達している。
ここで、いずれの構造のアノード電極２２であっても同じ製造プロセスで製造し、それぞれの実施形態で前記したそれぞれの効果が得られるようにしておくことが、半導体装置製造のロバスト性を高める上で重要である。そのためには、アノード電極２２のｎ層１４およびｐ層１３と接する界面の金属は、共通化できるショットキー金属であることが望ましい。ｎ形にもｐ形にもショットキー接合を作りやすい、共通するショットキー金属の障壁高さは、ｎ型とｐ型への障壁高さがほぼ同じになる、半導体基体のバンドギャップの約半分となる。つまり、Ｓｉ（シリコン）では、バンドギャップは、約１．１ｅＶなので、約０．５５ｅＶ程度の障壁高さをもつ金属が有効となる。
本発明の発明者らが計算により求めた結果、望ましい障壁高さは、０．４ｅＶ〜０．７ｅＶであることが分かった。このような障壁高さをもつ金属としては、Ｔｉ（チタン）、Ｗ（タングステン）、Ｍｏ（モリブデン）、Ｎｉ（ニッケル）、Ｃｏ（コバルト）、Ｃｒ（クロム）、または、それらを含有したシリサイドが好適である。とくに、ＴｉやＴｉシリサイドは、一般的なＬＳＩ（大規模集積回路）でも半導体との接合界面に広く用いられており、本発明の実施形態を実現する上でも採用しやすい好適な金属である。
この場合、アノード電極２２がｎ層１４およびｐ層１３と接する界面部分のみにＴｉやＴｉシリサイドを形成し、それ以外のアノード電極２２のほとんどの部分を、アルミニウムを主体とする金属で厚く形成するのが好ましい。こうすることにより、大電流を流すことが可能なアノード電極２２を得ることができる。また、ＴｉやＴｉシリサイドのような０．４ｅＶ〜０．７ｅＶの障壁高さをもつ金属をアノード電極２２の界面に用いることで、アルミニウム（０．７２ｅＶ）などに比べ障壁の高さが低いので、ｐ＋層１６と低抵抗に接触しやすく本発明の効果を実現しやすくなる。
また、ｎ層１４およびｐ層１３と接するアノード電極２２の界面にＴｉやＴｉシリサイドを用いる場合、ショットキー接合として機能させるためには、ｎ層１４およびｐ層１３の不純物濃度も重要である。ｎ層１４およびｐ層１３の不純物濃度が高いと、ＴｉやＴｉシリサイドがｎ層１４およびｐ層１３とオーミック接合を形成してしまうため、期待される効果が損なわれるためである。本発明の発明者らが検討した結果、ｎ層１４およびｐ層１３の界面付近での不純物濃度をそれぞれ５Ｅ１７ｃｍ−３以下にする必要があることが分かった。一方、ｐ＋層１６と低抵抗に接触させるには、ｐ＋層１６の界面での不純物濃度を１Ｅ１８ｃｍ−３以上にする必要があることも分かった。
≪第７の実施形態≫
図１６は、本発明の第７の実施形態に係る電力変換装置１０００の回路構成の例を示した図である。本実施形態に係る電力変換装置１０００は、図２１に示した従来の一般的なインバータ９９０の回路構成において、ｐｎダイオードからなるフライホイールダイオード１００をＭＯＳ制御ダイオード７００に置き換えたものである。ここで、ＭＯＳ制御ダイオード７００は、図１、図１０、図１１、図１２、図１４、図１５に示された構造を有する半導体装置１，２，３，４，５，６のいずれであってもよい。なお、図１６では、ＭＯＳ制御ダイオード７００は、図３に示した回路記号で表されている。
したがって、電力変換装置１０００では、ｐｎダイオードを用いた場合に比べれば、導通損失や逆方向損失が低減されるだけでなく、逆回復電流の低減によるＩＧＢＴ２００のターンオン電流も低減される。その結果、ＩＧＢＴ２００のターンオン損失も低減されるので、インバータの低損失化、すなわち、電力変換装置１０００の高効率化を実現することができる。
≪第８の実施形態≫
図１７は、本発明の第８の実施形態に係る電力変換装置１１００の回路構成の例を示した図である。本実施形態に係る電力変換装置１１００は、図１６に示した第７の実施形態に係る電力変換装置１０００の回路構成において、ＩＧＢＴ２００をデュアルゲートＩＧＢＴ８００に置き換えたものである。ここで、デュアルゲートＩＧＢＴ８００とは、時間差駆動が可能な２つのゲートを有するＩＧＢＴをいう。
図１８は、デュアルゲートＩＧＢＴ８００の断面構造の例を示した図である。この断面構造は、ＰＣＩＭ Ｅｕｒｏｐｅ ２０１７の学会講演予稿集における”Dual side-gate HiGT breaking through limitation of IGBT loss reduction”（三好他著、２０１７年５月）というタイトルの論文に基づく。
図１８の断面構造を有するデュアルゲートＩＧＢＴ８００では、単位セルにおけるゲート電極２３１，２３２をＧｃゲートとＧｓゲートの２つに分け、これらを時間差駆動することにより、ターンオフ損失やターンオン損失を低減することができる。なお、Ｇｃゲート２３１、Ｇｓゲート２３２の時間差駆動タイミングなどについては、別途、図２０を用いて説明する。
図１８に示したデュアルゲートＩＧＢＴ８００の断面構造、とくにゲート電極２３１、２３２の断面構造は、図１０に示した半導体装置２のゲート電極２３の構造と似ている。しかしながら、半導体基体部分のｎ型、ｐ型の領域区分には相違があり、また、半導体基体の表面側（上面側）、裏面側（下面側）に形成される電極の名称も相違している。デュアルゲートＩＧＢＴ８００では、表面側（上面側）には、エミッタ電極５２が形成され、裏面側（下面側）には、コレクタ電極５１が形成されている。
図１９は、図１８のデュアルゲートＩＧＢＴ８００を表す回路記号の例を示した図である。この回路記号は、本実施形態の説明の便宜上、新たに作成したものである。なお、図１９の回路記号で示されるデュアルゲートＩＧＢＴ８００の断面構造は、図１８の断面構造に限定されず、他の断面構造を有するものであってもよい。
図２０は、電力変換装置１１００の上下アームにおけるデュアルゲートＩＧＢＴ８００の２つのゲート電極２３１，２３２（Ｇｃゲート、Ｇｓゲート）およびＭＯＳ制御ダイオード７００のゲート電極２３（Ｇｄゲート）の駆動波形の例を示した図である。これらの駆動波形は、図示しないマイコンなどの制御回路で生成されるパルス幅ＡのＰＷＭ信号に基づき、デットタイム（ＤＴ）などを考慮しながらその制御回路により生成される。なお、図２０には、参考のために、従来の一般的なＩＧＢＴにおけるゲート（Ｇ）の駆動信号も併せて示されている。
図２０に示すように、制御回路は、デュアルゲートＩＧＢＴ８００をターンオフするときには、Ｇｃゲート駆動信号を時間ｔｄ＿ｏｆｆだけＧｓゲート駆動信号に先行してオフにする。これにより、デュアルゲートＩＧＢＴ８００の内部に蓄積されている電荷を低減することができる。次に、制御回路は、時間ｔｄ＿ｏｆｆ経過後、Ｇｓゲート駆動信号をオフすることで、高速にデュアルゲートＩＧＢＴ８００の電流を遮断し、デュアルゲートＩＧＢＴ８００のターンオフ損失を低減することができる。
一方、デュアルゲートＩＧＢＴ８００をターンオンするときには、制御回路は、Ｇｓゲート駆動信号をＧｃゲート駆動信号よりも時間ｔｄ＿ｏｎだけ先行してオンする。こうすることで、デュアルゲートＩＧＢＴ８００のスイッチングを制御し、ｄｖ／ｄｔを調整することが可能となる。次に、制御回路は、Ｇｃゲート駆動信号をオンすることで、デュアルゲートＩＧＢＴ８００の伝導度変調を向上させ、導通損失を低減させることができる。
ここで、デュアルゲートＩＧＢＴ８００のＧｃゲート駆動信号、Ｇｓゲート駆動信号とＭＯＳ制御ダイオード７００のＧｄゲート駆動信号との関係は、次のとおりである。ここで、Ｇｄゲート駆動信号を−１５Ｖから０Ｖに切替え、０Ｖに維持した後、さらに０Ｖから−１５Ｖに切替えるまでの期間を、以下、遷移期間という。なお、この遷移期間の０Ｖは、先に述べたように＋１５Ｖと正の電圧にすることも可能である。
ここで、制御回路は、自アームのデュアルゲートＩＧＢＴ８００のＧｓゲート駆動信号がターンオンする前に、直列接続された対アームのＭＯＳ制御ダイオード７００のＧｄゲート駆動信号を０Ｖまたは＋１５Ｖとし、このＭＯＳ制御ダイオード７００に並列接続されたデュアルゲートＩＧＢＴ８００のＧｃとＧｓのゲート駆動信号をオフする。これにより、ＰＷＭ信号のパルス幅Ａを再現することができる。すなわち、制御回路は、従来と同様のＰＷＭ信号からＧｄゲート駆動信号、Ｇｓゲート駆動信号、Ｇｃゲート駆動信号を矛盾なく生成することができる。なお、上アームの回路と下アームの回路がそれぞれ３回路になった場合であっても、ＰＷＭ信号からそれぞれの回路のＧｄゲート駆動信号、Ｇｓゲート駆動信号、Ｇｃゲート駆動信号を矛盾なく生成できることに変わりはない。
以上述べてきたＭＯＳ制御ダイオード７００は、従来のダイオードと同様、ｎ−層１２の少数キャリアのライフタイムを低減することで、さらに逆回復電流を低減でき、逆回復損失を低減できるのはいうまでもない。さらに、ライフタイムを長くし、順方向電圧を低減した第１のＭＯＳ制御ダイオードと、ライフタイムを短くし逆回復電流（逆回復損失）を低減した第２のＭＯＳ制御ダイオードと、を並列接続した構成の場合には、加えて導通損失も低減できる効果がある。
この構成によれば、順方向時には、第１のＭＯＳ制御ダイオードと第２のＭＯＳ制御ダイオードのゲート電極２３をともにオンし、主に第１のＭＯＳ制御ダイオードに電流を流すことで導通損失を低減することができる。また、逆回復時には、その逆回復直前に第１のＭＯＳ制御ダイオードのゲート電極２３をオフし、主電流の流れを第２のＭＯＳ制御ダイオードへ移し、さらに第２のＭＯＳ制御ダイオードをオフする。こうすることにより、第２のＭＯＳ制御ダイオードの蓄積電荷を減らし、第２のＭＯＳ制御ダイオードの短いライフタイムにより逆回復損失を減らすことができる。このような構成と効果を得ることができるのも、ＭＯＳゲートでダイオードの電流を制御できる本発明の新たな効果である。
したがって、以上のような第１のＭＯＳ制御ダイオードと第２のＭＯＳ制御ダイオードとを並列接続した構成によれば、第１のＭＯＳ制御ダイオードの低導通損失と第２のＭＯＳ制御ダイオードの低逆回復損失を同時に活かした複合型のＭＯＳ制御ダイオードを実現することができる。
また、以上のようなＭＯＳ制御ダイオード７００とデュアルゲートＩＧＢＴ８００とを１つの半導体チップの中に集積することも可能である。１つの半導体基体の中に集積することにより、ＭＯＳ制御ダイオード７００およびデュアルゲートＩＧＢＴ８００全体としての実装面積を小さくできるので、電力変換装置１０００，１１００を小型化することができる。
とくに、図１０や図１４で示した半導体装置２，５（ＭＯＳ制御ダイオード７００）と、図１７で示したデュアルゲートＩＧＢＴ８００は、いずれも同じようなサイドゲートを有しているので、１つの半導体チップとして集積化しやすい。もちろん、従来のシングルゲートのＩＧＢＴであっても、本発明のＭＯＳ制御ダイオード７００を同一の半導体チップに集積することは可能である。
以上のようなデュアルゲートＩＧＢＴ８００およびＭＯＳ制御ダイオード７００は、シリコンを使った半導体製造プロセスで容易に製作することができる。そして、図２０に示した駆動により、安全にかつ低損失にインバータなどの電力変換装置１１００を高効率運転できる。その結果、高コストなＳｉＣを使うことなく、半導体装置や、インバータ装置などの電力変換装置における電力消費の高効率化を図ることができる。そのため、電力変換装置を普及促進することができ、低炭素社会に向けた省エネルギーや新エネルギーを推進することができる。
なお、本発明は、以上に説明した実施形態や実施例に限定されるものではなく、さらに、様々な変形例が含まれる。例えば、前記した実施形態および実施例は、本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施形態や実施例の構成の一部を、他の実施形態や実施例の構成に置き換えることが可能であり、また、ある実施形態や実施例の構成に他の実施形態や実施例の構成を加えることも可能である。また、各実施形態や実施例の構成の一部について、他の実施形態や実施例に含まれる構成を追加・削除・置換することも可能である。
１，２，３，４，５，６ 半導体装置（ＭＯＳ制御ダイオード）
１１ ｎ＋層
１２ ｎ−層
１３ ｐ層
１４ ｎ層
１５ ｐ層
１６ ｐ＋層
２１ カソード電極
２２ アノード電極
２３ ゲート電極
３１ 絶縁膜
３２ ゲート絶縁膜
４１ ｎ型ショットキー接合
４２，４５ ｐ型ショットキー接合
５１ コレクタ電極
５２ エミッタ電極
８０ 電力変換装置
８１ ＩＧＢＴ
８２ ＭＯＳ制御ダイオード
１００，１０１ フライホイールダイオード
２００ ＩＧＢＴ
２１０ ドレイン電極
２２０ ソース電極
２２１ 電極
２３１ Ｇｃゲート
２３２ Ｇｓゲート
４００ ショットキーダイオード
５００ パワーＭＯＳＦＥＴ
７００ ＭＯＳ制御ダイオード
８００ デュアルゲートＩＧＢＴ
９００ プラス側電源端子
９０１ マイナス側電源端子
９１０ Ｕ相
９１１ Ｖ相
９１２ Ｗ相
９５０ モータ
９９０ インバータ
Ｖｃｃ 直流電源

Claims (16)

  1. 一対の表面をもつ半導体基体と、
    前記半導体基体の一方の表面に露出する第１導電型の第１の半導体層と、
    前記半導体基体の他方の表面側に設けられ前記第１の半導体層に接し前記第１の半導体層より不純物濃度が低い第１導電型の第２の半導体層と、
    前記第２の半導体層内に形成され第２の半導体層より不純物濃度が高い第２導電型の第３の半導体層と、
    前記第３の半導体層内に形成された第１導電型の第４の半導体層と、
    前記第４の半導体層内に形成された第２導電型の第５の半導体層と、
    前記半導体基体の前記一方の表面側に設けられ前記第１の半導体層にオーミックに接触したカソード電極と、
    前記半導体基体の前記他方の表面に設けられ前記第５の半導体層と前記第４の半導体層とに接触したアノード電極と、
    前記半導体基体の前記他方の表面に設けられたゲート電極と、
    前記ゲート電極と前記半導体基体の間に形成されたゲート絶縁膜と
    を備え、
    前記ゲート電極が前記ゲート絶縁膜を介して前記半導体基体と接する面は、前記第３の半導体層と前記第４の半導体層と前記第５の半導体層とに囲まれており、前記ゲート電極と前記第３の半導体層と前記第４の半導体層と前記第５の半導体層とによりＭＯＳＦＥＴが形成され、
    前記アノード電極は、前記第５の半導体層の少なくとも一部で電気的に低抵抗に接触し、前記アノード電極の電位に対して前記第３の半導体層が負の電位になる電圧が印加された場合には、前記アノード電極と前記第３の半導体層とをつなぐ経路の中に逆方向の阻止特性となる接合を有している
    ことを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記アノード電極は、さらに、前記第３の半導体層に接触している
    ことを特徴とする半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記アノード電極と前記第４の半導体層との接合はショットキー接合である
    ことを特徴とする半導体装置。
  4. 請求項２に記載の半導体装置において、
    前記アノード電極と前記第３の半導体層との接合はショットキー接合である
    ことを特徴とする半導体装置。
  5. 請求項３または請求項４に記載の半導体装置において、
    前記半導体基体がシリコン半導体からなり、前記ショットキー接合は、その障壁の高さが０．４ｅＶないし０．７ｅＶである
    ことを特徴とする半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記アノード電極の少なくとも前記第４の半導体層に接する領域がＴｉまたはＴｉシリサイドで形成されている
    ことを特徴とする半導体装置。
  7. 請求項２に記載の半導体装置において、
    前記アノード電極の少なくとも前記第３の半導体層に接する領域がＴｉまたはＴｉシリサイドで形成されている
    ことを特徴とする半導体装置。
  8. 請求項１に記載の半導体装置において、
    前記第３の半導体層の不純物濃度および前記第４の半導体層の不純物濃度は、いずれも５×１０17ｃｍ-3以下である
    ことを特徴とする半導体装置。
  9. 請求項１に記載の半導体装置において、
    １つまたは２つの前記ゲート電極からなり、前記半導体基体上に繰り返し配列される基本セルを有し、
    前記ゲート電極が前記ゲート絶縁膜を介して前記第５の半導体層と接する前記半導体基体表面上の位置を点Ｘとし、前記点Ｘと一方の側に隣接する第２の点Ｘとの間に前記アノード電極が前記第５の半導体層に接触する領域を有するとき、前記点Ｘと前記第２の点Ｘの間の間隔をＡとし、前記点Ｘと前記第２の点Ｘとは反対側に隣接する第３の点Ｘとの間の間隔をＢとした場合、Ｂ＞Ａである
    ことを特徴とする半導体装置。
  10. 請求項１に記載の半導体装置において、
    前記ゲート電極は、前記半導体基体の前記他方の表面に設けられたプレーナ構造、前記半導体基体の前記他方の表面から半導体基体に掘られたトレンチゲート構造、および、前記半導体基体の側面に設けられたサイドゲート構造のうちのいずれかの構造である
    ことを特徴とする半導体装置
  11. 請求項１に記載の半導体装置において、
    前記ＭＯＳＦＥＴをオンし、前記アノード電極と前記カソード電極の間が順バイアスされ導通している状態から、前記ＭＯＳＦＥＴをオフし、前記ＭＯＳＦＥＴが非導通の状態になった後に、前記アノード電極と前記カソード電極の間が逆バイアスされ、前記アノード電極と前記カソード電極の間に逆方向に電流が流れ始めたことを契機に、前記ＭＯＳＦＥＴを再びオンする
    ことを特徴とする半導体装置。
  12. 一対の直流端子と、電流をオン・オフするＩＧＢＴ素子が前記直流端子間に２つ直列に接続されて構成される直交流変換回路と、前記直交流変換回路の２つの前記ＩＧＢＴ素子が互いに接続される箇所に接続される交流端子と、を含んで構成される電力変換装置において、
    前記ＩＧＢＴ素子のそれぞれに逆並列に、請求項１ないし請求項１１のいずれか１項に記載の半導体装置からなるＭＯＳ制御ダイオードが接続されている
    ことを特徴とする電力変換装置。
  13. 請求項１２に記載の電力変換装置において、
    前記ＩＧＢＴ素子は、前記半導体装置と同一の半導体基体に形成されている
    ことを特徴とする電力変換装置。
  14. 請求項１２に記載の電力変換装置において、
    前記ＩＧＢＴ素子は、互いに独立にオン・オフ制御が可能な第１のゲートと第２のゲートを有するデュアルゲートＩＧＢＴである
    ことを特徴とする電力変換装置。
  15. 請求項１４に記載の電力変換装置において、
    前記半導体装置の前記ＭＯＳＦＥＴがオフしている期間内に、前記ＭＯＳ制御ダイオードに並列接続されている前記ＩＧＢＴ素子の前記第１のゲートおよび前記第２のゲートの両方をオフする
    ことを特徴とする電力変換装置。
  16. 請求項１４に記載の電力変換装置において、
    前記半導体装置は、互いに並列接続された第１の半導体装置と第２の半導体装置からなり、
    前記第２の半導体装置の前記第２の半導体層のキャリアのライフタイムは、前記第１の半導体装置の前記第２の半導体層のキャリアのライフタイムよりも長く、
    順方向時の少なくとも一時期において、前記第１の半導体装置および前記第２の半導体装置のそれぞれの前記ＭＯＳＦＥＴがともにオンの導通状態となり、
    逆回復時には、逆回復の直前に、前記第２の半導体装置のＭＯＳＦＥＴを前記第１の半導体装置のＭＯＳＦＥＴに先行してオフし、その後、前記第１の半導体装置のＭＯＳＦＥＴをオフする
    ことを特徴とする電力変換装置。
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