JP5724347B2 - 化合物半導体装置及びその製造方法 - Google Patents
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- 150000001875 compounds Chemical class 0.000 title claims description 128
- 239000004065 semiconductor Substances 0.000 title claims description 111
- 238000004519 manufacturing process Methods 0.000 title claims description 24
- 150000004767 nitrides Chemical class 0.000 claims description 39
- 150000002222 fluorine compounds Chemical class 0.000 claims description 30
- 238000000034 method Methods 0.000 claims description 24
- 229910052731 fluorine Inorganic materials 0.000 claims description 22
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 20
- 239000011737 fluorine Substances 0.000 claims description 20
- 238000010438 heat treatment Methods 0.000 claims description 20
- 238000001312 dry etching Methods 0.000 claims description 12
- 230000007423 decrease Effects 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052735 hafnium Inorganic materials 0.000 claims description 5
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 5
- 239000012212 insulator Substances 0.000 claims description 5
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 180
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 56
- 229910002704 AlGaN Inorganic materials 0.000 description 42
- 239000002131 composite material Substances 0.000 description 37
- 239000007789 gas Substances 0.000 description 16
- 229910018085 Al-F Inorganic materials 0.000 description 12
- 229910018179 Al—F Inorganic materials 0.000 description 12
- 239000000758 substrate Substances 0.000 description 11
- 239000011810 insulating material Substances 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000002955 isolation Methods 0.000 description 7
- 238000001039 wet etching Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000012299 nitrogen atmosphere Substances 0.000 description 4
- 230000010287 polarization Effects 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 239000002344 surface layer Substances 0.000 description 4
- 229910017111 AlOF Inorganic materials 0.000 description 3
- 229910008284 Si—F Inorganic materials 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 230000005533 two-dimensional electron gas Effects 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 125000001153 fluoro group Chemical group F* 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 230000002269 spontaneous effect Effects 0.000 description 2
- JLTRXTDYQLMHGR-UHFFFAOYSA-N trimethylaluminium Chemical compound C[Al](C)C JLTRXTDYQLMHGR-UHFFFAOYSA-N 0.000 description 2
- XCZXGTMEAKBVPV-UHFFFAOYSA-N trimethylgallium Chemical compound C[Ga](C)C XCZXGTMEAKBVPV-UHFFFAOYSA-N 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 238000010306 acid treatment Methods 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010893 electron trap Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
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- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
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Description
本発明は、化合物半導体装置及びその製造方法に関する。
窒化物半導体装置は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスとしての開発が活発に行われている。窒化物半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。特に、ＧａＮを電子走行層として、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、高耐圧及び高出力が実現できる。
ＡｌＧａＮ/ＧａＮ・ＨＥＭＴの一種として、ＧａＮ層上にゲート絶縁膜を介してゲート電極が形成されてなる、いわゆるＭＩＳ型のＡｌＧａＮ/ＧａＮ・ＨＥＭＴがある。このＨＥＭＴにおいて、ゲート絶縁膜の膜中欠陥部、及び終端面には、いわゆるダングリングボンドが存している。このダングリングボンドの存在は、トランジスタ動作のための閾値電圧に３Ｖ以上の変動が生じる主原因の一つであり、これにより高いトランジスタ特性を得ることができないという問題がある。
本発明は、上記の課題に鑑みてなされたものであり、ゲート絶縁膜のダングリングボンドを確実に低減させて閾値電圧の変動を１Ｖ以下に抑えて安定化させ、高いトランジスタ特性を得ることができる信頼性の高い化合物半導体装置及びその製造方法を提供することを目的とする。
化合物半導体装置の一態様は、化合物半導体層と、前記化合物半導体層上でゲート絶縁膜を介して形成されたゲート電極とを含み、前記ゲート絶縁膜は、少なくとも前記化合物半導体層との界面にフッ素化合物を含有しており、その厚み方向について前記界面から表面に向かって前記フッ素化合物の濃度が漸減している。
化合物半導体装置の一態様は、化合物半導体層と、前記化合物半導体層上でゲート絶縁膜を介して形成されたゲート電極とを含み、前記ゲート絶縁膜は、少なくとも前記化合物半導体層との界面にフッ素化合物を含有しており、前記化合物半導体層との界面にフッ素化合物を含有する第１の層と、前記第１の層上でフッ素化合物を含有しない第２の層との積層構造である。
化合物半導体装置の一態様は、化合物半導体層と、前記化合物半導体層上でゲート絶縁膜を介して形成されたゲート電極とを含み、前記ゲート絶縁膜は、少なくとも前記化合物半導体層との界面にフッ素化合物を含有しており、前記化合物半導体層との界面にフッ素化合物を含有する第１の層と、前記第１の層上でフッ素化合物を含有しない第２の層との積層構造である。
化合物半導体装置の製造方法の一態様は、化合物半導体層上にゲート絶縁膜を形成する工程と、前記化合物半導体層上に前記ゲート絶縁膜を介してゲート電極を形成する工程と
を含み、前記ゲート絶縁膜は、少なくとも前記化合物半導体層との界面にフッ素化合物を含有しており、その厚み方向について前記界面から表面に向かって前記フッ素化合物の濃度が漸減している。
化合物半導体装置の製造方法の一態様は、化合物半導体層上にゲート絶縁膜を形成する工程と、前記化合物半導体層上に前記ゲート絶縁膜を介してゲート電極を形成する工程とを含み、前記ゲート絶縁膜は、少なくとも前記化合物半導体層との界面にフッ素化合物を含有しており、前記化合物半導体層との界面にフッ素化合物を含有する第１の層と、前記第１の層上でフッ素化合物を含有しない第２の層との積層構造である。
化合物半導体装置の製造方法の一態様は、化合物半導体層上にゲート絶縁膜を形成する工程と、前記化合物半導体層上に前記ゲート絶縁膜を介してゲート電極を形成する工程とを含み、前記ゲート絶縁膜は、前記溝内において、少なくとも前記化合物半導体層との界面にフッ素化合物を含有しており、前記ゲート電極は、前記化合物半導体層に形成された溝内に、前記ゲート絶縁膜を介して一部が埋め込まれて形成され、前記溝を、フッ素を含有するエッチングガスを用いてドライエッチングにより形成し、前記ドライエッチング後に前記溝の内壁面に付着するフッ素を含有するエッチング残渣を除去することなく残存させ、前記ゲート絶縁膜の絶縁物を成膜する。
を含み、前記ゲート絶縁膜は、少なくとも前記化合物半導体層との界面にフッ素化合物を含有しており、その厚み方向について前記界面から表面に向かって前記フッ素化合物の濃度が漸減している。
化合物半導体装置の製造方法の一態様は、化合物半導体層上にゲート絶縁膜を形成する工程と、前記化合物半導体層上に前記ゲート絶縁膜を介してゲート電極を形成する工程とを含み、前記ゲート絶縁膜は、少なくとも前記化合物半導体層との界面にフッ素化合物を含有しており、前記化合物半導体層との界面にフッ素化合物を含有する第１の層と、前記第１の層上でフッ素化合物を含有しない第２の層との積層構造である。
化合物半導体装置の製造方法の一態様は、化合物半導体層上にゲート絶縁膜を形成する工程と、前記化合物半導体層上に前記ゲート絶縁膜を介してゲート電極を形成する工程とを含み、前記ゲート絶縁膜は、前記溝内において、少なくとも前記化合物半導体層との界面にフッ素化合物を含有しており、前記ゲート電極は、前記化合物半導体層に形成された溝内に、前記ゲート絶縁膜を介して一部が埋め込まれて形成され、前記溝を、フッ素を含有するエッチングガスを用いてドライエッチングにより形成し、前記ドライエッチング後に前記溝の内壁面に付着するフッ素を含有するエッチング残渣を除去することなく残存させ、前記ゲート絶縁膜の絶縁物を成膜する。
上記の各態様によれば、ゲート絶縁膜のダングリングボンドを確実に低減させて閾値電圧の変動を１Ｖ以下に抑えて安定化させ、高いトランジスタ特性を得ることができる信頼性の高い化合物半導体装置が実現する。
以下、諸実施形態について図面を参照して詳細に説明する。以下の諸実施形態では、化合物半導体装置の構成について、その製造方法と共に説明する。
なお、以下の図面において、図示の便宜上、相対的に正確な大きさ及び厚みに示していない構成部材がある。
なお、以下の図面において、図示の便宜上、相対的に正確な大きさ及び厚みに示していない構成部材がある。
（第１の実施形態）
本実施形態では、化合物半導体装置としてＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
図１〜図３は、第１の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。図示の便宜上、図２（ａ）〜図３（ａ）では、ゲート電極の近傍のみを拡大して示す。
本実施形態では、化合物半導体装置としてＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
図１〜図３は、第１の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。図示の便宜上、図２（ａ）〜図３（ａ）では、ゲート電極の近傍のみを拡大して示す。
先ず、図１（ａ）に示すように、成長用基板として例えば半絶縁性のＳｉＣ基板１上に、化合物半導体層２を形成する。化合物半導体層２は、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、及びキャップ層２ｅを有して構成される。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、電子走行層２ｂの電子供給層２ｄ（正確には中間層２ｃ）との界面近傍に２次元電子ガス（２ＤＥＧ）が生成される。
詳細には、ＳｉＣ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。
ＳｉＣ基板１上に、ＡｌＮ、ｉ（インテンショナリ・アンドープ）−ＧａＮ、ｉ−ＡｌＧａＮ、ｎ−ＡｌＧａＮ，及びｎ−ＧａＮを順次堆積し、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、及びキャップ層２ｅを積層形成する。ＡｌＮ、ＧａＮ、ＡｌＧａＮ、及びＧａＮの成長条件としては、原料ガスとしてトリメチルアルミニウムガス、トリメチルガリウムガス、及びアンモニアガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるトリメチルアルミニウムガス、Ｇａ源であるトリメチルガリウムガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。
ＧａＮ、ＡｌＧａＮをｎ型として成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ4ガスを所定の流量で原料ガスに添加し、ＧａＮ及びＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０18／ｃｍ3程度とする。
ここで、バッファ層２ａは膜厚０．１μｍ程度、電子走行層２ｂは膜厚３μｍ程度、中間層２ｃは膜厚５ｎｍ程度、電子供給層２ｄは膜厚２０ｎｍ程度で例えばＡｌ比率０．２〜０．３程度、表面層２ｅは膜厚１０ｎｍ程度に形成する。
ここで、バッファ層２ａは膜厚０．１μｍ程度、電子走行層２ｂは膜厚３μｍ程度、中間層２ｃは膜厚５ｎｍ程度、電子供給層２ｄは膜厚２０ｎｍ程度で例えばＡｌ比率０．２〜０．３程度、表面層２ｅは膜厚１０ｎｍ程度に形成する。
続いて、図１（ｂ）に示すように、素子分離構造３を形成する。
詳細には、化合物半導体層２の素子分離領域に例えばアルゴン（Ａｒ）を注入する。これにより、化合物半導体層２及びＳｉＣ基板１の表層部分に素子分離構造３が形成される。素子分離構造３により、化合物半導体層２上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法を用いて行っても良い。
詳細には、化合物半導体層２の素子分離領域に例えばアルゴン（Ａｒ）を注入する。これにより、化合物半導体層２及びＳｉＣ基板１の表層部分に素子分離構造３が形成される。素子分離構造３により、化合物半導体層２上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法を用いて行っても良い。
続いて、図１（ｃ）に示すように、ソース電極４及びドレイン電極５を形成する。
詳細には、先ず、化合物半導体層２の表面におけるソース電極及びドレイン電極の形成予定位置のキャップ層２ｅ、電子供給層２ｄ、中間層２ｃ、及び電子走行層２ｂの表層部分に電極溝２Ａ，２Ｂを形成する。
化合物半導体層２の表面におけるソース電極及びドレイン電極の形成予定位置を開口するレジストマスクを形成する。このレジストマスクを用いて、キャップ層２ｅ、電子供給層２ｄ、中間層２ｃ、及び電子走行層２ｂの表層部分をドライエッチングして除去する。これにより、電極溝２Ａ，２Ｂが形成される。ドライエッチングには、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用いる。
詳細には、先ず、化合物半導体層２の表面におけるソース電極及びドレイン電極の形成予定位置のキャップ層２ｅ、電子供給層２ｄ、中間層２ｃ、及び電子走行層２ｂの表層部分に電極溝２Ａ，２Ｂを形成する。
化合物半導体層２の表面におけるソース電極及びドレイン電極の形成予定位置を開口するレジストマスクを形成する。このレジストマスクを用いて、キャップ層２ｅ、電子供給層２ｄ、中間層２ｃ、及び電子走行層２ｂの表層部分をドライエッチングして除去する。これにより、電極溝２Ａ，２Ｂが形成される。ドライエッチングには、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用いる。
電極材料として例えばＴｉ／Ａｌを用いる。電極形成には、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体層２上に塗布し、電極溝２Ａ，２Ｂを開口するレジストマスクを形成する。このレジストマスクを用いて、Ｔｉ／Ａｌを堆積する。Ｔｉの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、庇構造のレジストマスク及びその上に堆積したＴｉ／Ａｌを除去する。その後、ＳｉＣ基板１を、例えば窒素雰囲気中において５５０℃程度で熱処理し、残存したＴｉ／Ａｌを電子走行層２ｂとオーミックコンタクトさせる。以上により、電極溝２Ａ，２ＢをＴｉ／Ａｌの下部で埋め込むソース電極４及びドレイン電極５が形成される。
続いて、図２（ａ）に示すように、ゲート電極の電極溝を形成するためのレジストマスク１１を形成する。
詳細には、化合物半導体層２上にレジストを塗布する。レジストをリソグラフィーにより加工し、ゲート電極の形成予定位置に開口１１ａを形成する。以上により、開口１１ａからゲート電極の形成予定位置となるキャップ層２ｅの表面を露出するレジストマスク１１が形成される。
詳細には、化合物半導体層２上にレジストを塗布する。レジストをリソグラフィーにより加工し、ゲート電極の形成予定位置に開口１１ａを形成する。以上により、開口１１ａからゲート電極の形成予定位置となるキャップ層２ｅの表面を露出するレジストマスク１１が形成される。
続いて、図２（ｂ）に示すように、ゲート電極の形成予定位置に電極溝２Ｃを形成する。
レジストマスク１１を用いて、キャップ層２ｅを貫通して電子供給層２ｄの一部を残すようにドライエッチングして除去する。ドライエッチングには、Ａｒ等の不活性ガス及びＣＦ4，ＳＦ6，Ｃ2Ｆ6，ＣＨＦ3，Ｆ2等のフッ素系ガスをエッチングガスとして用いる。このとき、電子供給層２ｄの残存部分の厚みは、０ｎｍ〜２０ｎｍ程度、例えば１ｎｍ程度とする。これにより、電極溝２Ｃが形成される。
レジストマスク１１は、灰化処理等により除去する。
レジストマスク１１を用いて、キャップ層２ｅを貫通して電子供給層２ｄの一部を残すようにドライエッチングして除去する。ドライエッチングには、Ａｒ等の不活性ガス及びＣＦ4，ＳＦ6，Ｃ2Ｆ6，ＣＨＦ3，Ｆ2等のフッ素系ガスをエッチングガスとして用いる。このとき、電子供給層２ｄの残存部分の厚みは、０ｎｍ〜２０ｎｍ程度、例えば１ｎｍ程度とする。これにより、電極溝２Ｃが形成される。
レジストマスク１１は、灰化処理等により除去する。
ここで、図２（ｃ）に示すように、フッ素系ガスを用いたドライエッチングにより、形成された電極溝２Ｃの内壁面（底面及び側面）には、フッ素（Ｆ）を含有する残渣物１２が付着している。通常、この残渣物１２は不要であるため、所定の薬液を用いたウェットエッチング等により除去する。本実施形態では、残渣物１２を除去することなく積極的に残存させる。
なお、ゲート電極の電極溝の形成には、上記のドライエッチングの代わりに、例えばウェットエッチング、イオンミリング等の手法を用いることもできる。但しこれらの場合、電極溝を形成した後、フッ素処理を施し、電極溝の内壁面にフッ素含有物を付与することを要する。フッ素処理としては、フッ酸処理又はフッ素系ガスを用いたプラズマ処理等が考えられる。
続いて、図２（ｄ）に示すように、Ａｌ2Ｏ3１３を堆積する。
詳細には、電極溝２Ｃの内壁面を覆うように、化合物半導体層２上に絶縁材料として例えばＡｌ2Ｏ3１３を、例えば原子層堆積法（Atomic Layer Deposition：ＡＬＤ法）により膜厚５ｎｍ〜１００ｎｍ程度、ここでは４０ｎｍ程度に堆積する。Ａｌ2Ｏ3１３中の電極溝２Ｃの底面との界面部位には、残渣物１２が取り込まれることになる。
なお、Ａｌ2Ｏ3１３の堆積は、ＡＬＤ法の代わりに、例えばＣＶＤ法等で行うようにしても良い。
詳細には、電極溝２Ｃの内壁面を覆うように、化合物半導体層２上に絶縁材料として例えばＡｌ2Ｏ3１３を、例えば原子層堆積法（Atomic Layer Deposition：ＡＬＤ法）により膜厚５ｎｍ〜１００ｎｍ程度、ここでは４０ｎｍ程度に堆積する。Ａｌ2Ｏ3１３中の電極溝２Ｃの底面との界面部位には、残渣物１２が取り込まれることになる。
なお、Ａｌ2Ｏ3１３の堆積は、ＡＬＤ法の代わりに、例えばＣＶＤ法等で行うようにしても良い。
続いて、図３（ａ）に示すように、Ａｌ2Ｏ3１３を熱処理し、ゲート絶縁膜６を形成する。
詳細には、例えば窒素雰囲気中でＳｉＣ基板１を、５００℃〜１５００℃、例えば最高温度を９００℃として熱処理する。この熱処理は、温度上昇時における熱のオーバーシュートを防止するため、室温から４００℃、４００℃から７００℃、７００℃から９００℃に温度上昇させ、合計の熱処理時間を１分〜２０分間、例えば２分間とした。この熱処理により、Ａｌ2Ｏ3１３は、その残渣物１２を包含する部位、即ち電極溝２Ｃの内壁面との界面部位で残渣物１２中のフッ素（Ｆ）が内部に拡散し、Ａｌ2Ｏ3１３中に、Ａｌ2Ｏ3及びＡｌ−Ｆ化合物の複合層１３ａが形成される。Ａｌ−Ｆ化合物としては、例えばＡｌＯＦの生成が考えられる。複合層１３ａは、上記の熱処理によりＡｌ2Ｏ3１３の下層部位、好ましくは５ｎｍ以内においてＦを拡散させ、Ａｌ2Ｏ3１３中の下層部位のみに形成される。これにより、複合層１３ａとＡｌ2Ｏ3１３との積層構造であるゲート絶縁膜６が形成される。但し、フッ素原子をＡｌ2Ｏ3１３の下層部位の１０ｎｍ以上に拡散させると、Ａｌ2Ｏ3１３中に拡散したフッ素原子濃度が低下し、ダングリングボンドを低下させられず、３Ｖ以上の閾値変動を引き起こす。
詳細には、例えば窒素雰囲気中でＳｉＣ基板１を、５００℃〜１５００℃、例えば最高温度を９００℃として熱処理する。この熱処理は、温度上昇時における熱のオーバーシュートを防止するため、室温から４００℃、４００℃から７００℃、７００℃から９００℃に温度上昇させ、合計の熱処理時間を１分〜２０分間、例えば２分間とした。この熱処理により、Ａｌ2Ｏ3１３は、その残渣物１２を包含する部位、即ち電極溝２Ｃの内壁面との界面部位で残渣物１２中のフッ素（Ｆ）が内部に拡散し、Ａｌ2Ｏ3１３中に、Ａｌ2Ｏ3及びＡｌ−Ｆ化合物の複合層１３ａが形成される。Ａｌ−Ｆ化合物としては、例えばＡｌＯＦの生成が考えられる。複合層１３ａは、上記の熱処理によりＡｌ2Ｏ3１３の下層部位、好ましくは５ｎｍ以内においてＦを拡散させ、Ａｌ2Ｏ3１３中の下層部位のみに形成される。これにより、複合層１３ａとＡｌ2Ｏ3１３との積層構造であるゲート絶縁膜６が形成される。但し、フッ素原子をＡｌ2Ｏ3１３の下層部位の１０ｎｍ以上に拡散させると、Ａｌ2Ｏ3１３中に拡散したフッ素原子濃度が低下し、ダングリングボンドを低下させられず、３Ｖ以上の閾値変動を引き起こす。
Ａｌ2Ｏ3を堆積した場合、その膜中、及び終端面にはダングリングボンドが存在する。本実施形態では、このダングリングボンドに残渣物１２のＦが結合してＡｌ−Ｆ化合物が生成し、上記の熱処理によりＡｌ2Ｏ3１３の電極溝２Ｃの内壁面における下層部位のみに複合層１３ａが形成される。これにより、Ａｌ2Ｏ3１３のダングリングボンドが確実に低減し、閾値電圧の変動を１Ｖ以下に抑制可能な信頼性の高いゲート絶縁膜６が得られる。更に、ゲート絶縁膜６内にＦを含有することにより電子トラップが減少し、ＡｌＧａＮのピエゾ電荷によってコンダクションバンドが引き上げられる。これにより、電子走行層２ｂでは、ゲート電極の形成部位（チャネル領域に相当する部位）で２ＤＥＧが減少し、電圧のオフ時には電流が流れない、いわゆるノーマリ・オフ動作の確実な実現に寄与することになる。更に、Ａｌ2Ｏ3１３中、及び終端面のダングリングボンドが低減することで、Ａｌ2Ｏ3１３の導電率が低下するのに伴い、ゲートリークが低減されてトランジスタ特性が向上する。
なお、複合層１３ａを、Ａｌ2Ｏ3１３の電極溝２Ｃの内壁面における下層部位のみならず、Ａｌ2Ｏ3１３のキャップ層２ｅ上の下層部位にも形成するようにしても良い。
この場合、図２（ｃ）において、所定の薬液を用いたウェットエッチング等を、電極溝２Ｃの内壁面に付着する残渣物１２を除去しきらない（所定量残存させる）限度で行う。これにより、図４（ａ）に示すように、電極溝２Ｃの内壁面から除去された残渣物１２がキャップ層２ｅ上に再付着する。
そして、図２（ｄ）と同様にＡｌ2Ｏ3１３を堆積し、図３（ａ）と同様の熱処理を行う。これにより、図４（ｂ）に示すように、Ａｌ2Ｏ3１３の下層部位のほぼ全体に複合層１３ａが形成される。
この場合、図２（ｃ）において、所定の薬液を用いたウェットエッチング等を、電極溝２Ｃの内壁面に付着する残渣物１２を除去しきらない（所定量残存させる）限度で行う。これにより、図４（ａ）に示すように、電極溝２Ｃの内壁面から除去された残渣物１２がキャップ層２ｅ上に再付着する。
そして、図２（ｄ）と同様にＡｌ2Ｏ3１３を堆積し、図３（ａ）と同様の熱処理を行う。これにより、図４（ｂ）に示すように、Ａｌ2Ｏ3１３の下層部位のほぼ全体に複合層１３ａが形成される。
続いて、図３（ｂ）に示すように、Ａｌ１４を堆積する。
詳細には、例えばスパッタ法によりゲート絶縁膜６上に電極材料、例えばＡｌ１４を、電極溝２Ｃ内をゲート絶縁膜６を介して埋め込む所定の膜厚に堆積する。Ａｌ１４の成膜条件は、例えば、圧力０．７Ｐａ、投入電力０．８kW、ターゲット−基板間距離(Ｔ／Ｓ)１５０ｍｍである。
詳細には、例えばスパッタ法によりゲート絶縁膜６上に電極材料、例えばＡｌ１４を、電極溝２Ｃ内をゲート絶縁膜６を介して埋め込む所定の膜厚に堆積する。Ａｌ１４の成膜条件は、例えば、圧力０．７Ｐａ、投入電力０．８kW、ターゲット−基板間距離(Ｔ／Ｓ)１５０ｍｍである。
続いて、図３（ｃ）に示すように、ゲート電極７を形成する。
Ａｌ１４上の電極溝２Ｃ上に相当する部位を覆うレジストマスクを形成し、このレジストマスクを用いて、Ａｌ１４をドライエッチングする。これにより、電極溝２Ｃ内をゲート絶縁膜６を介してＡｌ１４の一部で埋め込むゲート電極７が形成される。ゲート電極７を、ゲート絶縁膜６を介して電極溝２Ｃ内に一部を埋め込むように形成することにより、ゲート電極７と電子走行層２ｂとの間の距離が短縮化され、ノーマリ・オフ動作を得ることができる。
Ａｌ１４上の電極溝２Ｃ上に相当する部位を覆うレジストマスクを形成し、このレジストマスクを用いて、Ａｌ１４をドライエッチングする。これにより、電極溝２Ｃ内をゲート絶縁膜６を介してＡｌ１４の一部で埋め込むゲート電極７が形成される。ゲート電極７を、ゲート絶縁膜６を介して電極溝２Ｃ内に一部を埋め込むように形成することにより、ゲート電極７と電子走行層２ｂとの間の距離が短縮化され、ノーマリ・オフ動作を得ることができる。
なお、ゲート電極の形成は、上記のようにＡｌを堆積してパターニングする代わりに、例えば蒸着法等によりＮｉ／Ａｕをゲート絶縁膜６上に堆積し、リフトオフ法によりＮｉ／Ａｕのゲート電極を形成するようにしても良い。
しかる後、保護膜の形成、ソース電極４及びドレイン電極５、ゲート電極７のコンタクト形成等の諸工程を経て、ＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
以上説明したように、本実施形態によれば、ゲート絶縁膜６のダングリングボンドを確実に低減させて閾値電圧の変動を抑えて安定化させ、高いトランジスタ特性を得ることができる信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
なお、第１の実施形態では、ゲート絶縁膜の絶縁材料としてＡｌ2Ｏ3を例示したが、Ａｌ2Ｏ3を用いる代わりに、以下の絶縁材料を用いても良い。Ａｌの窒化物又は酸窒化物、シリコン（Ｓｉ）の酸化物、窒化物又は酸窒化物、ハフニウム（Ｈｆ）の酸化物、窒化物又は酸窒化物等、或いはこれらから適宜に選択して多層にゲート絶縁膜を形成することが考えられる。
Ａｌの窒化物又は酸窒化物を用いてゲート絶縁膜を形成した場合には、ゲート絶縁膜は、複合層と、Ａｌ窒化物層又はＡｌ酸窒化物層との積層構造に形成される。複合層は、電極溝２Ｃの内壁面との界面に形成されたＡｌ−Ｆ化合物と、Ａｌ窒化物又はＡｌ酸窒化物とを含有し、ゲート絶縁膜の下層部位のみに形成される。
Ｓｉの酸化物、窒化物又は酸窒化物を用いてゲート絶縁膜を形成した場合には、ゲート絶縁膜は、複合層と、Ｓｉ酸化物層、Ｓｉ窒化物層又はＳｉ酸窒化物層との積層構造に形成される。複合層は、電極溝２Ｃの内壁面との界面に形成されたＳｉ−Ｆ化合物と、Ｓｉ酸化物、Ｓｉ窒化物又はＳｉ酸窒化物とを含有し、ゲート絶縁膜の下層部位のみに形成される。
Ｈｆの酸化物、窒化物又は酸窒化物を用いてゲート絶縁膜を形成した場合には、ゲート絶縁膜は、複合層と、Ｈｆ酸化物層、Ｈｆ窒化物層又はＨｆ酸窒化物層との積層構造に形成される。複合層は、電極溝２Ｃの内壁面との界面に形成されたＨｆ−Ｆ化合物と、Ｈｆ酸化物、Ｈｆ窒化物又はＨｆ酸窒化物とを含有し、ゲート絶縁膜の下層部位のみに形成される。
（第２の実施形態）
本実施形態では、第１の実施形態と同様に、化合物半導体装置としてＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、ゲート絶縁膜の構成が若干異なる点で第１の実施形態と相違する。
図５は、第２の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの主要工程を示す概略断面図である。
本実施形態では、第１の実施形態と同様に、化合物半導体装置としてＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、ゲート絶縁膜の構成が若干異なる点で第１の実施形態と相違する。
図５は、第２の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの主要工程を示す概略断面図である。
先ず、第１の実施形態と同様に、図１（ａ）〜図２（ｄ）の諸工程を経る。化合物半導体層２上には、電極溝２Ｃの内壁面を覆うように、絶縁材料として例えばＡｌ2Ｏ3１３を堆積される。
続いて、図５に示すように、Ａｌ2Ｏ3１３を熱処理し、ゲート絶縁膜２１を形成する。
詳細には、例えば窒素雰囲気中でＳｉＣ基板１を、５００℃〜１５００℃、例えば最高温度を７００℃として熱処理する。この熱処理は、温度上昇時における熱のオーバーシュートを防止するため、室温から４００℃、４００℃から７００℃に温度上昇させ、合計の熱処理時間を１分〜２０分間、例えば２分間とした。この熱処理により、Ａｌ2Ｏ3１３は、その残渣物１２を包含する部位、即ち電極溝２Ｃの内壁面との界面部位で残渣物１２中のフッ素（Ｆ）が内部に拡散し、Ａｌ2Ｏ3１３中に、Ａｌ2Ｏ3及びＡｌ−Ｆ化合物の複合層１３ｂが形成される。Ａｌ−Ｆ化合物としては、例えばＡｌＯＦの生成が考えられる。複合層１３ｂは、上記の熱処理によりＡｌ2Ｏ3１３の下層部位のみにおいてＦが段階的に拡散し、Ａｌ2Ｏ3１３中の下層部位のみに電極溝２Ｃの底面との界面から上方へ向かうにつれてＦ濃度が漸減するように形成される。これにより、複合層１３ｂとＡｌ2Ｏ3１３との積層構造であるゲート絶縁膜２１が形成される。
詳細には、例えば窒素雰囲気中でＳｉＣ基板１を、５００℃〜１５００℃、例えば最高温度を７００℃として熱処理する。この熱処理は、温度上昇時における熱のオーバーシュートを防止するため、室温から４００℃、４００℃から７００℃に温度上昇させ、合計の熱処理時間を１分〜２０分間、例えば２分間とした。この熱処理により、Ａｌ2Ｏ3１３は、その残渣物１２を包含する部位、即ち電極溝２Ｃの内壁面との界面部位で残渣物１２中のフッ素（Ｆ）が内部に拡散し、Ａｌ2Ｏ3１３中に、Ａｌ2Ｏ3及びＡｌ−Ｆ化合物の複合層１３ｂが形成される。Ａｌ−Ｆ化合物としては、例えばＡｌＯＦの生成が考えられる。複合層１３ｂは、上記の熱処理によりＡｌ2Ｏ3１３の下層部位のみにおいてＦが段階的に拡散し、Ａｌ2Ｏ3１３中の下層部位のみに電極溝２Ｃの底面との界面から上方へ向かうにつれてＦ濃度が漸減するように形成される。これにより、複合層１３ｂとＡｌ2Ｏ3１３との積層構造であるゲート絶縁膜２１が形成される。
Ａｌ2Ｏ3を堆積した場合、その終端面にはダングリングボンドが存在する。本実施形態では、このダングリングボンドに残渣物１２のＦが結合してＡｌ−Ｆ化合物が生成し、上記の熱処理によりＡｌ2Ｏ3１３の電極溝２Ｃの内壁面における下層部位のみに複合層１３ｂが形成される。これにより、Ａｌ2Ｏ3１３のダングリングボンドが確実に低減し、閾値電圧の変動を１Ｖ以下に抑制可能な信頼性の高いゲート絶縁膜２１が得られる。
なお、複合層１３ｂを、Ａｌ2Ｏ3１３の電極溝２Ｃの内壁面における下層部位のみならず、Ａｌ2Ｏ3１３のキャップ層２ｅ上の下層部位にも形成するようにしても良い。
この場合、図２（ｃ）において、所定の薬液を用いたウェットエッチング等を、電極溝２Ｃの内壁面に付着する残渣物１２を除去しきらない（所定量残存させる）限度で行う。これにより、図４（ａ）と同様に、電極溝２Ｃの内壁面から除去された残渣物１２がキャップ層２ｅ上に再付着する。
そして、図２（ｄ）と同様にＡｌ2Ｏ3１３を堆積し、図５と同様の熱処理を行う。これにより、図６に示すように、Ａｌ2Ｏ3１３の下層部位のほぼ全体に複合層１３ｂが形成される。
この場合、図２（ｃ）において、所定の薬液を用いたウェットエッチング等を、電極溝２Ｃの内壁面に付着する残渣物１２を除去しきらない（所定量残存させる）限度で行う。これにより、図４（ａ）と同様に、電極溝２Ｃの内壁面から除去された残渣物１２がキャップ層２ｅ上に再付着する。
そして、図２（ｄ）と同様にＡｌ2Ｏ3１３を堆積し、図５と同様の熱処理を行う。これにより、図６に示すように、Ａｌ2Ｏ3１３の下層部位のほぼ全体に複合層１３ｂが形成される。
しかる後、第１の実施形態と同様に、図３（ｂ）及び図３（ｃ）の工程を経てゲート電極７を形成し、保護膜の形成、ソース電極４及びドレイン電極５、ゲート電極７のコンタクト形成等の諸工程を経て、ＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
以上説明したように、本実施形態によれば、ゲート絶縁膜２１のダングリングボンドを更に確実に低減させて閾値電圧の変動を抑えて安定化させ、高いトランジスタ特性を得ることができる信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
なお、第２の実施形態では、ゲート絶縁膜の絶縁材料としてＡｌ2Ｏ3を例示したが、Ａｌ2Ｏ3を用いる代わりに、以下の絶縁材料を用いても良い。Ａｌの窒化物又は酸窒化物、Ｓｉの酸化物、窒化物又は酸窒化物、Ｈｆの酸化物、窒化物又は酸窒化物等、或いはこれらから適宜に選択して多層にゲート絶縁膜を形成することが考えられる。
Ａｌの窒化物又は酸窒化物を用いてゲート絶縁膜を形成した場合には、ゲート絶縁膜は、複合層と、Ａｌ窒化物層又はＡｌ酸窒化物層との積層構造に形成される。複合層は、Ａｌ−Ｆ化合物と、Ａｌ窒化物又はＡｌ酸窒化物とを含有し、ゲート絶縁膜の下層部位のみに形成される。複合層は、電極溝２Ｃの底面との界面から上方へ向かうにつれてＦ濃度が漸減するように形成される。
Ｓｉの酸化物、窒化物又は酸窒化物を用いてゲート絶縁膜を形成した場合には、ゲート絶縁膜は、複合層と、Ｓｉ酸化物層、Ｓｉ窒化物層又はＳｉ酸窒化物層との積層構造に形成される。複合層は、Ｓｉ−Ｆ化合物と、Ｓｉ酸化物、Ｓｉ窒化物又はＳｉ酸窒化物とを含有し、ゲート絶縁膜の下層部位のみに形成される。複合層は、電極溝２Ｃの底面との界面から上方へ向かうにつれてＦ濃度が漸減するように形成される。
Ｈｆの酸化物、窒化物又は酸窒化物を用いてゲート絶縁膜を形成した場合には、ゲート絶縁膜は、複合層と、Ｈｆ酸化物層、Ｈｆ窒化物層又はＨｆ酸窒化物層との積層構造に形成される。複合層は、Ｈｆ−Ｆ化合物と、Ｈｆ酸化物、Ｈｆ窒化物又はＨｆ酸窒化物とを含有し、ゲート絶縁膜の下層部位のみに形成される。複合層は、電極溝２Ｃの底面との界面から上方へ向かうにつれてＦ濃度が漸減するように形成される。
（第３の実施形態）
本実施形態では、第１の実施形態と同様に、化合物半導体装置としてＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、ゲート絶縁膜の構成が若干異なる点で第１の実施形態と相違する。
図７は、第３の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの主要工程を示す概略断面図である。
本実施形態では、第１の実施形態と同様に、化合物半導体装置としてＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、ゲート絶縁膜の構成が若干異なる点で第１の実施形態と相違する。
図７は、第３の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの主要工程を示す概略断面図である。
先ず、第１の実施形態と同様に、図１（ａ）〜図２（ｃ）の諸工程を経る。化合物半導体層２上には、電極溝２Ｃの内壁面を覆うように、絶縁材料として例えばＡｌ2Ｏ3１３を堆積される。
続いて、図７に示すように、Ａｌ2Ｏ3１３を熱処理し、ゲート絶縁膜３１を形成する。
詳細には、例えば窒素雰囲気中でＳｉＣ基板１を、５００℃〜１５００℃、例えば最高温度を６００℃として熱処理する。この熱処理は、温度上昇時における熱のオーバーシュートを防止するため、室温から４００℃、４００℃から６００℃、合計の熱処理時間を１分〜２０分間、例えば１分間とした。この熱処理により、Ａｌ2Ｏ3１３は、その残渣物１２を包含する部位、即ち電極溝２Ｃの内壁面との界面部位から残渣物１２中のフッ素（Ｆ）が内部に拡散し、Ａｌ2Ｏ3及びＡｌ−Ｆ化合物の複合層１３ｃが形成される。Ａｌ−Ｆ化合物としては、例えばＡｌＯＦの生成が考えられる。複合層１３ｃは、上記の熱処理によりＡｌ2Ｏ3１３の全体にＦが拡散し、厚み方向の全ての領域でＦを含有するように形成される。これにより、複合層１３ｃからなるゲート絶縁膜３１が形成される。
詳細には、例えば窒素雰囲気中でＳｉＣ基板１を、５００℃〜１５００℃、例えば最高温度を６００℃として熱処理する。この熱処理は、温度上昇時における熱のオーバーシュートを防止するため、室温から４００℃、４００℃から６００℃、合計の熱処理時間を１分〜２０分間、例えば１分間とした。この熱処理により、Ａｌ2Ｏ3１３は、その残渣物１２を包含する部位、即ち電極溝２Ｃの内壁面との界面部位から残渣物１２中のフッ素（Ｆ）が内部に拡散し、Ａｌ2Ｏ3及びＡｌ−Ｆ化合物の複合層１３ｃが形成される。Ａｌ−Ｆ化合物としては、例えばＡｌＯＦの生成が考えられる。複合層１３ｃは、上記の熱処理によりＡｌ2Ｏ3１３の全体にＦが拡散し、厚み方向の全ての領域でＦを含有するように形成される。これにより、複合層１３ｃからなるゲート絶縁膜３１が形成される。
Ａｌ2Ｏ3を堆積した場合、その終端面にはダングリングボンドが存在する。本実施形態では、このダングリングボンドに残渣物１２のＦが結合してＡｌ−Ｆ化合物が生成し、上記の熱処理により、電極溝２Ｃの内壁面におけるＡｌ2Ｏ3１３内の全体にＦが拡散されて複合層１３ｃが形成される。これにより、Ａｌ2Ｏ3１３のダングリングボンドが確実に低減し、閾値電圧の変動を１Ｖ以下に抑制可能な信頼性の高いゲート絶縁膜３１が得られる。
なお、複合層１３ｃを、Ａｌ2Ｏ3１３の電極溝２Ｃの内壁面における部位のみならず、Ａｌ2Ｏ3１３のキャップ層２ｅ上の部位にも形成するようにしても良い。
この場合、図２（ｃ）において、所定の薬液を用いたウェットエッチング等を、電極溝２Ｃの内壁面に付着する残渣物１２を除去しきらない（所定量残存させる）限度で行う。これにより、図４（ａ）と同様に、電極溝２Ｃの内壁面から除去された残渣物１２がキャップ層２ｅ上に再付着する。
そして、図２（ｄ）と同様にＡｌ2Ｏ3１３を堆積し、図７と同様の熱処理を行う。これにより、図８に示すように、Ａｌ2Ｏ3１３のほぼ全体が複合層１３ｃとなる。
この場合、図２（ｃ）において、所定の薬液を用いたウェットエッチング等を、電極溝２Ｃの内壁面に付着する残渣物１２を除去しきらない（所定量残存させる）限度で行う。これにより、図４（ａ）と同様に、電極溝２Ｃの内壁面から除去された残渣物１２がキャップ層２ｅ上に再付着する。
そして、図２（ｄ）と同様にＡｌ2Ｏ3１３を堆積し、図７と同様の熱処理を行う。これにより、図８に示すように、Ａｌ2Ｏ3１３のほぼ全体が複合層１３ｃとなる。
しかる後、第１の実施形態と同様に、図３（ｂ）及び図３（ｃ）の工程を経てゲート電極７を形成し、保護膜の形成、ソース電極４及びドレイン電極５、ゲート電極７のコンタクト形成等の諸工程を経て、ＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
以上説明したように、本実施形態によれば、ゲート絶縁膜３１のダングリングボンドを更に確実に低減させて閾値電圧の変動を抑えて安定化させ、高いトランジスタ特性を得ることができる信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
なお、第３の実施形態では、ゲート絶縁膜の絶縁材料としてＡｌ2Ｏ3を例示したが、Ａｌ2Ｏ3を用いる代わりに、以下の絶縁材料を用いても良い。Ａｌの窒化物又は酸窒化物、Ｓｉの酸化物、窒化物又は酸窒化物、Ｈｆの酸化物、窒化物又は酸窒化物等、或いはこれらから適宜に選択して多層にゲート絶縁膜を形成することが考えられる。
Ａｌの窒化物又は酸窒化物を用いてゲート絶縁膜を形成した場合には、ゲート絶縁膜は、その全体が、Ａｌ−Ｆ化合物と、Ａｌ窒化物又はＡｌ酸窒化物とを含有する複合層から形成される。
Ｓｉの酸化物、窒化物又は酸窒化物を用いてゲート絶縁膜を形成した場合には、ゲート絶縁膜は、その全体が、Ｓｉ−Ｆ化合物と、Ｓｉ酸化物、Ｓｉ窒化物又はＳｉ酸窒化物とを含有する複合層から形成される。
Ｈｆの酸化物、窒化物又は酸窒化物を用いてゲート絶縁膜を形成した場合には、ゲート絶縁膜は、その全体が、Ｈｆ−Ｆ化合物と、Ｈｆ酸化物、Ｈｆ窒化物又はＨｆ酸窒化物とを含有する複合層から形成される。
Ｓｉの酸化物、窒化物又は酸窒化物を用いてゲート絶縁膜を形成した場合には、ゲート絶縁膜は、その全体が、Ｓｉ−Ｆ化合物と、Ｓｉ酸化物、Ｓｉ窒化物又はＳｉ酸窒化物とを含有する複合層から形成される。
Ｈｆの酸化物、窒化物又は酸窒化物を用いてゲート絶縁膜を形成した場合には、ゲート絶縁膜は、その全体が、Ｈｆ−Ｆ化合物と、Ｈｆ酸化物、Ｈｆ窒化物又はＨｆ酸窒化物とを含有する複合層から形成される。
（第４の実施形態）
本実施形態では、第１〜第３の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えた電源装置を開示する。
図９は、第４の実施形態による電源装置の概略構成を示す結線図である。
本実施形態では、第１〜第３の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えた電源装置を開示する。
図９は、第４の実施形態による電源装置の概略構成を示す結線図である。
本実施形態による電源装置は、高圧の一次側回路４１及び低圧の二次側回路４２と、一次側回路４１と二次側回路４２との間に配設されるトランス４３とを備えて構成される。
一次側回路４１は、交流電源４４と、いわゆるブリッジ整流回路４５と、複数（ここでは４つ）のスイッチング素子４６ａ，４６ｂ，４６ｃ，４６ｄとを備えて構成される。また、ブリッジ整流回路４５は、スイッチング素子４６ｅを有している。
二次側回路４２は、複数（ここでは３つ）のスイッチング素子４７ａ，４７ｂ，４７ｃを備えて構成される。
一次側回路４１は、交流電源４４と、いわゆるブリッジ整流回路４５と、複数（ここでは４つ）のスイッチング素子４６ａ，４６ｂ，４６ｃ，４６ｄとを備えて構成される。また、ブリッジ整流回路４５は、スイッチング素子４６ｅを有している。
二次側回路４２は、複数（ここでは３つ）のスイッチング素子４７ａ，４７ｂ，４７ｃを備えて構成される。
本実施形態では、一次側回路４１のスイッチング素子４６ａ，４６ｂ，４６ｃ，４６ｄ，４６ｅが、第１〜第３の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴとされている。一方、二次側回路４２のスイッチング素子４７ａ，４７ｂ，４７ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。
本実施形態では、ゲート絶縁膜のダングリングボンドを更に確実に低減させて閾値電圧の変動を抑えて安定化させ、高いトランジスタ特性を得ることができる信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴを高圧回路に適用する。これにより、信頼性の高い大電力の電源回路が実現する。
（第５の実施形態）
本実施形態では、第１〜第３の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えた高周波増幅器を開示する。
図１０は、第５の実施形態による高周波増幅器の概略構成を示す結線図である。
本実施形態では、第１〜第３の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えた高周波増幅器を開示する。
図１０は、第５の実施形態による高周波増幅器の概略構成を示す結線図である。
本実施形態による高周波増幅器は、ディジタル・プレディストーション回路５１と、ミキサー５２ａ，５２ｂと、パワーアンプ５３とを備えて構成される。
ディジタル・プレディストーション回路５１は、入力信号の非線形歪みを補償するものである。ミキサー５２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ５３は、交流信号とミキシングされた入力信号を増幅するものであり、第１〜第３の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを有している。なお図１０では、例えばスイッチの切り替えにより、出力側の信号をミキサー５２ｂで交流信号とミキシングしてディジタル・プレディストーション回路５１に送出できる構成とされている。
ディジタル・プレディストーション回路５１は、入力信号の非線形歪みを補償するものである。ミキサー５２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ５３は、交流信号とミキシングされた入力信号を増幅するものであり、第１〜第３の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを有している。なお図１０では、例えばスイッチの切り替えにより、出力側の信号をミキサー５２ｂで交流信号とミキシングしてディジタル・プレディストーション回路５１に送出できる構成とされている。
本実施形態では、ゲート絶縁膜のダングリングボンドを更に確実に低減させて閾値電圧の変動を抑えて安定化させ、高いトランジスタ特性を得ることができる信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴを高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。
（他の実施形態）
第１〜第５の実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示した。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ以外にも、以下のようなＨＥＭＴに適用できる。
第１〜第５の実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示した。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ以外にも、以下のようなＨＥＭＴに適用できる。
・その他のＨＥＭＴ例１
本例では、化合物半導体装置として、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＧａＮは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第１〜第５の実施形態では、電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＮ、電子供給層がｎ−ＩｎＡｌＮ、キャップ層がｎ−ＧａＮで形成される。また、この場合のピエゾ分極がほとんど発生しないため、２次元電子ガスは主にＩｎＡｌＮの自発分極により発生する。
本例では、化合物半導体装置として、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＧａＮは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第１〜第５の実施形態では、電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＮ、電子供給層がｎ−ＩｎＡｌＮ、キャップ層がｎ−ＧａＮで形成される。また、この場合のピエゾ分極がほとんど発生しないため、２次元電子ガスは主にＩｎＡｌＮの自発分極により発生する。
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、ゲート絶縁膜のダングリングボンドを低減させて閾値電圧の変動を抑えて安定化させ、高いトランジスタ特性を得ることができる信頼性の高いＩｎＡｌＮ／ＧａＮ・ＨＥＭＴが実現する。
・その他のＨＥＭＴ例２
本例では、化合物半導体装置として、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
ＧａＮとＩｎＡｌＧａＮは、後者の方が前者よりも格子定数が小さい化合物半導体である。この場合、上記した第１〜第５の実施形態では、電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＧａＮ、電子供給層がｎ−ＩｎＡｌＧａＮ、キャップ層がｎ+−ＧａＮで形成される。
本例では、化合物半導体装置として、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
ＧａＮとＩｎＡｌＧａＮは、後者の方が前者よりも格子定数が小さい化合物半導体である。この場合、上記した第１〜第５の実施形態では、電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＧａＮ、電子供給層がｎ−ＩｎＡｌＧａＮ、キャップ層がｎ+−ＧａＮで形成される。
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、ゲート絶縁膜のダングリングボンドを低減させて閾値電圧の変動を抑えて安定化させ、高いトランジスタ特性を得ることができる信頼性の高いＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
以下、化合物半導体装置及びその製造方法の諸態様を付記としてまとめて記載する。
（付記１）化合物半導体層と、
前記化合物半導体層上でゲート絶縁膜を介して形成されたゲート電極と
を含み、
前記ゲート絶縁膜は、少なくとも前記化合物半導体層との界面にフッ素化合物を含有することを特徴とする化合物半導体装置。
前記化合物半導体層上でゲート絶縁膜を介して形成されたゲート電極と
を含み、
前記ゲート絶縁膜は、少なくとも前記化合物半導体層との界面にフッ素化合物を含有することを特徴とする化合物半導体装置。
（付記２）前記ゲート絶縁膜は、シリコン、アルミニウム、及びハフニウムから選ばれた少なくとも１種の酸化物、窒化物、又は酸窒化物を含むことを特徴とする付記１に記載の化合物半導体装置。
（付記３）前記ゲート絶縁膜は、その厚み方向について前記界面から表面に向かって前記フッ素化合物の濃度が漸減していることを特徴とする付記１又は２に記載の化合物半導体装置。
（付記４）前記ゲート絶縁膜は、その厚み方向について全ての領域で前記フッ素化合物を含有することを特徴とする付記１又は２に記載の化合物半導体装置。
（付記５）前記ゲート電極は、前記化合物半導体層に形成された溝内に、前記ゲート絶縁膜を介して一部が埋め込まれてなり、
前記ゲート絶縁膜は、前記溝内において、少なくとも前記化合物半導体層との界面に前記フッ素化合物を含有することを特徴とする付記１〜４のいずれか１項に記載の化合物半導体装置。
前記ゲート絶縁膜は、前記溝内において、少なくとも前記化合物半導体層との界面に前記フッ素化合物を含有することを特徴とする付記１〜４のいずれか１項に記載の化合物半導体装置。
（付記６）化合物半導体層上にゲート絶縁膜を形成する工程と、
前記化合物半導体層上に前記ゲート絶縁膜を介してゲート電極を形成する工程と
を含み、
前記ゲート絶縁膜は、少なくとも前記化合物半導体層との界面にフッ素化合物を含有することを特徴とする化合物半導体装置の製造方法。
前記化合物半導体層上に前記ゲート絶縁膜を介してゲート電極を形成する工程と
を含み、
前記ゲート絶縁膜は、少なくとも前記化合物半導体層との界面にフッ素化合物を含有することを特徴とする化合物半導体装置の製造方法。
（付記７）前記ゲート絶縁膜の絶縁物を成膜した後、熱処理を行って、少なくとも前記界面に前記フッ素化合物を含有する前記ゲート絶縁膜を形成することを特徴とする付記６に記載の化合物半導体装置の製造方法。
（付記８）前記ゲート絶縁膜は、その厚み方向について前記界面から表面に向かって前記フッ素化合物の濃度が漸減していることを特徴とする付記６又は７に記載の化合物半導体装置の製造方法。
（付記９）前記ゲート絶縁膜は、その厚み方向について全ての領域で前記フッ素化合物を含有することを特徴とする付記６又は７に記載の化合物半導体装置の製造方法。
（付記１０）前記ゲート絶縁膜は、シリコン、アルミニウム、及びハフニウムから選ばれた少なくとも１種の酸化物、窒化物、又は酸窒化物を含むことを特徴とする付記６〜９のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１１）前記ゲート電極は、前記化合物半導体層に形成された溝内に、前記ゲート絶縁膜を介して一部が埋め込まれて形成され、
前記ゲート絶縁膜は、前記溝内において、少なくとも前記化合物半導体層との界面に前記フッ素化合物を含有することを特徴とする付記６〜１０のいずれか１項に記載の化合物半導体装置の製造方法。
前記ゲート絶縁膜は、前記溝内において、少なくとも前記化合物半導体層との界面に前記フッ素化合物を含有することを特徴とする付記６〜１０のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１２）前記溝を、フッ素を含有するエッチングガスを用いてドライエッチングにより形成し、
前記ドライエッチング後に前記溝の内壁面に付着するフッ素を含有するエッチング残渣を除去することなく残存させ、前記ゲート絶縁膜の絶縁物を成膜することを特徴とする付記１１に記載の化合物半導体装置の製造方法。
前記ドライエッチング後に前記溝の内壁面に付着するフッ素を含有するエッチング残渣を除去することなく残存させ、前記ゲート絶縁膜の絶縁物を成膜することを特徴とする付記１１に記載の化合物半導体装置の製造方法。
（付記１３）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源回路であって、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
化合物半導体層と、
前記化合物半導体層上でゲート絶縁膜を介して形成されたゲート電極と
を含み、
前記ゲート絶縁膜は、少なくとも前記化合物半導体層との界面にフッ素化合物を含有することを特徴とする電源回路。
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
化合物半導体層と、
前記化合物半導体層上でゲート絶縁膜を介して形成されたゲート電極と
を含み、
前記ゲート絶縁膜は、少なくとも前記化合物半導体層との界面にフッ素化合物を含有することを特徴とする電源回路。
（付記１４）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
化合物半導体層と、
前記化合物半導体層上でゲート絶縁膜を介して形成されたゲート電極と
を含み、
前記ゲート絶縁膜は、少なくとも前記化合物半導体層との界面にフッ素化合物を含有することを特徴とする高周波増幅器。
トランジスタを有しており、
前記トランジスタは、
化合物半導体層と、
前記化合物半導体層上でゲート絶縁膜を介して形成されたゲート電極と
を含み、
前記ゲート絶縁膜は、少なくとも前記化合物半導体層との界面にフッ素化合物を含有することを特徴とする高周波増幅器。
１ ＳｉＣ基板
２ 化合物半導体層
２ａ バッファ層
２ｂ 電子走行層
２ｃ 中間層
２ｄ 電子供給層
２ｅ キャップ層
３ 素子分離構造
２Ａ，２Ｂ，２Ｃ 電極溝
４ ソース電極
５ ドレイン電極
６，２１，３１ ゲート絶縁膜
７ ゲート電極
１１ レジストマスク
１１ａ 開口
１２ 残渣物
１３ Ａｌ2Ｏ3
１３ａ，１３ｂ，１３ｃ 複合層
１４ Ａｌ
４１ 一次側回路
４２ 二次側回路
４３ トランス
４４ 交流電源
４５ ブリッジ整流回路
４６ａ，４６ｂ，４６ｃ，４６ｄ，４６ｅ，４７ａ，４７ｂ，４７ｃ スイッチング素子
５１ ディジタル・プレディストーション回路
５２ａ，５２ｂ ミキサー
５３ パワーアンプ
２ 化合物半導体層
２ａ バッファ層
２ｂ 電子走行層
２ｃ 中間層
２ｄ 電子供給層
２ｅ キャップ層
３ 素子分離構造
２Ａ，２Ｂ，２Ｃ 電極溝
４ ソース電極
５ ドレイン電極
６，２１，３１ ゲート絶縁膜
７ ゲート電極
１１ レジストマスク
１１ａ 開口
１２ 残渣物
１３ Ａｌ2Ｏ3
１３ａ，１３ｂ，１３ｃ 複合層
１４ Ａｌ
４１ 一次側回路
４２ 二次側回路
４３ トランス
４４ 交流電源
４５ ブリッジ整流回路
４６ａ，４６ｂ，４６ｃ，４６ｄ，４６ｅ，４７ａ，４７ｂ，４７ｃ スイッチング素子
５１ ディジタル・プレディストーション回路
５２ａ，５２ｂ ミキサー
５３ パワーアンプ
Claims (8)
- 化合物半導体層と、
前記化合物半導体層上でゲート絶縁膜を介して形成されたゲート電極と
を含み、
前記ゲート絶縁膜は、少なくとも前記化合物半導体層との界面にフッ素化合物を含有しており、その厚み方向について前記界面から表面に向かって前記フッ素化合物の濃度が漸減していることを特徴とする化合物半導体装置。 - 化合物半導体層と、
前記化合物半導体層上でゲート絶縁膜を介して形成されたゲート電極と
を含み、
前記ゲート絶縁膜は、少なくとも前記化合物半導体層との界面にフッ素化合物を含有しており、前記化合物半導体層との界面にフッ素化合物を含有する第１の層と、前記第１の層上でフッ素化合物を含有しない第２の層との積層構造であることを特徴とする化合物半導体装置。 - 前記ゲート絶縁膜は、シリコン、アルミニウム、及びハフニウムから選ばれた少なくとも１種の酸化物、窒化物、又は酸窒化物を含むことを特徴とする請求項１又は２に記載の化合物半導体装置。
- 化合物半導体層上にゲート絶縁膜を形成する工程と、
前記化合物半導体層上に前記ゲート絶縁膜を介してゲート電極を形成する工程と
を含み、
前記ゲート絶縁膜は、少なくとも前記化合物半導体層との界面にフッ素化合物を含有しており、その厚み方向について前記界面から表面に向かって前記フッ素化合物の濃度が漸減していることを特徴とする化合物半導体装置の製造方法。 - 化合物半導体層上にゲート絶縁膜を形成する工程と、
前記化合物半導体層上に前記ゲート絶縁膜を介してゲート電極を形成する工程と
を含み、
前記ゲート絶縁膜は、少なくとも前記化合物半導体層との界面にフッ素化合物を含有しており、前記化合物半導体層との界面にフッ素化合物を含有する第１の層と、前記第１の層上でフッ素化合物を含有しない第２の層との積層構造であることを特徴とする化合物半導体装置の製造方法。 - 化合物半導体層上にゲート絶縁膜を形成する工程と、
前記化合物半導体層上に前記ゲート絶縁膜を介してゲート電極を形成する工程と
を含み、
前記ゲート絶縁膜は、前記溝内において、少なくとも前記化合物半導体層との界面にフッ素化合物を含有しており、
前記ゲート電極は、前記化合物半導体層に形成された溝内に、前記ゲート絶縁膜を介して一部が埋め込まれて形成され、
前記溝を、フッ素を含有するエッチングガスを用いてドライエッチングにより形成し、
前記ドライエッチング後に前記溝の内壁面に付着するフッ素を含有するエッチング残渣を除去することなく残存させ、前記ゲート絶縁膜の絶縁物を成膜することを特徴とする化合物半導体装置の製造方法。 - 前記ゲート絶縁膜の絶縁物を成膜した後、熱処理を行って、少なくとも前記界面に前記フッ素化合物を含有する前記ゲート絶縁膜を形成することを特徴とする請求項４〜６のいずれか１項に記載の化合物半導体装置の製造方法。
- 前記ゲート絶縁膜は、シリコン、アルミニウム、及びハフニウムから選ばれた少なくとも１種の酸化物、窒化物、又は酸窒化物を含むことを特徴とする請求項４〜７のいずれか１項に記載の化合物半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010276317A JP5724347B2 (ja) | 2010-12-10 | 2010-12-10 | 化合物半導体装置及びその製造方法 |
| US13/291,576 US8722476B2 (en) | 2010-12-10 | 2011-11-08 | Compound semiconductor device and manufacture process thereof |
| TW100140905A TW201230331A (en) | 2010-12-10 | 2011-11-09 | Compound semiconductor device and manufacture process thereof |
| CN2011104160928A CN102569380A (zh) | 2010-12-10 | 2011-12-09 | 化合物半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010276317A JP5724347B2 (ja) | 2010-12-10 | 2010-12-10 | 化合物半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2012124438A JP2012124438A (ja) | 2012-06-28 |
| JP5724347B2 true JP5724347B2 (ja) | 2015-05-27 |
Family
ID=46198487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010276317A Expired - Fee Related JP5724347B2 (ja) | 2010-12-10 | 2010-12-10 | 化合物半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8722476B2 (ja) |
| JP (1) | JP5724347B2 (ja) |
| CN (1) | CN102569380A (ja) |
| TW (1) | TW201230331A (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014110393A (ja) * | 2012-12-04 | 2014-06-12 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
| US8946779B2 (en) * | 2013-02-26 | 2015-02-03 | Freescale Semiconductor, Inc. | MISHFET and Schottky device integration |
| JP5920275B2 (ja) | 2013-04-08 | 2016-05-18 | 株式会社デンソー | 炭化珪素半導体装置およびその製造方法 |
| JP2014207379A (ja) * | 2013-04-15 | 2014-10-30 | トランスフォーム・ジャパン株式会社 | 化合物半導体装置及びその製造方法 |
| WO2014190069A1 (en) * | 2013-05-21 | 2014-11-27 | Massachusetts Institute Of Technology | Enhancement-mode transistors with increased threshold voltage |
| KR20150060448A (ko) * | 2013-11-26 | 2015-06-03 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 이의 제조 방법 |
| JP6233088B2 (ja) * | 2014-02-21 | 2017-11-22 | パナソニック株式会社 | 電界効果トランジスタ |
| US10134603B2 (en) * | 2016-09-22 | 2018-11-20 | Infineon Technologies Ag | Method of planarising a surface |
| US10074721B2 (en) | 2016-09-22 | 2018-09-11 | Infineon Technologies Ag | Method of fabricating a semiconductor wafer that includes producing a planarised surface having both a mesa surface and an insulating layer surface |
| US10446662B2 (en) * | 2016-10-07 | 2019-10-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Reducing metal gate overhang by forming a top-wide bottom-narrow dummy gate electrode |
| CN110914961B (zh) * | 2017-07-07 | 2023-10-10 | 松下控股株式会社 | 半导体装置 |
| TWI661555B (zh) * | 2017-12-28 | 2019-06-01 | 新唐科技股份有限公司 | 增強型高電子遷移率電晶體元件 |
| JP6767411B2 (ja) | 2018-03-06 | 2020-10-14 | 株式会社東芝 | 半導体装置、電源回路、及び、コンピュータ |
| JP6930010B2 (ja) * | 2018-03-06 | 2021-09-01 | 株式会社東芝 | 半導体装置、電源回路、及び、コンピュータ |
| JP2021150335A (ja) | 2020-03-16 | 2021-09-27 | 富士電機株式会社 | 窒化物半導体装置 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05136172A (ja) * | 1991-11-12 | 1993-06-01 | Matsushita Electric Ind Co Ltd | ＧａＡｓ電界効果トランジスタの製造方法 |
| JPH05335346A (ja) * | 1992-06-02 | 1993-12-17 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JP3226666B2 (ja) * | 1993-07-09 | 2001-11-05 | 富士通株式会社 | 半導体装置の製造方法 |
| US6191463B1 (en) | 1997-07-15 | 2001-02-20 | Kabushiki Kaisha Toshiba | Apparatus and method of improving an insulating film on a semiconductor device |
| JP4041075B2 (ja) | 2004-02-27 | 2008-01-30 | 株式会社東芝 | 半導体装置 |
| JP4919586B2 (ja) | 2004-06-14 | 2012-04-18 | 富士通セミコンダクター株式会社 | 半導体装置およびその製造方法 |
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| JP5487550B2 (ja) | 2007-08-29 | 2014-05-07 | サンケン電気株式会社 | 電界効果半導体装置及びその製造方法 |
| US7859021B2 (en) | 2007-08-29 | 2010-12-28 | Sanken Electric Co., Ltd. | Field-effect semiconductor device |
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| JP2010050347A (ja) | 2008-08-22 | 2010-03-04 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US8338860B2 (en) * | 2009-10-30 | 2012-12-25 | Alpha And Omega Semiconductor Incorporated | Normally off gallium nitride field effect transistors (FET) |
-
2010
- 2010-12-10 JP JP2010276317A patent/JP5724347B2/ja not_active Expired - Fee Related
-
2011
- 2011-11-08 US US13/291,576 patent/US8722476B2/en active Active
- 2011-11-09 TW TW100140905A patent/TW201230331A/zh unknown
- 2011-12-09 CN CN2011104160928A patent/CN102569380A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US8722476B2 (en) | 2014-05-13 |
| CN102569380A (zh) | 2012-07-11 |
| TW201230331A (en) | 2012-07-16 |
| JP2012124438A (ja) | 2012-06-28 |
| US20120146134A1 (en) | 2012-06-14 |
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