KR101817054B1 - 반도체 장치 및 이를 포함한 표시 장치 - Google Patents
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Abstract
반도체 회로는: 입력된 제 1 신호를 제 2 신호로 변환하는 A/D 변환 회로를 포함한다. 상기 A/D 변환 회로는 상기 제 1 신호의 전압 및 기준 전압을 비교하는 비교 회로(112a); 제 4 신호로서, 상기 비교 회로(112a)에 의해 주어진 비교 결과들에 따라 디지털 신호를 출력하고 제 3 신호에 따라, 상기 제 2 신호로서 상기 제 1 신호에 대응하는 디지털 신호를 출력하는 A/D 변환 제어 회로; 및 입력된 제 4 신호를 아날로그 신호로 변환하고 상기 아날로그 신호를 기준 신호로서 출력하는 D/A 변환기를 포함한다. 상기 비교기 유닛(112a)은 제 1 게이트 및 제 2 게이트를 가진 트랜지스터(1122)를 포함한다. 상기 제 1 신호는 상기 제 1 게이트로 입력되고, 상기 기준 신호는 상기 제 2 게이트에 입력된다.
Description
본 발명의 일 실시예는 반도체 회로 및 표시 장치에 관한 것이다.
최근에, 광-검출 센서들(또한 포토센서들, 포토센서 회로들, 또는 광전 변환 회로들로서 불리는)을 가진 반도체 장치들이 관심을 끌고 있다. 예를 들면, 터치 센서들로서 사용된 포토센서들을 가진 표시 장치들이 터치 패널들, 터치 스크린들(또한 터치 패널들로서 불리는) 등으로 불린다. 상기 터치 패널은 표시 영역에 포토센서들을 포함하며, 따라서 상기 표시 영역은 또한 입력 영역으로서 기능한다. 터치 패널들의 일 예는 이미지 캡처 기능(예를 들면, 특허 문헌 1을 참조)을 가진 표시 장치들이다. 포토센서를 포함한 반도체 회로들의 예들은 CCD 이미지 센서들 및 CMOS 이미지 센서들이다. CCD 이미지 센서들 또는 CMOS 이미지 센서들과 같은 반도체 회로들은 예를 들면, 디지털 스틸 카메라들 또는 휴대 전화들과 같은 전자 기기들에 사용된다.
포토센서들을 가진 표시 장치에서, 상기 표시 장치에 의해 방출된 광은 피검출물에 의해 반사되고 상기 표시 장치의 화소부에서의 포토센서들은 상기 반사된 광을 검출하며; 따라서 상기 화소부 위의 상기 피검출물의 존재가 인식될 수 있다. 또한, 포토센서를 가진 표시 장치에서, 피검출물에 의해 방출된 광 또는 피검출물에 의해 반사된 광은 상기 포토센서에 의해 직접 또는 상기 광이 광학 렌즈 등에 의해 수집된 후 검출된다.
[참조]
[특허 문헌 1] 일본 특개 2001-292276호 공보
상술된 반도체 회로 또는 표시 장치에 의해 피검출물의 이미지를 캡처하기 위해, 상기 포토센서에 의해 검출된 광에 의해 신호를 생성하고 상기 생성된 신호를 이용하는 것이 필요하다. 상기 포토센서에 의해 검출된 광에 의해 생성된 신호는 일반적으로 아날로그 신호이다. 이미지를 캡처하기 위해, 아날로그 신호를 디지털 신호로 변환하는 회로(또한, A/D 변환 회로 또는 A/Dconv로서 불리는)에 의해 아날로그 신호를 디지털 신호로 변환하는 것이 필요하다.
고-분해능 이미지 캡처 기능을 가진 표시 장치를 달성하기 위해, 고-분해능 신호 변환이 가능한 고-성능 A/D 변환 회로가 요구된다. 그러나, A/D 변환 회로가 고-성능을 가지기 위해 복잡한 회로 구성을 가질 때, 상기 반도체 회로 또는 표시 장치의 면적은 증가하며 반도체 회로 또는 표시 장치의 제조 비용은 증가할 것이다.
본 발명의 일 실시예의 목적은 신호 변환의 분해능을 향상시키는 것이다. 본 발명의 일 실시예의 또 다른 목적은 A/D 변환 회로의 회로 구성을 단순화하는 것이다. 본 발명의 일 실시예에서, 단지 상기 서술된 목적들 중 적어도 하나가 달성되는 것이 필요하다는 것을 주의하자.
본 발명의 일 실시예는 트랜지스터를 사용한 비교 회로를 포함한 A/D 변환 회로로서, 그 임계 전압이 제어 신호를 사용함으로써 연속적으로 변화하고, 상기 비교 회로에 입력된 신호가 디지털 신호로 변환되도록 허용하며, 그 디지털 값이 상기 트랜지스터의 상기 임계 전압에 대응하고, 따라서, 상기 비교기 회로의 회로 구성을 간략화하며, 그에 의해 상기 A/D 변환 회로의 회로 구성을 간략화하고 이미지 캡처 동작의 A/D 변환에서의 신호 변환의 분해능을 향상시키는, 상기 A/D 변환 회로를 가진다.
본 발명의 일 실시예는, 제 1 신호가 입력되고 상기 입력된 제 1 신호를 상기 제 1 신호의 전압 값에 대응하는 디지털 값을 가진 디지털 신호인 제 2 신호로 변환하는 A/D 변환 회로를 포함한 반도체 회로이다. 상기 A/D 변환 회로는: 상기 제 1 신호가 입력되고 상기 제 1 신호의 전압과 연속적으로 변화하는 값을 가진 전압이며 특정 디지털 값의 데이터에 대응하도록 값들을 변환시키기 위해 사용되는 기준 전압을 비교하고 비교 결과들에 따라 결정된 전압을 제 3 신호로서 출력하는 비교 회로; 상기 제 3 신호가 입력되고 상기 제 3 신호에 따라 연속적으로 변화하는 디지털 값을 가진 디지털 신호를 제 4 신호로서 출력하며 상기 제 3 신호에 따라, 상기 제 1 신호의 전압 값에 대응하는 디지털 값을 가진 디지털 신호를 제 2 신호로서 출력하는 A/D 변환 제어 회로; 및 상기 제 4 신호가 입력되고 상기 제 4 신호를 아날로그 신호로 변환하며 상기 아날로그 신호를 제 5 신호로서 출력하는 D/A 변환기를 포함한다. 상기 비교 회로는 소스, 드레인, 제 1 게이트, 및 제 2 게이트를 가진 트랜지스터를 포함한다. 상기 제 1 신호는 상기 제 1 게이트에 입력되고, 상기 제 5 신호는 상기 제 2 게이트에 입력되며, 상기 소스 및 상기 드레인 중 하나의 전압은 상기 제 3 신호의 전압이다.
본 발명의 일 실시예는, 광을 수신할 때, 상기 광의 강도에 대응하는 값을 가진 전압을 생성하고 상기 생성된 전압을 제 1 신호로서 출력하는 광전 변환 회로; 및 상기 제 1 신호가 입력되고 상기 입력된 제 1 신호를 상기 제 1 신호의 전압 값에 대응하는 디지털 값을 가진 디지털 신호인 제 2 신호로 변환하는 A/D 변환 회로를 포함하는 반도체 회로이다. 상기 A/D 변환 회로는: 상기 제 1 신호가 입력되고 상기 제 1 신호의 전압 및 연속적으로 변화하는 값을 가진 전압이고 특정 디지털 값의 데이터에 대응하도록 값들을 변화시키기 위해 사용되는 기준 전압을 비교하며 상기 비교 결과들에 따라 결정된 전압을 제 3 신호로서 출력하는 비교 회로; 상기 제 3 신호가 입력되며 상기 제 3 신호에 따라 연속적으로 변화하는 디지털 값을 가진 디지털 신호를 제 4 신호로서 출력하고, 상기 제 3 신호에 따라 상기 상기 제 1 신호의 전압 값에 대응하는 디지털 값을 가진 디지털 신호를 제 2 신호로서 출력하는 A/D 변환 제어 회로; 및 상기 제 4 신호가 입력되고 상기 제 4 신호를 아날로그 신호로 변환하며 상기 아날로그 신호를 제 5 신호로서 출력하는 D/A 변환기를 포함한다. 상기 비교 회로는 저항 소자 및 소스, 드레인, 제 1 게이트, 및 제 2 게이트를 가진 트랜지스터를 포함한다. 제 1 전원 전압은 상기 저항 소자를 통해 상기 소스 및 상기 드레인 중 하나에 인가되고, 제 2 전원 전압은 상기 소스 및 상기 드레인 중 다른 하나에 인가되고, 상기 제 1 신호는 상기 제 1 게이트에 입력되고, 상기 제 5 신호는 상기 제 2 게이트에 입력되며, 상기 소스 및 상기 드레인 중 하나의 전압은 상기 제 3 신호의 전압이다.
본 발명의 일 실시예는: 표시 회로를 포함한 화소 회로, 광을 수신할 때, 상기 광의 강도에 대응하는 값을 가진 전압을 생성하고, 상기 생성된 전압을 제 1 신호로서 출력하는 광전 변환 회로; 및 상기 화소 회로의 동작을 제어하는 구동 회로를 포함하는 표시 장치이다. 상기 구동 회로는 상기 제 1 신호가 입력되고 상기 입력된 제 1 신호를 상기 제 1 신호의 전압 값에 대응하는 디지털 값을 가진 디지털 신호인 제 2 신호로 변환하는 A/D 변환 회로를 포함한다. 상기 A/D 변환 회로는: 상기 제 1 신호가 입력되고 상기 제 1 신호의 전압 및 연속적으로 변화하는 값을 가진 전압이고 특정 디지털 값의 데이터에 대응하도록 값들을 변화시키기 위해 사용되는 기준 전압을 비교하며 비교 결과들에 따라 결정된 전압을 제 3 신호로서 출력하는 비교 회로; 상기 제 3 신호가 입력되고 상기 제 3 신호에 따라 연속적으로 변화하는 디지털 값을 가진 디지털 신호를 제 4 신호로서 출력하며 상기 제 3 신호에 따라, 상기 제 1 신호의 전압 값에 대응하는 디지털 값을 가진 디지털 신호를 상기 제 2 신호로서 출력하는 A/D 변환 제어 회로; 및 상기 제 4 신호가 입력되고 상기 제 4 신호를 아날로그 신호로 변환하며 상기 아날로그 신호를 제 5 신호로서 출력하는 D/A 변환기를 포함한다. 상기 비교 회로는 저항 소자 및 소스, 드레인, 제 1 게이트, 및 제 2 게이트를 가진 트랜지스터를 포함한다. 제 1 전원 전압은 상기 저항 소자를 통해 상기 소스 및 상기 드레인 중 하나에 인가되고, 제 2 전원 전압은 상기 소스 및 상기 드레인 중 다른 하나에 인가되고, 상기 제 1 신호는 상기 제 1 게이트에 입력되고, 상기 제 5 신호는 상기 제 2 게이트에 입력되며, 상기 소스 및 상기 드레인 중 하나의 전압은 상기 제 3 신호의 전압이다.
본 명세서 및 청구항들에서, "제 1" 및 "제 2"와 같은 서수들은 숫자를 한정하지 않으며 구성요소들 간의 혼동을 방지하기 위해 사용된다.
본 발명의 일 실시예에 따르면, 비교 회로의 구성은 간략화될 수 있으며, 따라서 A/D 변환 회로의 상기 회로 구성이 간략화될 수 있다.
게다가, 본 발명의 일 실시예에 따르면, 그 임계 전압이 제어될 수 있는 트랜지스터가 비교 회로에 사용될 수 있으며; 따라서, 상기 트랜지스터의 제 2 게이트에 인가된 전압을 자유롭게 설정함으로써 A/D 변환기의 출력 신호인 디지털 신호의 값을 설정하는 것이 가능하고, 따라서 신호 변환의 분해능이 향상될 수 있다.
도 1은 실시예 1의 반도체 회로의 구성의 일 예를 도시한 블록도.
도 2는 도 1에 도시된 A/D 변환 회로의 구성의 일 예를 도시한 회로도.
도 3은 도 2에 도시된 비교 회로의 회로 구성의 일 예를 도시한 회로도.
도 4는 도 1에 도시된 상기 A/D 변환 회로의 동작의 일 예를 설명하기 위한 도면.
도 5는 실시예 2의 광전 변환 회로의 회로 구성의 일 예를 도시한 회로도.
도 6은 도 5에 도시된 상기 광전 변환 회로의 동작의 일 예를 설명하기 위한 도면.
도 7은 실시예 3의 표시 장치의 구조의 일 예를 도시한 블록도.
도 8은 도 7에 도시된 화소의 회로 구성의 일 예를 도시한 회로도.
도 9는 도 8에 도시된 상기 표시 장치에서의 포토센서에 의해 수행된 판독 동작을 설명하기 위한 타이밍도.
도 10a 내지 도 10d는 실시예 4의 트랜지스터의 구조의 예들을 도시한 단면 모식도들.
도 11a 내지 도 11d는 실시예 4의 트랜지스터의 구조의 예들을 도시한 단면 모식도들.
도 12a 내지 도 12c는 실시예 4의 상기 트랜지스터의 제작 방법의 일 예를 도시한 단면 개략도들.
도 13a 내지 도 13c는 실시예 4의 상기 트랜지스터의 제작 방법의 일 예를 도시한 단면 개략도들.
도 14a 내지 도 14d는 실시예 4의 상기 트랜지스터의 제작 방법의 일 예를 도시한 단면 개략도들.
도 15는 실시예 5의 복수의 트랜지스터들의 구조의 일 예를 도시한 단면 개략도.
도 16은 실시예 6의 표시 장치의 구조의 일 예를 도시한 단면도.
도 17a 내지 도 17f는 각각 실시예 7의 전자 기기의 구조의 일 예를 도시한 도면들.
도 2는 도 1에 도시된 A/D 변환 회로의 구성의 일 예를 도시한 회로도.
도 3은 도 2에 도시된 비교 회로의 회로 구성의 일 예를 도시한 회로도.
도 4는 도 1에 도시된 상기 A/D 변환 회로의 동작의 일 예를 설명하기 위한 도면.
도 5는 실시예 2의 광전 변환 회로의 회로 구성의 일 예를 도시한 회로도.
도 6은 도 5에 도시된 상기 광전 변환 회로의 동작의 일 예를 설명하기 위한 도면.
도 7은 실시예 3의 표시 장치의 구조의 일 예를 도시한 블록도.
도 8은 도 7에 도시된 화소의 회로 구성의 일 예를 도시한 회로도.
도 9는 도 8에 도시된 상기 표시 장치에서의 포토센서에 의해 수행된 판독 동작을 설명하기 위한 타이밍도.
도 10a 내지 도 10d는 실시예 4의 트랜지스터의 구조의 예들을 도시한 단면 모식도들.
도 11a 내지 도 11d는 실시예 4의 트랜지스터의 구조의 예들을 도시한 단면 모식도들.
도 12a 내지 도 12c는 실시예 4의 상기 트랜지스터의 제작 방법의 일 예를 도시한 단면 개략도들.
도 13a 내지 도 13c는 실시예 4의 상기 트랜지스터의 제작 방법의 일 예를 도시한 단면 개략도들.
도 14a 내지 도 14d는 실시예 4의 상기 트랜지스터의 제작 방법의 일 예를 도시한 단면 개략도들.
도 15는 실시예 5의 복수의 트랜지스터들의 구조의 일 예를 도시한 단면 개략도.
도 16은 실시예 6의 표시 장치의 구조의 일 예를 도시한 단면도.
도 17a 내지 도 17f는 각각 실시예 7의 전자 기기의 구조의 일 예를 도시한 도면들.
본 발명의 실시예들은 이하에서 첨부한 도면들을 참조하여 상세히 설명될 것이다. 다음 실시예들은 많은 상이한 형태들에서 실시될 수 있으며, 이 기술분야의 숙련자들에게 형태들 및 상세들이 본 발명의 범위 및 취지로부터 벗어나지 않고 다양한 방식들로 변경될 수 있다는 것이 명백하다는 것을 주의하자. 그러므로, 본 발명은 이하의 실시예들에 대한 설명에 한정되는 것으로서 해석되지 않는다. 상기 실시예들을 설명하기 위한 상기 도면들 모두에서, 유사한 부분들 또는 유사한 기능을 가진 부분들은 동일한 참조 부호들로 표시되며, 그것에 대한 설명은 몇몇 경우들에서 생략된다는 것을 주의하자.
(실시예 1)
이 실시예에서, 입력 신호를 디지털 신호로 변환할 수 있는 반도체 회로가 설명될 것이다.
이 실시예의 상기 반도체 회로의 구성의 일 예는 도 1을 참조하여 설명될 것이다. 도 1은 이 실시예의 상기 반도체 회로의 구성의 일 예를 도시한 블록도이다.
도 1에 도시된 반도체 회로는 광전 변환 회로(또한 Pconv로서 불리는)(111) 및 A/D 변환 회로(112)를 포함한다.
상기 광전 변환 회로(111)는 광을 수신할 때, 상기 광의 강도에 대응하는 값의 전압(V11)을 생성하고 상기 생성된 전압(V11)을 신호(S11)로서 출력하는 기능을 가진다. 상기 광전 변환 회로(111)가 반드시 제공되는 것은 아님을 주의하자. 단지 미리 결정된 파형을 가진 전압이 상기 A/D 변환 회로(112)에 입력 신호로서 입력되는 것이 필요하다.
전압은 일반적으로 두 개의 포인트들에서의 전위들 간의 차(또한 전위차로서 불리는)를 나타낸다는 것을 주의하자. 그러나, 전압 및 전위 모두의 값들은 몇몇 경우들에서 회로도 등에서 볼트(V)를 사용하여 표현되며, 따라서 그것들 간을 구별하는 것은 어렵다. 이것은 본 명세서에서, 하나의 포인트에서의 전위 및 기준이 될 전위(또한 기준 전위로서 불리는) 간의 전위 차가 몇몇 경우들에서 상기 포인트에서의 전압으로서 사용되기 때문이다.
상기 광전 변환 회로(111)는 예를 들면, 광전 변환 소자(또한 PCE로서 불리는) 및 트랜지스터를 포함한다. 상기 광전 변환 소자는 입사광의 강도에 대응하는 값의 전류(또한 광전류로서 불리는)를 생성하는 반면, 상기 광전 변환 회로(111)는 상기 광전 변환 소자에 의해 생성된 전류에 대응하는 상기 값의 전압(V11)을 생성한다. 예를 들면, 포토다이오드 또는 포토트랜지스터가 상기 광전 변환 소자로서 사용될 수 있다. 이 실시예의 상기 반도체 회로에서, 상기 광전 변환 회로(111)는 상기 광전 변환 소자에 의해 생성된 광전류를 증폭하는 증폭 회로를 포함할 수 있다.
이 명세서에서, 트랜지스터는 달리 특정되지 않는다면 적어도 소스, 드레인, 및 게이트를 포함하는 전계-효과 트랜지스터를 나타낸다.
소스는 소스 전극의 일부 또는 전체, 또는 소스 배선의 일부 또는 전체를 나타낸다. 몇몇 경우들에서, 소스 전극 및 소스 배선 모두로서 작용하는 도전층이 소스 전극과 소스 배선 간을 구별하지 않고 소스로서 나타내어진다.
드레인은 드레인 전극의 일부 또는 전체, 또는 드레인 배선의 일부 또는 전체를 나타낸다. 몇몇 경우들에서, 드레인 전극 및 드레인 배선 모두로서 작용하는 도전층이 드레인 전극 및 드레인 배선 간을 구별하지 않고 드레인으로서 나타내어진다.
게이트는 게이트 전극의 일부 또는 전체, 또는 게이트선의 일부 또는 전체를 나타낸다. 몇몇 경우들에서, 게이트 전극 및 게이트선 모두로서 작용하는 도전층이 게이트 전극 및 게이트선 간을 구별하지 않고 게이트로서 나타내어진다.
또한, 트랜지스터의 소스 및 드레인은 상기 트랜지스터의 구조, 동작 조건 등에 의존하여 서로 상호교환할 수 있으며, 그러므로, 어느 것이 상기 소스 또는 상기 드레인인지를 정의하는 것은 어렵다. 그러므로, 본 문서(명세서, 청구항들, 도면들 등)에서, 몇몇 경우들에서 트랜지스터의 소스 및 드레인 중 하나는 제 1 단자로서 불리우며, 다른 하나는 제 2 단자로서 불린다. 소스 및 드레인 중 하나가 제 1 단자로서 불리우고 다른 하나가 제 2 단자로서 불리울 때, 게이트는 몇몇 경우들에서 제 3 단자로서 불린다.
또한, 본 명세서에서, 트랜지스터는 몇몇 경우들에서 복수의 게이트들을 가진다. 예를 들면, 트랜지스터가 두 개의 게이트들을 가질 때, 이들 게이트들은 제 1 게이트 및 제 2 게이트(또는 백 게이트로서 불리는)로 불린다. 트랜지스터가 제 1 게이트 및 제 2 게이트를 가질 때, 몇몇 경우들에서 상기 제 1 게이트는 제 3 단자로서 불리우며, 상기 제 2 게이트는 제 4 단자로서 불린다는 것을 주의하자.
상기 A/D 변환 회로(112)는 입력 신호를 디지털 신호로 변환하는 회로이다. 상기 신호(S11)는 상기 A/D 변환 회로(112)에 입력된다. 상기 A/D 변환 회로(112)는 상기 신호(S11)를 상기 신호(S11)의 전압에 대응하는 디지털 값인 디지털 신호로 변환하고 상기 디지털 신호를 신호(S12)로서 출력하는 기능을 가진다.
상기 A/D 변환 회로(112)의 회로 구성의 일 예가 도 2를 참조하여 설명될 것이다. 도 2는 도 1에 도시된 상기 A/D 변환 회로의 회로 구성의 일 예를 도시한 회로도이다.
도 2에 도시된 A/D 변환 회로는 비교 회로(또한 비교기 또는 COMP로서 불리는)(112a), A/D 변환 제어 회로(또한 A/DCTL로서 불리는)(112b), 및 D/A 변환기(또한 D/Aconv로서 불리는)(112c)를 포함한다.
상기 신호(S11)는 상기 비교 회로(112a)에 입력된다. 상기 비교 회로(112a)는 기준 전압과 상기 신호(S11)의 전압을 비교하고 상기 비교 결과들에 따라 결정된 전압을 신호(S21)로서 출력하는 기능을 가진다. 상기 기준 전압은 연속적으로 변화하는 값인 전압이며, 그 값들의 각각은 특정 디지털 값의 데이터에 대응한다. 상기 기준 전압은 그 값이 연속적으로 더 커지는 전압일 수 있다는 것을 주의하자. 상기 비교 회로(112a)는 제 1 게이트 및 제 2 게이트를 가진 트랜지스터를 포함한다.
상기 신호(S21)는 상기 비교 회로(112a)로부터 상기 A/D 변환 제어 회로(112b)로 입력된다. 상기 A/D 변환 제어 회로(112b)는 상기 입력된 신호(S21)에 따라 연속적으로 변화하는 디지털 값인 데이터 신호를 신호(S22)로서 상기 D/A 변환기(112c)에 출력하고, 상기 입력된 신호(S21)에 따라 그 디지털 값이 상기 신호(S11)의 전압에 대응하는 디지털 신호를 상기 신호(S12)로서 출력하는 기능을 가진다. 상기 A/D 변환 제어 회로(112b)는 예를 들면, 연속 근사 레지스터(successive approximation register) 등을 포함한다.
상기 신호(S22)는 상기 A/D 변환 제어 회로(112b)로부터 상기 D/A 변환기(112c)로 입력된다. 상기 D/A 변환기(112c)는 상기 입력된 신호(S22)를 아날로그 신호로 변환하고 상기 아날로그 신호를 제어 신호(CTL11)로서 상기 비교 회로(112a)에 포함된 상기 트랜지스터의 상기 제 2 게이트에 출력하는 기능을 가진다.
상기 제어 신호(CTL11)는 상기 비교 회로(112a)에 포함된 상기 트랜지스터의 임계 전압을 설정하기 위해 사용된 상기 신호들 중 하나이며 상술된 기준 전압이다.
이 실시예의 상기 A/D 변환 회로에서, 상기 비교 회로(112a)는 상기 광전 변환 회로(111)와 동일한 기판 위에 형성될 수 있다는 것을 주의하자. 또한, 상기 A/D 변환 제어 회로(112b) 및 상기 D/A 변환기(112c)는 상기 비교 회로(112a)와 동일한 기판 위에 형성되거나, 또는 외부 기기들로서 제공되는 상기 A/D 변환 제어 회로(112b) 및 상기 D/A 변환기(112c)는 상기 비교 회로(112a)에 전기적으로 접속된다는 것이 허용가능하다.
도 2에 도시된 상기 비교 회로(112a)의 회로 구성의 일 예가 도 3을 참조하여 설명될 것이다. 도 3은 도 2에서의 상기 비교 회로의 회로 구성의 일 예를 도시한 회로도이다.
도 3에 도시된 상기 비교 회로는 저항 소자(resistor)(1121) 및 트랜지스터(1122)를 포함한다. 이 실시예의 상기 비교 회로는 상기 저항 소자(1121) 대신에, 예를 들면, 게이트가 소스 또는 드레인에 전기적으로 접속되는 트랜지스터(또한 다이오드-접속된 트랜지스터로서 불리는) 또는 다이오드를 포함할 수 있다는 것을 주의하자.
상기 트랜지스터(1122)는 소스, 드레인, 제 1 게이트, 및 제 2 게이트를 포함한다.
상기 트랜지스터(1122)의 제 1 단자는 상기 저항 소자(1121)에 전기적으로 접속된다. 전압(Va)은 상기 저항 소자(1121)를 통해 상기 트랜지스터(1122)의 상기 제 1 단자에 인가된다. 전압(Vb)은 상기 트랜지스터(1122)의 제 2 단자에 인가된다. 상기 신호(S11)는 상기 트랜지스터(1122)의 상기 제 1 게이트에 입력된다. 상기 제어 신호(CTL11)는 상기 트랜지스터(1122)의 상기 제 2 게이트에 입력된다. 도 3에 도시된 상기 비교 회로는 상기 신호(S21)로서, 상기 트랜지스터(1122)의 상기 제 1 단자와 상기 저항 소자(1121) 사이의 접속점(또한 노드(N11)라고 불리움)의 전압을 출력한다.
상기 전압(Va) 및 상기 전압(Vb) 중 하나는 고 전원 전압(Vdd)이며, 다른 하나는 저 전원 전압(Vss)이다. 상기 고 전원 전압(Vdd)은 그 값이 상기 저 전원 전압(Vss)의 것보다 비교적 높은 전압이다. 상기 저 저원 전압(Vss)은 그 값이 상기 고 전원 전압(Vdd)의 것보다 비교적 낮은 전압이다. 상기 전압(Va)의 값 및 상기 전압(Vb)의 값은 예를 들면, 상기 트랜지스터의 도전성 유형에 의존하여 상호교환할 수 있다.
예를 들면, 낮은 오프-상태 전류를 가진 트랜지스터가 상기 트랜지스터(1122)로서 사용될 수 있다. 낮은 오프-상태 전류를 가진 트랜지스터의 사용은 상기 트랜지스터(1122)의 상기 소스와 상기 드레인 사이의 리크 전류로 인해 상기 노드(N11)의 전압에서의 변동들을 억제할 수 있다. 예를 들면, 채널 형성 영역으로서 작용하는 산화물 반도체층을 가진 트랜지스터가 낮은 오프-상태 전류를 가진 이러한 트랜지스터로서 사용될 수 있다. 산화물 반도체층을 가진 상기-언급된 트랜지스터의 채널 폭의 마이크로미터당 오프-상태 전류는 10 aA/㎛(1×10-17 A/㎛) 이하, 1 aA/㎛(1×10-18 A/㎛) 이하, 10 zA/㎛(1×10-20 A/㎛) 이하, 또는 1 zA(1×10-21 A/㎛) 이하이다.
일 예로서 도 3에 도시된 바와 같이, 상기 비교 회로는 그 임계 전압이 상기 제어 신호(CTL11)를 사용함으로써 연속적으로 변화하는 트랜지스터를 포함한다. 따라서, 상기 비교 회로의 회로 구성을 간략화하는 것이 가능하다.
다음으로 도 1에 도시된 상기 반도체 회로의 동작의 일 예가 설명될 것이다. 여기에서, 일 예로서, 상기 A/D 변환 회로(112)의 구성은 도 2에 도시된 상기 A/D 변환 회로의 것이며, 도 2에 도시된 상기 비교 회로(112a)의 구성은 도 3에 도시된 상기 비교 회로의 것이다.
먼저, 광이 상기 광전 변환 회로(111)에 입사한다.
상기 광전 변환 회로(111)에서, 상기 광전 변환 소자는 입사 광의 강도에 대응하는 값의 광전류를 생성한다. 또한, 상기 광전 변환 회로(111)는 상기 생성된 광전류에 대응하는 값의 상기 전압(V11)을 생성하며, 상기 생성된 전압(V11)을 상기 신호(S11)로서 출력한다.
상기 신호(S11)는 상기 A/D 변환 회로(112)의 상기 비교 회로(112a)에 포함된 상기 트랜지스터(1122)의 상기 제 1 게이트에 입력된다.
상기 트랜지스터(1122)가 n-형 트랜지스터인 경우에, 상기 트랜지스터(1122)는 상기 신호(S11)의 전압이 상기 트랜지스터(1122)의 임계 전압보다 낮을 때 오프이다(상태(OFF)에 있다). 상기 트랜지스터(1122)가 p-형 트랜지스터인 경우에, 상기 트랜지스터(1122)는, 상기 신호(S11)의 전압이 상기 트랜지스터(1122)의 임계 전압보다 높을 때 오프이다. 상기 트랜지스터(1122)가 오프일 때, 상기 노드(N11)의 전압의 값은 상기 전압(Va)의 값과 동일하다.
상기 트랜지스터(1122)가 n-형 트랜지스터인 경우에, 상기 트랜지스터(1122)는 상기 신호(S11)의 전압(또한 전압(V11)으로서 불리는)이 상기 트랜지스터(1122)의 임계 전압보다 높을 때 온이다(상기 상태(ON)에 있다). 상기 트랜지스터(1122)가 p-형 트랜지스터인 경우에, 상기 트랜지스터(1122)는 상기 신호(S11)의 전압이 상기 트랜지스터(1122)의 임계 전압보다 낮을 때 온이다. 상기 트랜지스터(1122)가 온일 때, 상기 노드(N11)의 전압의 값은 상기 전압(Vb)의 값과 동일하다.
상기 트랜지스터(1122)의 임계 전압은 상기 트랜지스터(1122)의 제 2 게이트의 전압에 의해 결정된다. 그러므로, 상기 트랜지스터(1122)의 임계 전압은 상기 제어 신호(CTL11)의 값에 의해 변경된다. 예들 들면, 트랜지스터(예로서, 상기 트랜지스터(1122))가 n-형 트랜지스터인 경우에, 상기 트랜지스터의 임계 전압은 제어 신호(예로서, 상기 제어 신호(CTL11))의 전압의 값이 증가함에 따라 감소한다. 상기 제어 신호(CTL11)는 상기 A/D 변환 제어 회로(112b) 및 상기 D/A 변환기(112c)를 사용하여 생성된다는 것을 주의하자.
또한, 상기 비교 회로(112a)는 상기 신호(S21)로서 상기 노드(N11)의 전압을 상기 A/D 변환 제어 회로(112b)에 출력한다.
상기 A/D 변환 제어 회로(112b)는 연속적으로 변화하는 디지털 값의 디지털 신호를 상기 D/A 변환기(112c)에 출력한다.
상기 D/A 변환기(112c)는 상기 A/D 변환 제어 회로(112b)로부터 입력된 상술된 데이터 신호를 아날로그 신호로 변환하며 상기 변환된 아날로그 신호를 상기 제어 신호(CTL11)로서 상기 트랜지스터(1122)의 상기 제 2 게이트에 출력한다.
또한, 상기 A/D 변환 제어 회로(112b)는 상기 비교 회로(112a)로부터 입력된 상기 신호(S21)에 따라, 상기 신호(S11)의 전압에 대응하는 디지털 값의 디지털 신호를 상기 신호(S12)로서 출력한다. 예를 들면, 상기 A/D 변환 제어 회로(112b)는 상기 신호(S11)를 상기 트랜지스터(1122)의 상태가 변화할 때(예로서, 상기 트랜지스터(1122)가 온 및 오프 사이에서 스위칭할 때) 획득된 상기 제어 신호(CTL11)의 전압의 값에 대응하는 디지털 값의 디지털 신호로 변환한다.
도 1에 도시된 상기 A/D 변환 회로의 동작의 일 예가 도 4로 설명될 것이다. 도 4는 도 1에 도시된 상기 A/D 변환 회로의 동작의 일 예를 설명하기 위한 도면이며, 상기 신호(S11)의 전압 파형, 상기 제어 신호(CTL11)의 상태, 상기 트랜지스터(1122)의 상태, 및 상기 노드(N11)의 전압 파형을 도시한다. 여기에서, 일 예로서, 상기 A/D 변환 회로(112)의 구성은 도 2에 도시된 상기 A/D 변환 회로의 것이고; 도 2에 도시된 상기 비교 회로(112a)의 구성은 도 3에 도시된 상기 비교 회로의 것이며; 상기 트랜지스터(1122)가 턴 온될 때 획득된 상기 제어 신호(CTL11)의 전압에 대응하는 디지털 값은 디지털 신호를 변환하기 위한 디지털 값으로서 사용된다는 것을 주의하자.
도 4에 도시된 바와 같이, 상기 신호(S11)의 전압의 값은 미리 결정된 값인 반면, 상기 제어 신호(CTL11)의 상기 전압의 값은 단위 시간(기간(121), 기간(122), 및 기간(123)) 기반으로 디지털 값(D1), 디지털 값(D2), 또는 디지털 값(D3)에 대응하는 값으로 변화한다.
여기에서, 상기 트랜지스터(1122)가 상기 기간(121) 및 상기 기간(122) 동안 오프이며, 시간(T11)에서 턴 온된다. 달리 말하면, 상기 트랜지스터(1122)는 상기 제어 신호(CTL11)의 전압의 값이 상기 디지털 값(D3)에 대응하는 기간(상기 기간(123))에서 온이다. 본 발명은 이에 한정되지 않으며: 상기 트랜지스터(1122)는 상기 제어 신호(CTL11)의 전압의 값이 상기 디지털 값(D1) 또는 상기 디지털 값(D2)에 대응하는 기간에서 온일 수 있다는 것을 주의하자.
상기 트랜지스터(1122)가 온일 때, 상기 노드(N11)의 전압의 값은 상기 전압(Vb)의 값과 동일하다. 여기에서, 상기 신호(S11)는 디지털 신호, 즉, 상기 디지털 값(D3)으로 변환되며, 및 상기 디지털 신호는 상기 신호(S12)로서 작용한다. 상기는 도 1에 도시된 상기 A/D 변환 회로의 동작의 일 예이다.
도 1, 도 2, 및 도 3에 도시된 바와 같이, 일 예로서, 이 실시예의 반도체 회로는 그 임계 전압이 상기 제어 신호(CTL11)를 사용함으로써 연속적으로 변화하는 상기 트랜지스터를 가진 상기 비교 회로를 가진 상기 A/D 변환기를 포함한다. 상기 트랜지스터를 위해, 상기 임계 전압은 상기 제 2 게이트에 의해 제어되며, 상기 제 2 게이트에 입력된 신호의 전압의 값은 연속적으로 변화한다. 따라서, 상기 비교 회로의 회로 구성 및 상기 A/D 변환 회로의 구성을 간략화하는 것이 가능하다. 또한, 상기 제 2 게이트에 입력된 신호의 전압의 값을 자유롭게 설정하여, 신호 변환(A/D 변환)의 분해능을 향상시키는 것이 가능하다.
게다가, 본 실시예의 상기 반도체 회로에서, 상기 광전 변환 회로 및 상기 A/D 변환 회로는 동일한 기판 위에 형성될 수 있다. 이것은 상기 광전 변환 회로로부터 상기 A/D 변환 회로로 입력된 신호에서의 잡음을 감소시키며 상기 광전 변환 회로가 상기 A/D 변환 회로와 동일한 공정으로 제작될 수 있기 때문에 제조 비용을 감소시키는 것이 가능해진다.
(실시예 2)
본 실시예에서, 실시예 1에서의 상기 반도체 회로에 적용가능한 광전 변환 회로의 일 예가 설명될 것이다.
본 실시예의 광전 변환 회로의 회로 구성의 일 예가 도 5를 참조하여 설명될 것이다. 도 5는 도 1에서의 상기 광전 변환 회로의 회로 구성의 일 예를 도시한 회로도이다.
도 5에 도시된 광전 변환 회로는 광전 변환 소자(111a), 트랜지스터(111b), 트랜지스터(111c), 및 트랜지스터(111d)를 포함한다.
상기 광전 변환 소자(111a)는 광을 수신할 때, 상기 광의 강도에 따라 광전류를 생성하는 기능을 가진다. 상기 광전 변환 소자(111a)는 제 1 단자 및 제 2 단자를 가진다. 신호(S31)는 상기 광전 변환 소자(111a)의 상기 제 1 단자에 입력된다. 상기 광전 변환 소자(111a)는 예를 들면, 포토다이오드 또는 포토트랜지스터일 수 있다. 상기 광전 변환 소자(111a)가 포토다이오드일 때, 그것의 애노드는 상기 광전 변환 소자(111a)의 상기 제 1 단자 및 상기 제 2 단자 중 하나에 대응하며, 그것의 캐소드는 다른 하나에 대응한다. 광전 변환 소자(111a)가 포토트랜지스터일 때, 그것의 소스는 상기 광전 변환 소자(111a)의 상기 제 1 단자 및 상기 제 2 단자 중 하나에 대응하며, 그것의 드레인은 다른 하나에 대응한다. 상기 신호(S31)는 상기 광전 변환 소자(111a)가 도통 상태(또한 상태(C)로서 불리움)에 있거나 또는 비-도통 상태(또한 상태(NC)로서 불리움)에 있는지를 제어하기 위한 신호이다. 상기 포토다이오드에서, 상기 도통 상태는 순방향 전압이 인가되고 전류가 제 1 단자와 제 2 단자 사이에서 흐르는 상태인 반면, 상기 비-도통 상태는 역방향 전압이 인가되는 상태임을 주의하자. 또한, 상기 포토다이오드가 상기 비-도통 상태에 있을 때, 그것 상에 입사하는 광은 전류가 상기 제 1 단자와 상기 제 2 단자 사이에 흐르게 할 수 있다. 상기 포토트랜지스터에서, 상기 도통 상태는 온 상태를 나타내는 반면, 상기 비-도통 상태는 오프 상태를 나타낸다. 또한, 상기 포토트랜지스터가 비-도통 상태에 있을 때, 그것 상에 입사하는 광은 전류가 상기 제 1 단자와 상기 제 2 단자 사이에서 흐르게 할 수 있다.
상기 트랜지스터(111b)의 상기 제 1 단자는 상기 광전 변환 소자(111a)의 상기 제 2 단자에 전기적으로 접속된다. 신호(S32)는 상기 트랜지스터(111b)의 상기 게이트에 입력된다. 상기 신호(S32)는 상기 트랜지스터(111b)의 온 및 오프를 제어하기 위한 신호이다.
예를 들면, 낮은 오프-상태 전류를 가진 트랜지스터는 상기 트랜지스터(111b)로서 사용될 수 있다. 낮은 오프-상태 전류를 가진 트랜지스터의 사용은 상기 트랜지스터(111b)의 상기 소스와 상기 드레인 사이의 리크 전류로 인해 상기 트랜지스터(111b)의 제 2 단자의 전압에서의 변동들을 억제할 수 있다. 예를 들면, 채널 형성층으로서 작용하는 산화물 반도체층을 가진 실시예 1의 상기 트랜지스터는 낮은 오프-상태 전류를 가진 이러한 트랜지스터로서 사용될 수 있다. 이 실시예의 상기 광전 변환 회로에서, 상기 트랜지스터(111b)는 상기 트랜지스터(111b)가 제공될 때, 즉, 상기 트랜지스터(111c)의 게이트가 플로팅일 때일지라도, 반드시 제공되는 것은 아니며, 상기 트랜지스터(111c)의 게이트의 전압의 값은 특정 시간 기간 동안 유지될 수 있다는 것을 주의하자.
상기 전압(Va)은 상기 트랜지스터(111c)의 상기 제 1 단자에 입력된다. 상기 트랜지스터(111c)의 게이트는 상기 트랜지스터(111b)의 상기 제 2 단자에 전기적으로 접속된다. 상기 트랜지스터(111c)의 상기 게이트와 상기 트랜지스터(111b)의 상기 제 2 단자 사이의 접속점은 노드(N21)로서 또한 불린다는 것을 주의하자.
상기 트랜지스터(111d)의 상기 제 1 단자는 상기 트랜지스터(111c)의 상기 제 2 단자에 전기적으로 접속된다. 신호(S33)는 상기 트랜지스터(111d)의 상기 게이트에 입력된다. 상기 신호(S33)는 상기 트랜지스터(111d)의 온 및 오프를 제어하기 위한 신호이다.
이 실시예의 상기 광전 변환 회로에서, 상기 트랜지스터(111d)는 상기 트랜지스터(111d)를 제공하는 것이 상기 신호(S11)로서 상기 광전 변환 소자(111a)에 입사하는 광의 강도에 대응하는 전압을 도 1에 도시된 상기 A/D 변환 회로(112)에 출력하는 타이밍을 제어하는 것을 가능하게 하지만 반드시 제공되는 것은 아니다. 이 실시예의 상기 광전 변환 회로의 구성은 도 5에 도시된 것에 한정되지 않으며; 이 실시예의 상기 광전 변환 회로에서, 상기 전압(Va)은 상기 트랜지스터(111d)의 상기 제 1 단자에 입력될 수 있으며, 상기 트랜지스터(111d)의 상기 제 2 단자는 상기 트랜지스터(111c)의 상기 제 1 단자에 전기적으로 접속될 수 있다. 이 구성에서, 상기 전압(Va)은 상기 트랜지스터(111d)를 통해 상기 트랜지스터(111c)의 상기 제 1 단자에 입력된다.
도 5에서 상기 광전 변환 회로는 상기 신호(S11)로서 상기 트랜지스터(111d)의 상기 제 2 단자의 전압을 출력한다.
이 실시예의 상기 광전 변환 회로의 구성은 도 5에 도시된 것에 한정되지 않으며; 이 실시예의 상기 광전 변환 회로는 예를 들면 상기 노드(N21)의 전압의 값이 상기 전압(Va)의 값과 동일해지는지 여부를 제어하기 위한 트랜지스터를 포함할 수 있다는 것을 주의하자. 이 경우에서, 상기 전압(Va)은 상기 트랜지스터의 제 1 단자에 입력되며, 상기 트랜지스터의 제 2 단자는 상기 트랜지스터(111c)의 상기 게이트에 전기적으로 접속된다. 낮은 오프-상태 전류를 가진 트랜지스터는 바람직하게는 상기 트랜지스터로서 사용된다. 낮은 오프-상태 전류를 가진 상기 트랜지스터의 사용은 상기 트랜지스터의 소스와 드레인 간의 리크 전류로 인해 상기 노드(N21)의 전압에서의 변동들을 억제할 수 있다. 예를 들면, 채널 형성층으로서 작용하는 산화물 반도체층을 가진 트랜지스터는 낮은 오프-상태 전류를 가진 이러한 트랜지스터로서 사용될 수 있다.
본 실시예의 상기 광전 변환 회로의 구성은 도 5에 도시된 것에 한정되지 않으며; 본 실시예의 상기 광전 변환 회로는 예를 들면, 상기 트랜지스터(111d)의 상기 제 2 단자의 전압의 값이 미리 결정된 값으로 설정되는지 여부를 제어하기 위한 트랜지스터를 포함할 수 있다는 것을 주의하자. 여기에서, 상기 전압(Va)은 상기 트랜지스터의 제 1 단자에 입력되고, 상기 트랜지스터의 제 2 단자는 상기 트랜지스터(111d)의 상기 제 2 단자에 전기적으로 접속되며, 제어 신호는 상기 트랜지스터의 게이트에 입력된다.
다음으로, 도 5에 도시된 상기 광전 변환 회로의 동작의 일 예가 도 6을 참조하여 설명될 것이다. 도 6은 도 5에 도시된 상기 광전 변환 회로의 동작의 일 예를 설명하기 위한 도면이며, 상기 광전 변환 소자(111a), 상기 트랜지스터(111b), 및 상기 트랜지스터(111d)의 상태를 도시한다.
도 5에 도시된 상기 광전 변환 회로의 동작의 일 예는 다음과 같다: 먼저, 시간(T31)에서, 상기 광전 변환 소자(111a)는 상기 신호(S31)에 응답하여 도통 상태로 들어가고, 상기 트랜지스터(111b)는 상기 신호(S32)에 응답하여 턴 온되며, 상기 트랜지스터(111d)는 상기 신호(S33)에 응답하여 턴 오프된다.
여기에서, 상기 노드(N21)의 전압의 값은 상기 신호(S31)의 전압의 값과 동일하다.
그 후, 시간(T32)에서, 상기 광전 변환 소자(111a)는 상기 신호(S31)에 응답하여 비-도통 상태로 들어가고, 상기 트랜지스터(111b)는 상기 신호(S32)에 응답하여 온이며, 상기 트랜지스터(111d)는 상기 신호(S33)에 응답하여 오프이다.
여기에서, 광이 상기 광전 변환 소자(111a)에 입사한다면, 광전류가 상기 광의 강도에 따라 상기 광전 변환 소자(111a)의 상기 제 1 단자와 상기 제 2 단자 사이에서 흐른다. 또한, 상기 노드(N21)의 전압의 값은 상기 광전 변환 소자(111a)의 제 1 단자와 제 2 단자 사이에 흐르는 상기 광전류의 양에 따라 변화한다. 더욱이, 상기 트랜지스터(111c)의 상기 제 1 단자와 상기 제 2 단자 사이에 흐르는 전류는 상기 노드(N21)의 전압에 따라 변화한다.
다음으로, 시간(T33)에서, 상기 광전 변환 소자(111a)는 상기 신호(S31)에 응답하여 비-도통 상태에 있고, 상기 트랜지스터(111b)는 상기 신호(S32)에 응답하여 턴 오프되며, 상기 트랜지스터(111d)는 상기 신호(S33)에 응답하여 오프이다.
이때, 상기 노드(N21)의 전압의 값은 특정 시간 기간 동안 미리 결정된 값으로 유지된다. 상기 미리 결정된 값은 상기 시간(T32)으로부터 상기 시간(T33)으로 상기 광전 변환 소자(111a)의 상기 제 1 단자와 상기 제 2 단자 사이에 흐르는 전류의 양에 대응하는 값임을 주의하자.
그 후, 시간(T34)에서, 상기 광전 변환 소자(111a)는 상기 신호(S31)에 응답하여 비-도통 상태에 있고, 상기 트랜지스터(111b)는 상기 신호(S32)에 응답하여 오프이며, 상기 트랜지스터(111d)는 상기 신호(S33)에 응답하여 턴 온된다.
이때, 상기 트랜지스터(111d)의 상기 제 2 단자의 전압은 상기 트랜지스터(111c)의 상기 제 1 단자와 상기 제 2 단자 사이 및 상기 트랜지스터(111d)의 상기 제 1 단자와 상기 제 2 단자 사이에 흐르는 전류로 인해 변화한다. 구체적으로, 상기 트랜지스터(111d)의 상기 제 2 단자의 전압의 값은 상기 광전 변환 소자(111a)에 입사하는 광의 강도에 따라 변화한다.
다음으로, 시간(T35)에서, 상기 광전 변환 소자(111a)는 상기 신호(S31)에 응답하여 비-도통 상태에 있고, 상기 트랜지스터(111b)는 상기 신호(S32)에 응답하여 오프이며, 상기 트랜지스터(111d)는 상기 신호(S33)에 응답하여 턴 오프된다.
여기에서, 상기 트랜지스터(111d)의 상기 제 2 단자의 상기 전압의 값은 특정 시간 기간 동안 미리 결정된 값으로 유지된다. 상기 미리 결정된 값은 시간(T32)에서 시간(T33)으로 상기 광전 변환 소자(111a)의 상기 제 1 단자와 상기 제 2 단자 사이에 흐르는 전류의 양에 대응하는 값이다. 구체적으로, 상기 트랜지스터(111d)의 상기 제 2 단자의 전압의 값은 상기 광전 변환 소자(111a)에 입사하는 광의 양에 대응하는 값으로 유지된다. 저장 용량이 상기 트랜지스터(111d)의 상기 제 2 단자의 전압의 값을 유지하기 위해 제공된다는 것이 또한 허용가능하다는 것을 주의하자. 또한, 도 5에서의 상기 광전 변환 소자는 상기 신호(S11)로서 상기 트랜지스터(111d)의 상기 제 2 단자의 전압을 출력한다.
상술된 바와 같이, 상기 광전 변환 회로의 동작은 상기 광전 변환 소자(111a)에 입사하는 광의 데이터가 신호로서 검출될 수 있도록 한다.
일 예로서 도 5에 도시된 바와 같이, 이 실시예의 상기 광전 변환 회로의 일 예는 광전 변환 소자 및 복수의 트랜지스터들을 포함한다. 따라서, 실시예 1의 상기 반도체 회로에 입사하는 광의 강도에 대응하는 신호를 생성하는 것이 가능하다.
또한, 본 실시예의 상기 광전 변환 회로의 일 예에서, 사용된 상기 트랜지스터들 모두는 동일한 구조일 수 있다. 사용된 트랜지스터들 모두가 동일한 구조일 때, 제조 단계들의 수는 감소될 수 있다. 사용된 트랜지스터들의 구조들이 상이할 때, 요구된 기능을 위해 적절한 구조를 가진 트랜지스터를 적절하게 선택하고 사용하는 것이 가능하다.
본 실시예의 상기 광전 변환 회로의 일 예는 상기 A/D 변환 회로와 동일한 프로세스로 동일한 기판 위에서 형성될 수 있다. 이것은 상기 광전 변환 회로로부터 상기 A/D 변환 회로로 입력된 신호에서의 잡음을 감소시키고 제조 비용을 감소시키는 것을 가능하게 한다.
본 실시예는 다른 실시예들 중 임의의 것과 적절하게 조합되거나 또는 대체될 수 있다는 것을 주의하자.
(실시예 3)
이 실시예에서, 화소부가 광검출 수단을 채용하는 표시 장치의 일 예가 설명될 것이다.
먼저, 본 실시예의 표시 장치의 구조의 일 예가 도 7을 참조하여 설명될 것이다. 도 7은 본 실시예의 표시 장치의 구조의 일 예를 도시한 블록도이다.
도 7에 도시된 표시 장치(100)는 화소부 및 구동 회로 영역을 포함한다.
상기 화소부는 복수의 화소들을 포함한다. 상기 구동 회로 영역은 상기 화소들의 동작(예로서, 표시 동작 및 판독(또한 독출로서 불리움) 동작)을 제어하기 위한 구동 회로들을 포함한다.
상기 화소부는 화소 회로들(101)을 포함한다. 상기 구동 회로 영역은 표시 회로 제어 회로(102) 및 포토센서 제어 회로(103)를 포함한다.
상기 화소 회로들(101)의 각각은 표시 회로(또한 표시 소자로서 불리움)(105) 및 포토센서(106)를 포함한다.
다음으로, 상기 화소 회로(101)의 회로 구성의 일 예가 도 8을 참조하여 설명될 것이다. 도 8은 도 7에 도시된 상기 표시 장치에서의 상기 화소 회로의 회로 구성의 일 예를 도시한 회로도이다.
도 8에 도시된 상기 화소 회로(101)는 상기 표시 회로(105) 및 상기 포토센서(106)를 포함한다.
상기 표시 회로(105)는 트랜지스터(201), 저장 용량(202), 및 액정 소자(203)를 포함한다.
상기 트랜지스터(201)는 게이트선(또한 주사선으로서 불리움)(208)에 전기적으로 접속된 게이트, 및 비디오 데이터선(또한 소스선으로서 불리움)(212)에 전기적으로 접속된 제 1 단자를 갖는다. 상기 트랜지스터(201)는 상기 저장 용량(202) 및 상기 액정 소자(203)로/로부터 전하의 주입 및 배출(또한 상기 저장 용량(202) 및 상기 액정 소자(203)의 충전 및 방전으로서 불리움)을 제어하는 기능을 가진다. 예를 들면, 상기 트랜지스터(201)가 턴 온될 때, 상기 비디오 데이터선(212)의 전압은 상기 저장 용량(202) 및 상기 액정 소자(203)에 인가된다. 상기 트랜지스터(201)는 비정질 실리콘, 미결정 실리콘, 다결정 실리콘 등을 사용하여 형성된 반도체층을 가진 트랜지스터일 수 있다. 예를 들면, 상기 트랜지스터(201)가 채널 형성층으로서 작용하는 산화물 반도체층을 갖고 매우 낮은 오프-상태 전류를 가진 트랜지스터일 때, 표시 품질은 증가될 수 있다.
상기 저장 용량(202)는 한 쌍의 전극들 및 상기 쌍의 전극들 사이에 형성된 유전체층을 가진 소자이다. 상기 쌍들의 전극들 중 하나는 상기 트랜지스터(201)의 제 2 단자에 전기적으로 접속되고 일정한 전압이 다른 전극에 인가된다. 상기 저장 용량(202)은 상기 액정 소자(203)에 인가된 전압에 대응하는 전하를 보유하는 기능을 가진다. 상기 저장 용량(202)이 반드시 제공되는 것은 아님을 주의하자.
상기 액정 소자(203)은 한 쌍의 전극들 및 상기 쌍의 전극들 사이에 형성된 액정층을 가진 소자이다. 상기 쌍의 전극들 중 하나는 상기 트랜지스터(201)의 상기 제 2 단자에 전기적으로 접속되며 일정한 전압이 다른 전극에 인가된다. 상기 일정한 전압은 상기 저장 용량(202)의 다른 전극에 인가된 전압과 동일하거나 또는 그것과 상이할 수 있다. 상기 액정 소자(203)는 편광 방향이 전압 인가에 의해 변화되는 소자이다. 상기 액정 소자(203)는 편광 방향에서의 상기 변화를 이용함으로써 그것을 통과하는 광의 양을 조정하며, 따라서 콘트라스트(그레이 스케일)를 생성하고, 그에 의해 이미지 표시를 달성한다. 상기 액정 소자(203)를 통과하는 광은 예를 들면, 상기 표시 장치의 후면상에서의 광원(백라이트)에 의해 방출된 광이다.
비록 여기에서 설명된 상기 표시 회로(105)는 상기 액정 소자(203)를 포함하지만, 상기 표시 회로(105)는 발광 소자와 같은 다른 소자들을 포함할 수 있다. 상기 발광 소자는 휘도가 전류 또는 전압으로 제어되는 소자이다. 상기 발광 소자의 예들은 발광 다이오드 및 유기 발광 다이오드(OLED)이다.
상기 포토센서(106)는 실시예 2의 반도체 회로에 포함된 상기 광전 변환 회로에 대응하며 포토다이오드(204), 트랜지스터(205), 트랜지스터(206), 및 트랜지스터(207)를 포함한다.
상기 포토다이오드(204)는 애노드 및 캐소드를 갖는다. 상기 애노드는 상기 포토다이오드 리셋선(210)에 전기적으로 접속된다.
상기 트랜지스터(205)는 포토센서 기준선(213)에 전기적으로 접속된 제 1 단자를 갖는다. 상기 트랜지스터(205)는 예를 들면, 비정질 실리콘, 미결정 실리콘, 다결정 실리콘, 또는 단결정 실리콘 등을 사용하여 형성된 반도체층을 가진 트랜지스터일 수 있다. 상기 트랜지스터(205)는, 예를 들면, 단결정 실리콘을 사용하여 형성된 반도체층을 가지며 높은 이동도를 가진 트랜지스터인 것이 여전히 바람직한데, 이는 상기 트랜지스터(205)가 상기 포토다이오드(204)에 의해 생성된 전압을 증폭하는 기능을 가지기 때문이다. 또한, 도 8에 도시된 상기 트랜지스터(205)는 n-형 트랜지스터이지만, 그 도전 유형은 이에 한정되지 않으며; 이 실시예의 상기 표시 장치는 상기 트랜지스터(205)로서 p-형 트랜지스터를 포함할 수 있다.
상기 트랜지스터(206)는 상기 트랜지스터(205)의 제 2 단자에 전기적으로 접속된 제 1 단자, 포토센서 출력선(214)에 전기적으로 접속된 제 2 단자, 및 게이트선(211)에 전기적으로 접속된 게이트를 가진다. 상기 트랜지스터(206)는 예를 들면, 비정질 실리콘, 미결정 실리콘, 다결정 실리콘, 또는 단결정 실리콘을 사용하여 형성된 반도체층을 가진 트랜지스터일 수 있다. 상기 트랜지스터(206)는 예를 들면, 단결정 실리콘을 사용하여 형성된 반도체층을 갖는 높은 이동도를 가진 트랜지스터인 것이 여전히 바람직한데, 이는 상기 트랜지스터(206)가 상기 포토센서(106)의 출력 신호의 상기 포토센서 출력선(214)으로의 인가를 제어하는 기능을 가지기 때문이다.
상기 트랜지스터(207)는 상기 포토다이오드(204)의 캐소드에 전기적으로 접속된 제 1 단자, 상기 트랜지스터(205)의 게이트에 전기적으로 접속된 제 2 단자, 및 게이트선(209)에 전기적으로 접속된 게이트를 가진다. 상기 트랜지스터(207)는 상기 포토다이오드(204)의 출력 신호에 대응하는 전하가 전하 용량으로서 상기 트랜지스터(205)의 상기 게이트에서 유지되는지 여부를 제어하는 기능을 갖는다. 상기 트랜지스터(207)는 또한 상기 전하 용량을 유지하는 기능을 가지며, 따라서, 높은 이동도 및 극히 낮은 오프-상태 전류를 갖는 트랜지스터일 필요가 있다. 이러한 이유로, 상기 트랜지스터(207)는 바람직하게는 채널 형성층으로서 작용하는 산화물 반도체층을 가진 트랜지스터이다.
도 7에 도시된 상기 표시 회로 제어 회로(102)는 상기 표시 회로들(105)을 제어하기 위한 회로이며, 상기 비디오 데이터선들(212)을 통해 신호들을 상기 표시 회로들(105)에 입력하는 표시 회로 구동 회로(107); 및 상기 게이트선들(208)을 통해 신호들을 상기 표시 회로들(105)에 입력하는 표시 회로 구동 회로(108)를 포함한다. 예를 들면, 상기 게이트선들(208)의 전압을 제어하기 위한 상기 표시 회로 구동 회로(108)는 특정 행으로 배치된 상기 화소들(101)에 포함된 상기 표시 회로들(105)을 선택하는 기능을 가진다. 상기 비디오 데이터선들(212)의 전압을 제어하기 위한 상기 표시 회로 구동 회로(107)는 특정 행으로 배치된 상기 화소 회로들(101)에 포함된 상기 선택된 표시 회로들(105)로 미리 결정된 전압을 인가하는 기능을 가진다. 상기 표시 회로들(105)에서의 상기 트랜지스터들(201)이 상기 표시 회로 구동 회로(108)에 의해 턴 온될 때, 상기 비디오 데이터선들(212)에 인가된 전압은 상기 비디오 데이터선들(212)의 전압을 제어하기 위한 상기 표시 회로 구동 회로(107)에 의해 상기 표시 회로들(105)에서의 상기 액정 소자들(203)에 인가된다는 것을 주의하자.
상기 포토센서 제어 회로(103)는 상기 포토센서들(106)을 제어하기 위한 회로이며, 상기 포토센서 출력선들(214) 및 상기 포토센서 기준선들(213)과 같은 신호선들의 전압을 제어하기 위한 포토센서 판독 회로(109); 및 상기 게이트선들(209) 및 상기 게이트선들(211)과 같은 신호선들의 전압을 제어하기 위한 포토센서 구동 회로(110)를 포함한다. 상기 포토센서 구동 회로(110)는 특정한 행에 배치된 상기 화소들(101)에 포함된 상기 포토센서들(106) 상에서의 리셋 동작, 유지 동작, 및 선택 동작을 수행하는 기능을 갖는다. 상기 포토센서 판독 회로(109)는 특정 행으로 배치된 상기 화소들(101)에 포함된 상기 선택된 포토센서들(106)의 출력 신호들을 취하는 기능을 가진다.
다음으로, 상기 포토센서 판독 회로(109)에 사용된 프리차지 회로(precharge circuit) 및 A/D 변환 회로가 도 8을 참조하여 설명될 것이다.
상기 포토센서 판독 회로(109)는 도 8에 도시된 바와 같이, 프리차지 회로(216) 및 A/D 변환 회로(224)를 포함한다.
하나의 프리차지 회로(216)가 예를 들면, 일 열의 화소들에 대해 제공된다. 상기 프리차지 회로(216)는 트랜지스터(217) 및 프리차지선(218)을 포함한다.
상기 프리차지 회로(216)에서, 기준 전압(Vref)은 상기 트랜지스터(217)의 제 1 단자에 입력되고, 상기 트랜지스터(217)의 제 2 단자는 상기 포토센서 출력선(214)에 전기적으로 접속되며, 상기 트랜지스터(217)의 게이트는 상기 프리차지선(218)에 전기적으로 접속된다. 상기 프리차지 회로들(216)은 상기 화소 회로들(101)에 포함된 상기 포토센서들(106)의 동작 이전에 상기 포토센서 출력선들(214)의 전압을 상기 기준 전압(Vref)으로 설정한다는 것을 주의하자. 예를 들면, 상기 트랜지스터들(217)을 턴 온함으로써, 상기 포토센서 출력선들(214)의 전압을 상기 기준 전압(Vref)으로 설정하는 것이 가능하다. 상기 기준 전압(Vref)의 값은 적절하게 설정된다는 것을 주의하자. 또한, 상기 포토센서 출력선(214)에 저장 용량을 제공하는 것은 상기 포토센서 출력선(214)의 전압을 안정화하는데 효과적이다.
상기 A/D 변환 회로(224)는 실시예 1의 상기 반도체 회로에 포함된 상기 A/D 변환 회로에 대응한다. 하나의 A/D 변환 회로(224)는 일 열의 화소들에 대해 제공된다. 상기 A/D 변환 회로(224)는 신호가 상기 포토센서 출력선(214)을 통해 입력되는 비교기(219)를 포함한다.
상기 비교기(219)는 트랜지스터(220), 저항 소자(221), 비교기 출력선(222), 및 백 게이트선(223)을 포함한다. 상기 비교기(219)에 포함된 소자들은 단지 하나의 트랜지스터 및 하나의 저항 소자이다. 상기 비교기(219)의 이러한 구성은 상기 A/D 변환 회로(224)의 회로 구성을 간략화하며, 그에 의해 상기 표시 장치의 제조 비용을 감소시킨다.
상기 비교기(219)에서, 상기 트랜지스터(220)는 소스, 드레인, 제 1 게이트, 및 제 2 게이트를 가진다. 상기 트랜지스터(220)의 제 1 단자는 상기 저항 소자(221)에 전기적으로 접속되며 고 전원 전압(Vdd)이 상기 저항 소자(221)를 통해 상기 트랜지스터(220)의 상기 제 1 단자에 인가된다. 저 전원 전압(Vss)은 상기 트랜지스터(220)의 제 2 단자에 인가된다. 또한, 상기 트랜지스터(220)의 상기 제 1 게이트는 상기 포토센서 출력선(214)에 전기적으로 접속된다. 달리 말하면, 상기 트랜지스터(220)의 제 1 게이트는 상기 트랜지스터(206)의 상기 제 2 단자에 전기적으로 접속된다. 더욱이, 상기 트랜지스터(220)의 상기 제 1 단자는 상기 비교기 출력선(222)을 통해 A/D 변환 제어 회로에 전기적으로 접속된다. 상기 A/D 변환 제어 회로는 실시예 1에서의 상기 반도체 회로에 포함된 상기 A/D 변환 제어 회로일 수 있다. 상기 트랜지스터(220)의 상기 제 2 게이트는 D/A 변환기에 전기적으로 접속된다. 상기 D/A 변환기는 실시예 1에서의 상기 반도체 회로에 포함된 상기 D/A 변환기일 수 있다. 게다가, 상기 D/A 변환기는 상기 A/D 변환 제어 회로에 전기적으로 접속된다. 일 예로서, 도 8에 도시된 상기 트랜지스터(220)는 n-형 트랜지스터이다.
상기 트랜지스터(220)는 백 게이트선(223)을 통해 입력된 제어 신호에 의해 상기 백 게이트(상기 제 2 게이트)의 전압을 변경함으로써 그 임계 전압이 변경될 수 있는 트랜지스터이다. 예를 들면, 보텀-게이트형 트랜지스터인 이러한 트랜지스터는 절연층을 사이에 갖는 채널 형성 영역과 중첩하는 도전층을 형성하고 상기 도전층을 보텀 게이트로 처리함으로써 쉽게 달성될 수 있다. 여기에서, 일 예로서, 상기 트랜지스터(220)는 임계 전압이 백 게이트의 전위를 증가시킴으로써 감소되고 상기 백 게이트의 전위를 감소시킴으로써 증가되는 트랜지스터이다. 또한, 상기 트랜지스터(220)는 낮은 오프-상태 전류를 가진 트랜지스터일 수 있다. 낮은 오프-상태 전류를 가진 상기 트랜지스터는 예를 들면, 채널 형성층으로서 작용하는 산화물 반도체층을 가진 트랜지스터일 수 있다.
상기 비교기(219)는 입력선으로서 상기 포토센서 출력선(214)을 사용한다. 상기 비교기(219)는 상기 포토센서 출력선(214)의 전압이 상기 트랜지스터(220)의 임계 전압보다 높을 때 그 값이 상기 저 전원 전압(Vss)의 것과 동일한 전압을 상기 비교기 출력선(222)에 출력하고, 상기 포토센서 출력선(214)의 전압이 상기 트랜지스터(220)의 임계 전압보다 낮을 때 그 값이 상기 고 전원 전압(Vdd)의 것과 동일한 전압을 상기 비교기 출력선(222)에 출력한다. 여기에서, 상기 비교기 출력선(222)의 전압은 상기 포토센서 출력선(214)의 전압이 일정한 채로 있는 동안 상기 백 게이트선(223)의 전압을 점차 증가시킴으로써 높은 전압에서 낮은 전압으로 변경된다. 그러므로, 연속적으로 변화하는 전압을 상기 백 게이트선(223)에 순차적으로 인가함으로써 및 상기 비교기 출력선(222)의 전압을 획득함으로써 상기 포토센서 출력선(214)의 전압의 값을 결정하는 것이 가능하다. 상기 포토센서 출력선(214)을 통해 입력된 신호는 여기에서 결정된 전압을 디지털 값으로 표현함으로써 디지털 신호로 변환될 수 있다.
실시예 1의 반도체 회로에 포함된 상기 A/D 변환 회로는 상기 A/D 변환 회로(224)에 적용가능하다.
다음으로, 도 7 및 도 8에 도시된 상기 표시 장치의 동작의 일 예가 설명될 것이다.
도 7 및 도 8에 도시된 상기 표시 장치의 동작의 일 예는 주로 표시 동작 및 판독 동작으로 나뉜다. 각각의 동작이 이하에 설명될 것이다.
상기 표시 동작은 다음과 같다: 비디오 신호들이 상기 비디오 데이터선들(212)을 통해 상기 선택된 화소들에 순차적으로 입력되고, 그 후 전압은 상기 입력된 비디오 신호들의 데이터에 따라 상기 표시 회로들(105)에 포함된 상기 액정 소자들(203)에 인가되며, 상기 액정 소자들(203)은 상기 인가된 전압에 따라 상기 표시 동작을 수행한다.
다음으로, 도 7 및 도 8에 도시된 상기 표시 장치에서의 상기 포토센서를 가진 상기 판독 동작의 일 예가 도 9를 참조하여 설명될 것이다. 도 9는 도 7 및 도 8에 도시된 상기 표시 장치에서의 상기 포토센서에 의해 수행된 상기 판독 동작의 일 예를 설명하기 위한 타이밍도이다. 도 9에서, 신호(301)는 도 8에서의 상기 포토다이오드 리셋선(210)의 전압(또한, V210으로서 불리움)을 나타내고, 신호(302)는 상기 게이트선(209)의 전압(또한 V209로서 불리움)을 나타내고, 신호(303)는 상기 게이트선(211)의 전압(또한 V211로서 불리움)을 나타내고, 신호(304)는 상기 게이트선(215)의 전압(또한 V215로서 불리움)을 나타내고, 신호(305)는 상기 포토센서 출력선(214)의 전압(또한 V214로서 불리움)을 나타내고, 신호(306)는 상기 프리차지선(218)의 전압(또한 V218로서 불리움)을 나타내고, 신호(307)는 상기 비교기 출력선(222)의 전압(또한 V222로서 불리움)을 나타내며, 신호(308)는 상기 백 게이트선(223)의 전압(또한 V223으로서 불리움)을 나타낸다. 여기에서, 일 예로서, 상기 트랜지스터(205), 상기 트랜지스터(206), 상기 트랜지스터(207), 및 상기 트랜지스터(220)는 n-형 트랜지스터들이며; 상기 트랜지스터(217)는 p-형 트랜지스터이고; 상기 신호(301), 상기 신호(302), 상기 신호(303), 상기 신호(306), 및 상기 신호(308)는 하이-레벨 또는 로우-레벨 이진 디지털 신호들이고, 하이-레벨 전압 신호는 상기 포토센서 기준선(213)에 입력되며, 하이-레벨 전압 신호는 상기 트랜지스터(217)의 상기 제 1 단자에 입력된다는 것을 주의하자. 상기 하이-레벨 신호의 전압은 "H"(또한 전압(H)으로서 불리움)이며, 상기 로우-레벨 신호의 전압은 "L"(또한 전압(L)으로서 불리움)임을 주의하자.
먼저, 리셋 동작의 시작인 시간(TA)에서, 상기 포토다이오드 리셋선(210)의 전압(신호(301))이 "H"이고 상기 게이트선(209)의 전압(신호(302))이 "H"일 때, 상기 포토다이오드(204)는 도통 상태에 들어가며 상기 게이트선(215)의 전압(신호(304))은 "H"가 된다. 또한, 상기 프리차지선(218)의 전압(신호(306))이 "L"일 때, 상기 포토센서 출력선(214)의 전압(신호(305))은 "H"에서 프리차지된다. 상기 백 게이트선(233)의 전압(신호(308))은 제 1 비교 전압(디지털 값("11")에 대응하는 전압)임을 주의하자.
다음으로, 상기 리셋 동작의 종료 또는 상기 유지 기간의 시작인 시간(TB)에서, 상기 포토다이오드 리셋선(210)의 전압(신호(301))이 "L"이고 상기 게이트선(209)의 전압(신호(302))이 "H"인 채로 있을 때, 상기 게이트선(215)의 전압(신호(304))은 상기 포토다이오드(204)의 오프-상태 전류에 의해 감소되기 시작한다. 상기 포토다이오드(204)의 상기 오프-상태 전류는 광이 상기 포토다이오드(204)에 입사할 때 증가한다. 결과적으로, 상기 게이트선(215)의 전압(신호(304))은 입사 광의 강도에 따라 변화한다. 따라서, 상기 트랜지스터(205)의 상기 소스 및 상기 드레인 간의 채널 저항은 변화한다.
다음으로, 상기 유지 기간의 종료인 시간(TC)에서, 상기 게이트선(209)의 전압(신호(302))이 "L"일 때, 상기 게이트선(215)의 전압(신호(304))의 값은 미리 결정된 값이 된다. 이때, 상기 게이트선(215)의 전압은 상기 포토다이오드(204)가 상기 유지 동작 동안 상기 게이트선(215)에 공급되는 전하의 양에 의해 결정된다. 따라서, 상기 게이트선(215)의 전압은 상기 포토다이오드(204)에 입사하는 광의 강도에 따라 변화한다. 상기 트랜지스터(207)는 산화물 반도체층을 가지며 극히 낮은 오프-상태 전류를 갖고, 따라서 나중 선택 동작이 시작할 때까지 상기 게이트선(215)에서 전하의 양을 유지할 수 있다.
상기 게이트선(209)의 전압(신호(302))이 "L"일 때, 상기 게이트선(215)의 전압은 상기 게이트선(209)과 상기 게이트선(215) 사이에서의 기생 용량에 의해 변경된다는 것을 주의하자. 전압에서의 변화의 양이 현저하다면, 상기 포토다이오드(204)가 상기 유지 동작 동안 공급되는 전하의 양은 정확히 획득되지 않는다. 전압에서의 상기 변화의 양을 감소시키기 위한 효과적인 방법들은 상기 트랜지스터(205)의 게이트 용량을 증가시키기 위해 또는 저장 용량을 상기 게이트선(215)에 제공하기 위해, 상기 트랜지스터(207)의 게이트-소스(또는 게이트-드레인) 용량을 감소시키는 것이다. 그의 예가 도 9를 참조하여 설명되는, 도 7 및 도 8에 도시된 상기 표시 장치에서의 상기 포토센서에 의해 수행된 상기 판독 동작의 일 예에서, 상기 전압에서의 변화는 무시해도 될 정도로 작다는 것을 주의하자.
다음으로, 상기 선택 동작의 시작인 시간(TD)에서, 상기 게이트선(211)의 전압(신호(303))이 "H"일 때, 상기 트랜지스터(206)는 턴 온되며 상기 포토센서 기준선(213) 및 상기 포토센서 출력선(214)은 상기 트랜지스터(205) 및 상기 트랜지스터(206)를 통해 서로 전기적으로 접속된다. 그 후, 상기 포토센서 출력선(214)의 전압(신호(305))은 감소한다. 상기 포토센서 출력선(214)의 프리차지 동작은 상기 프리차지선(218)의 전압(신호(306))이 "H"가 되도록 설정하고 상기 트랜지스터(217)를 턴 오프함으로써 상기 시간(TD) 전에 종료된다는 것을 주의하자. 여기에서, 상기 포토센서 출력선(214)의 전압(신호(305))이 상기 트랜지스터(205)의 소스-드레인 전류의 양에 의존하여 감소하는 속도는, 즉 상기 유지 동작 동안 상기 포토다이오드(204)에 입사하는 광의 강도에 따라 변화한다.
그 후, 상기 선택 동작의 종료인 시간(TE)에서, 상기 게이트선(211)의 전압(신호(303))이 "L"일 때, 상기 트랜지스터(206)는 턴 오프되며 상기 포토센서 출력선(214)의 전압(신호(305))의 값은 일정한 값이 된다. 여기에서, 일정한 전압은 상기 포토다이오드(204)에 입사하는 광의 강도에 따라 변화한다. 그러므로, 상기 포토센서 출력선(214)의 전압에 대한 정보를 획득함으로써 상기 유지 동작 동안 상기 포토다이오드(204)에 입사하는 광의 강도를 결정하는 것이 가능하다.
다음으로, 시간(TF), 시간(TG), 및 시간(TH)에서, 상기 A/D 변환 동작이 다음의 방식으로 수행된다: 상기 백 게이트선(223)의 전압은 제 2 비교 전압(디지털 값("10"))으로, 뒤이어, 제 3 비교 전압(디지털 값("01")), 및 그 후 제 4 비교 전압(디지털 값("00"))으로 순차적으로 변경된다. 상기 비교기 출력선(222)의 전압(신호(307))이 "H"에서 "L"로 변화할 때 획득된 비교 전압을 결정함으로써, 상기 포토센서 출력선(214)의 전압이 결정될 수 있으며, 상기 포토센서 출력선(214)의 전압은 그 디지털 값이 상기 비교 전압에 대응하는 디지털 신호로 변환될 수 있다. 예를 들면, 상기 제 1 비교 전압시 상기 비교기 출력선(222)의 전압이 "L"일 때, 상기 포토센서 출력선(214)의 전압은 그 디지털 값이 "11"인 신호로 변환된다. 또 다른 예를 위해, 제 3 비교 전압시 상기 비교기 출력선(222)의 전압이 "H"이고 상기 제 4 비교 전압시 상기 비교기 출력선(222)의 전압이 "L"일 때, 상기 포토센서 출력선(214)의 전압은 그 디지털 값이 "00"인 디지털 신호로 변환된다. 상기 백 게이트선(223)의 전압이 예를 들면, 실시예 1에 설명된 바와 같이 상기 A/D 변환 제어 회로 및 상기 D/A 변환기를 사용함으로써 생성된다는 것을 주의하자.
도 9에 도시된 타이밍도에서, 상기 비교기 출력선(222)의 전압(신호(307))은 상기 제 3 비교 전압(디지털 값("01"))에 따라 "H"에서 "L"로 변화하며, 따라서 상기 포토센서 출력선(214)의 전압은 그 디지털 값이 "01"인 디지털 신호로 변환된다.
상기 비교기(219)를 사용한 A/D 변환의 일 예가 2-비트 A/D 변환인 경우가 설명되었지만, 3 이상의 비트 A/D 변환기 또한 보다 짧은 간격들에서 상기 백 게이트선(223)에 인가된 전압의 값을 변경함으로써 수행될 수 있다는 것을 주의하자. 보다 많은 수의 비트들을 가진 A/D 변환은 상기 비교기의 보다 고속의 동작을 요구한다. 그러므로, 상기 트랜지스터(220)는 높은 이동도를 가진 트랜지스터인 것이 바람직하다. 또한 상기 트랜지스터(220)는 대기 모드에서 전력 소비를 감소시키고 상기 트랜지스터(220)의 상기 소스 및 상기 드레인 사이의 리크 전류로 인해 상기 비교기(219)의 출력 신호의 전압에서의 변동들을 억제하기 위해 낮은 오프-상태 전류를 갖는 트랜지스터인 것이 바람직하다. 이러한 높은 이동도 및 이러한 낮은 오프-상태 전류 모두를 제공하기 위해, 상기 트랜지스터(220)는 바람직하게는 산화물 반도체를 사용한 트랜지스터이다.
상술된 바와 같이, 각각의 포토센서의 동작은 상기 리셋 동작, 상기 유지 동작, 상기 선택 동작, 및 상기 A/D 변환 동작을 반복함으로써 달성된다. 이미지 캡처는 상기 화소들 모두에 대해, 이들 동작들을 수행함으로써, 구체적으로, 상기 리셋 동작, 상기 유지 동작, 상기 선택 동작, 및 상기 A/D 변환 동작의 시퀀스를 행 단위로 반복적으로 수행함으로써 실행될 수 있다.
포토센서들을 가진 상기 표시 장치가 본 실시예에서 설명되었지만, 본 실시예는 포토센서들을 가진 반도체 회로에 또한 쉽게 적용될 수 있다는 것을 주의하자. 이러한 반도체 회로는 본 실시예의 상기 표시 장치(100)로부터 이미지를 표시하기 위해 요구되는 회로들, 구체적으로 상기 표시 회로 제어 회로(102) 및 상기 표시 회로(105)를 제거함으로써 달성될 수 있다.
일 예로서 도 7, 도 8, 및 도 9에 도시된 바와 같이, 본 실시예의 상기 표시 장치의 일 예는 상기 화소부에서의 상기 표시 회로들 및 상기 광전 변환 회로들을 포함한다. 따라서, 상기 화소부에서 표시 동작 및 판독 동작을 수행하는 것이 가능하다. 결과적으로, 상기 표시 장치는 예를 들면 다음 기능들 중 임의의 하나 이상을 가질 수 있다: 위치 감지 기능(예로서, 손가락, 펜 등이 상기 화소부를 터치하거나 또는 접근할 때, 터치된 위치에 따라 특정 동작을 수행하는 기능); 문자 입력/출력 기능(예로서, 손가락, 펜 등을 갖고 문자를 입력하고 상기 화소부에 상기 입력된 문자를 표시하는 기능); 지문 인증 기능(예로서, 상기 화소부를 터치하는 손가락의 지문들을 검출하는 기능); 및 문서 입력/출력 기능(예로서, 상기 화소부 상에 넣어진 문서 등을 판독하고 상기 화소부 상에서의 상기 판독된 문서의 이미지를 표시하는 기능).
이 실시예의 상기 표시 장치의 일 예가 그 임계 전압이 제어 신호를 사용함으로써 연속적으로 변화하는 상기 트랜지스터를 사용하는 상기 비교 회로를 가진 상기 A/D 변환 회로이다. 따라서, 상기 A/D 변환 회로의 회로 구성은 간략화될 수 있다. 또한, 상기 비교 회로에 사용된 상기 트랜지스터의 임계 전압이 자유롭게 설정될 수 있기 때문에 이미지 캡처 동작 동안 상기 포토 센서에 입사하는 광을 신호로 변환할 때 사용된 분해능을 향상시키는 것이 가능하다.
본 실시예는 다른 실시예들 중 임의의 것과 적절하게 조합되거나 또는 대체될 수 있다는 것을 주의하자.
(실시예 4)
이 실시예에서, 실시예 1 및 실시예 2의 상기 반도체 회로 및 실시예 3의 상기 표시 장치에 적용가능한 트랜지스터의 일 예가 설명될 것이다.
실시예 1 및 실시예 2의 상기 반도체 회로 및 실시예 3의 상기 표시 장치에 적용가능한 상기 트랜지스터의 일 예는 채널 형성층으로서 작용하는 산화물 반도체층을 가진 트랜지스터이다. 상기 트랜지스터에서 채널 형성층으로서 작용하는 상기 산화물 반도체층은 고순도화되고 따라서 진성(i-형) 또는 실질적으로 진성인 반도체층이다.
고순도화하는 것은 다음 개념들 중 적어도 하나를 의미한다: 상기 산화물 반도체층으로부터 가능한 한 많이 수소를 제거하는 것; 및 상기 산화물 반도체층에 산소를 공급함으로써 산화물 반도체층에서의 산소 결핍으로 인한 결함들을 감소시키는 것.
상기 산화물 반도체층에 사용된 산화물 반도체의 예들은 4-원계 금속 산화물, 3-원계 금속 산화물, 및 2-원계 금속 산화물이다. 상기 4-원계 금속 산화물의 일 예는 In-Sn-Ga-Zn-O-계 금속 산화물이다. 상기 3-원계 금속 산화물의 예들은 In-Ga-Zn-O-계 금속 산화물, In-Sn-Zn-O-계 금속 산화물, In-Al-Zn-O-계 금속 산화물, Sn-Ga-Zn-O-계 금속 산화물, Al-Ga-Zn-O-계 금속 산화물, 및 Sn-Al-Zn-O-계 금속 산화물이다. 상기 2-원계 금속 산화물의 예들은 In-Zn-O-계 금속 산화물, Sn-Zn-O-계 금속 산화물, Al-Zn-O-계 금속 산화물, Zn-Mg-O-계 금속 산화물, Sn-Mg-O-계 금속 산화물, In-Mg-O-계 금속 산화물, 및 In-Sn-O-계 금속 산화물이다. 상기 산화물 반도체의 다른 예들은 In-O-계 금속 산화물, Sn-O-계 금속 산화물, 및 Zn-O-계 금속 산화물이다. 상기 산화물 반도체의 또 다른 예는 상기 산화물 반도체 및 SiO2로서 사용될 수 있는 상기 언급된 금속 산화물을 포함하는 산화물이다.
InMO3(ZnO)m(m>0)으로 표현된 재료가 상기 산화물 반도체로서 사용될 수 있다. 여기에서, M은 Ga, Al, Mn, 및 Co로부터 선택된 하나 이상의 금속 원소들을 나타낸다. M의 예들은 Ga, Ga 및 Al, Ga 및 Mn, 및 Ga 및 Co이다. 조성식 InMO3(ZnO)m(m>0)을 가진 산화물 반도체에서, M으로서 Ga를 포함하는 산화물 반도체가 상기 In-Ga-Zn-O-계 산화물 반도체로서 불린다.
상기 산화물 반도체층의 밴드갭은 2 eV 이상, 바람직하게는 2.5 eV 이상, 보다 바람직하게는 3 eV 이상이다. 따라서, 열 여기에 의해 생성된 캐리어들의 수는 무시할 수 있다. 또한, 도너(donor)로서 작용할 수 있는 수소와 같은 불순물의 양은 캐리어 농도가 1×1014/㎤ 미만, 바람직하게는 1×1012/㎤ 미만일 수 있도록 특정한 양 이하로 감소된다. 달리 말하면, 상기 산화물 반도체층의 캐리어 농도는 가능한 한 0에 가깝게 만들어지거나 또는 실질적으로 0이 된다.
상술된 산화물 반도체층은 애벌란시 항복(avalanche breakdown)이 일어나기 어렵고 높은 항복 전압을 가진다. 실리콘은 1.12eV만큼 작은 밴드갭을 가지며, 따라서 애벌란시 항복이라 불리는 전자들의 애벌란시-형 생성을 야기하는 경향이 있고, 이는 가속되어 그것들이 게이트 절연층으로 배리어를 돌파할 수 있는 전자들의 수의 증가를 초래한다. 반대로, 상술된 산화물 반도체층을 위해 사용된 산화물 반도체는 2 eV 이상만큼의 밴드 갭을 가지며, 따라서 애벌란시 항복이 발생하기 어렵다. 이러한 산화물 반도체는 또한 실리콘보다 핫-캐리어 열화에 대한 내성이 더 강하며, 따라서 높은 항복 전압을 가진다.
핫-캐리어 열화는 예를 들면, 매우-가속화된 전자들이 채널에서 및 드레인의 부근에서, 게이트 절연막으로 주입된다는 사실에 의해 야기된 고정된 전하들로 인한 트랜지스터 특성들의 열화; 및 산화물 반도체층과 게이트 절연층 사이에서의 계면에서 매우-가속화된 전자에 의해 형성된 트랩 레벨 등으로 인한 트랜지스터 특성들 등의 열화를 나타낸다. 트랜지스터 특성들의 열화의 예들은 임계 전압 및 게이트 리크에서의 변동들이다. 핫-캐리어 열화는 예를 들면, 채널-핫-전자 주입(CHE 주입) 또는 드레인-애벌란시-핫-캐리어 주입(DAHC 주입)에 의해 야기된다.
높은 항복 전압을 가진 재료들 중 하나인 실리콘 카바이드의 밴드갭은 상술된 산화물 반도체층을 위해 사용된 상기 산화물 반도체의 것과 실질적으로 동일하지만, 상기 산화물 반도체에서의 전자들의 이동도는 대략 십의 2제곱만큼 실리콘 카바이드의 것보다 낮으며, 그러므로 전자들은 상기 산화물 반도체에서 가속될 가능성이 적다는 것을 주의하자. 또한, 상기 게이트 절연층과 상기 산화물 반도체 사이의 배리어는 상기 게이트 절연층과 실리콘 카바이드, 질화 갈륨, 및 실리콘 중 임의의 것 간의 배리어보다 크다. 이것은 상기 산화물 반도체가 상기 게이트 절연층으로 주입된 매우 작은 수의 전자들을 초래하며, 실리콘 카바이드, 질화 갈륨, 또는 실리콘보다 핫-캐리어 열화가 생기기 어렵고; 높은 항복 전압을 가진다는 것을 의미한다. 또한, 상기 산화물 반도체는 비정질일 때조차 높은 항복 전압을 가진다.
상술된 산화물 반도체층을 가진 트랜지스터에서, 채널 폭의 마이크로미터당 상기 오프-상태 전류는 10 aA(1×10-17 A) 이하, 1 aA(1×10-18 A) 이하, 10 zA(1×10-20 A) 이하, 또는 1 zA(1×10-21 A) 이하일 수 있다.
실시예 1 및 실시예 2의 상기 반도체 회로 및 실시예 3의 표시 장치에서의 상기 트랜지스터는 상술된 구조를 가진 트랜지스터에 한정되지 않으며, 예를 들면, 비정질 실리콘, 미결정 실리콘과 같은 미결정 반도체, 폴리실리콘과 같은 다결정 반도체, 또는 단결정 실리콘과 같은 단결정 반도체를 사용한 트랜지스터일 수 있다는 것을 주의하자. 실시예 1 내지 실시예 3의 반도체 회로 또는 표시 장치에서, 요구된 기능을 위해 적절한 구조를 가진 트랜지스터를 적절하게 선택하고 사용하는 것이 가능하다.
본 실시예의 상기 트랜지스터의 구조의 예들은 도 10a 내지 도 10d 및 도 11a 내지 도 11d를 참조하여 추가로 설명될 것이다. 도 10a 내지 도 10d 및 도 11a 내지 도 11d는 본 실시예의 상기 트랜지스터의 구조의 예들을 도시한 단면 모식도들이다.
도 10a에 도시된 트랜지스터는 보텀-게이트형 트랜지스터이며 또한 역 스태거형 트랜지스터이다.
도 10a에 도시된 상기 트랜지스터는 게이트 전극으로서 작용하는 도전층(401a), 게이트 절연층으로서 작용하는 절연층(402a), 채널 형성층으로서 작용하는 산화물 반도체층(403a), 소스 전극 및 드레인 전극 중 하나로서 작용하는 도전층(405a), 및 상기 소스 전극 및 상기 드레인 전극 중 다른 하나로서 작용하는 도전층(406a)을 포함한다.
상기 도전층(401a)은 기판(400a) 위에 형성되고, 상기 절연층(402a)은 상기 도전층(401a) 위에 형성되고, 상기 산화물 반도체층(403a)은 상기 절연층(402a)을 사이에 개재하여 상기 도전층(401a) 위에 형성되며, 상기 도전층(405a) 및 상기 도전층(406a)은 각각 상기 산화물 반도체층(403a)의 일부 위에 형성된다. 상기 도전층(401a)은 전체 산화물 반도체층(403a)과 중첩할 수 있다. 상기 도전층(401a)이 상기 전체 산화물 반도체층(403a)과 중첩할 때, 상기 산화물 반도체층(403a)에 입사하는 광이 억제될 수 있다. 그 구조는 이에 한정되지 않으며; 상기 도전층(401a)은 상기 산화물 반도체층(403a)의 일부와 중첩할 수 있다.
도 10a에 도시된 상기 트랜지스터에서, 산화물 절연층(407a)은 상기 산화물 반도체층(403a)의 상부 표면의 일부(그 위에 상기 도전층(405a) 및 상기 도전층(406a)이 제공되지 않는 상기 상부 표면의 일부)와 접한다. 또한, 보호 절연층(409a)은 상기 산화물 절연층(407a) 위에 형성된다.
도 11a에 도시된 바와 같이, 실시예 1 및 실시예 2의 반도체 회로 및 실시예 3의 표시 장치에서의 상기 트랜지스터는 도전층(431a)이 상기 산화물 절연층(407a) 및 상기 보호 절연층(409a)을 사이에 개재하여 상기 산화물 반도체층(403a) 위에 형성된다는 점을 제외하고 도 10a에 도시된 상기 트랜지스터와 동일한 트랜지스터일 수 있다. 상기 도전층(431a)은 게이트 전극으로서 작용한다. 도 11a에 도시된 상기 트랜지스터는 그 임계 전압이 상기 도전층(401a) 또는 상기 도전층(431a)을 사용하여 형성된 상기 게이트 전극에 의해 제어되는 트랜지스터이다. 상기 도전층(431a)은 상기 전체 산화물 반도체층(403a)과 중첩할 수 있다. 상기 도전층(431a)이 상기 전체 산화물 반도체층(403a)과 중첩할 때, 상기 산화물 반도체층(403a)에 입사하는 광이 억제될 수 있다. 그 구조는 이에 한정되지 않으며; 상기 도전층(431a)은 상기 산화물 반도체층(403a)의 일부와 중첩할 수 있다.
도 10b에 도시된 트랜지스터는 채널-보호형(채널-정지) 트랜지스터라 불리는 보텀-게이트형 트랜지스터이며 또한 역 스태거형 트랜지스터이다.
도 10b에 도시된 상기 트랜지스터는 게이트 전극으로서 작용하는 도전층(401b), 게이트 절연층으로서 작용하는 절연층(402b), 채널 형성층으로서 작용하는 산화물 반도체층(403b), 채널 보호층으로서 작용하는 절연층(427), 소스 전극 및 드레인 전극 중 하나로서 작용하는 도전층(405b), 및 상기 소스 전극 및 상기 드레인 전극 중 다른 하나로서 작용하는 도전층(406b)을 포함한다.
상기 도전층(401b)은 기판(400b) 위에 형성되고, 상기 절연층(402b)은 상기 도전층(401b) 위에 형성되고, 상기 산화물 반도체층(403b)은 상기 절연층(402b)을 사이에 개재하여 상기 도전층(401b) 위에 형성되고, 상기 절연층(427)은 상기 절연층(402b) 및 상기 산화물 반도체층(403b)을 사이에 개재하여 상기 도전층(401b) 위에 형성되며, 상기 도전층(405b) 및 상기 도전층(406b)은 상기 절연층(427)을 사이에 개재하여 상기 산화물 반도체층(403b)의 일부 위에 형성된다. 상기 도전층(401b)은 상기 전체 산화물 반도체층(403b)과 중첩할 수 있다. 상기 도전층(401b)이 상기 전체 산화물 반도체층(403b)과 중첩할 때, 상기 산화물 반도체층(403b)에 입사하는 광이 억제될 수 있다. 그 구조는 이에 한정되지 않으며; 상기 도전층(401b)은 상기 산화물 반도체층(403b)의 일부와 중첩할 수 있다.
또한, 보호 절연층(409b)은 도 10b에 도시된 상기 트랜지스터의 상부와 접한다.
도 11b에 도시된 바와 같이, 실시예 1 및 실시예 2의 상기 반도체 회로 및 실시예 3의 상기 표시 장치에서의 상기 트랜지스터는 도전층(431b)이 상기 보호 절연층(409b)을 사이에 개재하여 상기 산화물 반도체층(403b) 위에 형성된다는 점을 제외하고 도 10b에 도시된 상기 트랜지스터와 동일한 트랜지스터일 수 있다. 상기 도전층(431b)은 게이트 전극으로서 작용한다. 도 11b에 도시된 상기 트랜지스터는 그 임계 전압이 상기 도전층(401b) 또는 상기 도전층(431b)을 사용하여 형성된 상기 게이트 전극에 의해 제어되는 트랜지스터이다. 상기 도전층(431b)은 상기 전체 산화물 반도체층(403b)과 중첩할 수 있다. 상기 도전층(431b)이 상기 전체 산화물 반도체층(403b)과 중첩할 때, 상기 산화물 반도체층(403b)에 입사하는 광은 억제될 수 있다. 그 구조는 이에 한정되지 않으며; 상기 도전층(431b)은 상기 산화물 반도체층(403b)의 일부와 중첩할 수 있다.
도 10c에 도시된 트랜지스터는 보텀-게이트형 트랜지스터이다.
도 10c에 도시된 상기 트랜지스터는 게이트 전극으로서 작용하는 도전층(401c), 게이트 절연층으로서 작용하는 절연층(402c), 채널 형성층으로서 작용하는 산화물 반도체층(403c), 소스 전극 및 드레인 전극 중 하나로서 작용하는 도전층(405c), 및 상기 소스 전극 및 상기 드레인 전극 중 다른 하나로서 작용하는 도전층(406c)을 포함한다.
상기 도전층(401c)은 기판(400c) 위에 형성되고, 상기 절연층(402c)은 상기 도전층(401c) 위에 형성되고, 상기 도전층(405c) 및 상기 도전층(406c)은 상기 절연층(402c)의 일부 위에 형성되며, 상기 산화물 반도체층(403c)은 상기 절연층(402c), 상기 도전층(405c), 및 상기 도전층(406c)을 사이에 개재하여 상기 도전층(401c) 위에 형성된다. 상기 도전층(401c)은 상기 전체 산화물 반도체층(403c)과 중첩할 수 있다. 상기 도전층(401c)이 상기 전체 산화물 반도체층(403c)과 중첩할 때, 상기 산화물 반도체층(403c)에 입사하는 광은 억제될 수 있다. 그 구조는 이에 한정되지 않으며; 상기 도전층(401c)은 상기 산화물 반도체층(403c)의 일부와 중첩할 수 있다.
또한, 도 10c에 도시된 상기 트랜지스터에서, 산화물 절연층(407c)은 상기 산화물 반도체층(403c)의 상면 및 측면과 접한다. 또한, 보호 절연층(409c)은 상기 산화물 절연층(407c) 위에 형성된다.
도 11c에 도시된 바와 같이, 실시예 1 및 실시예 2의 상기 반도체 회로 및 실시예 3의 상기 표시 장치에 적용가능한 상기 트랜지스터의 일 예는 도전층(431c)이 상기 산화물 절연층(407c) 및 상기 보호 절연층(409c)을 사이에 개재하여 상기 산화물 반도체층(403c) 위에 형성된다는 점을 제외하고 도 10c에 도시된 상기 트랜지스터와 동일한 트랜지스터일 수 있다. 상기 도전층(431c)은 게이트 전극으로서 작용한다. 도 11c에 도시된 상기 트랜지스터는 그 임계 전압이 상기 도전층(401c) 또는 상기 도전층(431c)을 사용하여 형성된 상기 게이트 전극에 의해 제어되는 트랜지스터이다. 상기 도전층(431c)은 상기 전체 산화물 반도체층(403c)과 중첩할 수 있다. 상기 도전층(431c)이 상기 전체 산화물 반도체층(403c)과 중첩할 때, 상기 산화물 반도체층(403c)에 입사하는 광이 억제될 수 있다. 그 구조는 이에 한정되지 않으며; 상기 도전층(431c)은 상기 산화물 반도체층(403c)의 일부와 중첩할 수 있다.
도 10d에 도시된 트랜지스터는 탑-게이트형 트랜지스터이다.
도 10d에 도시된 상기 트랜지스터는 게이트 전극으로서 작용하는 도전층(401d), 게이트 절연층으로서 작용하는 절연층(402d), 채널 형성층으로서 작용하는 산화물 반도체층(403d), 소스 전극 및 드레인 전극 중 하나로서 작용하는 도전층(405d), 및 상기 소스 전극 및 상기 드레인 전극 중 다른 하나로서 작용하는 도전층(406d)을 포함한다.
상기 산화물 반도체층(403d)은 절연층(447)을 사이에 개재하여 기판(400d) 위에 형성되고, 상기 도전층(405d) 및 상기 도전층(406d)은 각각 상기 산화물 반도체층(403d)의 일부 위에 형성되고, 상기 절연층(402d)은 상기 산화물 반도체층(403d), 상기 도전층(405d), 상기 도전층(406d) 위에 형성되고, 상기 도전층(401d)은 상기 절연층(402d)을 사이에 개재하여 상기 산화물 반도체층(403d) 위에 형성된다.
도 11d에 도시된 바와 같이, 실시예 1 및 실시예 2의 상기 반도체 회로 및 실시예 3의 상기 표시 장치에 적용가능한 상기 트랜지스터의 일 예는 도전층(431d)이 상기 절연층(447)을 사이에 개재하여 상기 산화물 반도체층(403d) 위에 형성된다는 점을 제외하고 도 10d에 도시된 상기 트랜지스터와 동일한 트랜지스터일 수 있다. 상기 도전층(431d)은 게이트 전극으로서 작용하며, 상기 절연층(447)은 게이트 절연층으로서 작용한다. 도 11d에 도시된 상기 트랜지스터는 그 임계 전압이 상기 도전층(401d) 또는 상기 도전층(431d)을 사용하여 형성된 상기 게이트 전극에 의해 제어되는 트랜지스터이다. 상기 도전층(431d)은 상기 전체 산화물 반도체층(403d)과 중첩할 수 있다. 상기 도전층(431d)이 상기 전체 산화물 반도체층(403d)과 중첩할 때, 상기 산화물 반도체층(403d)에 입사하는 광이 억제될 수 있다. 그 구조는 이에 한정되지 않으며; 상기 도전층(431d)은 상기 산화물 반도체층(403d)의 일부와 중첩할 수 있다.
상기 기판들(400a 내지 400d)의 각각은 예를 들면, 바륨 보로실리케이트 유리 또는 알루미노보로실리케이트 유리의 유리 기판일 수 있다.
대안적으로, 상기 기판들(400a 내지 400d)의 각각은 세라믹 기판, 석영 기판, 또는 사파이어 기판과 같은 절연체의 기판일 수 있다. 대안적으로, 상기 기판들(400a 내지 400d)의 각각은 결정화된 유리 기판일 수 있다. 대안적으로, 상기 기판들(400a 내지 400d)의 각각은 플라스틱 기판일 수 있다. 대안적으로, 상기 기판들(400a 내지 400d)의 각각은 실리콘 등의 반도체 기판일 수 있다.
상기 절연층(447)은 상기 기판(400d)으로부터 불순물 소자의 확산을 방지하는 하지층으로서 작용한다. 상기 절연층(447)은 예를 들면, 질화 실리콘층, 산화 실리콘층, 질화 산화 실리콘층, 산질화 실리콘층, 산화 알루미늄 층, 또는 산질화 알루미늄 층일 수 있다. 대안적으로, 상기 절연층(447)은 각각 상기 절연층(447)에 적용가능한 재료들 중 임의의 것을 사용한 층들의 적층일 수 있다. 대안적으로, 상기 절연층(447)은 차광 재료를 사용한 층 및 상기 절연층(447)에 적용가능한 상기 재료들 중 임의의 것을 사용한 층의 적층일 수 있다. 상기 절연층(447)이 차광 재료를 사용한 층을 사용하여 형성될 때, 상기 산화물 반도체층(403d)에 입사하는 광은 억제될 수 있다.
도 10d에 도시된 상기 트랜지스터와 같이, 도 10a 내지 도 10c 및 도 11a 내지 도 11d에 도시된 상기 트랜지스터들의 각각에서, 절연층은 상기 기판과 게이트 전극으로서 작용하는 상기 도전층 사이에 형성될 수 있다는 것을 주의하자.
상기 도전층들(401a 내지 401d)의 각각은 예를 들면, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐과 같은 금속 재료; 또는 이들 재료들 중 임의의 것을 주성분으로서 포함하는 합금 재료의 층일 수 있다. 대안적으로, 상기 도전층들(401a 내지 401d)의 각각은 상기 도전층들(401a 내지 401d)에 적용가능한 상기 재료들 중 임의의 것의 층들의 적층일 수 있다.
상기 절연층들(402a 내지 402d)의 각각은 예를 들면, 산화 실리콘층, 질화 실리콘층, 산질화 실리콘층, 질화 산화 실리콘층, 산화 알루미늄층, 질화 알루미늄층, 산질화 알루미늄층, 질화 산화 알루미늄층, 또는 산화 하프늄층일 수 있다. 대안적으로, 상기 절연층들(402a 내지 402d)의 각각은 상기 절연층들(402a 내지 402d)에 적용가능한 상기 재료들 중 임의의 것의 적층일 수 있다. 상기 절연층들(402a 내지 402d)에 적용가능한 상기 재료들 중 임의의 것의 층들은 예를 들면, 플라즈마 강화 CVD법 또는 스퍼터링법에 의해 형성될 수 있다. 예를 들면, 상기 절연층들(402a 내지 402d)은 다음의 방식으로 형성될 수 있다: 질화 실리콘층은 플라즈마 강화 CVD법에 의해 형성되며, 산화 실리콘층은 플라즈마 강화 CVD법에 의해 상기 질화 실리콘층 위에 형성된다.
산화물 반도체층들(403a 내지 403d)에 사용될 수 있는 산화물 반도체의 예들은 4-원계 금속 산화물, 3-원계 금속 산화물, 및 2-원계 금속 산화물이다. 상기 4-원계 금속 산화물의 일 예는 In-Sn-Ga-Zn-O-계 금속 산화물이다. 상기 3-원계 금속 산화물의 예들은 In-Ga-Zn-O-계 금속 산화물, In-Sn-Zn-O-계 금속 산화물, In-Al-Zn-O-계 금속 산화물, Sn-Ga-Zn-O-계 금속 산화물, Al-Ga-Zn-O-계 금속 산화물, 및 Sn-Al-Zn-O-계 금속 산화물이다. 상기 2-원계 금속 산화물의 예들은 In-Zn-O-계 금속 산화물, Sn-Zn-O-계 금속 산화물, Al-Zn-O-계 금속 산화물, Zn-Mg-O-계 금속 산화물, Sn-Mg-O-계 금속 산화물, In-Mg-O-계 금속 산화물, 및 In-Sn-O-계 금속 산화물이다. 상기 산화물 반도체의 예들은 In-O-계 금속 산화물, Sn-O-계 금속 산화물, 및 Zn-O-계 금속 산화물이다. 상기 산화물 반도체의 또 다른 예는 상기 산화물 반도체 및 SiO2로서 사용될 수 있는 상기 금속 산화물들 중 임의의 것을 포함하는 산화물이다. 여기에서, 예를 들면, 상기 In-Ga-Zn-O-계 금속 산화물은 적어도 In, Ga, 및 Zn을 포함한 산화물을 의미하며, 상기 원소들의 조성비는 특별히 제한되지 않는다. 상기 In-Ga-Zn-O-계 금속 산화물은 In, Ga, 및 Zn 이외의 다른 원소를 포함할 수 있다.
상기 산화물 반도체층들(403a 내지 403d)에 적용가능한 산화물 반도체의 일 예는 화학식(InMO3(ZnO)m(m은 0보다 크다))에 의해 표현된 금속 산화물이다. 여기에서, M은 Ga, Al, Mn, 및 Co로부터 선택된 하나 이상의 금속 원소들을 나타낸다. M은 예를 들면, Ga, Ga 및 Al, Ga 및 Mn, 및 Ga 및 Co일 수 있다.
상기 도전층들(405a 내지 405d) 및 상기 도전층들(406a 내지 406d)의 각각은 예를 들면, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 또는 텅스텐과 같은 금속 재료; 또는 이들 금속 재료들 중 임의의 것을 주성분으로서 포함하는 합금 재료의 층일 수 있다. 대안적으로, 상기 도전층들(405a 내지 405d) 및 상기 도전층들(406a 내지 406d)의 각각은 상기 도전층들(405a 내지 405d) 및 상기 도전층들(406a 내지 406d)에 적용가능한 상기 재료들의 층들의 적층일 수 있다.
상기 도전층들(405a 내지 405d) 및 상기 도전층들(406a 내지 406d)의 각각은 예를 들면, 알루미늄 또는 구리의 금속층 및 티타늄, 몰리브덴, 또는 텅스텐의 고-용해-점 금속층의 적층일 수 있다. 대안적으로, 상기 도전층들(405a 내지 405d) 및 상기 도전층들(406a 내지 406d)의 각각은 알루미늄 또는 구리의 금속층이 복수의 고-용해-점 금속층들 사이에 형성되는 적층일 수 있다. 상기 도전층들(405a 내지 405d) 및 상기 도전층들(406a 내지 406d)의 각각은 힐록들(hillocks) 또는 위스커들(whiskers)(예로서, Si, Nd, 또는 Si)을 방지하는 원소가 첨가되는 알루미늄층일 때 개선된 내열성을 가질 수 있다.
대안적으로, 상기 도전층들(405a 내지 405d) 및 상기 도전층들(406a 내지 406d)의 각각은 도전성 금속 산화물을 포함한 층일 수 있다. 상기 도전성 금속 산화물의 예들은 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 및 산화 주석의 합금(In2O3-SnO2, 약칭 ITO), 산화 인듐 및 산화 아연의 합금(In2O3-ZnO), 또는 산화 실리콘을 포함한 이들 금속 산화물 재료들 중 임의의 것이다.
또한, 또 다른 배선이 상기 도전층들(405a 내지 405d) 및 상기 도전층들(406a 내지 406d)을 형성하기 위해 사용된 재료를 사용하여 형성될 수 있다.
상기 절연층(427), 예를 들면, 상기 절연층(447)에 적용가능한 상기 재료들 중 임의의 것을 사용한 층일 수 있다. 대안적으로, 상기 절연층(427)은 상기 절연층(427)에 적용가능한 상기 재료들 중 임의의 것의 층들의 적층일 수 있다.
상기 산화물 절연층(407a) 및 상기 산화물 절연층(407c)은 각각 산화물 절연층, 예로서, 산화 실리콘층일 수 있다. 대안적으로, 상기 산화물 절연층(407a) 및 상기 산화물 절연층(407c)은 각각 상기 산화물 절연층(407a) 및 상기 산화물 절연층(407c)에 적용가능한 상기 재료들 중 임의의 것의 층들의 적층일 수 있다.
상기 보호 절연층들(409a 내지 409c)의 각각은 예를 들면, 무기 절연층, 예로서 질화 실리콘층, 질화 알루미늄층, 질화 산화 실리콘층 또는 질화 산화 알루미늄층일 수 있다. 대안적으로, 상기 보호 절연층들(409a 내지 409c)은 상기 보호 절연층들(409a 내지 409c)에 적용가능한 상기 재료들 중 임의의 것의 층들의 적층일 수 있다.
상기 도전층들(431a 내지 431d)의 각각은 예를 들면, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 또는 텅스텐과 같은 금속 재료; 또는 상기 금속 재료들 중 임의의 것을 주성분으로서 포함하는 합금 재료의 층일 수 있다. 대안적으로, 상기 도전막들(431a 내지 431d)의 각각은 도전성 금속 산화물을 포함한 층일 수 있다. 상기 도전성 금속 산화물의 예들은 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 및 산화 주석의 합금(In2O3-SnO2, ITO로서 약칭됨), 산화 인듐 및 산화 아연의 합금(In2O3-ZnO) 또는 산화 실리콘을 포함한 이들 금속 산화물 재료들 중 임의의 것이다. 대안적으로, 상기 도전층들(431a 내지 431d)의 각각은 상기 도전층들(431a 내지 431d)에 적용가능한 상기 재료들 중 임의의 것의 층들의 적층일 수 있다.
실시예 1 및 실시예 2의 상기 반도체 회로 및 실시예 3의 표시 장치에서, 이 실시예의 상기 트랜지스터로 인한 표면 불균일성을 감소시키기 위해, 평탄화 절연층이 상기 트랜지스터 위(상기 트랜지스터가 산화물 절연층 또는 보호 절연층을 포함한다면 상기 산화물 절연층 또는 상기 보호 절연층을 개재하여 상기 트랜지스터 위)에 형성될 수 있다. 상기 평탄화 절연층은 폴리이미드, 아크릴, 또는 벤조사이클로부텐과 같은 유기 재료의 층일 수 있다. 대안적으로, 상기 평탄화 절연층은 저-유전율 재료(또한 로우-k(low-k) 재료로서 불리는)의 층일 수 있다. 대안적으로, 상기 평탄화 절연층은 상기 평탄화 절연층에 적용가능한 상기 재료들 중 임의의 것의 층들의 적층일 수 있다.
다음으로, 이 실시예의 상기 트랜지스터의 제조 방법의 일 예로서, 도 10a 및 도 11a에 도시된 상기 트랜지스터의 제조 방법의 일 예가 도 12a 내지 도 12c 및 도 13a 내지 도 13c를 참조하여 설명될 것이다. 도 12a 내지 도 12c 및 도 13a 내지 도 13c는 도 10a 및 도 11a에 도시된 상기 트랜지스터의 제조 방법의 일 예를 도시한 단면 모식도들이다.
먼저, 상기 기판(400a)이 준비되며, 제 1 도전막이 상기 기판(400a) 위에 형성된다.
상기 기판(400a)은 예를 들면 유리 기판임을 주의하자.
상기 제 1 도전막은 예를 들면 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐과 같은 금속 재료; 또는 상기 금속 재료들 중 임의의 것을 주성분으로서 포함하는 합금 재료의 막일 수 있다. 대안적으로, 상기 제 1 도전막은 상기 제 1 도전막에 적용가능한 상기 재료들 중 임의의 것의 층들의 적층일 수 있다.
다음으로, 제 1 포토리소그래피 공정이 다음의 방식으로 실행된다: 제 1 레지스트 마스크가 상기 제 1 도전막 위에 형성되고, 상기 제 1 도전막은 상기 도전층(401a)을 형성하기 위해 상기 제 1 레지스트 마스크를 사용하여 선택적으로 에칭되며 상기 제 1 레지스트 마스크는 제거된다.
이 실시예에서, 상기 레지스트 마스크는 잉크-젯 법에 의해 형성될 수 있다. 잉크젯 법에 의한 상기 레지스트 마스크의 형성은 포토마스크를 필요로 하지 않으며, 그에 의해 제조 비용에서의 감소를 이끈다.
상기 포토리소그래피 공정에서 포토마스크들 및 단계들의 수를 감소시키기 위해, 에칭이 다-계조 마스크(multi-tone mask)에 의해 형성된 레지스트 마스크를 사용하여 수행될 수 있다. 다-계조 마스크는 상기 마스크를 통해 투과된 광이 복수의 강도들을 갖도록 노광 마스크이다. 다-계조 마스크에 의해 만들어진 레지스트 마스크는 복수의 두께들을 갖고 에칭에 의해 형상이 추가 변경될 수 있으며; 따라서, 이러한 레지스트 마스크는 상이한 패턴들을 위한 복수의 에칭 공정들에서 사용될 수 있다. 결과적으로, 적어도 둘 이상의 종류들의 상이한 패턴들에 적용가능한 레지스트 마스크는 단일 다-계조 마스크에 의해 만들어질 수 있다. 이것은 노출 마스크들의 수 및 또한 대응하는 포토리소그래피 공정들의 수를 감소시키는 것을 가능하게 하며, 그에 의해 상기 공정을 간략화한다.
다음으로, 상기 절연층(402a)은 상기 도전층(401a) 위에 형성된다.
상기 절연층(402a)은 예를 들면, 고-밀도 플라즈마 강화된 CVD에 의해 형성될 수 있다. 마이크로파들(예로서, 2.45 GHz의 주파수를 가진 마이크로파들)을 사용한 고-밀도 플라즈마 강화된 CVD는, 예를 들면, 절연층이 치밀해지도록 할 수 있고, 높은 항복 전압 및 높은 품질을 갖게 할 수 있으며, 따라서 바람직하다. 고-밀도 플라즈마 강화 CVD법에 의해 형성된 상기 고-품질 절연층은 상기 산화물 반도체층과 접하며, 그 사이의 계면 준위가 감소될 수 있고 양호한 계면 특성들이 획득될 수 있다.
상기 절연층(402a)은 또한 스퍼터링 또는 플라즈마 강화된 CVD와 같은 또 다른 방법에 의해 형성될 수 있다. 또한, 열 처리가 상기 절연층(402a)의 형성 후 수행될 수 있다. 이러한 열 처리는 상기 절연층(402a)의 품질 및 상기 절연층(402a) 및 상기 산화물 반도체 간의 계면 특성들을 향상시킬 수 있다.
다음으로, 2 nm 내지 200 nm, 바람직하게는 5 nm 내지 30 nm의 범위에 있는 두께를 가진 산화물 반도체 막(530)이 상기 절연층(402a) 위에 형성된다. 상기 산화물 반도체 막(530)은 예를 들면, 스퍼터링법에 의해 형성될 수 있다.
상기 산화물 반도체 막(530)의 형성 전에, 상기 절연층(402a)의 표면상에서의 가루 물질들(또한, 입자들 또는 먼지로서 불리는)이 바람직하게는 아르곤 가스가 도입되고 플라즈마가 생성되는 역 스퍼터링법에 의해 제거된다. 상기 역 스퍼터링은 타겟으로의 전압의 인가 없이, 플라즈마가 표면을 변경하기 위해 상기 기판의 부근에서 생성되도록 전압이 아르곤 가스에서 RF 전원을 갖고 기판에 인가되는 방법을 나타낸다. 아르곤 분위기 대신에, 질소, 헬륨, 산소 등이 사용될 수 있다는 것을 주의하자.
예를 들면, 상기 산화물 반도체 막(530)이 상기 산화물 반도체층(403a)을 위한 재료로서 사용될 수 있는 산화물 반도체 재료를 사용하여 형성될 수 있다. 이 실시예에서, 상기 산화물 반도체 막(530)이 예를 들면, In-Ga-Zn-O-계 산화물 타겟을 사용한 스퍼터링법에 의해 형성된다. 이 상태의 단면 모식도가 도 12a에 도시된다. 대안적으로, 상기 산화물 반도체 막(530)은 희가스(대표적으로, 아르곤) 분위기, 산소 분위기, 또는 희가스 및 산소의 혼합 분위기에서 스퍼터링법에 의해 형성될 수 있다.
스퍼터링법에 의해 상기 산화물 반도체 막(530)을 형성하기 위한 타겟은 예를 들면, In2O3:Ga2O3:ZnO = 1:1:1 [몰 비]를 조성비를 가진 산화물 타겟일 수 있다. 사용된 상기 타겟은 상술된 타겟에 한정되지 않으며, 예를 들면, In2O3:Ga2O3:ZnO = 1:1:2 [몰 비]를 가진 산화물 타겟일 수 있다. 상기 산화물 타겟의 총 볼륨(또한, 충족률로서 불리는)에 대하여 공간 등에 의해 점유된 영역을 제외한 부분의 볼륨의 비율은 90% 내지 100%, 및 바람직하게는 95% 내지 99.9%이다. 높은 충족률을 가진 금속 산화물 타겟을 사용하여 형성된 상기 산화물 반도체 막은 높은 밀도를 가진다.
예를 들면, 수소, 물, 수산기, 또는 수소화물과 같은 불순물이 제거되는 고-순도 가스가 바람직하게는 상기 산화물 반도체 막(530)의 형성에 사용된 스퍼터링 가스로서 사용된다.
상기 산화물 반도체 막(530)의 형성 전에, 그 위에 상기 도전층(401a)이 형성되는 상기 기판(400a) 또는 그 위에 상기 도전층(401a) 및 상기 절연층(402a)이 형성되는 상기 기판(400a)은 상기 스퍼터링 장치의 예열 챔버에서 예열되어 형성되며, 상기 기판(400a) 상에서의 수소 또는 수분과 같은 불순물이 배출되고 배기되는 것이 바람직하다. 상기 예열은 수분, 수산기, 및 수분이 상기 절연층(402a) 및 상기 산화물 반도체 막(530)에 들어가는 것으로부터 방지할 수 있다. 크라이오펌프가 상기 예열 챔버에서 제공된 배기 수단으로서 바람직하다는 것을 주의하자. 이러한 예열 처리는 생략될 수 있다는 것을 주의하자. 상기 예열은 유사하게는 상기 산화물 절연층(407a)의 형성 전에, 상기 도전층(405a) 및 상기 도전층(406a)까지의 층들이 형성되는 상기 기판(400a) 상에서 수행될 수 있다.
상기 산화물 반도체 막(530)이 스퍼터링법에 의해 형성될 때, 상기 기판(400a)은 감소된 압력 상태에서 유지된 막 형성 챔버 내에 유지되며, 기판 온도는 100℃ 내지 600℃, 바람직하게는 200℃ 내지 400℃의 범위에서 설정된다. 상기 기판(400a)을 가열함으로써, 상기 산화물 반도체 막(530)에 포함된 불순물의 농도는 감소될 수 있으며 상기 스퍼터링으로 인한 상기 산화물 반도체 막(530)에 대한 손상이 감소될 수 있다. 그 후, 막 형성 챔버에서의 나머지 수분이 제거되는 동안 수소 및 수분이 제거되는 스퍼터링 가스가 도입되며, 상기 산화물 반도체 막(530)은 상술된 타겟의 사용으로 상기 절연층(402a) 위에 형성된다.
상기 막 형성 챔버에서의 남아있는 물을 제거하기 위해, 바람직하게는, 크라이오펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프(titanium sublimation pump)와 같은 흡착형 진공 펌프(entrapment vacuum pump)가 사용된다. 또한, 배기 수단은 콜드 트랩이 부가되는 터보 펌프일 수 있다. 상기 막 형성 챔버가 크라이오펌프를 갖고 배기되는 경우에서, 수소 원자, 물과 같은 수소 원자를 포함한 화합물, 보다 바람직하게는, 수소 원자 및 탄소 원자를 포함한 화합물 등이 제거된다. 이러한 이유로, 크라이오펌프의 사용은 상기 막 형성 챔버에서 형성되는 상기 산화물 반도체 막(530)에 포함된 불순물의 농도를 저감시키는 것을 가능하게 한다.
상기 막 형성 조건들의 일 예는 다음과 같다: 상기 기판과 상기 타겟 간의 거리는 100 mm이고, 상기 압력은 0.6 Pa이고, 상기 직류(DC) 전원은 0.5 kW이며, 상기 분위기는 산소 분위기(산소 유량비는 100%이다)이다. 펄스 직류 전원의 사용은 막 형성시 발생하는 가루 물질들을 감소시키는 것을 가능하게 하며 상기 막 두께를 균일하게 한다는 것을 주의하자.
다음으로, 제 2 포토리소그래피 공정이 다음 방식으로 실행된다: 제 2 레지스트 마스크가 상기 산화물 반도체 막(530) 위에 형성되고, 상기 산화물 반도체 막(530)은 상기 산화물 반도체 막(530)을 섬-형상 산화물 반도체층으로 가공하기 위해 상기 제 2 레지스트 마스크를 사용하여 선택적으로 에칭되며, 상기 제 2 레지스트 마스크는 제거된다.
상기 절연층(402a)의 콘택트 홀을 형성하는 경우에, 상기 콘택트 홀은 상기 산화물 반도체 막(530)을 상기 섬-형상 산화물 반도체층으로 가공할 때 형성될 수 있다.
상기 산화물 반도체 막(530)은 예를 들면, 드라이 에칭, 웨트 에칭, 또는 드라이 에칭 및 웨트 에칭 모두에 의해 에칭될 수 있다. 상기 산화물 반도체 막(530)의 웨트 에칭을 위한 에칭액은 예를 들면, 인산, 아세트산, 및 질산의 혼합액일 수 있으며; 또는 ITO07N(칸토 케미칼 코., 인크.(KANTO CHEMICAL CO., INC.)에 의해 제조된)일 수 있다.
다음으로, 상기 산화물 반도체층은 제 1 열 처리를 겪는다. 상기 제 1 열 처리는 상기 산화물 반도체층이 탈수화 또는 탈수소화되도록 허용한다. 상기 제 1 열 처리에서의 온도들은 400℃ 내지 750℃, 또는 400℃ 이상 및 상기 기판의 변형점 미만의 범위에 있다. 여기에서, 상기 기판은 한 종류의 열 처리 장치인 전기로에 넣어지고 열 처리는 질소 분위기에서 450℃로 1시간 동안 상기 산화물 반도체층 상에서 수행된다. 그 후, 상기 산화물 반도체층은 공기에 노출되는 것으로부터 방지되고 물 또는 수소를 다시 포함하는 것으로부터 방지된다. 따라서, 상기 산화물 반도체층(403a)이 획득된다(도 12b 참조).
상기 열 처리 장치는 상기 전기로에 한정되지 않으며 저항 발열체와 같은 가열 소자로부터 열 도전 또는 열 복사를 사용하여 피처리물을 가열하기 위한 장치를 제공받는 것일 수 있다. 상기 열 처리 장치는 예를 들면, 가스 급속 열 어닐링(GRTA) 장치 또는 램프 급속 열 어닐링(LRTA) 장치와 같은 급속 열 어닐링(RTA) 장치일 수 있다. LRTA 장치는 예를 들면, 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 탄소 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프와 같은 램프로부터 방출된 광(전자파)의 복사에 의해 피처리물을 가열하기 위한 장치이다. GRTA 장치는 고온 가스를 사용한 열 처리를 위한 장치이다. 상기 고온 가스는 예를 들면, 질소 또는 아르곤과 같은 희가스와 같이, 열 처리에 의해 피처리물과 반응하지 않는 불활성 가스일 수 있다.
상기 제 1 열 처리는, 예를 들면, 다음의 방식으로 수행된 GRTA일 수 있다: 상기 기판은 이송되며 650℃ 내지 700℃로 가열된 불활성 가스에 넣어지고, 그 후 수분 동안 가열되며, 이송되어 상기 가열된 불활성 가스로부터 꺼내어진다.
상기 제 1 열 처리에서, 수소, 물 등은 질소 또는 헬륨, 네온, 또는 아르곤과 같은 희가스에 포함되지 않는 것이 바람직하다는 것을 주의하자. 또한, 상기 열 처리 장치에 도입된 질소 또는 헬륨, 네온, 또는 아르곤과 같은 희가스는 6N(99.9999%) 이상, 및 바람직하게는 7N(99.99999%) 이상의 순도를 가지며, 즉 1 ppm 이하, 바람직하게는 0.1 ppm 이하의 불순물 농도를 가지는 것이 바람직하다.
상기 산화물 반도체층이 상기 제 1 열 처리에 의해 가열된 후, 고-순도 산소 가스, 고-순도 N2O 가스, 또는 초-건조 공기(-40℃ 이하, 바람직하게는 -60℃ 이하의 이슬점을 가진 분위기)가 상기 제 1 열 처리에서 사용되는 상기 노(furnace)에 도입될 수 있다. 산소 가스 또는 N2O 가스가 물, 수소 등을 포함하지 않는 것이 바람직하다. 상기 열 처리 장치로 도입되는 상기 산소 가스 또는 상기 N2O 가스는 6N 이상, 바람직하게는 7N 이상의 순도를 가지며, 즉 1 ppm 이하, 바람직하게는 0.1 ppm 이하의 불순물 농도를 갖는 것이 또한 바람직하다. 상기 산소 가스 또는 상기 N2O 가스의 효과에 의해, 탈수화 또는 탈수소화 처리에 의해 불순물을 제거하는 단계를 통해 감소되는 산소가 공급되며; 따라서, 상기 산화물 반도체층(403a)은 고순도화된다.
상기 제 1 열 처리는 또한 아직 상기 섬-형상 산화물 반도체층으로 가공되지 않은 상기 산화물 반도체 막(530) 상에서 수행될 수 있다. 이러한 경우에, 상기 기판은 상기 제 1 열 처리 후 상기 가열 장치 밖으로 꺼내어지며, 그 후 상기 산화물 반도체 막(530)은 상기 섬-형상 산화물 반도체층으로 가공된다.
상술된 타이밍들에서 이외에, 상기 제 1 열 처리는 그것이 상기 산화물 반도체층의 형성 후, 상기 도전층(405a) 및 상기 도전층(406a)이 상기 산화물 반도체층(403a) 위에 형성된 후 또는 상기 산화물 절연층(407a)이 상기 도전층(405a) 및 상기 도전층(406a) 위에 형성된 후 수행되는 한, 수행될 수 있다.
상기 절연층(402a)에 콘택트 홀을 형성하는 경우에, 상기 콘택트 홀은 상기 제 1 열 처리가 수행되기 전에 형성될 수 있다.
상기 산화물 반도체층은 결정 영역(단결정 영역), 즉 산화물, 질화물, 금속 등과 같은 기본 구성요소를 위한 재료에 상관없이, 상기 막의 표면에 수직인 방향으로 c-축 배향되는 결정 영역을 포함하는 두꺼운 막이 되도록 2개의 성막 단계들 및 2개의 열 처리들을 통해 형성되는 산화물 반도체 막을 사용하여 형성될 수 있다. 예를 들면, 표면을 포함한 영역에 결정 영역(판상 결정)을 갖기 위해, 3 nm 내지 15 nm의 범위에 있는 두께를 가진 제 1 산화물 반도체 막이 성막되고, 질소, 산소, 희가스 또는 건조 공기의 분위기 하에서 450℃ 이상 850℃ 이하, 바람직하게는 550℃ 이상 750℃ 이하의 범위에서의 온도들에서 상기 제 1 열 처리를 겪는다. 그 후, 상기 제 1 산화물 반도체 막보다 두꺼운 제 2 산화물 반도체 막이 형성되며 450℃ 이상 850℃ 이하, 바람직하게는 600℃ 이상 700℃ 이하의 범위에서의 온도들에서 상기 제 2 열 처리를 겪으며, 따라서 결정 성장은 상부 측을 향해, 즉 상기 결정 성장의 시드(seed)로서 상기 제 1 산화물 반도체 막을 사용하여 상기 제 1 산화물 반도체 막으로부터 상기 제 2 산화물 반도체 막으로 진행하며, 상기 제 2 산화물 반도체 막의 전체 영역이 결정화된다. 이것은 상기 산화물 반도체 막(403a)이 결정 영역을 포함한 두꺼운 산화물 반도체 막을 사용하여 형성될 수 있다는 것을 의미한다.
다음으로, 제 2 도전막이 상기 절연층(402a) 및 상기 산화물 반도체층(403a) 위에 형성된다.
상기 제 2 도전막은 예를 들면, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 또는 텅스텐과 같은 금속 재료; 또는 이들 금속 재료들 중 임의의 것을 주성분으로서 포함하는 합금 재료의 막일 수 있다. 대안적으로, 상기 제 2 도전막은 상기 제 2 도전막에 적용가능한 상기 재료들 중 임의의 것의 막들의 적층일 수 있다.
다음으로, 제 3 포토리소그래피 공정이 다음 방식으로 실행된다: 제 3 레지스트 마스크가 상기 제 3 도전막 위에 형성되고, 상기 제 3 도전막은 상기 도전층(405a) 및 상기 도전층(406a)을 형성하기 위해 상기 제 3 레지스트 마스크를 사용하여 선택적으로 에칭되며, 상기 제 3 레지스트 마스크는 제거된다(도 12c 참조).
또 다른 배선이 상기 도전층(405a) 및 상기 도전층(406a)을 형성할 때 상기 제 3 도전막을 사용하여 형성될 수 있다는 것을 주의하자.
상기 제 3 레지스트 마스크를 형성하기 위해 사용된 노광은 바람직하게는 자외선 광, KrF 레이저 광, 또는 ArF 레이저 광을 사용한다. 나중에 형성될 상기 트랜지스터의 채널 길이(L)는 상기 산화물 반도체층(403a) 위에서의 상기 도전층(405a)의 하단부와 상기 도전층(406a)의 하단부 간의 간격의 폭에 의존한다. 상기 채널 길이(L)가 25 nm 미만인 경우에, 상기 제 3 레지스트 마스크를 형성하기 위해 사용된 상기 노광은 바람직하게는 수 나노미터들 내지 수십 나노미터들의 매우 짧은 파장을 가진 초자외선 광을 사용하여 수행된다. 초자외선 광을 사용한 노광은 높은 분해능 및 큰 초점 심도를 제공한다. 그러므로, 나중에 형성될 상기 트랜지스터의 채널 길이(L)는 10 nm 내지 1000 nm일 수 있다. 상술된 노광을 통해 형성된 이러한 트랜지스터의 사용은 상기 회로가 보다 높은 속도로 동작할 수 있게 하고, 상기 트랜지스터의 오프-상태 전류가 매우 낮기 때문에 보다 낮은 전력을 소비할 수 있게 한다.
상기 제 2 도전막을 에칭하는 경우에, 에칭 조건들은 바람직하게는 상기 산화물 반도체층(403a)이 상기 에칭에 의해 분할되는 것으로부터 방지하기 위해 최적화된다. 그러나, 단지 상기 제 2 도전막이 에칭되고 상기 산화물 반도체층(403a)이 전혀 에칭되지 않는 조건들을 만족시키는 것은 어렵다. 그러므로, 몇몇 경우들에서, 단지 상기 산화물 반도체층(403a)의 일부만이 상기 제 2 도전막의 에칭시 에칭되어, 상기 산화물 반도체층(403a)이 홈부(오목부)를 갖게 한다.
이 실시예에서, 상기 제 2 도전막의 일 예는 티타늄 막이며, 상기 산화물 반도체층(403a)의 일 예는 In-Ga-Zn-O-계 산화물 반도체이다. 이러한 이유로, 이 실시예에 사용된 에칭액은 암모니아과수(암모니아, 물, 및 과산화수소수의 혼합액)이다.
다음으로, 상기 산화물 절연층(407a)이 상기 산화물 반도체층(403a), 상기 도전층(405a), 및 상기 도전층(406a) 위에 형성된다. 여기에서, 상기 산화물 절연층(407a)은 상기 산화물 반도체층(403a)의 상부 표면의 일부와 접한다.
상기 산화물 절연층(407a)은 스퍼터링법과 같이, 물 또는 수소와 같은 불순물이 상기 산화물 절연층(407a)으로 도입되지 않는 방법을 적절하게 사용하여 적어도 1 nm 이상의 두께로 형성될 수 있다. 상기 산화물 절연층(407a)으로의 수소의 혼합은 상기 산화물 반도체층으로의 상기 수소의 진입 또는 상기 수소로 인한 상기 산화물 반도체층에서의 산소의 추출을 야기할 수 있으며, 그에 의해 상기 산화물 반도체층의 백 채널이 하부 저항(n-형 도전성인)을 갖게 하며 따라서 기생 채널이 형성되게 한다. 그러므로, 상기 산화물 절연층(407a)이 가능한 한 수소를 적게 포함할 수 있도록 상기 산화물 절연층(407a)의 제조 방법으로서 수소를 사용하지 않는 방법을 이용하는 것이 중요하다.
이 실시예에서, 200-nm-두께의 산화 실리콘 막이 상기 산화물 절연층(407a)의 일 예로서 스퍼터링법에 의해 형성된다. 상기 막 형성시 기판 온도는 실온 이상 300℃ 이하일 수 있으며; 이 실시예에서, 상기 기판 온도는 일 예로서 100℃이다. 스퍼터링법에 의한 산화 실리콘 막의 형성은 희가스(대표적으로, 아르곤) 분위기, 산소 분위기, 또는 희가스 및 산소의 혼합 분위기에서 수행될 수 있다.
예를 들면, 산화 실리콘 타겟 또는 실리콘 타겟이 상기 산화물 절연층(407a)을 형성하기 위한 타겟으로서 사용될 수 있다. 예를 들면, 실리콘 타겟을 사용하여, 산화 실리콘 막이 산소를 포함한 분위기 하에서 스퍼터링법에 의해 형성될 수 있다.
상기 산화물 절연층(407a)을 형성하기 위해 사용되는 막 형성 챔버에서 남아있는 물을 제거하기 위해, 예를 들면, 바람직하게는 크라이오펌프와 같은 흡착형 진공 펌프가 사용된다. 크라이오펌프로 막 형성 챔버에서의 남아있는 물을 제거함으로써, 상기 산화물 절연층(407a)에 포함된 불순물의 농도는 감소될 수 있다. 콜드 트랩을 갖춘 터보 펌프가 상기 산화물 절연층(407a)을 형성하기 위해 사용되는 상기 막 형성 챔버에서 남아있는 물을 제거하기 위한 배기 수단으로서 사용될 수 있다.
상기 산화물 절연층(407a)의 형성에 사용된 스퍼터링 가스는 바람직하게는 수소, 물, 수산기, 또는 수소화물과 같은 불순물이 제거되는 고-순도 가스이다.
상기 산화물 절연층(407a)의 형성 전에, N2O, N2, 또는 Ar과 같은 가스를 사용한 플라즈마 처리가 상기 산화물 반도체층(403a)의 노출된 표면상에서 물 등을 제거하기 위해 수행될 수 있다. 플라즈마 처리가 수행되는 경우에, 상기 산화물 반도체층(403a)의 상부 표면의 일부와 접하는 상기 산화물 절연층(407a)은 바람직하게는 상기 공기로의 노출 없이 형성된다.
그 후, 제 2 열 처리(바람직하게는, 200℃ 내지 400℃, 예로서 250℃ 내지 350℃의 범위에서의 온도로)가 불활성 가스 분위기에서 또는 산소 가스 분위기에서 수행될 수 있다. 예를 들면, 상기 제 2 열 처리는 질소 분위기에서 250℃로 1시간 동안 수행된다. 상기 제 2 열 처리에 의해, 상기 산화물 반도체층(403a)의 상부 표면의 일부는 상기 산화물 절연층(407a)과 접하는 동안 가열된다.
상술된 공정에서, 상기 제 1 열 처리는 상기 산화물 반도체 막 상에서 수행되어, 수소, 수분, 수산기, 또는 수소화물(또한, 수소 화합물로서 불리는)과 같은 불순물이 상기 산화물 반도체층으로부터 의도적으로 제거되고, 산소가 상기 산화물 반도체층으로 공급되도록 허용한다. 따라서, 상기 산화물 반도체층은 고순도화된다.
상술된 공정은 상기 트랜지스터가 형성되도록 허용한다(도 13a 참조).
상기 산화물 절연층(407a)이 많은 결함들을 가진 산화 실리콘층일 때, 상기 산화물 반도체층(403a)에 포함된 수소, 수분, 수산기, 또는 수소화물과 같은 불순물은 상기 산화 실리콘층의 형성 후 수행된 상기 열 처리에 의해 상기 산화물 절연층(407a)으로 확산되어, 상기 산화물 반도체층(403a)에 포함된 상기 불순물이 감소되는 효과를 생성한다.
상기 보호 절연층(409a)은 상기 산화물 절연층(407a) 위에 추가로 형성될 수 있다. 예를 들면, 질화 실리콘 막이 RF 스퍼터링법에 의해 형성된다. 상기 RF 스퍼터링법은 그것이 높은 양산성을 달성하기 때문에 상기 보호 절연층(409a)의 형성 방법을 위해 바람직하다. 이 실시예에서, 예를 들면, 질화 실리콘 막이 상기 보호 절연층(409a)이 되도록 형성된다(도 13b 참조).
이 실시예에서, 상기 보호 절연층(409a)이 다음의 방식으로 형성된다: 그 위에 상기 산화물 절연층(407a)까지의 층들이 형성되는 상기 기판(400a)은 100℃ 내지 400℃의 범위에서의 온도들로 가열되고 질화 실리콘 막은 수소 및 수분이 제거되는 고-순도 질소를 포함한 스퍼터링 가스 및 실리콘 반도체의 타겟을 사용하여 형성된다. 또한 이 경우에, 상기 보호 절연층(409a)은 바람직하게는 상기 산화물 절연층(407a)과 유사하게, 처리 챔버에서의 남아있는 수분을 제거하는 동안 형성된다.
상기 보호 절연층(409a)의 형성 후, 열 처리는 또한 1 시간 내지 30 시간 동안 상기 대기 하에서 100℃ 내지 200℃의 범위에서의 온도들로 수행될 수 있다. 이러한 열 처리는 일정한 가열 온도에서 또는 상기 온도가 반복적으로 실온에서 100℃ 내지 200℃의 범위에서의 가열 온도로 상승하고 상기 가열 온도에서 실온으로 떨어지는 다음의 온도 사이클들에서 수행될 수 있다. 이것은 도 10a에 도시된 상기 트랜지스터의 제조 방법의 일 예이다.
또한, 도 11a에 도시된 상기 트랜지스터를 형성하기 위해, 제 4 도전막이 상기 보호 절연층(409a) 위에 형성된다.
상기 제 4 도전막은 예를 들면 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 또는 텅스텐과 같은 금속 재료; 또는 이들 금속 재료들 중 임의의 것을 주성분으로서 포함하는 합금 재료의 막일 수 있다. 대안적으로, 상기 제 4 도전막은 도전성 금속 산화물을 포함한 막일 수 있다. 상기 도전성 금속 산화물의 예들은 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 및 산화 주석의 합금(In2O3-SnO2, ITO로서 약칭됨), 산화 인듐 및 산화 아연의 합금(In2O3-ZnO), 또는 산화 실리콘을 포함한 이들 금속 산화물 재료들 중 임의의 것이다. 대안적으로, 상기 도전층들(431a 내지 431d)의 각각은 상기 도전층들(431a 내지 431d)에 적용가능한 상기 재료들 중 임의의 것의 층들의 적층일 수 있다. 대안적으로, 상기 제 4 도전막은 상기 제 4 도전막에 적용가능한 상기 재료들 중 임의의 것의의 막들의 적층일 수 있다.
다음으로, 제 4 포토리소그래피 공정이 다음 방식으로 실행된다: 제 4 레지스트 마스크가 상기 제 4 도전막 위에 형성되고, 상기 제 4 도전막은 상기 도전층(431a)을 형성하기 위해 상기 제 4 레지스트 마스크를 사용하여 선택적으로 에칭되며, 상기 제 4 레지스트 마스크는 제거된다(도 13c 참조). 이것은 도 10a에 도시된 상기 트랜지스터의 제조 공정의 일 예이다.
도 10d에 도시된 상기 트랜지스터의 제조 방법의 일 예가 도 14a 내지 도 14d를 참조하여 설명될 것이다. 도 14a 내지 도 14d는 도 10d에 도시된 상기 트랜지스터의 제조 방법의 일 예를 도시한 단면 모식도들이다.
먼저, 상기 기판(400d)이 준비되며, 상기 절연층(447)이 상기 기판(400d) 위에 형성된다.
상기 기판(400d)은 예를 들면, 유리 기판임을 주의하자.
상기 절연층(447)은 예를 들면, 플라즈마 강화 CVD법 또는 스퍼터링법에 의해 형성될 수 있다. 상기 절연층(447)이 예를 들면, 스퍼터링법에 의해 형성될 때, 상기 절연층(447)에서의 수소 농도는 저감될 수 있다.
상기 절연층(447)이 상술된 방법들 중 임의의 것을 사용하여 형성되는 경우에, 상기 절연층(447)은 바람직하게는 처리실(treatment chamber)에 남아있는 수분을 제거하는 동안 형성된다. 이것은 상기 절연층(447)이 수소, 수산기, 또는 수분을 포함하는 것으로부터 방지하기 위한 것이다.
상기 처리실에 남아있는 수분을 제거하기 위해, 바람직하게는 흡착형 진공 펌프가 사용된다는 것을 주의하자. 상기 흡착형 진공 펌프는 바람직하게는 예를 들면, 크라이오펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프이다. 배기 수단은, 예를 들면, 콜드 트랩이 부가되는 터보 펌프일 수 있다. 상기 크라이오펌프로 배기되는 성막 챔버에서, 예를 들면, 수소 원자 또는 수소 원자를 포함한 화합물(물 등)이 제거되며, 그에 의해 상기 성막 챔버에 형성된 상기 절연층(447)에 포함된 불순물(특히 수소)의 농도를 감소시킨다.
상기 절연층(447)을 형성하는 경우에, 상기 기판(400d)이 가열될 수 있다는 것을 주의하자.
예를 들면, 질화 실리콘층 및 산화 실리콘층의 적층이 상기 절연층(447)이 되도록 형성되는 경우에, 상기 질화 실리콘층 및 상기 산화 실리콘층은 동일한 실리콘 타겟을 갖고 동일한 처리실에 형성될 수 있다. 먼저, 질소를 포함한 스퍼터링 가스가 도입되고 상기 처리실 내부에 위치된 실리콘 타겟이 상기 질화 실리콘층을 형성하기 위해 사용되며, 그 후 상기 스퍼터링 가스는 산소를 포함한 스퍼터링 가스로 전환되고 동일한 실리콘 타겟이 상기 산화 실리콘층을 형성하기 위해 사용된다. 이것은 상기 질화 실리콘층 및 상기 산화 실리콘층이 계속해서 상기 공기로 노출되지 않고 형성되게 할 수 있으며, 수소 또는 수분과 같은 불순물이 상기 질화 실리콘층의 표면상에 있는 것으로부터 방지될 수 있다.
그 후, 2 nm 내지 200 nm의 두께를 가진 산화물 반도체층이 상기 절연층(447) 위에 형성된다.
수소, 수산기, 또는 수분과 같은 불순물을 가능한 한 많이 포함하지 않도록 상기 산화물 반도체 막을 위해, 다음의 방식으로 막 형성의 사전처리를 수행하는 것이 바람직하다: 그 위에 상기 절연층(447)이 형성되는 상기 기판(400d)은 상기 기판(400d) 상에서 수소 또는 수분과 같은 불순물이 방출 및 배기되도록 상기 스퍼터링 장치의 예열 챔버에서 예열된다. 상기 예열 챔버에 제공된 바람직한 배기 수단은 예를 들면, 크라이오펌프임을 주의하자. 이러한 예열 처리는 생략될 수 있다는 것을 주의하자.
상기 산화물 반도체 막이 형성되기 전에, 아르곤 가스가 도입되고 플라즈마가 생성되는 역 스퍼터링이 수행될 수 있다.
예를 들면, 상기 산화물 반도체 막이 상기 산화물 반도체층(403d)을 위한 재료로서 사용될 수 있는 산화물 반도체 재료를 사용하여 형성될 수 있다. 이 실시예에서, 상기 산화물 반도체 막은 예를 들면, In-Ga-Zn-O-계 산화물 타겟을 사용한 스퍼터링법에 의해 형성된다. 대안적으로, 상기 산화물 반도체 막은 희가스(대표적으로, 아르곤) 분위기, 산소 분위기, 또는 희가스 및 산소의 혼합 분위기에서 스퍼터링법에 의해 형성될 수 있다.
스퍼터링법에 의해 상기 산화물 반도체 막을 형성하기 위한 타겟은 예를 들면, In2O3:Ga2O3:ZnO = 1:1:1 [몰 비]를 조성비를 가진 산화물 타겟일 수 있다. 사용된 상기 타겟은 상술된 타겟에 한정되지 않으며, 예를 들면, In2O3:Ga2O3:ZnO = 1:1:2 [몰 비]의 조성비를 가진 산화물 타겟일 수 있다. 상기 산화물 타겟의 총 체적(또한, 충전율로서 불리움)에 대하여 공간 등에 의해 점유된 영역을 제외한 부분의 체적의 비율은 90% 내지 100%, 및 바람직하게는 95% 내지 99.9%이다. 높은 충전율을 가진 금속 산화물 타겟을 사용하여 형성된 상기 산화물 반도체 막은 높은 밀도를 가진다.
상기 산화물 반도체 막의 형성에 사용된 스퍼터링 가스는 바람직하게는 수소, 물, 수산기 또는 수소화물과 같은 불순물이 제거되는 고-순도 가스이다.
이 실시예에서, 일 예로서, 상기 기판은 감소된 압력 하에서 유지된 상기 처리실에 유지되고, 수소 및 수분이 제거되는 스퍼터링 가스가 남아있는 수분이 제거되는 상기 처리실로 도입되며, 상기 산화물 반도체 막은 타겟으로서 금속 산화물을 사용함으로써 상기 기판(400d) 위에 형성된다. 상기 처리실에 남아있는 수분을 제거하기 위해, 바람직하게는 흡착형 진공 펌프가 사용된다. 상기 흡착형 진공 펌프는 바람직하게는, 예를 들면, 크라이오펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프이다. 배기 수단은 콜드 트랩이 부가되는 터보 펌프일 수 있다. 상기 크라이오펌프로 배기되는 성막 챔버에서, 수소 원자, 물(H2O)과 같은 수소 원자를 포함한 화합물, (보다 바람직하게는, 또한 탄소 원자를 포함한 화합물) 등이 제거되며, 그에 의해 상기 성막 챔버에 형성된 상기 절연층(447)에 포함된 불순물(특히 수소)의 농도를 감소시킨다. 상기 기판은 상기 산화물 반도체 막의 막 형성시 가열될 수 있다.
상기 막 형성 조건들의 일 예는 다음과 같다: 상기 기판과 상기 타겟 간의 거리는 60 mm이고, 상기 압력은 0.4 Pa이고, 상기 직류(DC) 전력은 0.5 kW이며, 상기 분위기는 산소 및 아르곤의 분위기(산소 대 아르곤의 유량비는 15 sccm : 30 sccm이다)이다. 펄스 직류 전원의 사용은 막 형성시 발생하는 가루 물질들을 감소시키는 것을 가능하게 하며 상기 막 두께를 균일하게 한다는 것을 주의하자.
다음으로, 제 1 포토리소그래피 공정이 다음 방식으로 실행된다: 제 1 레지스트 마스크가 상기 산화물 반도체 막 위에 형성되고, 상기 산화물 반도체 막은 상기 산화물 반도체 막을 섬-형상 산화물 반도체층으로 가공하기 위해 상기 제 1 레지스트 마스크를 사용하여 선택적으로 에칭되며, 상기 제 1 레지스트 마스크는 제거된다(도 14a 참조).
상기 산화물 반도체 막은 예를 들면, 드라이 에칭, 웨트 에칭, 또는 드라이 에칭 및 웨트 에칭 모두에 의해 에칭될 수 있다. 상기 산화물 반도체 막의 웨트 에칭을 위한 에칭액은 예를 들면, 인산, 아세트산, 및 질산의 혼합액; 또는 ITO07N(칸토 케미칼 코., 인크.에 의해 제조된)일 수 있다.
다음으로, 상기 산화물 반도체층(403d)은 제 1 열 처리를 겪는다. 상기 제 1 열 처리의 온도들은 400℃ 내지 750℃의 범위에 있으며, 바람직하게는 400℃ 이상 및 상기 기판의 변형점 미만이다. 여기에서, 상기 기판은 한 종류의 열 처리 장치인 전기로에 넣어지고 열 처리는 질소 분위기에서 450℃로 1시간 동안 상기 산화물 반도체층 상에서 수행된다. 그 후, 상기 산화물 반도체층(403d)은 공기에 노출되는 것으로부터 방지되고 물 또는 수소를 다시 포함하는 것으로부터 방지된다.
상기 열 처리 장치는 상기 전기로에 한정되지 않으며 저항 발열체와 같은 가열 소자로부터 열 도전 또는 열 복사를 사용하여 피처리물을 가열하기 위한 장치를 제공받는 것일 수 있다. 상기 열 처리 장치는 예를 들면, 가스 급속 열 어닐링(GRTA) 장치 또는 램프 급속 열 어닐링(LRTA) 장치와 같은 급속 열 어닐링(RTA) 장치일 수 있다. LRTA 장치는 예를 들면, 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 탄소 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프와 같은 램프로부터 방출된 광(전자파)의 복사에 의해 피처리물을 가열하기 위한 장치이다. GRTA 장치는 고온 가스를 사용한 열 처리를 위한 장치이다. 상기 고온 가스는 예를 들면, 질소 또는 아르곤과 같은 희가스와 같이, 열 처리에 의해 피처리물과 반응하지 않는 불활성 가스일 수 있다.
상기 제 1 열 처리는 예를 들면, 다음의 방식으로 수행된 GRTA일 수 있다: 상기 기판은 이송되어 650℃ 내지 700℃로 가열된 불활성 가스에 넣어지고, 그 후 수분 동안 가열되며, 이송되어 상기 가열된 불활성 가스로부터 꺼내어진다.
상기 제 1 열 처리에서, 물, 수소 등은 질소 또는 헬륨, 네온, 또는 아르곤과 같은 희가스에 포함되지 않는 것이 바람직하다는 것을 주의하자. 또한, 상기 열 처리 장치에 도입된 질소 또는 헬륨, 네온, 또는 아르곤과 같은 희가스는 6N(99.9999%) 이상, 및 바람직하게는 7N(99.99999%) 이상의 순도를 가지며, 즉 1 ppm 이하, 바람직하게는 0.1 ppm 이하의 불순물 농도를 가지는 것이 바람직하다.
상기 산화물 반도에 층(403d)이 상기 제 1 열 처리에 의해 가열된 후, 고-순도 산소 가스, 고-순도 N2O 가스, 또는 초-건조 공기(-40℃ 이하, 바람직하게는 -60℃ 이하의 이슬점을 가진 분위기)가 상기 제 1 열 처리에서 사용되는 상기 노에 도입될 수 있다. 상기 산소 또는 상기 N2O 가스는 물, 수소 등을 포함하지 않는 것이 바람직하다. 또한, 상기 열 처리 장치로 도입되는 상기 산소 가스 또는 상기 N2O 가스는 6N 이상, 바람직하게는 7N 이상의 순도를 가지며, 즉 1 ppm 이하, 바람직하게는 0.1 ppm 이하의 불순물 농도를 갖는 것이 바람직하다. 상기 산소 가스 또는 상기 N2O 가스의 효과에 의해, 탈수화 또는 탈수소화 처리에 의해 불순물을 제거하는 단계를 통해 감소되는 산소가 공급되며; 따라서, 상기 산화물 반도체층(403d)은 고순도화된다.
상기 제 1 열 처리는 또한 아직 상기 섬-형상 산화물 반도체층으로 가공되지 않은 상기 산화물 반도체층(403d) 상에서 수행될 수 있다. 이러한 경우에, 상기 기판은 상기 제 1 열 처리 후 상기 가열 장치 밖으로 꺼내어지며, 그 후 상기 산화물 반도체 막(403d)은 상기 섬-형상 산화물 반도체층(403d)으로 가공된다.
상술된 타이밍들에서 이외에, 상기 제 1 열 처리는 그것이 상기 산화물 반도체층(403d)의 형성 후, 상기 도전층(405d) 및 상기 도전층(406d)이 상기 산화물 반도체층(403d) 위에 형성된 후 또는 상기 산화물 절연층(402d)이 상기 도전층(405d) 및 상기 도전층(406d) 위에 형성된 후 수행되는 한, 수행될 수 있다.
상기 산화물 반도체층은 결정 영역(단결정 영역), 즉 산화물, 질화물, 금속 등과 같은 기본 구성요소를 위한 재료에 상관없이, 상기 막의 표면에 수직인 방향으로 c-축 배향되는 결정 영역을 포함하는 두꺼운 막이 되도록 2개의 성막 단계들 및 2개의 열 처리들을 통해 형성되는 산화물 반도체 막을 사용하여 형성될 수 있다. 예를 들면, 표면을 포함한 영역에 결정 영역(판상 결정)을 갖기 위해, 3 nm 내지 15 nm의 범위에 있는 두께를 가진 제 1 산화물 반도체 막이 성막되고, 질소, 산소, 희가스 또는 건조 공기의 분위기 하에서 450℃ 이상 850℃ 이하, 바람직하게는 550℃ 이상 750℃ 이하의 범위에서의 온도들에서 상기 제 1 열 처리를 겪는다. 그 후, 상기 제 1 산화물 반도체 막보다 두꺼운 제 2 산화물 반도체 막이 형성되며 450℃ 이상 850℃ 이하, 바람직하게는 600℃ 이상 700℃ 이하의 범위에서의 온도들에서 상기 제 2 열 처리를 겪으며, 따라서 결정 성장은 상부 측을 향해, 즉 상기 결정 성장의 시드로서 상기 제 1 산화물 반도체 막을 사용하여 상기 제 1 산화물 반도체 막으로부터 상기 제 2 산화물 반도체 막으로 진행하며, 상기 제 2 산화물 반도체 막의 전체 영역이 결정화된다. 이것은 상기 산화물 반도체층이 결정 영역을 포함한 두꺼운 산화물 반도체 막을 사용하여 형성될 수 있다는 것을 의미한다.
다음으로, 제 1 도전막이 상기 산화물 반도체층(403d)을 사이에 개재하여 상기 절연층(447) 위에 형성된다.
상기 제 1 도전막은 예를 들면, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 또는 텅스텐과 같은 금속 재료; 또는 이들 금속 재료들 중 임의의 것을 주성분으로서 포함하는 합금 재료의 막일 수 있다. 대안적으로, 상기 제 1 도전막은 상기 제 1 도전막에 적용가능한 상기 재료들 중 임의의 것의 막들의 적층일 수 있다.
다음으로, 제 2 포토리소그래피 공정이 다음 방식으로 실행된다: 제 2 레지스트 마스크가 상기 제 1 도전막 위에 형성되고, 상기 제 1 도전막은 상기 도전층(405d) 및 상기 도전층(406d)을 형성하기 위해 상기 제 2 레지스트 마스크를 사용하여 선택적으로 에칭되며, 상기 제 2 레지스트 마스크는 제거된다(도 14b 참조).
이 실시예에서, 상기 제 1 도전막은 예를 들면, 티타늄 막이다.
상기 산화물 반도체층(403d)이 제거되는 것을 방지하고 그 아래의 상기 절연층(447)이 상기 제 1 도전막의 에칭시 노출되는 것을 방지하기 위해, 각각의 재료 및 에칭 조건들이 적절히 조정된다는 것을 주의하자.
상기 제 1 도전막을 에칭하는 경우에, 에칭 조건들은 바람직하게는 상기 산화물 반도체층(403d)이 상기 에칭에 의해 분할되는 것을 방지하기 위해 최적화된다. 그러나, 단지 상기 제 1 도전막이 에칭되고 상기 산화물 반도체층(403d)이 전혀 에칭되지 않는 조건들을 만족하는 것은 어렵다. 그러므로, 몇몇 경우들에서, 상기 산화물 반도체층(403d)의 일부만이 상기 제 1 도전막의 에칭시 에칭되어, 상기 산화물 반도체층(403d)이 홈부(오목부)를 갖게 한다.
상기 제 2 레지스트 마스크를 형성하기 위해 사용된 노광은 바람직하게는 자외선 광, KrF 레이저 광, 또는 ArF 레이저 광을 사용한다. 나중에 형성될 상기 트랜지스터의 채널 길이(L)는 상기 산화물 반도체층(403d) 위에서의 상기 도전층(405d)의 하단부와 상기 도전층(406d)의 하단부 간의 간격의 폭에 의존한다. 상기 채널 길이(L)가 25 nm 미만인 경우에, 상기 제 3 레지스트 마스크를 형성하기 위해 사용된 상기 노광은 바람직하게는 수 나노미터들 내지 수십 나노미터들의 매우 짧은 파장을 가진 극 자외선 광을 사용하여 수행된다.
다음으로, 상기 절연층(402d)이 상기 산화물 반도체층(403d), 상기 도전층(405d), 및 상기 도전층(406d) 위에 형성된다(도 14c 참조).
상기 절연층(402d)은 예를 들면, 플라즈마 강화 CVD법 또는 스퍼터링법에 의해 형성될 수 있다. 상기 절연층(402d)이 예를 들면 스퍼터링법에 의해 형성될 때, 상기 절연층(402d)에서의 수소 농도는 저감될 수 있다.
이 실시예에서, 상기 절연층(402d)의 일 예로서 작용하는 100-nm-두께의 산화 실리콘층이 상기 압력이 0.4 Pa이고 1.5 kW의 고-주파수 전원이 사용되는 조건들 하에서, 산소 및 아르곤(산소 대 아르곤의 유량비는 25 sccm: 25 sccm = 1:1)을 포함한 분위기에서 RF 스퍼터링법에 의해 형성된다.
그 후, 제 2 도전막이 상기 절연층(402d) 위에 형성된다.
상기 제 2 도전막은 예를 들면, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐과 같은 금속 재료; 또는 이들 재료들 중 임의의 것을 주성분으로서 포함하는 합금 재료의 막일 수 있다. 대안적으로, 상기 제 2 도전막은 상기 제 2 도전막에 적용가능한 상기 재료들 중 임의의 것의 막들의 적층일 수 있다.
다음으로, 제 3 포토리소그래피 공정이 다음 방식으로 실행된다: 제 3 레지스트 마스크가 상기 제 2 도전막 위에 형성되고, 상기 제 2 도전막은 상기 도전층(401d)을 형성하기 위해 상기 제 3 레지스트 마스크를 사용하여 선택적으로 에칭되며, 상기 제 3 레지스트 마스크는 제거된다(도 14d 참조).
그 후, 제 2 열 처리(바람직하게는 200℃ 내지 400℃, 예로서 250℃ 내지 350℃의 범위에서의 온도에서)는 불활성 가스 분위기에서 또는 산소 가스 분위기에서 수행될 수 있다. 예를 들면, 상기 제 2 열 처리는 질소 분위기에서 250℃로 1시간 동안 수행된다.
상술된 공정에서, 상기 제 1 열 처리는 상기 산화물 반도체 막 상에서 수행되어, 수소, 수분, 수산기, 또는 수소화물(또한, 수소 화합물로서 불리는)과 같은 불순물이 상기 산화물 반도체층으로부터 의도적으로 제거되고, 산소가 상기 산화물 반도체층으로 공급되도록 허용한다. 따라서, 상기 산화물 반도체층은 고순도화된다. 이것은 도 10d에 도시된 상기 트랜지스터의 제조 공정의 일 예이다.
비록 도 10a와 도 10d 및 도 11a에 도시된 상기 트랜지스터들의 제조 방법의 일 예가 이 실시예에서 상기 트랜지스터의 제조 방법의 일 예로서 도시되었지만, 이 실시예의 상기 트랜지스터의 제조 방법의 일 예는 이에 한정되지 않는다는 것을 주의하자. 예를 들면, 도 10a와 도 10d 및 도 11a에 도시된 상기 트랜지스터들의 제조 방법의 설명의 일 예가 이들 구성요소들이 도 10a 및 도 10d와 도 11a에 도시된 상기 구성요소들 중 임의의 것과 동일한 지정 및 적어도 하나의 동일한 기능을 가진다면, 도 10b 및 도 10c 및 도 11b 내지 도 11d에 도시된 상기 구성요소들에 적절히 적용될 수 있다.
상술된 바와 같이, 이 실시예의 트랜지스터는 채널 형성층으로서 작용하는 산화물 반도체층을 가진 트랜지스터이다. 상기 트랜지스터에 사용된 상기 산화물 반도체층은 열 처리에 의해 고순도화되며 따라서 i-형 또는 실질적으로 i-형 산화물 반도체층이다.
또한, 상기 고순도화된 산화물 반도체층은 매우 적은 캐리어들(0에 가까운)을 포함하며, 상기 캐리어 농도는 1×1014 /㎤ 미만, 바람직하게는 1×1012 /㎤ 미만, 보다 바람직하게는 1×1011 /㎤이다. 상기 고순도화된 산화물 반도체층은 매우 적은 캐리어들을 포함하기 때문에, 이 실시예의 상기 트랜지스터의 오프-상태 전류는 감소될 수 있다. 상기 오프-상태 전류를 낮출수록, 더 양호하다. 이 실시예의 상기 트랜지스터에서, 채널 폭의 마이크로미터당 상기 오프-상태 전류는 10 aA(1×10-17 A) 이하, 1 aA(1×10-18 A) 이하, 10 zA(1×10-20 A) 이하, 또는 1 zA(1×10-21 A) 이하일 수 있다.
이 실시예의 상기 트랜지스터는 비교적 높은 전계-효과 이동도를 가지며 따라서 고속 구동을 할 수 있다.
예를 들면, 실시예 1의 상기 반도체 회로 또는 실시예 3의 표시 장치에 포함된 상기 A/D 변환 회로의 비교 회로에서의 상기 트랜지스터(예로서, 도 3에 도시된 상기 트랜지스터(1122))로서, 그 각각이 복수의 게이트들을 갖는 이 실시예의 상기 트랜지스터들 중 임의의 것이 사용될 때, 그 임계 전압이 제어될 수 있는 트랜지스터를 쉽게 제조하고 오프인 상기 트랜지스터의 리크 전류로 인해 상기 비교 회로의 출력 신호의 전압에서의 변동들을 제어하는 것이 가능하다.
이 실시예의 상기 트랜지스터들 중 임의의 것이 예를 들면, 실시예 2의 상기 반도체 회로 또는 실시예 3의 상기 표시 장치에 포함된 상기 광전 변환 회로에서의 상기 트랜지스터(예로서, 도 5에 도시된 상기 트랜지스터(111b))로서 사용될 때, 오프인 상기 트랜지스터의 리크 전류로 인해 상기 트랜지스터와 또 다른 소자(예로서, 도 5에 도시된 상기 노드(N21)) 간의 접속점의 전압에서의 변동들을 제어하는 것이 가능하다.
이 실시예의 상기 트랜지스터들 중 임의의 것이 실시예 1의 상기 반도체 회로 또는 실시예 3의 표시 장치에 사용될 때, 동일한 기판 위 그리고 동일한 공정에서 실시예 1의 반도체 회로 또는 실시예 3의 상기 표시 장치에 포함된 상기 광전 변환 회로 및 상기 A/D 변환 회로(적어도 상기 비교 회로)를 형성하는 것이 가능하다. 이것은 상기 광전 변환 회로로부터 상기 A/D 변환 회로로 입력된 신호에서의 잡음을 감소시키는 것을 가능하게 한다.
이 실시예는 다른 실시예들 중 임의의 것과 적절하게 조합되거나 또는 대체될 수 있다는 것을 주의하자.
(실시예 5)
이 실시예에서, 실시예 1의 반도체 회로에 적용가능한 복수의 트랜지스터들의 일 예가 설명될 것이다.
실시예 1의 상기 반도체 회로에 적용가능한 이 실시예의 복수의 트랜지스터들의 구조의 일 예가 도 15를 참조하여 설명될 것이다. 도 15는 이 실시예의 상기 복수의 트랜지스터들의 구조의 일 예를 도시한 단면 모식도이다. 비록 도 15는 단일 게이트를 가진 트랜지스터 및 두 개의 게이트들을 가진 트랜지스터가 조합되는 구조의 일 예를 도시하지만, 상기 구조는 이에 한정되지 않으며; 상기 트랜지스터들 모두가 복수의 게이트들을 갖는 것일 수 있다는 것을 주의하자.
복수의 트랜지스터들을 포함하는 도 15에 도시된 상기 구조는 단일 게이트를 가진 트랜지스터(601) 및 두 개의 게이트들을 가진 트랜지스터(602)를 포함한 구조이다.
상기 트랜지스터(601)는 절연층(603)을 사이에 개재하여 기판(600) 위에 형성된다.
또한, 상기 트랜지스터(601)는 채널 형성층으로서 작용하는 반도체층(611), 게이트 절연층으로서 작용하는 절연층(617), 및 게이트 전극으로서 작용하는 도전층(618)을 포함한다.
상기 반도체층(611)은 상기 절연층(603)을 사이에 개재하여 상기 기판(600) 위에 형성된다. 상기 절연층(617)은 상기 반도체층(611) 위에 형성된다. 상기 도전층(618)은 상기 절연층(617)을 사이에 개재하여 상기 반도체층(611) 위에 형성된다.
또한, 상기 반도체층(611)은 상기 도전층(618) 아래의 채널 형성 영역(612), 소스 영역 및 드레인 영역 중 하나로서 작용하는 불순물 영역(613), 및 상기 소스 영역 및 상기 드레인 영역 중 다른 하나로서 작용하는 불순물 영역(614)을 포함한다. 제 1 고-저항 불순물 영역은 상기 채널 형성 영역(612) 및 상기 불순물 영역(613) 사이에 형성될 수 있으며, 제 2 고-저항 불순물 영역은 상기 채널 형성 영역(612) 및 상기 불순물 영역(614) 사이에 형성될 수 있다는 것을 주의하자. 상기 제 1 고-저항 불순물 영역 및 상기 제 2 고-저항 불순물 영역은 그 저항이 상기 불순물 영역(613) 및 상기 불순물 영역(614)의 것보다 높은 영역들이며, 예를 들면, 상기 제 1 고-저항 불순물 영역 및 상기 제 2 고-저항 불순물 영역이 각각 상기 불순물 영역(613) 및 상기 불순물 영역(614)보다 낮은 불순물 농도를 갖도록 n-형 또는 p-형 도전성을 제공하는 불순물 원소를 상기 반도체층(611)의 일부에 첨가함으로써 형성된다. 상기 제 1 고-저항 영역 및 상기 제 2 고-저항 영역을 제공함으로써, 상기 트랜지스터의 상기 소스와 상기 드레인 사이에 인가된 전계의 농도는 감소될 수 있다.
상기 트랜지스터(602)는 절연층(621), 평탄화 층으로서 작용하는 절연층(622), 및 사이에 개재된 절연층(623)을 가진 상기 트랜지스터(601)의 상부 층에 형성된다. 상기 트랜지스터(602)는 예를 들면 복수의 게이트들을 가진 실시예 4의 상기 트랜지스터들 중 임의의 하나일 수 있다. 도 15에서, 도 11a를 참조하여 설명되는 상기 트랜지스터는 상기 트랜지스터(602)의 일 예로서 도시된다.
상기 트랜지스터(602)의 소스 전극 및 드레인 전극 중 하나로서 작용하는 도전층(626)은 상기 절연층(617), 상기 절연층(621), 상기 절연층(622), 및 상기 절연층(623)에 형성된 개구를 통해 상기 불순물 영역(614)과 접한다. 대안적으로, 상기 도전층(626)은 복수의 도전층들을 통해 상기 불순물 영역(614)과 접할 수 있다.
상기 트랜지스터(602)의 상기 소스 전극 및 상기 드레인 전극 중 하나로서 작용하는 상기 도전층(626)과 동일한 층에서의 도전층(625)은 상기 절연층(617), 상기 절연층(621), 상기 절연층(622), 및 상기 절연층(623)에 형성된 개구를 통해 상기 불순물 영역(613)과 접한다. 대안적으로, 상기 도전층(625)은 복수의 도전층들을 통해 상기 불순물 영역(613)과 접할 수 있다.
상기 트랜지스터(602)에서, 산화물 절연층(627)은 채널 형성층으로서 작용하는 산화물 반도체층의 상면(그 위에 소스 전극 및 드레인 전극으로서 작용하는 도전층들이 형성되지 않는 상면)의 일부와 접한다. 또한, 보호 절연층(628)은 상기 산화물 절연층(627) 위에 형성된다. 더욱이, 상기 트랜지스터(602)의 상기 채널 형성층으로서 작용하는 상기 산화물 반도체층과 중첩하는 도전층(629)이 상기 보호 절연층(628) 위에 형성된다.
상기 기판(600)은, 예를 들면, 유리 기판, 세라믹 기판, 석영 기판, 플라스틱 기판, 또는 실리콘 기판일 수 있다.
상기 절연층(603)은 예를 들면, 질화 실리콘층, 산화 실리콘층, 질화 산화 실리콘층, 산질화 실리콘층, 산화 알루미늄 층, 또는 산질화 알루미늄 층일 수 있다. 대안적으로, 상기 절연층(603)은 예를 들면, 상기 절연층(603)에 적용가능한 상술된 재료들의 임의의 것의 층, 즉 예를 들면, 수소를 포함한 산화 실리콘층; 수소를 포함한 질화 실리콘층; 산소 및 수소를 포함한 질화 실리콘층; 산질화 실리콘층; 또는 질화 산화 실리콘층의 적층일 수 있다. 예로서, 수소를 포함한 산화 실리콘은 바람직하게는 유기 실란을 사용하여 형성된 산화 실리콘이다. 유기 실란을 사용하여 형성된 산화 실리콘은 상기 기판(600) 및 상기 반도체층(611) 사이에 접합 세기를 증가시킬 수 있다. 유기 실란은 예를 들면, 테트라에톡시실란(TEOS, Si(OC2H5)4), 테트라메틸실란(TMS, Si(CH3)4), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 또는 트리(디메틸아미노)실란(SiH(N(CH3)2)3)과 같은 실리콘-함유 화합물일 수 있다.
상기 반도체층(611)은 예를 들면, 실리콘 및 게르마늄 중 하나 또는 둘 모두를 포함한 층일 수 있다. 대안적으로, 상기 반도체층(611)은 단결정 반도체층, 다결정 반도체층, 미결정 반도체층, 또는 비정질 반도체층일 수 있다.
단결정 반도체층이 상기 반도체층(611)으로서 사용될 때, 단결정 반도체 기판이 먼저 준비되며; 그 후, 손상된 영역이 상기 단결정 반도체 기판에 형성된다. 상기 손상된 영역은, 예를 들면, 이온 조사에 의해 형성된다. 또한, 상기 손상된 영역을 가진 상기 단결정 반도체 기판 및 상기 기판(600)은 상기 절연층(603)을 사이에 개재하여 서로 결합되며, 그 후 상기 단결정 반도체 기판의 일부는 상기 손상된 영역을 따라 상기 결합된 기판(상기 단결정 반도체 기판 및 상기 기판(600))으로부터 분리된다. 다음 단계에서, 상기 기판(600) 위에 남아있는 단결정 반도체 영역이 에칭 등에 의해 선택적으로 제거된다. 따라서, 상기 단결정 반도체층이 형성될 수 있다.
상기 불순물 영역(613) 및 상기 불순물 영역(614)의 각각은 n-형 또는 p-형 도전성을 제공하는 불순물 소자를 포함한 영역이며, 예를 들면, n-형 또는 p-형 도전성을 제공하는 불순물 소자의 첨가에 의해 형성된다.
상기 절연층(617)은 예를 들면, 산화 실리콘층, 질화 실리콘층, 산질화 실리콘층, 질화 산화 실리콘층, 산화 알루미늄층, 질화 알루미늄층, 산질화 알루미늄층, 질화 산화 알루미늄층, 또는 산화 하프늄 층일 수 있다. 대안적으로, 상기 절연층(617)은 상기 절연층(617)에 적용가능한 상기 재료들 중 임의의 것의 적층일 수 있다. 상기 절연층(617)에 적용가능한 상기 재료들 중 임의의 것의 층들은 예를 들면, 플라즈마 강화 CVD법 또는 스퍼터링법에 의해 형성될 수 있다. 예를 들면, 상기 절연층(617)은 다음 방식으로 형성될 수 있다: 질화 실리콘층은 플라즈마 강화 CVD법에 의해 형성되며, 산화 실리콘층은 플라즈마 강화 CVD법에 의해 상기 질화 실리콘층 위에 형성된다.
상기 도전층(618)은 예를 들면, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐과 같은 금속 재료; 또는 이들 재료들 중 임의의 것을 주성분으로서 포함하는 합금 재료의 층일 수 있다. 대안적으로, 상기 도전층(618)은 상기 도전층(618)에 적용가능한 상기 재료들 중 임의의 것의 층들의 적층일 수 있다.
상기 절연층(621)은 예를 들면, 질화 실리콘층, 산화 실리콘층, 질화 산화 실리콘층, 산질화 실리콘층, 산화 알루미늄 층, 또는 산질화 알루미늄 층일 수 있다. 대안적으로, 상기 절연층(621)은 상기 절연층(621)에 적용가능한 상기 재료들 중 임의의 것의 층들의 적층일 수 있다. 상기 절연층(621)은 예를 들면, 플라즈마 강화 CVD법에 의해 형성된다.
상기 절연층(622)은 예를 들면, 유기 재료 층 또는 무기 재료 층일 수 있다. 대안적으로, 상기 절연층(622)은 상기 절연층(622)에 적용가능한 상기 재료들 중 임의의 것의 층들의 적층일 수 있다. 상기 절연층(622)은 예를 들면, 플라즈마 강화 CVD법에 의해 형성된다.
상기 절연층(623)은 예를 들면, 질화 실리콘층, 산화 실리콘층, 질화 산화 실리콘층, 산질화 실리콘층, 산화 알루미늄 층, 또는 산질화 알루미늄 층일 수 있다. 대안적으로, 상기 절연층(623)은 상기 절연층(623)에 적용가능한 상기 재료들 중 임의의 것의 층들의 적층일 수 있다. 상기 절연층(623)은 예를 들면, 플라즈마 강화 CVD법에 의해 형성된다.
상기 도전층(625) 및 상기 도전층(626)의 각각은 예를 들면, 상기 트랜지스터(602)의 상기 소스 전극 또는 상기 드레인 전극으로서 작용하는 도전층에 적용가능한 상기 재료들 중 임의의 것의 층일 수 있다. 대안적으로, 상기 도전층(625) 및 상기 도전층(626)의 각각의 상기 도전층(625) 및 상기 도전층(626)에 적용가능한 상기 재료들 중 임의의 것의 층들의 적층일 수 있다.
일 예로서 도 15에 도시된 바와 같이, 상이한 구조들을 가진 복수의 트랜지스터들이 실시예 1의 상기 반도체 회로를 구성할 수 있다. 따라서, 상기 회로의 특성들에 따라 적절한 트랜지스터를 선택하고 사용하는 것이 가능하며; 예를 들면, 낮은 오프-상태 전류를 가진 트랜지스터가 요구될 때, 이러한 트랜지스터는 산화물 반도체층을 가진 트랜지스터(예로서, 상기 트랜지스터(602))일 수 있는 반면, 다른 트랜지스터는 산화물 반도체층들을 가진 트랜지스터들 또는 또 다른 재료를 사용한 트랜지스터들(예로서, 상기 트랜지스터(601))일 수 있다.
이 실시예는 다른 실시예들 중 임의의 것과 적절하게 조합되거나 또는 교체될 수 있다는 것을 주의하자.
(실시예 6)
이 실시예에서, 그 화소부가 광 검출 수단을 이용하는 실시예 3의 상기 표시 장치의 구조의 일 예가 설명될 것이다.
이 실시예의 표시 장치의 상기 구조의 일 예는 도 16을 참조하여 설명될 것이다. 도 16은 이 실시예의 상기 표시 장치의 상기 구조의 일 예를 도시한 단면 모식도이다.
도 16에 도시된 상기 표시 장치는 그것의 화소부에 횡형 포토다이오드를 포함한 표시 장치이다. 이 실시예의 상기 표시 장치는 이에 한정되지 않으며 n-형 반도체층에 의해 오버레이된 i-형 반도체층에 의해 오버레이된 p-형 반도체층인 포토다이오드를 포함한 표시 장치일 수 있음을 주의하자.
도 16에 도시된 표시 장치는 기판(4001) 및 기판(4006) 사이에 있는 씰재(4005)에 의해 밀봉된 영역에서 화소부 및 구동 회로 영역을 포함한다. 상기 화소부는 포토다이오드(4011), 트랜지스터(4012), 및 트랜지스터(4013)를 포함한다. 상기 구동 회로 영역은 트랜지스터(4014)를 포함한다.
상기 화소부는 표시 회로들 및 포토센서들을 포함한다. 상기 화소부의 구조는 예를 들면, 실시예 3의 상기 표시 장치의 구조일 수 있다. 도 16은 예를 들면, 상기 포토센서의 일부를 도시한다.
상기 구동 회로 영역은 상기 화소부에 포함된 상기 표시 회로들을 제어하기 위한 상기 회로들 중 적어도 일부 및 상기 화소부에 포함된 상기 포토센서들을 제어하기 위한 상기 회로들 중 적어도 일부를 포함한다. 상기 구동 회로 영역의 구조는 예를 들면, 실시예 3의 상기 표시 회로 제어 회로 및 상기 포토센서 제어 회로의 구조일 수 있다. 도 16은 예를 들면, 포토센서 판독 회로의 일부를 도시한다.
대안적으로, 상기 기판 위에 개별적으로 형성된 구동 회로가 상기 구동 회로 영역에 사용된 상기 구동 회로의 일부를 구성할 수 있다. 여기에서, 도 16에 도시된 상기 표시 장치를 개별적으로 형성된 상기 구동 회로에 연결하기 위한 방법에 대한 특별한 제한은 없으며; 상기 방법은 COG, 배선 결합, TAB 등일 수 있다.
상기 포토다이오드(4011)는 반도체층(4061)을 포함한다. 상기 반도체층(4061)은 p-형 불순물 영역(4062), 고-저항 반도체 영역(4063), 및 n-형 불순물 영역(4064)을 포함한다. 상기 포토다이오드(4011)는 예를 들면, 상기 트랜지스터(4013)와 동일한 공정에서 형성된다. 상기 반도체층(4061)은 상기 트랜지스터(4013)의 반도체층에 적용가능한 재료의 층일 수 있다.
상기 트랜지스터(4012)는 예를 들면, 실시예 4의 상기 트랜지스터들 중 임의의 것일 수 있다. 도 16에서, 도 10d를 참조하여 설명된 상기 트랜지스터가 상기 트랜지스터(4012)의 일 예로서 도시된다. 상기 트랜지스터(4012)는 이에 한정되지 않으며 도 10a를 참조하여 설명된 상기 구조를 가진 트랜지스터일 수 있고, 그에 의해 상기 트랜지스터의 산화물 반도체층에 입사하는 광을 억제할 수 있다.
상기 트랜지스터(4012)의 소스 전극 및 드레인 전극 중 하나로서 작용하는 도전층(4053)은 상기 절연층(4021), 상기 절연층(4022), 및 상기 절연층(4023)에 형성된 개구를 통해 상기 포토다이오드(4011)의 상기 n-형 불순물 영역(4064)과 접한다. 대안적으로, 이 실시예의 상기 표시 장치는 복수의 도전층들을 통해 상기 n-형 불순물 영역(4064)과 접하는 상기 도전층(4053)을 가질 수 있다.
도전층(4065)은 상기 절연층(4021), 상기 절연층(4022), 및 상기 절연층(4023)에 형성된 개구를 통해 상기 포토다이오드(4011)의 상기 p-형 불순물 영역(4062)과 접한다. 대안적으로, 이 실시예의 상기 표시 장치는 복수의 도전층들을 통해 상기 p-형 불순물 영역(4062)과 접하는 상기 도전층(4065)을 가질 수 있다.
상기 트랜지스터(4013)는 예를 들면, 도 15에 도시된 상기 트랜지스터(601)를 사용하여 설명된 구조를 가진 트랜지스터일 수 있다. 도 16에서, 상기 트랜지스터(601)를 사용하여 설명되는 상기 구조를 가진 트랜지스터가 상기 트랜지스터(4013)의 일 예로서 도시된다.
상기 트랜지스터(4014)는 예를 들면, 복수의 게이트들을 가진 실시예 4의 상기 트랜지스터들 중 임의의 것일 수 있다. 복수의 게이트들을 가진 트랜지스터를 사용함으로써, 예를 들면, 실시예 3의 상기 비교기(219)에 포함된 상기 트랜지스터(220)가 형성될 수 있다. 도 16은 도 11d를 참조하여 일 예로서 상기 트랜지스터(4014)를 사용하여 형성되는 상기 구조를 가진 트랜지스터를 도시한다.
도 16에 도시된 상기 표시 장치는 평탄화 층(4025), 화소 전극으로서 작용하는 도전층(4030), 절연층(4032), 액정층(4008), 절연층(4033), 스페이서로서 작용하는 절연층(4035), 및 대향 전극으로서 작용하는 도전층(4031)을 더 포함한다.
상기 평탄화 층(4025)은 상기 포토다이오드(4011), 상기 트랜지스터(4012), 상기 트랜지스터(4013), 및 상기 트랜지스터(4014) 위에 형성된다. 상기 도전층(4030)은 상기 평탄화 층(4025) 위에 형성된다. 상기 절연층(4032)은 상기 도전층(4030)을 사이에 개재하여 상기 평탄화 층(4025) 위에 형성된다. 상기 도전층(4031)은 상기 기판(4006)과 접한다. 상기 절연층(4033)은 상기 도전층(4031)과 접한다. 상기 절연층(4035)은 상기 씰재(4005)에 의해 에워 쌓인 영역에 형성되며 상기 절연층(4032) 및 상기 절연층(4033)을 통해 상기 도전층(4030) 또는 상기 평탄화 층(4025) 및 상기 도전층(4031) 사이에 형성된다. 상기 액정층(4008)은 상기 씰재(4005)에 의해 에워 쌓인 영역에 형성되며 상기 절연층(4032) 및 상기 절연층(4033)을 통해 상기 도전층(4030) 또는 상기 평탄화층(4025) 및 상기 도전층(4031) 사이에 형성된다.
액정 소자(4017)는 상기 도전층(4030), 상기 도전층(4031), 및 상기 액정층(4008)을 사용하여 형성된다.
상기 도전층(4031)은 상기 트랜지스터(4012) 등과 동일한 기판 위에 형성된 공통 전압선에 전기적으로 접속된다. 상기 도전층(4031)은 상기 공통 전압선(또한, 공통 접속점으로서 불리는)으로의 접속점을 사용하여 그리고 상기 쌍들의 기판들 사이에 위치된 도전성 입자들을 통해 상기 공통 전압선에 전기적으로 접속될 수 있다.
상기 절연층(4035)은 절연막의 선택적 에칭에 의해 획득된 주상형 스페이서이며 상기 도전층(4030)과 상기 도전층(4031) 사이의 거리(셀 갭)를 제어하기 위해 형성된다. 구형 스페이서가 상기 절연층(4035)으로서 사용될 수 있다.
도 16에 도시된 상기 표시 장치는 절연층(4020) 및 상기 절연층(4021)을 사이에 개재하여 상기 기판(4001) 위에 형성된 도전층(4016); 상기 도전층(4016)과 접하는 도전층(4015); 및 이방성 도전층(4019)을 통해 FPC(4018)에 전기적으로 접속된다. 상기 도전층(4015) 및 상기 도전층(4016)은 단자 전극들로서 작용한다.
상기 도전층(4015)은 예를 들면 상기 도전층(4030)과 동일한 도전막을 사용하여 형성된다. 상기 도전층(4016)은 예를 들면, 상기 트랜지스터(4014)의 소스 전극 또는 드레인 전극으로서 작용하는 도전층과 동일한 도전막을 사용하여 형성된다.
상기 기판(4001) 및 상기 기판(4006)의 각각은 예를 들면, 투광성 기판일 수 있다. 상기 투광성 기판은 예를 들면, 유리 기판, 플라스틱 기판 등일 수 있다. 상기 플라스틱 기판은 예를 들면, FRP(fiberglass-reinforced plastics) 판, PVF(polyvinyl fluoride) 막, 폴리에스테르 막, 또는 아크릴 수지막일 수 있다.
상기 평탄화 층(4025)은 예를 들면, 폴리이미드, 아크릴 수지, 벤조사이클로부텐-계 수지, 폴리아미드, 또는 에폭시 수지와 같은 내열성 유기 재료의 층일 수 있다. 상기 평탄화 층(4025)은 상술된 재료의 층 대신에, 저-유전율 재료(로우-k 재료), 실록산-계 수지, 포스포실리케이트 유리(PSG), 보로포스포실리케이트 유리(BPSG) 등의 층일 수 있다. 대안적으로, 상기 평탄화 층(4025)은 상기 평탄화 층(4025)에 적용가능한 상기 재료들 중 임의의 것의 층들의 적층일 수 있다.
상기 평탄화 층(4025)을 형성하기 위한 방법에 대한 특별한 제한은 없으며; 상기 평탄화 층(4025)은 스퍼터링법, SOG법, 스핀 코팅법, 딥 코팅법, 스프레이 코팅법, 액적 토출법(예로서, 잉크-젯 법, 스크린 인쇄, 또는 오프셋 인쇄), 닥터 나이프를 사용한 형성 방법, 롤 코터를 사용한 형성 방법, 커튼 코터를 사용한 형성 방법, 또는 나이프 코터를 사용한 형성 방법에 의해 상기 재료에 따라 형성될 수 있다.
상기 도전층(4030) 및 상기 도전층(4031)의 각각은 예를 들면, 투광성 도전 재료의 층일 수 있다. 이러한 투광성 도전 재료의 예들은 인듐 주석 산화물, 산화 아연이 산화 인듐에 혼합되는 금속 산화물(인듐 주석 산화물(IZO)로서 불리는), 산화 실리콘(SiO2)이 산화 인듐에 혼합되는 도전 재료, 유기 인듐, 유기주석, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 주석 산화물, 산화 티타늄을 포함한 인듐 산화물, 및 산화 티타늄을 포함한 인듐 주석 산화물이다. 이 실시예의 상기 표시 장치가 반사형 액정 표시인 경우에, 상기 도전층(4030) 및 상기 도전층(4031) 중 하나는 예를 들면, 텅스텐, 몰리브덴, 지르코늄, 하프늄, 바나듐, 니오븀, 탄탈, 크롬, 코발트, 니켈, 티타늄, 백금, 알루미늄, 구리, 또는 은과 같은 금속; 또는 이들 금속들 중 임의의 것의 합금의 층일 수 있다. 대안적으로, 상기 도전층(4030) 및 상기 도전층(4031)의 각각은 상기 도전층(4030) 및 상기 도전층(4031)에 적용가능한 상기 재료들 중 임의의 것의 층들의 적층일 수 있다.
대안적으로, 상기 도전층(4030) 및 상기 도전층(4031)은 도전성 고 분자(또한 도전성 폴리머로서 불리는)를 포함한 도전성 조성물을 사용하여 형성될 수 있다. 상기 도전성 조성물을 사용하여 형성된 도전층은 바람직하게는 평방당 10000 오옴 이하의 시트 저항 및 550 nm의 파장에서 70% 이상의 투과율을 가진다. 상기 도전성 조성물에 포함된 상기 도전성 고분자의 저항률은 바람직하게는 0.1
이하이다.
상기 도전성 고분자는 소위 π-전자 공역계 도전성 고 분자(π-electron conjugated conductive high molecule)일 수 있다. 상기 π-전자 공역계 도전성 고 분자의 예들은 폴리아닐린, 폴리아닐린의 유도체, 폴리피롤; 폴리피롤의 유도체; 폴리치오펜; 폴리치오펜의 유도체; 아닐린, 피롤; 및 치오펜 중 둘 이상의 공중합체; 및 이러한 공중합체의 유도체이다.
상기 씰재(4005)는 도전성 입자들을 포함한 절연층일 수 있다.
상기 액정 소자(4017)는 예를 들면, TN 액정, OCB 액정, STN 액정, VA 액정, ECB 액정, GH 액정, 고분자 분산형 액정, 또는 디스코틱 액정일 수 있다.
상기 액정 소자(4017)를 위한 표시 모드의 예들은 TN(twisted nematic) 모드, IPS(in-plane-switching) 모드, VA(vertical alignment) 모드, ASM(axially symmetric aligned micro-cell) 모드, OCB(optically compensated birefringence) 모드, FLC(ferroelectric liquid crystal) 모드, AFLC(antiferroelectric liquid crystal) 모드, MVA(multi-domain vertical alignment) 모드, PVA(patterned vertical alignment) 모드, 및 ASV이다. 상기 표시 모드는 상술된 것들에 한정되지 않으며, FFS(fringe field switching) 모드 등일 수 있다.
대안적으로, 상기 액정층(4008)은 예를 들면, 배향막이 불필요한 불루상을 나타내는 액정층일 수 있다. 상기 블루상은 콜레스테릭(cholesteric) 액정의 온도가 증가되는 동안 콜레스테릭 상이 등방성 상으로 변화하기 직전에 나타나는 액정 상들 중 하나이다. 상기 블루 상은 단지 좁은 범위의 온도들 내에서 나타나기 때문에, 5wt% 이상의 키랄제(chiral agent)를 포함한 액정 조성물은 상기 온도 범위를 넓히기 위해 액정 재료로서 사용된다. 블루 상을 나타내는 액정을 포함하는 상기 액정 조성물 및 키랄제는 1ms 이하의 짧은 응답 시간을 갖고 배향 프로세스를 불필요하게 만드는 광 등방성을 가지며, 시야각 의존성은 작다. 또한, 배향막이 제공될 필요가 없고 러빙 처리(rubbing treatment)가 또한 불필요하기 때문에, 상기 러빙 처리에 의해 야기된 정전 방전 손상이 방지될 수 있고 상기 제조 공정에서의 상기 표시 장치의 결합들 및 손상이 감소될 수 있다. 따라서, 상기 표시 장치의 생산성은 증가될 수 있다. 산화물 반도체층을 포함한 트랜지스터는 특히 상기 트랜지스터의 전기적 특성들이 정전기로 인해 상당히 변동적일 수 있고 상기 설계 범위로부터 벗어날 수 있다는 가능성을 가진다. 그러므로, 산화물 반도체층을 포함한 트랜지스터를 포함한 상기 표시 장치를 위한 블루 상을 보여주는 액정 재료를 사용함으로써, 정전기로 인한 전기적 특성들의 변동은 감소될 수 있다.
본 실시예의 상기 표시 장치에서, 편광판이 상기 기판의 외부 측 상에서(상기 시청자 측 상에서) 제공될 수 있으며, 표시 소자에 사용된 컬러링 층 및 전극 층은 상기 기판의 내부 측 상에서 순차적으로 제공될 수 있으며; 대안적으로, 상기 편광판은 상기 기판의 내부 측 상에 제공될 수 있다. 상기 편광판 및 상기 컬러링 층의 적층의 구조는 상기 편광판 및 상기 컬러링 층을 위한 재료들 및 상기 제조 공정의 조건들에 따라 적절하게 설정될 수 있다. 또한, 블랙 매트릭스로서 작용하는 차광층이 상기 표시 영역이 아닌 다른 영역에 제공될 수 있다.
블랙 매트릭스(차광층); 편광 부재와 같은 광학 부재(광학 기판); 위상차 부재(retardation member), 또는 반사 방지 부재(anti-reflection member) 등이 이 실시예의 상기 표시 장치들에 적절하게 제공될 수 있다. 상기 광학 부재는 예를 들면, 편광 기판 및 위상차 기판을 사용한 원형 편광일 수 있다. 사용된 광원은 백라이트 등일 수 있다.
상기 표시 장치의 움직이는-이미지 특성들을 개선하기 위해, 복수의 LED(발광 다이오드) 광원들 또는 복수의 EL 광원들이 백라이트가 되도록 면 광원을 형성하기 위해 사용되는 구동 기술이 이용될 수 있으며, 상기 면 광원의 각각의 광원은 하나의 프레임 기간에서 펄싱 방식으로 독립적으로 구동된다. 상기 면 광원은 3 이상의 종류들의 LED들을 사용하여 또는 흰색 광을 방출하는 LED를 사용하여 형성될 수 있다. 복수의 LED들이 독립적으로 제어될 수 있기 때문에, 상기 LED들의 발광 타이밍은 액정층이 광학적으로 변조되는 상기 타이밍과 동기화될 수 있다. 이러한 구동 기술에서, LED들은 부분적으로 턴 오프될 수 있으며, 따라서 특히 하나의 스크린에서 검은 이미지 영역의 비율이 높은 이미지를 표시하는 경우에, 전력 소비가 감소될 수 있다.
상기 트랜지스터가 정전기 등으로 인해 쉽게 깨지기 때문에, 보호 회로가 상기 화소부 및 상기 구동 회로 영역과 동일한 기판 위에 형성되는 것이 바람직하다. 상기 보호 회로는 바람직하게는 산화물 반도체층을 포함한 비-선형 소자를 사용하여 형성된다. 예를 들면, 보호 회로들이 상기 화소부 및 주사선 입력 단자 사이에 및 상기 화소부 및 신호선 입력 단자 사이에 제공된다. 이 실시예에서, 복수의 보호 회로들은 상기 화소부 등에서의 상기 트랜지스터가 정전기 등으로 인한 서지 전압(surge voltage)이 주사선, 신호선, 또는 용량소자 버스선에 인가될 때 깨지지 않도록 제공된다. 그러므로, 상기 보호 회로는 서지 전압이 상기 보호 회로에 인가될 때 전하가 공통 배선에 배출될 수 있도록 형성된다. 또한, 상기 보호 회로는 상기 주사선에 병렬로 위치된 비-선형 소자를 포함한다. 상기 비-선형 소자는 다이오드와 같은 2-단자 소자 또는 트랜지스터와 같은 3-단자 소자를 포함한다. 예를 들면, 상기 비-선형 소자는 상기 화소부에서의 트랜지스터와 동일한 공정을 통해 형성될 수 있다. 예를 들면, 다이오드의 것들과 유사한 특성들이 상기 비-선형 소자의 드레인 단자에 게이트 단자를 연결함으로써 획득될 수 있다.
따라서, 광검출 수단을 이용하는 이 실시예의 상기 표시 장치가 제조될 수 있다. 본 실시예의 상기 표시 장치의 구조를 이용함으로써, 상기 화소부 및 상기 포토센서 판독 회로가 동일한 기판 위에 형성될 수 있으며, 따라서 상기 포토센서 판독 회로에 대한 잡음의 영향을 억제할 수 있다.
본 실시예는 다른 실시예들 중 임의의 것과 적절하게 조합되거나 또는 교체될 수 있다는 것을 주의하자.
(실시예 7)
이 실시예에서, 화소부가 광 검출 수단을 이용하는, 각각 실시예 3 및 실시예 6의 표시 장치를 가진 전자 기기들이 설명될 것이다.
이 실시예의 각각의 전자 기기의 구조의 일 예는 도 17a 내지 도 17f를 참조하여 설명될 것이다. 도 17a 내지 도 17f는 각각 이 실시예의 상기 전자 기기의 구조의 일 예를 도시하는 도면들이다.
도 17a에 도시된 상기 전자 기기는 개인 휴대 정보 단말기이다. 도 17a에 도시된 상기 개인 휴대 정보 단말기는 적어도 하나의 표시 영역(1001)을 포함한다. 실시예 3 및 실시예 6의 상기 표시 장치는 상기 표시 영역(1001)에서 사용된다. 실시예 3 및 실시예 6의 상기 표시 장치가 상기 표시 영역(1001)에 사용될 때, 터치 패널을 사용하는 조작 수단(1002)을 상기 표시 영역(1001)에 제공하는 것은 상기 개인 휴대 정보 단말기가 휴대 전화로서 사용될 수 있게 한다. 상기 조작 수단(1002)이 반드시 상기 표시 영역(1001)에 제공되는 것은 아니며: 도 17a에 도시된 상기 전자 기기는 대신에 조작 버튼들을 가질 수 있다. 게다가, 도 17a에 도시된 상기 개인 휴대 정보 단말기는 노트패드 또는 핸디 스캐너로서 사용될 수 있다.
도 17b에 도시된 상기 전자 기기는 예를 들면, 자동차 내비게이션 시스템을 가진 정보 단말기이다. 도 17b에 도시된 상기 정보 단말기는 적어도 하나의 표시 영역(1101)을 포함한다. 도 17b에 도시된 상기 정보 단말기는 또한 조작 버튼들(1102) 및 외부 입력 단자(1103)를 포함할 수 있다. 자동차 내부의 온도 변화들은 외부-공기 온도에 따라 크게 변화하며, 때때로 50℃를 초과한다. 그러나, 실시예 3 및 실시예 6의 상기 표시 장치는 온도들로 인한 특징적 변화에 의해 영향을 덜 받으며, 따라서 특히 상기 온도가 크게 변화하는 환경들 하에서, 예로서 자동차 내부에서 효과적이다. 실시예 3 및 실시예 6의 상기 표시 장치는 상기 표시 영역(1101)에 사용된다. 실시예 3 및 실시예 6의 상기 표시 장치가 상기 표시 영역(1101)에 사용될 때, 상기 표시 영역(1101)을 터치하거나 또는 터치하지 않음으로써 상기 정보 단말기를 조작하는 것이 가능하며, 이것은 상기 정보 단말기의 사용의 용이함을 향상시킨다.
도 17c에 도시된 상기 전자 기기는 랩탑 퍼스널 컴퓨터이다. 도 17c에 도시된 상기 랩탑 퍼스널 컴퓨터는 하우징(housing)(1201), 표시 영역(1202), 스피커(1203), LED 램프(1204), 포인팅 디바이스(1205), 접속 단자(1206), 및 키보드(1207)를 포함한다. 실시예 3 및 실시예 6의 상기 표시 장치는 상기 표시 영역(1202)에서 사용된다. 실시예 3 및 실시예 6의 상기 표시 장치가 상기 표시 영역(1202)에서 사용될 때, 상기 표시 영역(1202) 상에서 글자들을 직접 쓰고 상기 키보드(1207)를 위한 대체물로서 작용하는 입력 영역을 상기 표시 영역(1202)에 제공하는 방식으로 입력 동작을 수행하는 것이 가능하다.
도 17d에 도시된 상기 전자 기기는 휴대용 게임 콘솔이다. 도 17d에 도시된 상기 휴대용 게임 콘솔은 표시 영역(1301), 표시 영역(1302), 스피커(1303), 접속 단자(1304), LED 램프(1305), 마이크로폰(1306), 기록 매체 판독부(1307), 조작 버튼들(1308), 및 센서(1309)를 포함한다. 실시예 3 및 실시예 6의 상기 표시 장치는 상기 표시 영역(1301) 및 상기 표시 영역(1302) 둘 모두 또는 상기 표시 영역(1301) 또는 상기 표시 영역(1302) 중 하나에 사용된다. 실시예 3 및 실시예 6의 상기 표시 장치가 상기 표시 영역(1301) 또는 상기 표시 영역(1302)에 사용될 때, 상기 휴대용 게임 콘솔을 터치하거나 또는 터치하지 않음으로써 상기 표시 영역(1301) 또는 상기 표시 영역(1302)을 조작하는 것이 가능하며, 이는 손가락 또는 펜과 같은 입력 부재의 사용의 용이함을 향상시킨다.
도 17e에 도시된 상기 전자 기기는 전자 서적이다. 도 17e에 도시된 상기 전자 서적은 적어도 하우징(1401), 하우징(1403), 표시 영역(1405), 표시 영역(1407), 및 축부(hinge)(1411)를 포함한다.
상기 하우징(1401) 및 상기 하우징(1403)은 상기 축부(1411)에 의해 연결된다. 도 17e에 도시된 상기 전자 서적은 축으로서 상기 축부(1411)를 사용하여 개폐될 수 있다. 이러한 구조는 상기 전자 서적 판독기가 페이퍼 북처럼 처리될 수 있도록 허용한다. 상기 표시 영역(1405)은 상기 하우징(1401)으로 통합되며, 상기 표시 영역(1407)은 상기 하우징(1403)으로 통합된다. 상기 표시 영역(1405) 및 상기 표시 영역(1407)은 예를 들면, 상이한 이미지들을 표시할 수 있으며, 즉 하나의 이미지가 상기 표시 영역(1405) 및 상기 표시 영역(1407)을 가로질러 표시될 수 있다. 상기 표시 영역(1405) 및 상기 표시 영역(1407)이 상이한 이미지들을 표시할 때, 텍스트는 우측 상에서의 표시 영역(도 17e의 경우에서 상기 표시 영역(1405)) 상에서 표시될 수 있으며 그래픽스는 좌측 상에서의 표시 영역(도 17e의 경우에서 상기 표시 영역(1407)) 상에 표시될 수 있다.
도 17e에 도시된 상기 전자 서적은 상기 하우징(1401)에 조작 수단을 포함할 수 있다. 예를 들면, 도 17e에 도시된 상기 전자 서적은 전원 버튼(1421), 제어 키들(1423), 및 스피커(1425)를 포함할 수 있다. 도 17e에 도시된 상기 전자 서적을 사용할 때, 상기 제어 키들(1423)을 사용함으로써 복수의 페이지들을 가로질러 이미지의 페이지들을 넘기는 것이 가능하다. 도 17e에 도시된 상기 전자 서적에서, 상기 표시 영역(1405) 및 상기 표시 영역(1407) 둘 모두 또는 상기 표시 영역(1405) 또는 상기 표시 영역(1407) 중 하나는 키보드, 포인팅 디바이스 등을 포함할 수 있다. 외부 접속 단자(이어폰 단자, USB 단자, AC 어댑터 또는 USB 케이블과 같은 다양한 케이블들에 연결가능한 단자 등), 기록 매체 삽입부 등이 도 17e에 도시된 상기 전자 서적의 상기 하우징(1401) 및 상기 하우징(1403)의 뒷면 또는 상기 측면상에서 제공될 수 있다. 도 17e에 도시된 상기 전자 서적은 사전 기능을 갖출 수 있다.
실시예 3 및 실시예 6의 상기 표지 장치는 상기 표시 영역(1405) 및 상기 표시 영역(1407) 둘 모두 또는 상기 표시 영역(1405) 또는 상기 표시 영역(1407) 중 하나에서 사용될 수 있다. 실시예 3 및 실시예 6의 상기 표시 장치가 상기 표시 영역(1405) 또는 상기 표시 영역(1407)에 사용될 때, 상기 표시 영역(1405) 또는 상기 표시 영역(1407)을 터치하거나 또는 터치하지 않음으로써 상기 전자 서적을 조작하는 것이 가능하며, 이는 손가락 또는 펜과 같은 입력 부재의 사용의 용이함을 개선한다.
도 17e에 도시된 상기 전자 서적은 무선 통신에 의해 데이터를 송신 및 수신할 수 있다. 이러한 시스템을 갖고, 상기 전자 서적은 또한 전자 서적 서버로부터 원하는 서적 데이터 등을 구매하고 다운로드하는 것이 가능해지는 기능을 제공받을 수 있다.
도 17f에 도시된 상기 전자 기기는 디스플레이이다. 도 17f에 도시된 상기 디스플레이는 하우징(1501), 표시 영역(1502), 스피커(1503), LED 램프(1504), 조작 버튼들(1505), 접속 단자(1506), 센서(1507), 마이크로폰(1508), 및 지지대(1509)를 포함한다. 실시예 3 및 실시예 6의 상기 표시 장치는 상기 표시 영역(1502)에 사용된다. 실시예 3 및 실시예 6의 상기 표시 장치가 상기 표시 영역(1502)에 사용될 때, 상기 표시 영역(1502)을 터치하거나 또는 터치하지 않음으로써 상기 디스플레이를 조작하는 것이 가능하며, 이는 손가락 또는 펜과 같은 입력 부재의 사용의 용이함을 개선한다.
이 실시예의 상기 전자 서적은 태양 전지 셀을 포함한 전원 회로, 상기 태양 전지 셀로부터 출력되는 전압을 충전하기 위한 전력 저장 장치, 및 상기 전력 저장 장치에 유지된 전압을 각각의 회로를 위해 요구된 전압으로 변환하기 위한 DC 변환기를 가질 수 있다. 결과적으로, 외부 전원은 요구되지 않으며, 상기 전자 서적은 외부 전원을 가지지 않는 위치에서조차 긴 시간 기간 동안 사용될 수 있어서, 전자 서적의 편리함을 향상시킨다. 상기 전력 저장 장치는 다음 물체들 중 하나 이상일 수 있다: 리튬 이온 2차 전지, 리튬 이온 커패시터, 전기 이중-층 커패시터, 리독스 커패시터 등. 예를 들면, 리튬 이온 2차 전지 및 리튬 이온 커패시터의 조합은 고속 충전 및 방전을 가능하게 하고 장시간 동안 전력을 공급할 수 있는 전력 저장 장치일 수 있다. 상기 전력 저장 장치는 상기 리튬 이온 2차 전지에 한정되지 않으며, 상기 전력 저장 장치는 대신 2차 전지일 수 있으며, 여기서 또 다른 알칼리 금속 이온, 알칼리 토류 금속 이온 등이 가동 이온(mobile ion)으로서 사용된다. 상기 전력 저장 장치는 또한 리튬 이온 커패시터로 한정되지 않는다; 상기 전력 저장 장치는 대신 커패시터일 수 있으며, 여기서 또 다른 알칼리 금속 이온, 알칼리 토류 금속 이온 등이 가동 이온으로서 사용된다.
상술된 바와 같이, 상술된 전자 기기들의 각각에서 실시예 3 및 실시예 6의 상기 표시 장치를 사용함으로써 표시 영역을 터치하거나 또는 터치하지 않음으로써 조작될 수 있는 전자 기기를 제공하는 것이 가능하다.
본 실시예는 다른 실시예들 중 임의의 것과 적절하게 교환되거나 또는 교체될 수 있다는 것을 주의하자.
본 출원은 그 전체 내용들이 참조로서 여기에 통합되는, 2010년 2월 12일에 일본 특허청에 출원된 일본 특허 출원 번호 제2010-029010호에 기초한다.
100: 표시 장치 101: 화소 회로
102: 표시 회로 제어 회로 103: 포토센서 제어 회로
104: 화소 105: 표시 회로
106: 포토센서 107, 108: 표시 회로 구동 회로
109: 포토센서 판독 회로 110: 포토센서 구동 회로
111, 111a: 광전 변환 회로 111b, 111c, 111d: 트랜지스터
112: A/D 변환 회로 112a: 비교 회로
112b: A/D 변환 제어 회로 112c: D/A 변환기
121, 122, 123: 기간 201: 트랜지스터
202: 저장 용량 203: 액정 소자
204: 포토다이오드 205, 206, 207: 트랜지스터
208, 209: 게이트선 210: 포토다이오드 리셋선
211: 게이트선 212: 비디오 데이터선
213: 포토센서 기준선 214: 포토센서 출력선
215: 게이트선 216: 프리차지 회로
217: 트랜지스터 218: 프리차지선
219: 비교기 220: 트랜지스터
221: 저항 소자 222: 비교기 출력선
223: 백 게이트선 224: A/D 변환 회로
301, 302, 303, 304, 305, 306, 307, 308: 신호
400a, 400b, 400c, 400d: 기판 401a, 401b, 401c, 401d : 도전층
402a, 402b, 402c, 402d: 절연층
403a, 403b, 403c, 403d: 산화물 반도체층
405a, 405b, 405c, 405d : 도전층 406a, 406b, 406c, 406d: 도전층
407a, 407c: 산화물 절연층 409a, 409b, 409c: 보호 절연층
431a, 431b, 431c, 431d : 도전층 427, 447: 절연층
530: 산화물 반도체 막 600: 기판
601, 602: 트랜지스터
603:절연층 611: 반도체층
612: 채널 형성 영역 613, 614: 불순물 영역
617: 절연층 618: 도전층
621, 622, 623: 절연층 625, 626: 도전층
627: 산화물 절연층 628: 보호 절연층
629: 도전층 1001: 표시 영역
1002: 조작 수단 1101: 표시 영역
1102: 조작 버튼 1103: 외부 입력 단자
1121: 저항 소자 1122: 트랜지스터
1201: 하우징 1202: 표시 영역
1203: 스피커 1204: LED 램프
1205: 포인팅 디바이스 1206: 접속 단자
1207: 키보드 1301, 1302: 표시 영역
1303: 스피커 1304: 접속 단자
1305: LED 램프 1306: 마이크로폰
1307: 기록 매체 판독부 1308: 조작 버튼
1309: 센서 1401, 1403: 하우징
1405, 1407: 표시 영역 1411: 축부
1421: 전원 버튼 1423: 제어 키
1425: 스피커 1501: 하우징
1502: 표시 영역 1503: 스피커
1504: LED 램프 1505: 조작 버튼
1506: 접속 단자 1507: 센서
1508: 마이크로폰 1509: 지지대
4001: 기판 4005: 씰재
4006: 기판 4008: 액정층
4011: 포토다이오드 4012, 4013, 4014: 트랜지스터
4015, 4016: 도전층 4017: 액정 소자
4018: FPC 4019: 이방성 도전층
4020, 4021, 4022, 4023: 절연층 4025: 평탄화 층
4030, 4031: 도전층 4032, 4033, 4035: 절연층
4053: 도전층 4061: 반도체층
4062: p-형 불순물 영역 4063: 고-저항 반도체 영역
4064: n-형 불순물 영역 4065: 도전층
102: 표시 회로 제어 회로 103: 포토센서 제어 회로
104: 화소 105: 표시 회로
106: 포토센서 107, 108: 표시 회로 구동 회로
109: 포토센서 판독 회로 110: 포토센서 구동 회로
111, 111a: 광전 변환 회로 111b, 111c, 111d: 트랜지스터
112: A/D 변환 회로 112a: 비교 회로
112b: A/D 변환 제어 회로 112c: D/A 변환기
121, 122, 123: 기간 201: 트랜지스터
202: 저장 용량 203: 액정 소자
204: 포토다이오드 205, 206, 207: 트랜지스터
208, 209: 게이트선 210: 포토다이오드 리셋선
211: 게이트선 212: 비디오 데이터선
213: 포토센서 기준선 214: 포토센서 출력선
215: 게이트선 216: 프리차지 회로
217: 트랜지스터 218: 프리차지선
219: 비교기 220: 트랜지스터
221: 저항 소자 222: 비교기 출력선
223: 백 게이트선 224: A/D 변환 회로
301, 302, 303, 304, 305, 306, 307, 308: 신호
400a, 400b, 400c, 400d: 기판 401a, 401b, 401c, 401d : 도전층
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403a, 403b, 403c, 403d: 산화물 반도체층
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530: 산화물 반도체 막 600: 기판
601, 602: 트랜지스터
603:절연층 611: 반도체층
612: 채널 형성 영역 613, 614: 불순물 영역
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621, 622, 623: 절연층 625, 626: 도전층
627: 산화물 절연층 628: 보호 절연층
629: 도전층 1001: 표시 영역
1002: 조작 수단 1101: 표시 영역
1102: 조작 버튼 1103: 외부 입력 단자
1121: 저항 소자 1122: 트랜지스터
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4053: 도전층 4061: 반도체층
4062: p-형 불순물 영역 4063: 고-저항 반도체 영역
4064: n-형 불순물 영역 4065: 도전층
Claims (22)
- 반도체 장치에 있어서,
A/D 변환 회로로서:
제 1 게이트, 제 2 게이트, 및 상기 제 1 게이트와 상기 제 2 게이트 사이에 개재된 채널 형성 영역을 포함하는 산화물 반도체층을 가진 트랜지스터를 포함한 비교 회로;
A/D 변환 제어 회로; 및
D/A 변환기를 포함하는, 상기 A/D 변환 회로를 포함하며,
상기 트랜지스터의 소스 및 드레인 중 하나는 상기 A/D 변환 제어 회로의 입력 단자에 전기적으로 접속되고,
상기 A/D 변환 제어 회로의 제 1 출력 단자는 상기 D/A 변환기의 입력 단자에 전기적으로 접속되고,
상기 D/A 변환기의 출력 단자는 상기 트랜지스터의 상기 제 2 게이트에 전기적으로 접속되며,
상기 트랜지스터의 상기 제 1 게이트는 상기 A/D 변환 회로의 입력 단자인, 반도체 장치. - 반도체 장치에 있어서,
광전 변환 회로, 및
A/D 변환 회로로서:
제 1 게이트, 제 2 게이트, 및 상기 제 1 게이트와 상기 제 2 게이트 사이에 개재된 채널 형성 영역을 포함하는 산화물 반도체층을 가진 트랜지스터를 포함한 비교 회로;
A/D 변환 제어 회로; 및
D/A 변환기를 포함하는, 상기 A/D 변환 회로를 포함하며,
상기 트랜지스터의 소스 및 드레인 중 하나는 상기 A/D 변환 제어 회로의 입력 단자에 전기적으로 접속되고,
상기 A/D 변환 제어 회로의 제 1 출력 단자는 상기 D/A 변환기의 입력 단자에 전기적으로 접속되고,
상기 D/A 변환기의 출력 단자는 상기 트랜지스터의 상기 제 2 게이트에 전기적으로 접속되며,
상기 트랜지스터의 상기 제 1 게이트는 상기 광전 변환 회로에 전기적으로 접속되는, 반도체 장치. - 제 1 항 또는 제 2 항에 있어서,
상기 A/D 변환 제어 회로의 제 2 출력 단자는 상기 A/D 변환 회로의 출력 단자인, 반도체 장치. - 반도체 장치에 있어서,
A/D 변환 회로로서:
제 1 게이트, 제 2 게이트, 및 상기 제 1 게이트와 상기 제 2 게이트 사이에 개재된 채널 형성 영역을 포함하는 산화물 반도체층을 가진 트랜지스터를 포함한 비교 회로;
A/D 변환 제어 회로; 및
D/A 변환기를 포함하는, 상기 A/D 변환 회로를 포함하며,
상기 비교 회로는 상기 트랜지스터의 상기 제 1 게이트로 입력된 제 1 신호의 전압과 상기 트랜지스터의 임계 전압을 비교하고, 비교 결과들에 대응하는 제 2 신호를 상기 A/D 변환 제어 회로에 출력하고,
상기 A/D 변환 제어 회로는 상기 제 2 신호에 대응하는 제 3 신호를 상기 D/A 변환기에 출력하며,
상기 D/A 변환기는 상기 제 3 신호를 아날로그 신호로 변환하고, 상기 트랜지스터의 상기 임계 전압을 변경하도록 상기 트랜지스터의 상기 제 2 게이트에 상기 아날로그 신호를 출력하는, 반도체 장치. - 제 1 항 또는 제 4 항에 따른 상기 반도체 장치를 포함하는 표시 장치로서, 화소 회로, 및 상기 화소 회로를 제어하기 위한 구동 회로를 더 포함하는, 표시 장치.
- 반도체 장치에 있어서,
광전 변환 회로, 및
A/D 변환 회로로서:
제 1 게이트, 제 2 게이트, 및 상기 제 1 게이트와 상기 제 2 게이트 사이에 개재된 채널 형성 영역을 포함하는 산화물 반도체층을 가진 트랜지스터를 포함한 비교 회로;
A/D 변환 제어 회로; 및
D/A 변환기를 포함하는, 상기 A/D 변환 회로를 포함하며,
상기 광전 변환 회로는 제 1 신호를 상기 트랜지스터의 상기 제 1 게이트에 출력하고,
상기 비교 회로는 상기 트랜지스터의 상기 제 1 게이트에 입력된 상기 제 1 신호의 전압과 상기 트랜지스터의 임계 전압을 비교하고 비교 결과들에 대응하는 제 2 신호를 상기 A/D 변환 제어 회로에 출력하고,
상기 A/D 변환 제어 회로는 상기 제 2 신호에 대응하는 제 3 신호를 상기 D/A 변환기에 출력하며,
상기 D/A 변환기는 상기 제 3 신호를 아날로그 신호로 변환하고 상기 트랜지스터의 상기 임계 전압을 변경하도록 상기 트랜지스터의 상기 제 2 게이트에 상기 아날로그 신호를 출력하는, 반도체 장치. - 제 2 항 또는 제 6 항에 따른 상기 반도체 장치를 포함하는 표시 장치로서, 화소 회로, 및 상기 화소 회로를 제어하기 위한 구동 회로를 더 포함하는, 표시 장치.
- 제 7 항에 있어서,
상기 화소 회로 및 상기 광전 변환 회로는 표시부에 포함되는, 표시 장치. - 제 4 항 또는 제 6 항에 있어서,
상기 A/D 변환 제어 회로는 상기 제 1 신호에 대응하는 디지털 값을 가진 디지털 신호를 출력하는, 반도체 장치. - 제 1 항 또는 제 2 항에 있어서,
상기 비교 회로는 상기 트랜지스터의 상기 소스 및 상기 드레인 중 상기 하나에 전기적으로 접속되는 저항 소자를 더 포함하는, 반도체 장치. - 제 1 항, 제 2 항, 제 4 항, 및 제 6 항 중 어느 한 항에 있어서,
상기 산화물 반도체층의 캐리어 농도는 1×1014 /㎤ 미만인, 반도체 장치. - 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
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| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |