JPH0462847A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0462847A JPH0462847A JP16597790A JP16597790A JPH0462847A JP H0462847 A JPH0462847 A JP H0462847A JP 16597790 A JP16597790 A JP 16597790A JP 16597790 A JP16597790 A JP 16597790A JP H0462847 A JPH0462847 A JP H0462847A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔概要〕
Ｓ ＯＩ （Ｓｉｌｉｃｏｎ ｏｎ １ｎｓｕｌａｔｏ
ｒ）構造をもつ半導体装置及びその製造方法に関し、 コレクタ容量を減少させて高速化を図ることを目的と頃
、 素子活性領域下に第１の非絶縁領域を形成し、かつ、こ
れとコレクタ電極とを電気的に接続する第２の非絶縁領
域を形成し、第１及び第２の非絶縁領域にて埋込みコレ
クタを構成し、第２の非絶縁領域のうち第１の非絶縁領
域に接しない部分と素子活性領域を構成する非絶縁領域
との間に絶縁領域を形成した構成とする。又、その製造
に際し、基板上に絶縁領域を介して非絶縁領域を形成す
る工程と、この非絶縁領域」二に、少なくとも素子活性
領域となる部分に対応した部分を非絶縁領域、その他の
部分は絶縁領域を形成する工程と、表面に別の半導体基
板を貼合わせる工程とを含む。
ｒ）構造をもつ半導体装置及びその製造方法に関し、 コレクタ容量を減少させて高速化を図ることを目的と頃
、 素子活性領域下に第１の非絶縁領域を形成し、かつ、こ
れとコレクタ電極とを電気的に接続する第２の非絶縁領
域を形成し、第１及び第２の非絶縁領域にて埋込みコレ
クタを構成し、第２の非絶縁領域のうち第１の非絶縁領
域に接しない部分と素子活性領域を構成する非絶縁領域
との間に絶縁領域を形成した構成とする。又、その製造
に際し、基板上に絶縁領域を介して非絶縁領域を形成す
る工程と、この非絶縁領域」二に、少なくとも素子活性
領域となる部分に対応した部分を非絶縁領域、その他の
部分は絶縁領域を形成する工程と、表面に別の半導体基
板を貼合わせる工程とを含む。
本発明は、ＳＯＩ構造をもつ半導体装置及びその製造方
法に関する。
法に関する。
ＳＯＴは、基板、特にシリコン基板上の絶縁膜」二にシ
リコン膜を設けた基板構造を指し、下層のシリコン基板
にもトランジスタの形成か可能であり、多層のトランジ
スタ層を集積できる可能性を有していることから、近年
、精力的に研究されている。ここで、埋込みコレクタを
形成されたＳＯＩ ｌ−ランジスタにおいては、後述の
ようにコレクタ容量の増大が問題となり、これをいかに
小さくして高速化を図るかが要求されている。
リコン膜を設けた基板構造を指し、下層のシリコン基板
にもトランジスタの形成か可能であり、多層のトランジ
スタ層を集積できる可能性を有していることから、近年
、精力的に研究されている。ここで、埋込みコレクタを
形成されたＳＯＩ ｌ−ランジスタにおいては、後述の
ようにコレクタ容量の増大が問題となり、これをいかに
小さくして高速化を図るかが要求されている。
第２図は従来の一例の構造図を示す。同図中、ｌはＰ形
シリコン基板、２は酸化シリコンの絶縁膜、３はシリコ
ン層であり、シリコン層３には高濃度（Ｎ＋）の埋込み
コレクタ４．低濃度（Ｎ−）のコレクタ５．ベース（Ｐ
）６．エミッタ（Ｎ＋）７が形成されている。なお、８
はコレクタ電極、９はエミッタ電極、１０はベース電極
である。周知の如く、埋込みコレクタ４．コレクタ５．
ベース６、エミッタ７にてチャネル領域が形成され、例
えば矢印方向に電流が流れる。
シリコン基板、２は酸化シリコンの絶縁膜、３はシリコ
ン層であり、シリコン層３には高濃度（Ｎ＋）の埋込み
コレクタ４．低濃度（Ｎ−）のコレクタ５．ベース（Ｐ
）６．エミッタ（Ｎ＋）７が形成されている。なお、８
はコレクタ電極、９はエミッタ電極、１０はベース電極
である。周知の如く、埋込みコレクタ４．コレクタ５．
ベース６、エミッタ７にてチャネル領域が形成され、例
えば矢印方向に電流が流れる。
第２図に示す従来例はＮ＋埋込みコレクタ４はコレクタ
電極８の下方まて延在されており、Ｎ＋埋込みコレクタ
４とＮ−コレクタ５との接触界面が大きく、この部分に
おいて、これらの濃度差によって形成される容量（コレ
クタ容量）が大きく、トランジスタ動作の高速化が妨げ
られる問題点があった。又、埋込みコレクタ４の抵抗の
ためにコレクタ電位分布か不均一になり、この点からも
トランジスタ動作の高速化が妨げられる問題点があった
。この場合、コレクタ抵抗を低下させるために埋込みコ
レクタ４の厚さを厚く形成することが考えられるか、こ
のようにするとコレクタ容量か増大する不都合かある。
電極８の下方まて延在されており、Ｎ＋埋込みコレクタ
４とＮ−コレクタ５との接触界面が大きく、この部分に
おいて、これらの濃度差によって形成される容量（コレ
クタ容量）が大きく、トランジスタ動作の高速化が妨げ
られる問題点があった。又、埋込みコレクタ４の抵抗の
ためにコレクタ電位分布か不均一になり、この点からも
トランジスタ動作の高速化が妨げられる問題点があった
。この場合、コレクタ抵抗を低下させるために埋込みコ
レクタ４の厚さを厚く形成することが考えられるか、こ
のようにするとコレクタ容量か増大する不都合かある。
本発明は、コレクタ容量を減少させて高速化を図ること
のできる半導体装置及びその製造方法を提供することを
目的とする。
のできる半導体装置及びその製造方法を提供することを
目的とする。
上記問題点は、素子活性領域下に第１の非絶縁領域を形
成し、かつ、該第１の非絶縁領域とコレクタ電極とを電
気的に接続する第２の非絶縁領域を形成し、該第１及び
第２の非絶縁領域にて埋込みコレクタを構成し、第２の
非絶縁領域のうち第１の非絶縁領域に接しない部分と素
子活性領域を構成する非絶縁領域との間に絶縁領域を形
成してなることを特徴とする半導体装置によって解決さ
れる。又は、基板上に絶縁領域を介して非絶縁領域を形
成する工程と、該非絶縁領域上に、少なくとも素子活性
領域となる部分に対応した部分を非絶縁領域、その他の
部分は絶縁領域を形成する工程と、表面に上記基板とは
別の半導体基板を貼合わせる工程とを含むことを特徴と
する半導体装置の製造方法によって解決される。
成し、かつ、該第１の非絶縁領域とコレクタ電極とを電
気的に接続する第２の非絶縁領域を形成し、該第１及び
第２の非絶縁領域にて埋込みコレクタを構成し、第２の
非絶縁領域のうち第１の非絶縁領域に接しない部分と素
子活性領域を構成する非絶縁領域との間に絶縁領域を形
成してなることを特徴とする半導体装置によって解決さ
れる。又は、基板上に絶縁領域を介して非絶縁領域を形
成する工程と、該非絶縁領域上に、少なくとも素子活性
領域となる部分に対応した部分を非絶縁領域、その他の
部分は絶縁領域を形成する工程と、表面に上記基板とは
別の半導体基板を貼合わせる工程とを含むことを特徴と
する半導体装置の製造方法によって解決される。
本発明では、第１の非絶縁領域は素子活性領域の下部の
みに形成され、かつ、第２の非絶縁領域のうち第１の非
絶縁領域に接しない部分と低濃度領域との間に絶縁領域
か形成されているため、従来例に比して濃度差のある部
分（第１の非絶縁領域と低濃度領域）の接触界面が小さ
く、これにより、コレクタ容量が小さくなり、トランジ
スタ動作を高速化できる。
みに形成され、かつ、第２の非絶縁領域のうち第１の非
絶縁領域に接しない部分と低濃度領域との間に絶縁領域
か形成されているため、従来例に比して濃度差のある部
分（第１の非絶縁領域と低濃度領域）の接触界面が小さ
く、これにより、コレクタ容量が小さくなり、トランジ
スタ動作を高速化できる。
〔実施例〕
第１図は本発明の一実施例の製造工程図を示す。
同図（Ａ）において、Ｐ＜１００＞１０Ω’ ｃｍのＰ
−単結晶シリコン基板１１上に１１００°Ｃのウェット
酸化処理で、酸化シリコン膜１２を１μｍの厚さに形成
し、更にその表面に抵抗率ρ５＝１０Ω１０のＮ＋多多
結晶シリコ模膜１３０．５μｍの厚さに形成してここに
アンチモン（Ｓｂ）をドーピングする。続いて、ＣＶＤ
法にて酸化シリコン膜１４を１μｍの厚さに形成し、こ
の所定部分をパターニング除去して窓１４ａを形成し、
窓１４ａ内にＮ＋多多結晶シリコ模膜１５酸化シリコン
膜１４と同し１μｍの厚さに埋込み形成してここにアン
チモンをドーピングする。次に、表面をポリシングして
窓１４ａ内にのみ多結晶シリコン膜１５を残す。以上の
工程を経て製造されたものを基板１６とする。
−単結晶シリコン基板１１上に１１００°Ｃのウェット
酸化処理で、酸化シリコン膜１２を１μｍの厚さに形成
し、更にその表面に抵抗率ρ５＝１０Ω１０のＮ＋多多
結晶シリコ模膜１３０．５μｍの厚さに形成してここに
アンチモン（Ｓｂ）をドーピングする。続いて、ＣＶＤ
法にて酸化シリコン膜１４を１μｍの厚さに形成し、こ
の所定部分をパターニング除去して窓１４ａを形成し、
窓１４ａ内にＮ＋多多結晶シリコ模膜１５酸化シリコン
膜１４と同し１μｍの厚さに埋込み形成してここにアン
チモンをドーピングする。次に、表面をポリシングして
窓１４ａ内にのみ多結晶シリコン膜１５を残す。以上の
工程を経て製造されたものを基板１６とする。
一方、厚さ６００μｍのＮ＜１００＞１０Ω’ Ｃｍの
Ｎ−単結晶シリコン基板１７を用意し、基板１６と基板
１７とを同図（Ｂ）に示すように貼合わせ、基板１７の
表面をポリシングして０．５μｍの厚さにする。この貼
合わせ工程において、貼合わせ強度を増すために行なう
アニールにより、多結晶シリコン膜１５の上にある単結
晶シリコン基板１７にＮ＋コレクタ拡散層１８か形成さ
れる。Ｎ＋多多結晶シリコ模膜１３１５．Ｎ＋コレクタ
拡散層１８にて埋込みコレクタか構成される。次に同図
（Ｂ）において、基板１７の表面にＮ−エピタキシャル
層（０，５Ω・ｃｍ）１９を２μｍの厚さに成長する。
Ｎ−単結晶シリコン基板１７を用意し、基板１６と基板
１７とを同図（Ｂ）に示すように貼合わせ、基板１７の
表面をポリシングして０．５μｍの厚さにする。この貼
合わせ工程において、貼合わせ強度を増すために行なう
アニールにより、多結晶シリコン膜１５の上にある単結
晶シリコン基板１７にＮ＋コレクタ拡散層１８か形成さ
れる。Ｎ＋多多結晶シリコ模膜１３１５．Ｎ＋コレクタ
拡散層１８にて埋込みコレクタか構成される。次に同図
（Ｂ）において、基板１７の表面にＮ−エピタキシャル
層（０，５Ω・ｃｍ）１９を２μｍの厚さに成長する。
次に同図（Ｃ）において、エピタキシャル層１９の表面
にフィールド酸化膜２０を０．５μｍの厚さに形成し、
しかる後、多結晶シリコン膜１３まて達するＵ溝２１を
形成して側部に酸化シリコン膜２２を形成し、Ｕ溝２１
内に多結晶シリコン層２３を充填してＮ＋ ドーピング
を行なう。続いてペース（Ｐ）２４．ペースコンタクＩ
・部（Ｐ”）２５．エミッタ（Ｎ”）２６を形成し、コ
レクタ電極２７．エミッタ電極２８．ベース電極２９を
形成する。
にフィールド酸化膜２０を０．５μｍの厚さに形成し、
しかる後、多結晶シリコン膜１３まて達するＵ溝２１を
形成して側部に酸化シリコン膜２２を形成し、Ｕ溝２１
内に多結晶シリコン層２３を充填してＮ＋ ドーピング
を行なう。続いてペース（Ｐ）２４．ペースコンタクＩ
・部（Ｐ”）２５．エミッタ（Ｎ”）２６を形成し、コ
レクタ電極２７．エミッタ電極２８．ベース電極２９を
形成する。
同図（Ｃ）より明らかな如く、Ｎ＋コレクタ拡散層１８
は素子活性領域３０の下部のみに形成され、かつ、Ｎ＋
多多結晶シリコ模膜１５１３は酸化シリコン膜１４と接
触した構成とされているため、第２図に示すようにＮ＋
埋込みコレクタ４がコレクタ電極８の下方まて延在され
、かつ、Ｎ＋埋込みコレクタ４がＮ−コレクタ５と接触
した構造の従来例に比し、濃度差のある部分（Ｎ＋とＮ
−）の接触界面が小さく、これにより、コレクタ容量が
小さくなり、１〜ランジスタ動作を高速化できる。又、
Ｎ＋多多結晶シリコ模膜１３用いているため、単結晶シ
リコンのＮ＋埋込みコレクタ４を用いている従来例に比
して低抵抗化でき、これにより、コレクタ電位分布を均
一にでき、この点からも）・ランジスタ動作を高速化で
きる。
は素子活性領域３０の下部のみに形成され、かつ、Ｎ＋
多多結晶シリコ模膜１５１３は酸化シリコン膜１４と接
触した構成とされているため、第２図に示すようにＮ＋
埋込みコレクタ４がコレクタ電極８の下方まて延在され
、かつ、Ｎ＋埋込みコレクタ４がＮ−コレクタ５と接触
した構造の従来例に比し、濃度差のある部分（Ｎ＋とＮ
−）の接触界面が小さく、これにより、コレクタ容量が
小さくなり、１〜ランジスタ動作を高速化できる。又、
Ｎ＋多多結晶シリコ模膜１３用いているため、単結晶シ
リコンのＮ＋埋込みコレクタ４を用いている従来例に比
して低抵抗化でき、これにより、コレクタ電位分布を均
一にでき、この点からも）・ランジスタ動作を高速化で
きる。
以」−説明した如く、本発明によれば、従来例に比して
濃度差のある部分の接触界面か小さく、これにより、コ
レクタ容量か小さくなり、トランジスタ動作を高速化で
きる。
濃度差のある部分の接触界面か小さく、これにより、コ
レクタ容量か小さくなり、トランジスタ動作を高速化で
きる。
第１図は本発明の一実施例の製造工程図、第２図は従来
の一例の構造図である。 図において、 １１はＰ−単結晶シリコン基板（−導電形半導体基板）
、 １２．１４は酸化シリコン膜（絶縁領域）、１３はＮ＋
＋結晶シリコン膜（第２の非絶縁領域）、 １５はＮ＋＋結晶シリコン膜（第１の非絶縁領域）、 １７はＮ−単結晶シリコン基板（低濃度領域）、１８は
Ｎ＋コレクタ拡散層（第１の非絶縁領域）、 １９はＮ−エピタキシャル層（低濃度領域）、２３は多
結晶シリコン層 ２４はベース、 ２６はエミッタ、 ２７はコレクタ電極、 ３０は素子活性領域 を示す。 （第２の非絶縁領域）
の一例の構造図である。 図において、 １１はＰ−単結晶シリコン基板（−導電形半導体基板）
、 １２．１４は酸化シリコン膜（絶縁領域）、１３はＮ＋
＋結晶シリコン膜（第２の非絶縁領域）、 １５はＮ＋＋結晶シリコン膜（第１の非絶縁領域）、 １７はＮ−単結晶シリコン基板（低濃度領域）、１８は
Ｎ＋コレクタ拡散層（第１の非絶縁領域）、 １９はＮ−エピタキシャル層（低濃度領域）、２３は多
結晶シリコン層 ２４はベース、 ２６はエミッタ、 ２７はコレクタ電極、 ３０は素子活性領域 を示す。 （第２の非絶縁領域）
Claims (1)
- 【特許請求の範囲】 （１）埋込みコレクタ（１３、１５）を形成されたＳＯ
Ｉ基板をもつ半導体装置において、 素子活性領域（３０）下に第１の非絶縁領域（１５）を
形成し、かつ、該第１の非絶縁領域（１５）とコレクタ
電極（２７）とを電気的に接続する第２の非絶縁領域（
１３、２３）を形成し、該第１及び第２の非絶縁領域に
て前記埋込みコレクタ（１３、１５）を構成し、 上記第２の非絶縁領域（１３）のうち上記第１の非絶縁
領域（１５）に接しない部分と上記素子活性領域（３０
）を構成する非絶縁領域（１７、１９）との間に絶縁領
域（１４）を形成してなることを特徴とする半導体装置
。 （２）埋込みコレクタ（１３、１５）を形成されたＳＯ
Ｉ基板をもつ半導体装置の製造方法において、 基板（１１）上に絶縁領域（１２）を介して非絶縁領域
（１３）を形成する工程と、 該非絶縁領域（１３）上に、少なくとも素子活性領域（
３０）となる部分に対応した部分を非絶縁領域（１５）
、その他の部分は絶縁領域 （１４）を形成する工程と、 表面に、上記基板（１１）とは別の半導体基板（１７）
を貼合わせる工程とを含むことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16597790A JPH0462847A (ja) | 1990-06-25 | 1990-06-25 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16597790A JPH0462847A (ja) | 1990-06-25 | 1990-06-25 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0462847A true JPH0462847A (ja) | 1992-02-27 |
Family
ID=15822596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16597790A Pending JPH0462847A (ja) | 1990-06-25 | 1990-06-25 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0462847A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07297377A (ja) * | 1994-04-21 | 1995-11-10 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH08139180A (ja) * | 1994-11-14 | 1996-05-31 | Nec Corp | Ｓｏｉ基板及びこれを用いた半導体装置とその製造方法 |
| US6028344A (en) * | 1997-02-28 | 2000-02-22 | Nec Corporation | Bipolar transistor on a semiconductor-on-insulator substrate |
| US7829971B2 (en) | 2007-12-14 | 2010-11-09 | Denso Corporation | Semiconductor apparatus |
| US8148809B2 (en) | 2009-01-15 | 2012-04-03 | Denso Corporation | Semiconductor device, method for manufacturing the same, and multilayer substrate having the same |
-
1990
- 1990-06-25 JP JP16597790A patent/JPH0462847A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07297377A (ja) * | 1994-04-21 | 1995-11-10 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH08139180A (ja) * | 1994-11-14 | 1996-05-31 | Nec Corp | Ｓｏｉ基板及びこれを用いた半導体装置とその製造方法 |
| US6028344A (en) * | 1997-02-28 | 2000-02-22 | Nec Corporation | Bipolar transistor on a semiconductor-on-insulator substrate |
| KR100292905B1 (ko) * | 1997-02-28 | 2002-01-16 | 가네꼬 히사시 | 절연체상의반도체기판상의바이폴라트랜지스터및그제조방법 |
| US7829971B2 (en) | 2007-12-14 | 2010-11-09 | Denso Corporation | Semiconductor apparatus |
| US8148809B2 (en) | 2009-01-15 | 2012-04-03 | Denso Corporation | Semiconductor device, method for manufacturing the same, and multilayer substrate having the same |
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