JP2004047811A - 受動素子内蔵半導体装置 - Google Patents
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Abstract
【解決手段】リードフレーム2のステージ4に半導体素子1を搭載する。半導体素子1の表面に絶縁テープ7を貼り付け、その上に受動素子8,9を搭載する。半導体素子1とインナリードの間、及び受動素子の電極とインナリードの間を金属ワイヤ5により電気的に接続する。リードフレーム2、半導体素子1、受動素子8,9及び金属ワイヤ5を封止樹脂により封止する。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は半導体装置に係り、特にキャパシタやインダクタなどの受動素子をパッケージ内に組み込んだ受動態素子内蔵半導体装置に関する。
【0002】
【従来の技術】
LSI等の半導体チップの電源回路と接地回路との間にキャパシタ(コンデンサ)を挿入して、安定した給電を行うことが行われる。例えば、半導体チップ内の回路の同時スイッチングにより生じる電源バウンスやGNDバウンスをキャパシタにより抑制することができる。このようなキャパシタはバイパスコンデンサ(略してパスコン)と称される。
【0003】
また、電源ラインに入ってくる高周波ノイズをカットするために、電源ラインに対して直列にインダクタを挿入することも行われる。このようなインダクタは電源フィルタと称される。
【0004】
このようにパスコンや電源フィルタ等の受動素子をLSIに内蔵することにより、LSI内の回路に近接した部分にパスコンや電源フィルタを配置することができ、LSIの動作を安定させることができる。また、LSIを搭載するシステムボードに個別にパスコンや電源フィルタを搭載する必要がなくなり、システムボード上の部品点数を低減することができる。
【0005】
特開昭59−72757号公報、特開昭58−191460号公報、特開2000−91491号公報、特開2001−274314号公報、特開平2−229460号公報は、上述のような受動素子をLSIのインナリード上に配置する構成を開示している。
【0006】
【発明が解決しようとする課題】
従来の構成では、受動素子をインナリードに直接接続するために、インナリードの配置を予め受動素子の電極に合わせて設計しなくてはならず、狭ピッチで配列されたインナリードを有するLSIには適用できないという問題があった。また、インナリード上に受動素子が搭載されるため、受動素子の厚みがLSIの厚みに影響し、LSIの薄型化を阻害するという問題もあった。
【0007】
また、半導体装置の内部であっても、LSIチップの回路により一層近い部分に受動素子を配置して、さらに電気的特性を向上することが望まれていた。
【0008】
本発明は上記の点に鑑みてなされたものであり、半導体チップに近接した位置に受動素子が配置され、狭いピッチのインナリードを有し且つ薄型化された受動素子内蔵半導体装置を提供することを目的とする。
【0009】
【課題を解決するための手段】
上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
【0010】
請求項1記載の発明は、受動素子内蔵半導体装置であって、インナリードとステージとを有するリードフレームと、該リードフレームのステージに搭載された半導体素子と、該半導体素子の表面に設けられた絶縁部材と、該絶縁部材の上に搭載された受動素子と、前記半導体素子と前記インナリードの間、及び前記受動素子の電極と前記インナリードの間を電気的に接続する金属ワイヤと、前記リードフレームと前記半導体素子と前記受動素子と前記金属ワイヤとを封止する封止樹脂とを有することを特徴とするものである。
【0011】
請求項1記載の発明によれば、半導体素子の表面に絶縁部材を介して受動素子を搭載し、受動素子とインナリード又は半導体素子の電極との間を金属ワイヤにより接続する。このため、リードフレームの設計を変更することなく、簡単な構成で受動素子を半導体素子の近傍に配置することができる。
【0012】
請求項2記載の発明は、受動素子内蔵半導体装置であって、インナリードとステージとを有するリードフレームと、該リードフレームのステージに搭載された半導体素子と、該半導体素子の周囲の前記ステージ上に設けられた絶縁部材と、該絶縁部材の上に搭載された受動素子と、前記半導体素子と前記インナリードの間、及び前記受動素子の電極と前記インナリードの間を電気的に接続する金属ワイヤと、前記リードフレームと前記半導体素子と前記受動素子と前記金属ワイヤとを封止する封止樹脂とを有することを特徴とするものである。
【0013】
請求項2記載の発明によれば、半導体素子の周囲のステージ上に絶縁部材を介して受動素子を搭載し、受動素子とインナリード又は半導体素子の電極との間を金属ワイヤにより接続する。このため、リードフレームを僅かに大きくするだけで、インナリードの配列を変更することなく、簡単な構成で受動素子を半導体素子の近傍に配置することができる。
【0014】
請求項3記載の発明は、受動素子内蔵半導体装置であって、インナリードと複数部分に分割されたステージとを有するリードフレームと、該ステージの複数部分にまたがって搭載された半導体素子と、該ステージの複数部分のうち、電源電位とされた部分と接地電位とされた部分とにまたがって接続され搭載された受動素子と、前記半導体素子と前記インナリードの間を電気的に接続する金属ワイヤと、前記リードフレームと前記半導体素子と前記受動素子と前記金属ワイヤとを封止する封止樹脂とを有することを特徴とするものである。
【0015】
請求項3記載の発明によれば、リードフレームのステージを分割して隣接するステージの分割部分にまたがって受動素子を接続して搭載することができる。
【0016】
請求項4記載の発明は、請求項3記載の受動素子内蔵半導体装置であって、前記ステージの表面に固定用絶縁体が設けられ、該固定用絶縁体の上に前記半導体素子が搭載され、前記ステージの裏面に前記受動素子が搭載されたことを特徴とするものである。
【0017】
請求項4記載の発明によれば、リードフレームのステージを分割して隣接する分割部分を異なる電位の部分とするだけで、ステージの裏側に受動素子を搭載することができる。
【0018】
請求項5記載の発明は、請求項3記載の受動素子内蔵半導体装置であって、前記ステージの裏面に固定用絶縁体が設けられ、前記ステージの表面上に前記半導体素子が搭載され、前記半導体素子の周囲の前記ステージの表面に前記受動素子が搭載されたことを特徴とするものである。
【0019】
請求項5記載の発明によれば、リードフレームのステージを僅かに大きくして分割するだけの簡単な変更により、分割ステージの表側にチップコンデンサ等の受動素子を搭載することができる。
【0020】
請求項6記載の発明は、請求項4又は5記載の受動素子内蔵半導体装置であって、前記受動素子は、少なくとも一部が前記ステージに形成された凹部に収容された状態で搭載されたことを特徴とするものである。
【0021】
請求項6記載の発明によれば、受動素子を分割ステージの凹部内に配置するので、分割ステージの裏面からの受動素子突出寸法を小さくすることができ、受動素子搭載による半導体装置の厚みの増大を抑制することができる。
【0022】
請求項7記載の発明は、受動素子内蔵半導体装置であって、インナリードとステージと該ステージに接続されたサポートバーとを有するリードフレームと、該リードフレームのステージ上に搭載された半導体素子と、該リードフレームのサポートバー上に設けられた絶縁部材と、該絶縁部材の上に搭載された受動素子と、前記半導体素子と前記インナリードの間、及び前記受動素子の電極と前記インナリードの間を電気的に接続する金属ワイヤと、前記リードフレームと前記半導体素子と前記受動素子と前記金属ワイヤとを封止する封止樹脂とを有することを特徴とするものである。
【0023】
請求項7記載の発明によれば、リードフレームのサポートバー上に受動素子を搭載するので、リードフレームを有効に利用することができ、特別に受動素子の搭載用にリードフレームのインナリード等の形状を変更する必要はない。また、サポートバーの受動素子搭載部をステージと同じレベル(平面)とすることにより、受動素子の高さを抑えることができ、半導体装置の厚みを増大することなく受動素子を内蔵することができる。
【0024】
請求項8記載の発明は、受動素子内蔵半導体装置であって、インナリードとステージとを有するリードフレームと、該リードフレームのステージ上に搭載された半導体素子と、電極の一方が前記インナリードに接合され、電極の他方が前記ステージに接合された状態で、前記インナリードと前記ステージとの間に配置された受動素子と、前記半導体素子と前記インナリードの間を電気的に接続する金属ワイヤと、前記リードフレームと前記半導体素子と前記受動素子と前記金属ワイヤとを封止する封止樹脂とを有することを特徴とするものである。
【0025】
請求項8記載の発明によれば、バイパスコンデンサ等の受動素子を全ての電源電位リードに対して接続することができる。また、電源フィルタとしてのチップインダクタを全ての電源電位リードに対して接続することができる。したがって、半導体素子の動作を安定化する効果が大きい。
【0026】
請求項9記載の発明は、受動素子内蔵半導体装置であって、インナリードとステージとを有するリードフレームと、該リードフレームのステージ上に搭載された半導体素子と、前記インナリードのうち、電源電位リード又は接地電位リード上に設けられた絶縁部材と、該絶縁部材上に搭載された受動素子と、前記半導体素子と前記インナリードの間、及び前記受動素子と前記インナリードの間を電気的に接続する金属ワイヤと、前記リードフレームと前記半導体素子と前記受動素子と前記金属ワイヤとを封止する封止樹脂とを有することを特徴とするものである。
【0027】
請求項9記載の発明によれば、インナリードの形状を一部変更するだけで受動素子を搭載することができ、インナリードのピッチに影響を及ぼすことなく受動素子を搭載することができる。
【0028】
請求項10記載の発明は、請求項1乃至9のうちいずれか一項記載の受動素子内蔵半導体装置であって、前記受動素子は、チップコンデンサ又はチップインダクタ又はそれらの組み合わせであることを特徴とするものである。
【0029】
請求項10記載の発明によれば、バイパスコンデンサとしてチップコンデンサを内蔵したり、電源フィルタとしてチップインンダクタを内蔵したりすることにより、半導体装置の動作特性を改善することができる。
【発明の実施の形態】
次に、本発明の第1実施例について図1乃至図4を参照しながら説明する。図1は本発明の第1実施例による半導体装置の断面図である。図2は図1に示す半導体装置の樹脂パッケージ内部を示す平面図である。
【0030】
本発明の第1実施例による半導体装置は、QFPタイプのLSIパッケージであり、半導体素子1をリードフレーム2に搭載して封止樹脂3にて封止した構成である。半導体素子1はリードフレーム2の中央のアイランド又はステージ4上に載置される。半導体素子1の周囲に配列された電極は、金属ワイヤ(ボンディングワイヤ)5により周囲に延在するインナリード6に電気的に接続される。以上の構成は一般的なリードフレームタイプのLSIパッケージと同様である。
【0031】
本実施例では、半導体素子1の表面(上面)にポリイミドテープ等の絶縁テープ7が貼り付けられ、その上に受動素子であるチップコンデンサ8が搭載される。絶縁テープ7は半導体素子の電極が配列された周辺部分の内側に貼り付けられる。絶縁テープ7の代わりに半導体素子1の表面に絶縁性樹脂をコーティングするなどして絶縁層を形成することでもよい。すなわち、半導体素子1の回路形成面上に絶縁部材を設けてチップコンデンサ8と半導体素子1の表面との間を絶縁できればよい。
【0032】
図3(a)は図1におけるA部の拡大断面図であり、図3(b)はA部の拡大平面図である。絶縁テープ7上に搭載されたチップコンデンサ8の電極の一方は金属ワイヤ5により電源電位リード6−1に接続され、他方の電極は金属ワイヤ5によりGND(接地)電位リード6−2に接続される。チップコンデンサ8はバイパスコンデンサとして機能する。
【0033】
図1及び図2に示す例では、絶縁テープ7を半導体素子1の表面を大きく覆うような大きさとし、2つのチップコンデンサ8を搭載している。絶縁テープ7の大きさはこれに限ることなく、チップコンデンサ8を搭載する部分だけに貼り付けてもよい。また、チップコンデンサの数は2つに限ることなく、搭載する領域を確保することができれば任意の数のチップコンデンサ(受動素子)を搭載することができる。
【0034】
図4(a)は図1に示すチップコンデンサ8に加えてチップインダクタ9を搭載した場合のA部の拡大断面図であり、図4(b)は拡大平面図である。受動素子であるチップインダクタ9は、チップコンデンサ8と同様に絶縁テープ7上に搭載され、金属ワイヤ5により電気的に接続される。チップインダクタ9は電源フィルタとして機能する。図4に示す例の場合、チップコンデンサ8とチップインダクタ9とは対になって搭載されているが、チップインダクタ9のみであってもよい。
【0035】
電源電位リード6−1とチップインダクタ9の一方の電極とが金属ワイヤ5により接続され、チップインダクタ9の他方の電極は金属ワイヤ5により半導体素子1の電極に接続される。また、チップインダクタ9の前記一方の電極は隣接して搭載されたチップコンデンサ8の一方の電極に金属ワイヤ5により接続され、チップコンデンサ8の他方の電極はGND電位リード6−2に接続される。また、GND電位リード6−2は半導体素子1の電極に金属ワイヤ5により接続される。このような接続方法とすることにより、チップインダクタ9は電源電位リード6−1に対して直列に接続され、チップコンデンサ8は電源電位リード6−1とGND電位リード6−2の間に並列に接続される。
【0036】
本実施例では、半導体素子1の表面に絶縁テープ7を貼り付けて受動素子を搭載し、受動素子とインナリード6又は半導体素子1の電極との間を金属ワイヤ5により接続する。このため、リードフレーム2の設計を変更することなく、簡単な構成で受動素子を半導体素子の近傍に配置することができる。
【0037】
次に、本発明の第2実施例について、図5乃至図8を参照しなが説明する。図5は本発明の第2実施例による半導体装置の断面図である。図6は図5に示す半導体装置の樹脂パッケージ内部を示す平面図である。図5及び図6において、図1及び図2に示す構成部品と同等な部品には同じ符号を付し、その説明は省略する。
【0038】
本発明の第2実施例による半導体装置は、上述の第1実施例による半導体装置において、チップコンデンサ8を半導体素子1の上に搭載する代わりに、リードフレーム2のステージ4上に搭載したものである。ステージ4は半導体素子1を搭載する部分であるが、ステージ4を半導体素子1より大きく形成して、半導体素子1の周囲のステージ4上に絶縁テープ7を介してチップコンデンサ8を搭載する。
【0039】
ここで、チップコンデンサ8を搭載する部分には凹部4aが形成される。図7(a)は図5におけるA部の拡大断面図であり、図7(b)はA部の拡大平面図である。凹部4aはステージ4をハーフエッチングにより除去して溝状としたものであり、凹部4aの底面に絶縁テープ7が貼り付けられる。そして、凹部4a内の絶縁テープ7上にチップコンデンサ8が搭載される。チップコンデンサ8の電極と電源およびGND電位リード6−1,6−1との間は、金属ワイヤ5により接続される。また、チップコンデンサ8の電極は、金属ワイヤ5を介して半導体素子1の電極に接続される。
【0040】
図8は図1に示すチップコンデンサ8に加えてチップインダクタ9を搭載した場合のA部の拡大平面図である。受動素子であるチップインダクタ9は、チップコンデンサ8と同様に、凹部4a内の絶縁テープ7上に搭載され、金属ワイヤ5により電気的に接続される。図8に示す例の場合、チップコンデンサ8とチップインダクタ9とは対になって搭載されていが、チップインダクタ9のみであてもよい。
【0041】
電源電位リード6−1とチップインダクタ9の一方の電極とが金属ワイヤ5により接続され、チップインダクタ9の他方の電極は金属ワイヤ5により半導体素子1の電極に接続される。また、チップインダクタ9の前記一方の電極は隣接して搭載されたチップコンデンサ8の一方の電極に金属ワイヤ5により接続され、チップコンデンサ8の他方の電極はGND電位リード6−2及び半導体素子1の電極に接続される。このような接続方法とすることにより、チップインダクタ9は電源電位リード6−1に対して直列に接続され、チップコンデンサ8は電源電位リード6−1とGND電位リード6−2の間に並列に接続される。
【0042】
本実施例では、半導体素子1の周囲のステージ4上に絶縁テープ7を貼り付けて受動素子を搭載し、受動素子とインナリード6又は半導体素子1の電極との間を金属ワイヤ5により接続する。このため、リードフレーム2を僅かに大きくするだけで、インナリードの配列を変更することなく、簡単な構成で受動素子を半導体素子の近傍に配置することができる。
【0043】
また、リードフレームをハーフエッチングして形成した凹部4aに受動素子を配置するため、受動素子の高さを低くすることができる。これにより、受動素子を接続する金属ワイヤの高さを低くすることができ、半導体装置(樹脂封止部)の厚みを小さくすることができるため、半導体装置の薄型化に寄与する。
【0044】
次に、本発明の第3実施例について、図9乃至図14を参照しながら説明する。図9は本発明の第3実施例による半導体装置の断面図である。図10は図9に示す半導体装置の樹脂パッケージ内部を示す平面図である。図11は図9に示す半導体装置の樹脂パッケージ内部を裏面側から見た平面図である。図9、図10及び図11において、図1及び図2に示す構成部品と同等な部品には同じ符号を付し、その説明は省略する。
【0045】
本発明の第3実施例による半導体装置は、リードフレームのステージを4分割し、且つチップコンデンサ8をステージ4の裏面に搭載したものである。すなわち、本実施例では、ステージ4を4分割して第1〜第4の分割ステージ4−11,4−2,4−2,4−4を形成する。第1及び第3の分割ステージ4−1,4−3は半導体素子1の電源電位電極に接続され、電源電位となるように設定される。一方、第2及び第4の分割ステージ4−2,4−4は半導体素子1の接地(GND)電位電極に接続され、接地電位となるように設定される。
【0046】
したがって、分割ステージ4−1〜4−4は互いに電源電位の分割ステージと接地電位の分割ステージとが互いに隣接した状態に配置される。また、分割ステージの間の間隙は、搭載するチップコンデンサ8の電極間の寸法に対応して決定される。すなわち、チップコンデンサ8の一方の電極が隣り合う分割ステージの一方に接合され、チップコンデンサ8の他方の電極が隣り合う分割ステージの他方に接合されるように、分割ステージ間の間隙が決定される。
【0047】
なお、分割ステージ4−1〜4−4の各々は、リードフレーム2の対角線上に延在するサポートバー11により支持される。また、半導体素子1は4つの分割ステージ4−1〜4−4にまたがって配置され、固定用絶縁体12により固定される。
【0048】
図12は図10におけるB部の拡大平面図であり、図13はB部の側面図である。半導体素子1の電極は金属ワイヤ5によりインナリード6に接続されると共に、第4の分割ステージ4−4(及び第2の分割ステージ4−2)は金属ワイヤ5により半導体素子1の接地電位電極に接続され、第1の分割ステージ4−1(第3の分割ステージ4−3)は金属ワイヤ5により半導体素子1の電源電位電極に接続される。
【0049】
図14は図9におけるA部の拡大図である。分割ステージ4−1〜4−4のチップコンデンサ搭載部には、ハーフエッチングにより凹部4aが形成される。凹部4aは隣接する分割ステージにまたがって形成され、チップコンデンサ8が凹部4a内に配置される。そして、図15においては、凹部4a内において、チップコンデンサ8の一方の電極が第1の分割ステージ4−1に半田や銀ペースト等の導電性材接合材料13により接合され、他方の電極が第4の分割ステージ4−4に導電性材接合材料13により接合されている。
【0050】
本実施例では、リードフレームのステージを4分割するだけの簡単な変更により、ステージの裏側にチップコンデンサを搭載することができる。また、チップコンデンサ8を分割ステージの凹部4a内に配置するので、分割ステージの裏面からのチップコンデンサ8の突出寸法を小さくすることができ、チップコンデンサ搭載による半導体装置の厚みの増大を抑制することができる。
【0051】
また、隣接する一対の分割ステージの間に複数のチップコンデンサを配置することができる。例えば、3個のチップコンデンサ8を一対の分割ステージの間に接続することとし、これらのチップコンデンサの容量を100nF、1μF、10μFとすることにより、電源−GND間のインピーダンスの周波数特性を広範囲に下げることができ、半導体装置の安定した動作を達成することができる。
【0052】
次に、本発明の第4実施例について、図15乃至図19を参照しながら説明する。図15は本発明の第4実施例による半導体装置の断面図である。図16は図15に示す半導体装置の樹脂パッケージ内部を示す平面図である。図15及び図16において、図9乃至図11に示す構成部品と同等な部品には同じ符号を付し、その説明は省略する。
本発明の第4実施例による半導体装置では、上述の第3実施例と同様にステージを4分割し、半導体素子1を搭載する側の面にチップコンデンサを搭載したものである。すなわち、チップコンデンサ8は半導体素子1の周囲の分割ステージ4−1〜4−4上に搭載される。この場合、固定用絶縁体12は分割ステージ4−1〜4−4の裏側に貼り付けられ、分割ステージ4−1〜4−4は固定用絶縁体12により互いに固定される。
【0053】
図17は半導体素子1とインナリード6との接続を示す図である。また、図18は図17のA部の拡大図であり、図19は図18におけるB部の側面図である。図17に示すように、第1及び第3の分割ステージ4−1,4−3は金属ワイヤ5により電源電位リードに接続され、第2又は第4の分割ステージ4−2,4−4は金属ワイヤ5により接地電位リードに接続される。また、図19に示すように、チップコンデンサ8の搭載部分には、上述の第3実施例と同様に凹部4aが設けられる。これにより、チップコンデンサ8がその上を通過する金属ワイヤ5に接触しないように十分なクリアランスを維持することができる。
【0054】
以上のように、本実施例では、リードフレームのステージを僅かに大きくして4分割するだけの簡単な変更により、分割ステージの表側にチップコンデンサを搭載することができる。また、チップコンデンサを分割ステージの凹部4a内に配置するので、分割ステージの表面からのチップコンデンサの突出寸法を小さくすることができ、チップコンデンサ搭載による半導体装置の厚みの増大を抑制することができる。
【0055】
次に、本発明の第5実施例について、図20乃至図23を参照しながら説明する。図20は本発明の第5実施例による半導体装置の断面図である。図21は図20に示す半導体装置の樹脂パッケージ内部を示す平面図である。図20及び図21において、図1及び図2に示す構成部品と同等な部品には同じ符号を付し、その説明は省略する。
【0056】
本発明の第5実施例では、リードフレームのステージを支持するためのサポートバー11に絶縁テープ7を貼り付けて、その上にチップコンデンサ8やチップインダクタ9のような受動素子を搭載する。サポートバー11の受動素子を搭載する部分は、ステージ4を同じレベルとして形成し、絞り位置である傾斜部11a(ディプレース又はオフセットともいう)は、ステージ4から離れた部分に形成される。
【0057】
図22は図21におけるA部の拡大平面図である。サポートバー11上の絶縁テープ7に搭載されたチップコンデンサ8の一方の電極は、接地電位とされたステージ4に金属ワイヤ5により接続される。また、チップコンデンサ8の他方の電極は、サポートバー11に隣接して配置された電源電位リード6−1に接続される。ここで、もとのインナリードの配置において、サポートバー11に隣接した電源電位リードが無い場合は、電源電位リードをサポートバーに隣接して配置し、本来の電源電位リード6−1との間を接続バー(バスバー)14により接続して電源電位とする。
【0058】
図23はチップコンデンサ8に加えてチップインダクタ9をサポートバー11上に配置した例を示す。チップコンデンサ8の一方の電極はサポートバー11に隣接して配置された接地電位電極6−2に金属ワイヤ5により接続され、他方の電極はチップインダクタ9の一方の電極に金属ワイヤ5により接続される。また、チップインダクタ9の前記一方の電極はサポートバー11に隣接して配置された電源電位リード6−1に金属ワイヤ5により接続され、他方の電極は半導体素子1の電極金属ワイヤにより接続される。
【0059】
以上のように、本実施例では、リードフレームのサポートバー上にチップコンデンサやチップインダクタ等の受動素子を搭載するので、リードフレームを有効に利用することができ、特別に受動素子の搭載用にリードフレームの形状を変更する必要はない。また、サポートバーの受動素子搭載部をステージと同じレベル(平面)とすることにより、受動素子の高さを抑えることができ、半導体装置の厚みを増大することなく受動素子を内蔵することができる。
【0060】
次に、本発明の第6実施例について、図24乃至図27を参照しながら説明する。図24は本発明の第6実施例による半導体装置の断面図である。図25は図24に示す半導体装置の樹脂パッケージ内部を示す平面図である。図24及び図25において、図1及び図2に示す構成部品と同等な部品には同じ符号を付し、その説明は省略する。
【0061】
本発明の第6実施例による半導体装置は、ステージ4とインナリード6とが同じレベル(平面)として構成されたリードフレームを有する。バイパスコンデンサを搭載する場合はステージ4は接地電位とされ、電源電位リード6−1は搭載するチップコンデンサ8の幅より僅かに大きい幅に形成される。そして、チップコンデンサ8は電源電位リード6−1と接地電位とされたステージ4との間に接続される。
【0062】
図26(a)はチップコンデンサ8の搭載部分の拡大側面図であり、図26(b)は拡大平面図である。電源電位リード6−1の端部に対向するステージ4の部分は、チップコンデンサ8の長さに対応して電源電位リード6−1に向かって突出し、電源電位リード6−1の端部とステージ4との間の間隙にチップコンデンサ8が接続されるように構成される。チップコンデンサ8の一方の電極は電源電位リード6−1に導電性接合材料13により接合され、他方の電極はステージ4に導電性接合材料13により接合される。
【0063】
上述の例では電源電位リード6−1と接地電位のステージ4との間にチップコンデンサ8を接続しているが、ステージ4を電源電位として、接地電位リードとの間にチップコンデンサ8を接続することとしてもよい。
【0064】
図27(a)はチップコンデンサ8の代わりにチップインダクタ9を搭載した例を示す拡大側面図であり、図27(b)は拡大平面図である。電源フィルタとしてチップインダクタ9を搭載する場合、ステージ4は電源電位となるように構成する必要がある。
【0065】
以上のように、本実施例の場合、バイパスコンデンサとしてのチップコンデンサ8を全ての電源電位リード6−1に対して接続することができる。また、電源フィルタとしてのチップインダクタ9を全ての電源電位リード6−1に対して接続することができる。したがって、半導体素子1の動作を安定化する効果が大きい。
【0066】
次に、本発明の第7実施例について、図28乃至図31を参照しながら説明する。図28は本発明の第7実施例による半導体装置の断面図である。図29は図28に示す半導体装置の樹脂パッケージ内部を示す平面図である。図28及び図29において、図1及び図2に示す構成部品と同等な部品には同じ符号を付し、その説明は省略する。
【0067】
本発明の第7実施例による半導体装置は、インナリードに受動素子搭載部を形成してチップコンデンサやチップインダクタを搭載したものである。受動素子搭載部は例えば電源電位リード6−1や接地電位リードの一つに対して設けられるものであり、複数のインナリード6にわたって設けられるものではない。受動素子搭載部はインナリード6の幅を部分的に大きくした部分であり、受動素子搭載部には絶縁テープ7が貼り付けられ、その上にチップコンデンサ8やチップインダクタ9が搭載される。
【0068】
図30はチップコンデンサ8の搭載部分の拡大平面図である。この例の場合、接地電位リード6−2の一部の幅が広げられ、受動素子搭載部が形成されている。受動素子搭載部には絶縁テープ7が貼り付けられ、絶縁テープ7の上にチップコンデンサ8が搭載されている。チップコンデンサ8の一方の電極は隣接して配置された電源電位リード6−1に金属ワイヤ5により接続される。チップコンデンサ8の他方の電極は、搭載された接地電位リードに対して金属ワイヤ5により接続され、且つ半導体素子1の電極に接続される。これによりチップコンデンサ8は電源電位リード6−1と接地電位リード6−2との間に並列に接続される。
【0069】
図31はチップコンデンサ8とチップインダクタ9とをまとめて搭載する部分の拡大平面図である。この例の場合、電源電位リード6−1の一部の幅が広げられ、受動素子搭載部が形成されている。受動素子搭載部には絶縁テープ7が貼り付けられ、絶縁テープ7の上にチップコンデンサ8及びチップインダクタ9が搭載されている。チップコンデンサ8の一方の電極は隣接して配置された接地電位リード6−2に金属ワイヤ5により接続される。チップコンデンサ8の他方の電極は、チップインダクタ9の一方の電極に対して金属ワイヤ5により接続される。チップインダクタ9の前記一方の電極は半導体素子1の電極に金属ワイヤ5により接続され、他方の電極は搭載された電源電位リード6−1に対して金属ワイヤ5により接続される。このような接続により、チップコンデンサ8は電源電位リード6−1と接地電位リード6−2との間に並列に接続され、チップインダクタ9は電源電位リード6−1に直列に接続される。
【0070】
以上のように、本実施例では、インナリードの形状を一部変更するだけで受動素子を搭載することができ、インナリードのピッチに影響を及ぼすことなく受動素子を搭載することができる。
【0071】
以上のように、本明細書は以下の発明を開示する。
【0072】
(付記1) インナリードとステージとを有するリードフレームと、
該リードフレームのステージに搭載された半導体素子と、
該半導体素子の表面に設けられた絶縁部材と、
該絶縁部材の上に搭載された受動素子と、
前記半導体素子と前記インナリードの間、及び前記受動素子の電極と前記インナリードの間を電気的に接続する金属ワイヤと、
前記リードフレームと前記半導体素子と前記受動素子と前記金属ワイヤとを封止する封止樹脂と
を有することを特徴とする受動素子内蔵半導体装置。
(付記2) 付記1記載の受動素子内蔵半導体装置であって、
前記リードフレームのステージは電源電位又は接地電位とされ、前記ステージと前記受動素子の電極とを電気的に接続する金属ワイヤを更に有することを特徴とする受動素子内蔵半導体装置。
【0073】
(付記3) インナリードとステージとを有するリードフレームと、
該リードフレームのステージに搭載された半導体素子と、
該半導体素子の周囲の前記ステージ上に設けられた絶縁部材と、
該絶縁部材の上に搭載された受動素子と、
前記半導体素子と前記インナリードの間、及び前記受動素子の電極と前記インナリードの間を電気的に接続する金属ワイヤと、
前記リードフレームと前記半導体素子と前記受動素子と前記金属ワイヤとを封止する封止樹脂と
を有することを特徴とする受動素子内蔵半導体装置。
(付記4) 付記3記載の受動素子内蔵半導体装置であって、
前記絶縁部材は、前記ステージの半導体素子の周囲に形成された凹部の中に設けられ、前記受動素子の少なくとも一部は該凹部に収容されることを特徴とする受動素子内蔵半導体素子。
【0074】
(付記5) インナリードと複数部分に分割されたステージとを有するリードフレームと、
該ステージの複数部分にまたがって搭載された半導体素子と、
該ステージの複数部分のうち、電源電位とされた部分と接地電位とされた部分とにまたがって接続され搭載された受動素子と、
前記半導体素子と前記インナリードの間を電気的に接続する金属ワイヤと、
前記リードフレームと前記半導体素子と前記受動素子と前記金属ワイヤとを封止する封止樹脂と
を有することを特徴とする受動素子内蔵半導体装置。
(付記6) 付記5記載の受動素子内蔵半導体装置であって、
前記ステージの表面に固定用絶縁体が設けられ、該固定用絶縁体の上に前記半導体素子が搭載され、前記ステージの裏面に前記受動素子が搭載されたことを特徴とする受動素子内蔵半導体装置。
(付記7) 付記5記載の受動素子内蔵半導体装置であって、
前記ステージの裏面に固定用絶縁体が設けられ、前記ステージの表面上に前記半導体素子が搭載され、前記半導体素子の周囲の前記ステージの表面に前記受動素子が搭載されたことを特徴とする受動素子内蔵半導体装置。
(付記8) 付記6又は7記載の受動素子内蔵半導体装置であって、
前記受動素子は、少なくとも一部が前記ステージに形成された凹部に収容された状態で搭載されたことを特徴とする受動素子内蔵半導体素子。
【0075】
(付記9) インナリードとステージと該ステージに接続されたサポートバーとを有するリードフレームと、
該リードフレームのステージ上に搭載された半導体素子と、
該リードフレームのサポートバー上に設けられた絶縁部材と、
該絶縁部材の上に搭載された受動素子と、
前記半導体素子と前記インナリードの間、及び前記受動素子の電極と前記インナリードの間を電気的に接続する金属ワイヤと、
前記リードフレームと前記半導体素子と前記受動素子と前記金属ワイヤとを封止する封止樹脂と
を有することを特徴とする受動素子内蔵半導体装置。
(付記10) 付記9記載の受動素子内蔵半導体装置であって、
前記ステージは前記インナリードが配列された面より下方に延在し、前記サポートバーの前記受動素子が搭載された部分は前記ステージが延在する面にあることを特徴とする受動素子内蔵半導体装置。
【0076】
(付記11) インナリードとステージとを有するリードフレームと、
該リードフレームのステージ上に搭載された半導体素子と、
電極の一方が前記インナリードに接合され、電極の他方が前記ステージに接合された状態で、前記インナリードと前記ステージとの間に配置された受動素子と、
前記半導体素子と前記インナリードの間を電気的に接続する金属ワイヤと、
前記リードフレームと前記半導体素子と前記受動素子と前記金属ワイヤとを封止する封止樹脂と
を有することを特徴とする受動素子内蔵半導体装置。
(付記12) 付記11記載の受動素子内蔵半導体装置であって、
前記インナリードは電源電位リードであり、受動素子の幅より大きい幅を有することを特徴とする受動素子内蔵半導体装置。
【0077】
(付記13) インナリードとステージとを有するリードフレームと、
該リードフレームのステージ上に搭載された半導体素子と、
前記インナリードのうち、電源電位リード又は接地電位リード上に設けられた絶縁部材と、
該絶縁部材上に搭載された受動素子と、
前記半導体素子と前記インナリードの間、及び前記受動素子と前記インナリードの間を電気的に接続する金属ワイヤと、
前記リードフレームと前記半導体素子と前記受動素子と前記金属ワイヤとを封止する封止樹脂と
を有することを特徴とする受動素子内蔵半導体装置。
(付記14) 付記13記載の受動素子内蔵半導体装置であって、
電源電位リード又は接地電位リードの前記前記受動素子が搭載される部分は、他の部分より幅が大きく形成されたことを特徴とする受動素子内蔵半導体装置。
【0078】
(付記15) 付記1乃至14のうちいずれか一項記載の受動素子内蔵半導体装置であって、
前記受動素子は、チップコンデンサ又はチップインダクタ又はそれらの組み合わせであることを特徴とする受動素子内蔵半導体装置。
【発明の効果】
上述の如く本発明によれば、次に述べる種々の効果を実現することができる。
【0079】
請求項1記載の発明によれば、半導体素子の表面に絶縁部材を介して受動素子を搭載し、受動素子とインナリード又は半導体素子の電極との間を金属ワイヤにより接続する。このため、リードフレームの設計を変更することなく、簡単な構成で受動素子を半導体素子の近傍に配置することができる。
【0080】
請求項2記載の発明によれば、半導体素子の周囲のステージ上に絶縁部材を介して受動素子を搭載し、受動素子とインナリード又は半導体素子の電極との間を金属ワイヤにより接続する。このため、リードフレームを僅かに大きくするだけで、インナリードの配列を変更することなく、簡単な構成で受動素子を半導体素子の近傍に配置することができる。
【0081】
請求項3記載の発明によれば、リードフレームのステージを分割して隣接するステージの分割部分にまたがって受動素子を接続して搭載することができる。
【0082】
請求項4記載の発明は、請求項3記載の受動素子内蔵半導体装置であって、前記ステージの表面に固定用絶縁体が設けられ、該固定用絶縁体の上に前記半導体素子が搭載され、前記ステージの裏面に前記受動素子が搭載されたことを特徴とするものである。
【0083】
請求項4記載の発明によれば、リードフレームのステージを分割して隣接する分割部分を異なる電位の部分とするだけで、ステージの裏側に受動素子を搭載することができる。
【0084】
請求項5記載の発明によれば、リードフレームのステージを僅かに大きくして分割するだけの簡単な変更により、分割ステージの表側にチップコンデンサ等の受動素子を搭載することができる。
【0085】
請求項6記載の発明によれば、受動素子を分割ステージの凹部内に配置するので、分割ステージの裏面からの受動素子突出寸法を小さくすることができ、受動素子搭載による半導体装置の厚みの増大を抑制することができる。
【0086】
請求項7記載の発明によれば、リードフレームのサポートバー上に受動素子を搭載するので、リードフレームを有効に利用することができ、特別に受動素子の搭載用にリードフレームのインナリード等の形状を変更する必要はない。また、サポートバーの受動素子搭載部をステージと同じレベル(平面)とすることにより、受動素子の高さを抑えることができ、半導体装置の厚みを増大することなく受動素子を内蔵することができる。
【0087】
請求項8記載の発明によれば、バイパスコンデンサ等の受動素子を全ての電源電位リードに対して接続することができる。また、電源フィルタとしてのチップインダクタを全ての電源電位リードに対して接続することができる。したがって、半導体素子の動作を安定化する効果が大きい。
【0088】
請求項9記載の発明によれば、インナリードの形状を一部変更するだけで受動素子を搭載することができ、インナリードのピッチに影響を及ぼすことなく受動素子を搭載することができる。
【0089】
請求項10記載の発明によれば、バイパスコンデンサとしてチップコンデンサを内蔵したり、電源フィルタとしてチップインンダクタを内蔵したりすることにより、半導体装置の動作特性を改善することができる。
【図面の簡単な説明】
【図1】本発明の第1実施例による半導体装置の断面図である。
【図2】図1に示す半導体装置の樹脂パッケージ内部を示す平面図である。
【図3】(a)は図1におけるA部の拡大断面図であり、(b)はA部の拡大平面図である。
【図4】(a)は図1に示すチップコンデンサに加えてチップインダクタを搭載した場合のA部の拡大断面図であり、(b)は拡大平面図である。
【図5】本発明の第2実施例による半導体装置の断面図である。
【図6】図5に示す半導体装置の樹脂パッケージ内部を示す平面図である。
【図7】(a)は図5におけるA部の拡大断面図であり、(b)はA部の拡大平面図である。
【図8】図5に示すチップコンデンサに加えてチップインダクタを搭載した場合のA部の拡大平面図である。
【図9】本発明の第3実施例による半導体装置の断面図である。
【図10】図9に示す半導体装置の樹脂パッケージ内部を示す平面図である。
【図11】図9に示す半導体装置の樹脂パッケージ内部を裏面側から見た平面図である。
【図12】図10におけるB部の拡大平面図である。
【図13】図10におけるB部の側面図である。
【図14】図9におけるA部の拡大図である。
【図15】本発明の第4実施例による半導体装置の断面図である。
【図16】図15に示す半導体装置の樹脂パッケージ内部を示す平面図である。
【図17】半導体素子とインナリードとの接続を示す図である。
【図18】図17のA部の拡大図である。
【図19】図18におけるB部の側面図である。
【図20】本発明の第5実施例による半導体装置の断面図である。
【図21】図20に示す半導体装置の樹脂パッケージ内部を示す平面図である。
【図22】図21におけるA部の拡大平面図である。
【図23】チップコンデンサに加えてチップインダクタをサポートバー上に配置した例を示す図である。
【図24】本発明の第6実施例による半導体装置の断面図である。
【図25】図24に示す半導体装置の樹脂パッケージ内部を示す平面図である。
【図26】(a)はチップコンデンサの搭載部分の拡大側面図であり、(b)は拡大平面図である。
【図27】(a)はチップインダクタ9を搭載した例を示す拡大側面図であり、(b)は拡大平面図である。
【図28】本発明の第7実施例による半導体装置の断面図である。
【図29】図28に示す半導体装置の樹脂パッケージ内部を示す平面図である。
【図30】チップコンデンサの搭載部分の拡大平面図である。
【図31】チップコンデンサとチップインダクタとをまとめて搭載する部分の拡大平面図である。
【符号の説明】
1 半導体素子
2 リードフレーム
3 封止樹脂
4 ステージ
4a 凹部
5 金属ワイヤ
6 インナリード
6−1 電源電位リード
6−2 GND電位リード
7 絶縁テープ
8 チップコンデンサ
9 チップインダクタ
11 サポートバー
11a 傾斜部
12 固定用絶縁体
13 導電性接合材料
14 接続バー
Claims (10)
- インナリードとステージとを有するリードフレームと、
該リードフレームのステージに搭載された半導体素子と、
該半導体素子の表面に設けられた絶縁部材と、
該絶縁部材の上に搭載された受動素子と、
前記半導体素子と前記インナリードの間、及び前記受動素子の電極と前記インナリードの間を電気的に接続する金属ワイヤと、
前記リードフレームと前記半導体素子と前記受動素子と前記金属ワイヤとを封止する封止樹脂と
を有することを特徴とする受動素子内蔵半導体装置。 - インナリードとステージとを有するリードフレームと、
該リードフレームのステージに搭載された半導体素子と、
該半導体素子の周囲の前記ステージ上に設けられた絶縁部材と、
該絶縁部材の上に搭載された受動素子と、
前記半導体素子と前記インナリードの間、及び前記受動素子の電極と前記インナリードの間を電気的に接続する金属ワイヤと、
前記リードフレームと前記半導体素子と前記受動素子と前記金属ワイヤとを封止する封止樹脂と
を有することを特徴とする受動素子内蔵半導体装置。 - インナリードと複数部分に分割されたステージとを有するリードフレームと、
該ステージの複数部分にまたがって搭載された半導体素子と、
該ステージの複数部分のうち、電源電位とされた部分と接地電位とされた部分とにまたがって接続され搭載された受動素子と、
前記半導体素子と前記インナリードの間を電気的に接続する金属ワイヤと、
前記リードフレームと前記半導体素子と前記受動素子と前記金属ワイヤとを封止する封止樹脂と
を有することを特徴とする受動素子内蔵半導体装置。 - 請求項3記載の受動素子内蔵半導体装置であって、
前記ステージの表面に固定用絶縁体が設けられ、該固定用絶縁体の上に前記半導体素子が搭載され、前記ステージの裏面に前記受動素子が搭載されたことを特徴とする受動素子内蔵半導体装置。 - 請求項3記載の受動素子内蔵半導体装置であって、
前記ステージの裏面に固定用絶縁体が設けられ、前記ステージの表面上に前記半導体素子が搭載され、前記半導体素子の周囲の前記ステージの表面に前記受動素子が搭載されたことを特徴とする受動素子内蔵半導体装置。 - 請求項4又は5記載の受動素子内蔵半導体装置であって、
前記受動素子は、少なくとも一部が前記ステージに形成された凹部に収容された状態で搭載されたことを特徴とする受動素子内蔵半導体素子。 - インナリードとステージと該ステージに接続されたサポートバーとを有するリードフレームと、
該リードフレームのステージ上に搭載された半導体素子と、
該リードフレームのサポートバー上に設けられた絶縁部材と、
該絶縁部材の上に搭載された受動素子と、
前記半導体素子と前記インナリードの間、及び前記受動素子の電極と前記インナリードの間を電気的に接続する金属ワイヤと、
前記リードフレームと前記半導体素子と前記受動素子と前記金属ワイヤとを封止する封止樹脂と
を有することを特徴とする受動素子内蔵半導体装置。 - インナリードとステージとを有するリードフレームと、
該リードフレームのステージ上に搭載された半導体素子と、
電極の一方が前記インナリードに接合され、電極の他方が前記ステージに接合された状態で、前記インナリードと前記ステージとの間に配置された受動素子と、
前記半導体素子と前記インナリードの間を電気的に接続する金属ワイヤと、
前記リードフレームと前記半導体素子と前記受動素子と前記金属ワイヤとを封止する封止樹脂と
を有することを特徴とする受動素子内蔵半導体装置。 - インナリードとステージとを有するリードフレームと、
該リードフレームのステージ上に搭載された半導体素子と、
前記インナリードのうち、電源電位リード又は接地電位リード上に設けられた絶縁部材と、
該絶縁部材上に搭載された受動素子と、
前記半導体素子と前記インナリードの間、及び前記受動素子と前記インナリードの間を電気的に接続する金属ワイヤと、
前記リードフレームと前記半導体素子と前記受動素子と前記金属ワイヤとを封止する封止樹脂と
を有することを特徴とする受動素子内蔵半導体装置。 - 請求項1乃至9のうちいずれか一項記載の受動素子内蔵半導体装置であって、
前記受動素子は、チップコンデンサ又はチップインダクタ又はそれらの組み合わせであることを特徴とする受動素子内蔵半導体装置。
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