JP2015015350A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2015015350A
JP2015015350A JP2013140748A JP2013140748A JP2015015350A JP 2015015350 A JP2015015350 A JP 2015015350A JP 2013140748 A JP2013140748 A JP 2013140748A JP 2013140748 A JP2013140748 A JP 2013140748A JP 2015015350 A JP2015015350 A JP 2015015350A
Authority
JP
Japan
Prior art keywords
wiring
metal member
switching element
semiconductor element
interlayer film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2013140748A
Other languages
English (en)
Inventor
長瀬　茂樹
Shigeki Nagase
茂樹 長瀬
多田　和夫
Kazuo Tada
和夫 多田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
JTEKT Corp
Original Assignee
Denso Corp
JTEKT Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp, JTEKT Corp filed Critical Denso Corp
Priority to JP2013140748A priority Critical patent/JP2015015350A/ja
Priority to CN201410311866.4A priority patent/CN104282668A/zh
Priority to EP14175640.3A priority patent/EP2822032B1/en
Priority to US14/323,382 priority patent/US9165927B2/en
Publication of JP2015015350A publication Critical patent/JP2015015350A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Inverter Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】製造工程において半導体素子に割れが発生するのを抑制または防止できる構造を有する半導体装置を提供する。【解決手段】第１スイッチング素子Ｔｒ１の下側の表面のドレイン電極Ｄおよび上側の表面のソース電極Ｓには、それぞれ第１ビア３１および第２ビア３２が接続されている。第２スイッチング素子Ｔｒ２の下側の表面のドレイン電極Ｄおよび上側の表面のソース電極Ｓには、それぞれ第４ビア３４および第５ビア３５が接続されている。両半導体素子の領域の外側の領域には、第１配線１２Ａと第２配線１４Ａとを接続する第７ビア３７と、第２配線１４Ａと第３配線１６Ａとを接続する第８ビア３８とが、配置されている。第１ビア３１、第２ビア３２、第４ビア３４および第５ビア３５それぞれの横断面積は、第７ビア３７および第８ビア３８のいずれの横断面積よりも大きい。【選択図】図１

Description

この発明は、パワーモジュール等の半導体装置に関する。
パワーモジュールは、電源に一対のスイッチング素子を直列に接続し、その一対のスイッチング素子の間から出力を得る装置である。このようなパワーモジュールは、たとえば、電動モータを駆動するための駆動回路を構成するインバータ回路に用いられる。
特開２０１２−８００３０号公報 特開２０１２−９６０２号公報
本出願人等は、パワーモジュールを製造する新しい製造方法を開発した。具体的には、所定の加工が予め施された複数のシート状部材を用意する。各シート状部材は、熱可塑性樹脂フィルムを含んでいる。所定の加工には、回路を形成するためのエッチング加工、孔を形成するための孔加工、ビア等の接続金属部材を形成するための金属ペースト充填等がある。なお、所定のシート状部材には、電子部品を収納するための部品孔が形成されている。
これらの複数のシート状部材を積み重ねる。この過程において、ハイサイド用のスイッチング素子とローサイド用のスイッチング素子とを所定の部品孔に収納する。これらの２つのスイッチング素子は、上下方向に間隔をおいて対向配置される。そして、全てのシート状部材が重ね合わされた状態で、熱プレスする。これにより、ハイサイド用のスイッチング素子とローサイド用のスイッチング素子とが内蔵されたパワーモジュールが得られる。
このようなパワーモジュールでは、各スイッチング素子の上側の表面には、各スイッチング素子の当該表面側に形成された主電極に電気的に接続された接続金属部材が配置されている。また、各スイッチング素子の下側の表面には、各スイッチング素子の当該表面側に形成された主電極に電気的に接続された接続金属部材が配置されている。
このようなパワーモジュールでは、製造工程において積み重ねられた複数のシート状部材が一括して熱プレスされる際、各スイッチング素子には、前記接続金属部材を介して大きな応力がかかる。このため、スイッチング素子に割れが発生するおそれがある。
この発明の目的は、製造工程において半導体素子に割れが発生するのを抑制または防止できる構造を有する半導体装置を提供することである。
請求項１記載の発明は、第１配線（１２Ａ）を有する第１配線層（１２）と、前記第１配線層上に形成された第１層間膜（１３）と、前記第１層間膜上に形成され、第２配線（１４Ａ）を有する第２配線層（１４）と、前記第１層間膜に内蔵された第１半導体素子（Ｔｒ１）と、前記第２配線層上に形成された第２層間膜（１５）と、前記第２層間膜に内蔵され、前記第１半導体素子に対向配置された第２半導体素子（Ｔｒ２）と、前記第２層間膜上に形成され、第３配線（１６Ａ）を有する第３配線層（１６）と、前記第１配線と前記第１半導体素子の下側の表面に形成された主電極とを電気的に接続する第１接続金属部材（３１）と、前記第１半導体素子の上側の表面に形成された主電極と前記第２配線とを電気的に接続する第２接続金属部材（３２）と、前記第２配線と前記第２半導体素子の下側の表面に形成された主電極とを電気的に接続する第３接続金属部材（３４）と、前記第２半導体素子の上側の表面に形成された主電極と前記第３配線とを電気的に接続する第４接続金属部材（３５）と、平面視において、前記両半導体素子の領域の外側の領域に配置され、前記第１配線と前記第２配線または前記第２配線と前記第３配線とを接続する第５接続金属部材（３７，３８）とを含み、前記第１接続金属部材、第２接続金属部材、第３接続金属部材および第４接続金属部材それぞれの横断面積が、前記第５接続金属部材の横断面積より大きい、半導体装置（１）である。なお、括弧内の英数字は、後述の実施形態における対応構成要素等を表すが、むろん、この発明の範囲は当該実施形態に限定されない。以下、この項において同じ。
この発明では、各半導体素子の上側および下側には、それぞれ前記両半導体素子の領域の外側の領域に配置される接続金属部材に比べて横断面積が大きい接続金属部材が配置されている。このため、所定の加工が予め施された複数のシート状部材が、両半導体素子が内蔵されるように積み重ねられ、それらが一括して熱プレスされることによって、この半導体装置が製造される場合に、各半導体素子にかかる応力を低減することができる。これにより、製造工程において、半導体素子に割れが発生するのを抑制または防止できる。
請求項２記載の発明は、第１配線（１２Ａ）を有する第１配線層（１２）と、前記第１配線層上に形成された第１層間膜（１３）と、前記第１層間膜上に形成され、第２配線（１４Ａ）を有する第２配線層（１４）と、前記第１層間膜に内蔵された第１半導体素子（Ｔｒ１）と、前記第２配線層上に形成された第２層間膜（１５）と、前記第２層間膜に内蔵され、前記第１半導体素子に対向配置された第２半導体素子（Ｔｒ２）と、前記第２層間膜上に形成され、第３配線（１６Ａ）を有する第３配線層（１６）と、前記第１配線と前記第１半導体素子の下側の表面に形成された主電極とを電気的に接続する第１接続金属部材（３１）と、前記第１半導体素子の上側の表面に形成された主電極と前記第２配線とを電気的に接続する第２接続金属部材（３２）と、前記第２配線と前記第２半導体素子の下側の表面に形成された主電極とを電気的に接続する第３接続金属部材（３４）と、前記第２半導体素子の上側の表面に形成された主電極と前記第３配線とを電気的に接続する第４接続金属部材（３５）とを含み、前記第１接続金属部材および第２接続金属部材における前記主電極との接触面積が、それぞれ前記第１半導体素子の下側の表面および上側の表面の面積の５０％以上であり、前記第３接続金属部材および第４接続金属部材における前記主電極との接触面積が、それぞれ前記第２半導体素子の下側の表面および上側の表面の面積の５０％以上である、半導体装置（１）ある。
この発明では、各半導体素子の下側の表面および上側の表面の主電極に接続されている各接続金属部材の主電極との接触面積が、対応する半導体素子の表面の５０％以上である。このため、所定の加工が予め施された複数のシート状部材が、両半導体素子が内蔵されるように積み重ねられ、それらが一括して熱プレスされることによって、この半導体装置が製造される場合に、各半導体素子にかかる応力を低減することができる。これにより、製造工程において、半導体素子に割れが発生するのを抑制または防止できる。
請求項３記載の発明は、所定の加工が予め施された複数のシート状部材（Ｓ１〜Ｓ８）が、前記両半導体素子が内蔵されるように積み重ねられ、それらが一括して熱プレスされることによって、前記半導体装置が製造されている、請求項１または２のいずれか一項に記載の半導体装置である。
図１は、本発明の一実施形態に係るパワーモジュールの構成を示す断面図である。 図２は、図１の一部切欠き平面図である。 図３は、パワーモジュールの電気的構成を説明するための電気回路図である。 図４は、パワーモジュールの製造方法を説明するための説明図である。
以下、図面を参照して、この発明を、パワーモジュールに適用した場合の実施形態について説明する。
図１は、本発明の一実施形態に係るパワーモジュールの構成を示す断面図である。図２は、図１の一部切欠き平面図である。
パワーモジュール１は、平面視略正方形に形成されている。パワーモジュール１は、上下方向に間隔をおいて対向配置された第１スイッチング素子Ｔｒ１および第２スイッチング素子Ｔｒ２を含んでいる。
各スイッチング素子Ｔｒ１，Ｔｒ２は平面視で四角形状である。この実施形態では、各スイッチング素子Ｔｒ１，Ｔｒ２は、Ｎチャンネル型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成されている。各スイッチング素子Ｔｒ１，Ｔｒ２は、下側の表面にドレイン電極Ｄを有している。各スイッチング素子Ｔｒ１，Ｔｒ２は、上側の表面にソース電極Ｓおよびゲート電極Ｇを有している。この明細書では、ドレイン電極およびソース電極を総称して主電極といい、ゲート電極を制御電極という。
下部絶縁膜１１上に第１配線１２Ａを有する第１配線層１２が形成されている。第１配線層１２上には、第１層間膜１３が形成されている。第１層間膜１３上には、第２配線１４Ａを有する第２配線層１４が形成されている。第２配線１４Ａ間の間隙には、絶縁性樹脂１４Ｂが充填されている。第２配線層１４上には、第２層間膜１５が形成されている。第２層間膜１５上には、第３配線１６Ａを有する第３配線層１６が形成されている。第３配線１６Ａ間の間隙には、絶縁性樹脂１６Ｂが充填されている。第３配線層１６上には、上部絶縁膜１７が形成されている。
第１層間膜１３は、第１配線層１２の側から順に、第１絶縁膜２１、第２絶縁膜２２および第３絶縁膜２３が積層された構造を有している。第２層間膜１５は、第２配線層１４の側から順に、第４絶縁膜２４、第５絶縁膜２５および第６絶縁膜２６が積層された構造を有している。
この実施形態では、下部絶縁膜１１、第１絶縁膜２１、第２絶縁膜２２、第３絶縁膜２３、第４絶縁膜２４、第５絶縁膜２５、第６絶縁膜２６および上部絶縁膜１７は、絶縁性を有する熱可塑性樹脂から構成されている。第１配線１２Ａ、第２配線１４Ａおよび第３配線１６Ａは、銅によって構成されている。
第１スイッチング素子Ｔｒ１は、第１層間膜１３内に内蔵されている。具体的には、第１層間膜１３内の第２絶縁膜２２には、それを貫通する部品孔２２ａが形成されており、この部品孔２２ａに第１スイッチング素子Ｔｒ１が配置されている。
第２スイッチング素子Ｔｒ２は、第１スイッチング素子Ｔｒ１の真上位置に配置されている。具体的には、第２スイッチング素子Ｔｒ２は、第２層間膜１５内に内蔵されている。より具体的には、第２層間膜１５内の第５絶縁膜２５には、それを貫通する部品孔２５ａが形成されており、この部品孔２５ａに第２スイッチング素子Ｔｒ２が配置されている。
第１スイッチング素子Ｔｒ１のドレイン電極Ｄと第１配線１２Ａとの間は、第１絶縁膜２１を貫通する第１ビア３１によって電気的に接続されている。第１ビア３１は、平面視において、第１スイッチング素子２が配置されている領域内に配置されている。第１ビア３１は、平面視で略長方形である。第１ビア３１における第１スイッチング素子Ｔｒ１のドレイン電極Ｄとの接触面積は、第１スイッチング素子Ｔｒ１の下側の表面の面積の５０％以上の大きさに形成されている。
第１スイッチング素子Ｔｒ１のソース電極Ｓと第２配線１４Ａとの間は、第３絶縁膜２３を貫通する第２ビア３２によって電気的に接続されている。第２ビア３２は、平面視において、第１スイッチング素子Ｔｒ１が配置されている領域内に配置されている。第２ビア３２は、平面視で略長方形である。第２ビア３２における第１スイッチング素子Ｔｒ１のソース電極Ｓとの接触面積は、第１スイッチング素子Ｔｒ１の上側の表面の面積の５０％以上の大きさに形成されている。
第１スイッチング素子Ｔｒ１のゲート電極Ｇと第２配線１４Ａとの間は、第３絶縁膜２３を貫通する第３ビア３３によって電気的に接続されている。第３ビア３２は、平面視において、第１スイッチング素子Ｔｒ１が配置されている領域内に配置されている。第３ビア３３は、平面視が円形の円錐台形である。
第１スイッチング素子Ｔｒ１のソース電極Ｓが接続されている第２配線１４Ａと第２スイッチング素子Ｔｒ２のドレイン電極Ｄとの間は、第４絶縁膜２４を貫通する第４ビア３４によって電気的に接続されている。これにより、第１スイッチング素子Ｔｒ１のソース電極Ｓと第２スイッチング素子Ｔｒ２のドレイン電極Ｄとが電気的に接続されている。第４ビア３４は、平面視において、第２スイッチング素子Ｔｒ２が配置されている領域内に配置されている。第４ビア３４は、平面視で略長方形である。第４ビア３４における第２スイッチング素子Ｔｒ２のドレイン電極Ｄとの接触面積は、第２スイッチング素子Ｔｒ２の下側の表面の面積の５０％以上の大きさに形成されている。
第２スイッチング素子Ｔｒ２のソース電極Ｓと第３配線１６Ａとの間は、第６絶縁膜２６を貫通する第５ビア３５によって電気的に接続されている。第５ビア３５は、平面視において、第２スイッチング素子Ｔｒ２が配置されている領域内に配置されている。第５ビア３５は、平面視で略長方形である。第５ビア３５における第２スイッチング素子Ｔｒ２のソース電極Ｓとの接触面積は、第２スイッチング素子Ｔｒ２の上側の表面の面積の５０％以上の大きさに形成されている。
第２スイッチング素子Ｔｒ２のゲート電極Ｇと第３配線１６Ａとの間は、第６絶縁膜２６を貫通する第６ビア３６によって電気的に接続されている。第６ビア３６は、平面視において、第２スイッチング素子Ｔｒ２が配置されている領域内に配置されている。第６ビア３６は、平面視が円形の円錐台形である。
第１配線１２Ａと第２配線１４Ａとの間は、第１層間膜１３を貫通する第７ビア３７によって電気的に接続されている。第７ビア３７は、平面視において、第１スイッチング素子Ｔｒ２が配置されている領域よりも外側の領域に配置されている。第７ビア３７は、第１絶縁膜２１、第２絶縁膜２２および第３絶縁膜２３をそれぞれ貫通する３つの部分から構成されている。第７ビア３７を構成する３つの部分は、それぞれ平面視が円形の円錐台形である。
第２配線１４Ａと第３配線１６Ａとの間は、第２層間膜１５を貫通する第８ビア３８によって電気的に接続されている。第８ビア３８は、平面視において、第２スイッチング素子Ｔｒ２が配置されている領域よりも外側の領域に配置されている。第８ビア３８は、第４絶縁膜２４、第５絶縁膜２５および第６絶縁膜２６をそれぞれ貫通する３つの部分から構成されている。第８ビア３８を構成する３つの部分は、それぞれ平面視が円形の円錐台形である。各ビア３１〜３８は、たとえば、Ｓｎ／Ａｇから構成されている。
上部絶縁膜１７には、複数の端子が設けられている。各端子は上部絶縁膜１７を貫通している。これらの端子には、第１電源端子４１、第１ゲート端子４２、第２電源端子４３、第２ゲート端子４４および出力端子４５（図２参照）が含まれる。各電極４１〜４５は、たとえば、Ｓｎ／Ａｇから構成されている。
第１スイッチング素子Ｔｒ１のドレイン電極Ｄは、第１ビア３１、第１配線１２Ａ、第７ビア３７、第２配線１４Ａ、第８ビア３８および第３配線１６Ａを介して、第１電源端子４１に接続されている。第１スイッチング素子Ｔｒ１のソース電極Ｓは、第２ビア３２、第２配線１４Ａおよび第４ビア３４を介して、第２スイッチング素子Ｔｒ２のドレイン電極Ｄに接続されている。
第１スイッチング素子Ｔｒ１のゲート電極Ｇは、第３ビア３３、第２配線１４Ａおよび第２層間膜１５を貫通する図示されていないビアを介して、第１ゲート端子４２が接続されている第３配線１６Ａに接続されている。つまり、第１スイッチング素子Ｔｒ１のゲート電極Ｇは、第１ゲート端子４２に接続されている。
第２スイッチング素子Ｔｒ２のソース電極Ｓは、第５ビア３５および第３配線１６Ａを介して、第２電源端子４３に接続されている。第２スイッチング素子Ｔｒ２のゲート電極Ｓは、第６ビア３６および第３配線１６Ａを介して、第２ゲート端子４４に接続されている。
第１スイッチング素子２のソース電極Ｓおよび第２スイッチング素子３のドレイン電極Ｄが接続されている第２配線１４Ａは、第２層間膜１５を貫通する図示しないビアを介して、図示されていない第３配線１６Ａに接続されている。この第３配線１６Ａは、出力端子４５に接続されている。つまり、第１スイッチング素子２のソース電極Ｓと、第２スイッチング素子３のドレイン電極Ｄとは、出力端子４５に接続されている。
なお、第１ビア３１、第２ビア３２、第４ビア３４および第５ビア３５それぞれの横断面積は、第７ビア３７および第８ビア３８のいずれの横断面積よりも大きい。
図３は、パワーモジュール１の電気的構成を説明するための電気回路図である。
第１スイッチング素子Ｔｒ１および第２スイッチング素子Ｔｒ２には、それぞれ第１ダイオードＤｉ１および第２ダイオードＤｉ２が内蔵されている。これらのダイオードＤｉ１，Ｄｉ２は、寄生ダイオードまたはボディダイオードと呼ばれている。
第１スイッチング素子Ｔｒ１と第１ダイオードＤｉ１とは、ハイサイド回路５１を形成している。第２スイッチング素子Ｔｒ２と第２ダイオードＤｉ２とは、ローサイド回路５２を形成している。ハイサイド回路５１とローサイド回路５２とは、第１電源端子（正極側電源端子）４１と第２電源端子（負極側電源端子）４３との間に直列に接続されており、ハイサイド回路５１とローサイド回路５２との接続点５３に出力端子４５が接続されている。
第１ダイオードＤｉ１は、第１スイッチング素子Ｔｒ１に並列に接続されている。具体的には、第１ダイオードＤｉ１のアノードが第１スイッチング素子Ｔｒ１のソースＳに接続され、第１ダイオードＤｉ１のカソードが第１スイッチング素子Ｔｒ１のドレインＤに接続されている。第２ダイオードＤｉ２は、第２スイッチング素子Ｔｒ２に並列に接続されている。具体的には、第２ダイオードＤｉ２のアノードが第２スイッチング素子Ｔｒ２のソースＳに接続され、第２ダイオードＤｉ２のカソードが第２スイッチング素子Ｔｒ２のドレインＤに接続されている。
第１スイッチング素子Ｔｒ１のドレインＤは、第１電源端子４１に接続されている。第１スイッチング素子Ｔｒ１のソースＳは、第２スイッチング素子Ｔｒ２のドレインＤに接続されている。第２スイッチング素子Ｔｒ２のソースＳは、第２電源端子４３接続されている。第１スイッチング素子Ｔｒ１のソースＳと、第２スイッチング素子Ｔｒ２のドレインＤとの接続点５３は、出力端子４５に接続されている。第１スイッチング素子Ｔｒ１のゲートＧは、第１ゲート端子４２に接続されている。第２スイッチング素子Ｔｒ２のゲートＧは、第２ゲート端子４４に接続されている。
図４は、パワーモジュール１の製造方法を説明するための説明図である。
まず、図４に示されるように、所定の加工が施された複数のシート状部材Ｓ１〜Ｓ８（第１のシート状部材Ｓ１〜第８のシート状部材Ｓ８）を予め用意する。各シート状部材Ｓ１〜Ｓ８は、次のようにして作成される。
第１のシート状部材Ｓ１は、下部絶縁膜１１および第１配線１２Ａを形成するためのものである。第１のシート状部材Ｓ１は、片面に銅箔が接合された熱可塑性樹脂フィルムを基材としている。この基材の銅箔をエッチング加工することにより、下部絶縁膜１１としての可塑性樹脂フィルム上に第１配線１２Ａを形成する。これにより、第１のシート状部材Ｓ１が作成される。
第２のシート状部材Ｓ２は、第１絶縁膜２１を形成するためのものである。第２のシート状部材Ｓ２は、可塑性樹脂フィルムを基材としている。この基材に、第１ビア３１および第７ビア３７の一部分をそれぞれ形成するためのビア孔を含む複数のビア孔を形成する。そして、各ビア孔にＳｎ／Ａｇの金属ペースト６０を充填する。これにより、第２のシート状部材Ｓ２が作成される。
第３のシート状部材Ｓ３は、第２絶縁膜２２を形成するためのものである。第３のシート状部材Ｓ３は、可塑性樹脂フィルムを基材としている。この基材に、第１スイッチング素子Ｔｒ１を収納するための部品孔２２ａを形成する。また、この基材に、第７ビア３７の一部分を形成するためのビア孔を含む少なくとも１つのビア孔を形成する。そして、各ビア孔に金属ペースト６０を充填する。これにより、第３のシート状部材Ｓ３が作成される。
第４のシート状部材Ｓ４は、第３絶縁膜２３および第２配線１４Ａを形成するためのものである。第４のシート状部材Ｓ４は、片面に銅箔が接合された熱可塑性樹脂フィルムを基材としている。この基材の銅箔をエッチング加工することにより、第３絶縁膜２３としての可塑性樹脂フィルム上に第２配線１４Ａを形成する。また、第３絶縁膜２３としての可塑性樹脂フィルムに、第１スイッチング素子Ｔｒ１のソース電極Ｓおよびゲート電極Ｇをそれぞれ収納するための孔を形成する。さらに、第３絶縁膜２３としての可塑性樹脂フィルムに、第２ビア３２、第３ビア３３および第７ビア３７の一部分をそれぞれ形成するためのビア孔を含む複数のビア孔を形成する。そして、各ビア孔に金属ペースト６０を充填する。これにより、第４のシート状部材Ｓ４が作成される。
第５のシート状部材Ｓ５は、第４絶縁膜２４を形成するためのものである。第５のシート状部材Ｓ５は、可塑性樹脂フィルムを基材としている。この基材に、第４ビア３４および第８ビア３８の一部分をそれぞれ形成するためのビア孔を含む複数のビア孔を形成する。そして、各ビアに金属ペースト６０を充填する。これにより、第５のシート状部材Ｓ５が作成される。
第６のシート状部材Ｓ６は、第５絶縁膜２５を形成するためのものである。第６のシート状部材Ｓ６は、可塑性樹脂フィルムを基材としている。この基材に、第２スイッチング素子Ｔｒ２を収納するための部品孔２５ａを形成する。また、この基材に、第８ビア３８の一部分を形成するためのビア孔を含む複数のビア孔を形成する。そして、各ビア孔に金属ペースト６０を充填する。これにより、第６のシート状部材Ｓ６が作成される。
第７のシート状部材Ｓ７は、第６絶縁膜２６および第３配線１６Ａを形成するためのものである。第７のシート状部材Ｓ７は、片面に銅箔が接合された熱可塑性樹脂フィルムを基材としている。この基材の銅箔をエッチング加工することにより、第６絶縁膜２６としての可塑性樹脂フィルム上に第３配線１６Ａを形成する。また、第６絶縁膜２６としての可塑性樹脂フィルムに、第２スイッチング素子Ｔｒ２のソース電極Ｓおよびゲート電極Ｇをそれぞれ収納するための孔を形成する。さらに、第６絶縁膜２６としての可塑性樹脂フィルムに、第５ビア３５、第６ビア３６および第８ビア３８の一部分をそれぞれ形成するためのビア孔を含む複数のビア孔を形成する。そして、各ビア孔に金属ペースト６０を充填する。これにより、第７のシート状部材Ｓ７が作成される。
第８のシート状部材Ｓ８は、上部絶縁膜１７を形成するためのものである。第８のシート状部材Ｓ８は、可塑性樹脂フィルムを基材としている。この基材に、第１電源端子４１、第１ゲート端子４２、第２電源端子４３、第２ゲート端子４４および出力端子４５をそれぞれ形成するための端子形成用孔を含む複数の端子形成用孔を形成する。そして、各端子形成用孔に金属ペースト６０を充填する。これにより、第８のシート状部材Ｓ８が作成される。
次に、第１〜第３のシート状部材Ｓ１〜Ｓ３を積み重ねる。そして、第３のシート状部材Ｓ３の部品孔２２ａに第１スイッチング素子Ｔｒ１を収納する。この後、その上に、第４〜第６のシート状部材Ｓ４〜Ｓ６を積み重ねる。そして、第６のシート状部材Ｓ６の部品孔２５ａに第２スイッチング素子Ｔｒ２を収納する。この後、その上に、第７および第８のシート状部材Ｓ７，Ｓ８を積み重ねる。最後に、これらの積層体に対して熱プレスを行う。
これにより、金属ペースト６０が焼結する。これにより、各ビア３１〜３８等および各端子４１〜４５が形成され、シート状部材間の電気的接合と、スイッチング素子Ｔｒ１，Ｔｒ２の電極とビアとの電気的接合とが行われる。また、熱可塑性樹脂の流動により、熱可塑性樹脂（絶縁性樹脂）が間隙に充填されるとともに、スイッチング素子Ｔｒ１，Ｔｒ２が樹脂封止される。これにより、第２配線１４Ａ間の間隙に絶縁性樹脂１４Ｂが充填されるとともに、第３配線１６Ａ間の間隙に絶縁性樹脂１６Ｂが充填される。このようにして、図１〜図３に示すパワーモジュールが得られる。
前記実施形態では、第１スイッチング素子Ｔｒ１の下側の表面のドレイン電極Ｄおよび上側の表面のソース電極Ｓには、それぞれ、第１ビア３１および第２ビア３２が接続されている。これらのビア３１，３２における対応する電極Ｄ，Ｓとの接触面積は、第１スイッチング素子Ｔｒ１の対応する電極Ｄ，Ｓが形成されている表面の面積の５０％以上に形成されている。また、第２スイッチング素子Ｔｒ２の下側の表面のドレイン電極Ｄおよび上側の表面のソース電極Ｓには、それぞれ、第４ビア３４および第５ビア３５が接続されている。これらのビア３４，３５における対応する電極Ｄ，Ｓとの接触面積は、第２スイッチング素子Ｔｒ２の対応する電極Ｄ，Ｓが形成されている表面の面積の５０％以上に形成されている。このため、このパワーモジュール１が製造される場合に、各スイッチング素子Ｔｒ１，Ｔｒ２にかかる応力を低減することができる。これにより、製造工程において、パワーモジュール１に割れが発生するのを抑制または防止できる。
以上、本発明の一実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。たとえば、前述の実施形態では、スイッチング素子Ｔｒ１，Ｔｒ２は、ＭＯＳＦＥＴから構成されているが、他の半導体素子であってもよい。たとえば、スイッチング素子Ｔｒ１，Ｔｒ２は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。この場合には、ＩＧＢＴのコレクタ電極およびエミッタ電極が主電極となり、ＩＧＢＴのゲート電極が制御電極となる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１…パワーモジュール、１２…第１配線層、１２Ａ…第１配線、１３…第１層間膜、１４…第２配線層、１４Ａ…第２配線、１５…第２層間膜、１６…第３配線層、１６Ａ…第３配線、３１…第１ビア（第１接続金属部材）、３２…第２ビア（第２接続金属部材）、３４…第４ビア（第３接続金属部材）、３５…第５ビア（第４接続金属部材）、３７…第７ビア（第５接続金属部材）、３８…第８ビア（第５接続金属部材）、Ｓ１〜Ｓ８…シート状部材、Ｔｒ１，Ｔｒ２…スイッチング素子（半導体素子）

Claims (3)

  1. 第１配線を有する第１配線層と、
    前記第１配線層上に形成された第１層間膜と、
    前記第１層間膜上に形成され、第２配線を有する第２配線層と、
    前記第１層間膜に内蔵された第１半導体素子と、
    前記第２配線層上に形成された第２層間膜と、
    前記第２層間膜に内蔵され、前記第１半導体素子に対向配置された第２半導体素子と、
    前記第２層間膜上に形成され、第３配線を有する第３配線層と、
    前記第１配線と前記第１半導体素子の下側の表面に形成された主電極とを電気的に接続する第１接続金属部材と、
    前記第１半導体素子の上側の表面に形成された主電極と前記第２配線とを電気的に接続する第２接続金属部材と、
    前記第２配線と前記第２半導体素子の下側の表面に形成された主電極とを電気的に接続する第３接続金属部材と、
    前記第２半導体素子の上側の表面に形成された主電極と前記第３配線とを電気的に接続する第４接続金属部材と、
    平面視において、前記両半導体素子の領域の外側の領域に配置され、前記第１配線と前記第２配線または前記第２配線と前記第３配線とを接続する第５接続金属部材とを含み、
    前記第１接続金属部材、第２接続金属部材、第３接続金属部材および第４接続金属部材それぞれの横断面積が、前記第５接続金属部材の横断面積より大きい、半導体装置。
  2. 第１配線を有する第１配線層と、
    前記第１配線層上に形成された第１層間膜と、
    前記第１層間膜上に形成され、第２配線を有する第２配線層と、
    前記第１層間膜に内蔵された第１半導体素子と、
    前記第２配線層上に形成された第２層間膜と、
    前記第２層間膜に内蔵され、前記第１半導体素子に対向配置された第２半導体素子と、
    前記第２層間膜上に形成され、第３配線を有する第３配線層と、
    前記第１配線と前記第１半導体素子の下側の表面に形成された主電極とを電気的に接続する第１接続金属部材と、
    前記第１半導体素子の上側の表面に形成された主電極と前記第２配線とを電気的に接続する第２接続金属部材と、
    前記第２配線と前記第２半導体素子の下側の表面に形成された主電極とを電気的に接続する第３接続金属部材と、
    前記第２半導体素子の上側の表面に形成された主電極と前記第３配線とを電気的に接続する第４接続金属部材とを含み、
    前記第１接続金属部材および第２接続金属部材における前記主電極との接触面積が、それぞれ前記第１半導体素子の下側の表面および上側の表面の面積の５０％以上であり、前記第３接続金属部材および第４接続金属部材における前記主電極との接触面積が、それぞれ前記第２半導体素子の下側の表面および上側の表面の面積の５０％以上である、半導体装置。
  3. 所定の加工が予め施された複数のシート状部材が、前記両半導体素子が内蔵されるように積み重ねられ、それらが一括して熱プレスされることによって、前記半導体装置が製造されている、請求項１または２に記載の半導体装置。
JP2013140748A 2013-07-04 2013-07-04 半導体装置 Pending JP2015015350A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2013140748A JP2015015350A (ja) 2013-07-04 2013-07-04 半導体装置
CN201410311866.4A CN104282668A (zh) 2013-07-04 2014-07-02 半导体装置
EP14175640.3A EP2822032B1 (en) 2013-07-04 2014-07-03 Method of manufacturing a semiconductor device
US14/323,382 US9165927B2 (en) 2013-07-04 2014-07-03 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013140748A JP2015015350A (ja) 2013-07-04 2013-07-04 半導体装置

Publications (1)

Publication Number Publication Date
JP2015015350A true JP2015015350A (ja) 2015-01-22

Family

ID=51063319

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013140748A Pending JP2015015350A (ja) 2013-07-04 2013-07-04 半導体装置

Country Status (4)

Country Link
US (1) US9165927B2 (ja)
EP (1) EP2822032B1 (ja)
JP (1) JP2015015350A (ja)
CN (1) CN104282668A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016195179A (ja) * 2015-03-31 2016-11-17 アイシン・エィ・ダブリュ株式会社 スイッチング素子ユニット
WO2017094185A1 (ja) * 2015-12-04 2017-06-08 ルネサスエレクトロニクス株式会社 半導体チップおよび半導体装置並びに電子装置
JP2020502824A (ja) * 2016-12-12 2020-01-23 アンスティテュ ヴェデコム 電力スイッチングモジュール、電力スイッチングモジュールを一体化した変換器、および製造方法
JP2021520068A (ja) * 2018-03-30 2021-08-12 アンスティテュ ヴェデコム 電力スイッチングモジュラ素子および複数のモジュラ素子の取り外し可能なアセンブリ
WO2023190839A1 (ja) * 2022-03-31 2023-10-05 株式会社Flosfia 半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090189291A1 (en) * 2008-01-24 2009-07-30 Infineon Technologies Ag Multi-chip module
JP2012074497A (ja) * 2010-09-28 2012-04-12 Denso Corp 回路基板

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6882010B2 (en) * 2002-10-03 2005-04-19 Micron Technology, Inc. High performance three-dimensional TFT-based CMOS inverters, and computer systems utilizing such novel CMOS inverters
JP4103549B2 (ja) * 2002-10-31 2008-06-18 株式会社デンソー 多層配線基板の製造方法及び多層配線基板
US7915723B2 (en) * 2004-01-29 2011-03-29 Casio Computer Co., Ltd. Transistor array, manufacturing method thereof and image processor
DE102006021959B4 (de) * 2006-05-10 2011-12-29 Infineon Technologies Ag Leistungshalbleiterbauteil und Verfahren zu dessen Herstellung
KR100788213B1 (ko) 2006-11-21 2007-12-26 삼성전기주식회사 전자소자 내장형 인쇄회로기판의 제조방법
JP4894910B2 (ja) * 2009-01-15 2012-03-14 株式会社デンソー 半導体装置の製造方法及び半導体装置並びにその半導体装置を内蔵する多層基板
US8120158B2 (en) * 2009-11-10 2012-02-21 Infineon Technologies Ag Laminate electronic device
JP5589601B2 (ja) 2010-06-24 2014-09-17 日本電気株式会社 集積回路素子内蔵基板及び該集積回路素子内蔵基板に内蔵される集積回路素子
JP5589735B2 (ja) 2010-10-06 2014-09-17 日本電気株式会社 電子部品内蔵基板及びその製造方法
US9147631B2 (en) * 2013-04-17 2015-09-29 Infineon Technologies Austria Ag Semiconductor power device having a heat sink

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090189291A1 (en) * 2008-01-24 2009-07-30 Infineon Technologies Ag Multi-chip module
JP2012074497A (ja) * 2010-09-28 2012-04-12 Denso Corp 回路基板

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016195179A (ja) * 2015-03-31 2016-11-17 アイシン・エィ・ダブリュ株式会社 スイッチング素子ユニット
WO2017094185A1 (ja) * 2015-12-04 2017-06-08 ルネサスエレクトロニクス株式会社 半導体チップおよび半導体装置並びに電子装置
JPWO2017094185A1 (ja) * 2015-12-04 2018-09-13 ルネサスエレクトロニクス株式会社 半導体チップおよび半導体装置並びに電子装置
US10777475B2 (en) 2015-12-04 2020-09-15 Renesas Electronics Corporation Semiconductor chip, semiconductor device, and electronic device
JP2020502824A (ja) * 2016-12-12 2020-01-23 アンスティテュ ヴェデコム 電力スイッチングモジュール、電力スイッチングモジュールを一体化した変換器、および製造方法
JP2021520068A (ja) * 2018-03-30 2021-08-12 アンスティテュ ヴェデコム 電力スイッチングモジュラ素子および複数のモジュラ素子の取り外し可能なアセンブリ
WO2023190839A1 (ja) * 2022-03-31 2023-10-05 株式会社Flosfia 半導体装置

Also Published As

Publication number Publication date
EP2822032A3 (en) 2015-06-17
EP2822032B1 (en) 2017-02-01
US20150008534A1 (en) 2015-01-08
CN104282668A (zh) 2015-01-14
EP2822032A2 (en) 2015-01-07
US9165927B2 (en) 2015-10-20

Similar Documents

Publication Publication Date Title
EP2546874B1 (en) Stacked Half-Bridge Power Module
US9059009B2 (en) Semiconductor device
CN106558605A (zh) 半导体器件及其制造方法
JP6408857B2 (ja) ゲートドライバユニットおよびパワーモジュール
JP2015015350A (ja) 半導体装置
JP6358129B2 (ja) 電力変換装置
JP2009295961A (ja) 半導体装置およびその製造方法
WO2015029159A1 (ja) 半導体装置
JP5811072B2 (ja) パワーモジュール
JPWO2018096735A1 (ja) 半導体モジュール
JP2015099846A (ja) 半導体装置および半導体装置の製造方法
JP2014060325A (ja) 半導体装置
JP2008270527A (ja) 電力用半導体モジュール
CN104425429B (zh) 具有多层裸片组块的半导体封装
JP2012074730A (ja) 電力用半導体モジュール
JP2015119048A (ja) 半導体装置
JP2009141288A (ja) 電力用半導体モジュール
CN109585436B (zh) 一种穿插分支布局的功率模块
KR101766082B1 (ko) 파워모듈
JP2015015349A (ja) 半導体装置
JP2018041949A (ja) ブリッジレッグ回路組立品およびフルブリッジ回路組立品
JP6316221B2 (ja) 半導体装置
WO2018180235A1 (ja) 半導体パッケージ装置、およびその製造方法
JP2015015351A (ja) 半導体装置
CN105097756A (zh) 半导体模块

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160630

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170426

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170511

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20171109