JPWO2006137111A1 - 不揮発性半導体記憶装置及びその書き込み方法 - Google Patents

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Abstract

高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子を有する不揮発性半導体記憶装置の書き込み方法において、抵抗記憶素子に電圧を印加して高抵抗状態から低抵抗状態に切り換える際に、抵抗記憶素子に流れる電流値を規定することにより、抵抗記憶素子に、規定した電流値に応じた低抵抗値の低抵抗状態を記憶させる。

Description

本発明は、不揮発性半導体記憶装置に係り、特に、抵抗値が異なる複数の抵抗状態を記憶する抵抗記憶素子を用いた不揮発性半導体記憶装置及びその書き込み方法に関する。
近年、新たなメモリ素子として、ＲＲＡＭ（Resistance Random Access Memory）と呼ばれる不揮発性半導体記憶装置が注目されている。ＲＲＡＭは、抵抗値が異なる複数の抵抗状態を記憶し、外部から電気的刺激を与えることにより抵抗状態が変化する抵抗記憶素子を用い、抵抗記憶素子の高抵抗状態と低抵抗状態とを例えば情報の“０”と“１”とに対応づけることにより、メモリ素子として利用するものである。ＲＲＡＭは、高速性、大容量性、低消費電力性等、そのポテンシャルの高さから、その将来性が期待されている。
抵抗記憶素子は、電圧の印加により抵抗状態が変化する抵抗記憶材料を一対の電極間に狭持したものである。抵抗記憶材料としては、代表的なものとして遷移金属を含む酸化物材料が知られており、電気的特性の違いから大きく２つに分類することができる。
１つは、高抵抗状態と低抵抗状態との間で抵抗状態を変化するために互いに異なる極性の電圧を用いるものであり、クロム（Ｃｒ）等の不純物を微量にドープしたＳｒＴｉＯ３やＳｒＺｒＯ３、或いは超巨大磁気抵抗（ＣＭＲ：Colossal Magneto-Resistance）を示すＰｒ１−ｘＣａｘＭｎＯ３やＬａ１−ｘＣａｘＭｎＯ３等が該当する。このような双極性の材料を用いたＲＲＡＭは、例えば特許文献１、非特許文献１及び非特許文献２に記載されている。
もう１つは、高抵抗状態と低抵抗状態との間で抵抗状態を変化するために同じ極性の電圧を用いるものであり、例えばＮｉＯｘやＴｉＯｘのような単一の遷移金属の酸化物等が該当する。このような単極性の材料を用いたＲＲＡＭは、例えば非特許文献３に記載されている。
米国特許第６４７３３３２号明細書 特開２００５−０２５９１４号公報 A. Beck et al., Appl. Phys. Lett. Vol. 77, p. 139 (2001) W. W. Zhuang et al., Tech. Digest IEDM 2002, p.193 I. G. Baek et al., Tech. Digest IEDM 2004, p.587
半導体記憶装置では、単位面積当たりの記憶容量を増加するために、素子自体を微細化する検討のほか、多値メモリについての検討も行われている。多値メモリとは、一のメモリセルが“０”又は“１”の何れかの状態をとりうる通常の２値メモリとは異なり、一のメモリセルが３以上の状態をとりうるメモリ素子である。
ＲＲＡＭにおいても、多値メモリに関する検討は行われている。例えば特許文献１及び非特許文献２には、双極性の抵抗記憶材料に印加する電圧パルスの振幅又は幅を変化させると、それに対応して低抵抗状態の抵抗の絶対値が変わることが記載されている。そして、高抵抗・低抵抗の２つの抵抗だけでなく両者の中間の抵抗を持つ低抵抗状態等をも利用することにより、多値メモリを構成しうる可能性が示されている。
しかしながら、印加電圧パルスの振幅又は幅により抵抗値を制御する方法では、２状態よりも多くの抵抗状態を再現性よく実現することが困難であり、双極性の抵抗記憶材料を用いた多値メモリは実現されていなかった。
また、単極性の抵抗記憶材料については、例えば非特許文献３に２値メモリとしての報告があるのみであり、多値化の手法は提供されていなかった。
また、抵抗記憶素子に電圧を印加して抵抗記憶材料を高抵抗状態から低抵抗状態に変化させる従来の手法では、急激な抵抗値の減少によって書き換えに必要とする以上の大電流が流れてしまう。このような大電流は、抵抗記憶材料の劣化を早める原因となっていた。
本発明の目的は、抵抗値が異なる複数の抵抗状態を記憶する抵抗記憶素子を用いた不揮発性半導体記憶装置において、２以上の抵抗状態を再現性よく実現しうる不揮発性半導体記憶装置及びその書き込み方法を提供することにある。
また、本発明の他の目的は、抵抗記憶素子を高抵抗状態から低抵抗状態にスイッチさせる際、素子に大電流が流れるのを防止しうる不揮発性半導体記憶装置及びその書き込み方法を提供することにある。
本発明の一観点によれば、高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子を有する不揮発性半導体記憶装置の書き込み方法であって、前記抵抗記憶素子に電圧を印加して前記高抵抗状態から前記低抵抗状態に切り換える際に、前記抵抗記憶素子に流れる電流値を規定することにより、前記抵抗記憶素子に、規定した前記電流値に応じた低抵抗値の前記低抵抗状態を記憶させることを特徴とする不揮発性半導体記憶装置の書き込み方法が提供される。
また、本発明の他の観点によれば、高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、前記抵抗記憶素子に直列に接続された可変抵抗素子と、前記抵抗記憶素子に電圧を印加して前記高抵抗状態から前記低抵抗状態に切り換える際に、前記抵抗記憶素子に流れる電流値を規定することにより、前記抵抗記憶素子に、規定した前記電流値に応じた低抵抗値の前記低抵抗状態を記憶させる電流制限回路とを有することを特徴とする不揮発性半導体記憶装置が提供される。
また、本発明の更に他の観点によれば、高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、前記抵抗記憶素子の一方の端部に一方の端部が直列に接続された選択トランジスタとをそれぞれ有し、マトリクス状に配置された複数のメモリセルと、第１の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第１の方向に並ぶ前記メモリセルの前記選択トランジスタのゲート電極に接続された複数の第１の信号線と、第１の方向と交差する第２の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第２の方向に並ぶ前記メモリセルの前記抵抗記憶素子の他方の端部側に接続された複数の第２の信号線と、前記第１の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第１の方向に並ぶ前記メモリセルの前記選択トランジスタの他方の端部側に接続された複数の第３の信号線と、前記抵抗記憶素子の前記他方の端部側に直列に接続された可変抵抗素子と、前記抵抗記憶素子に電圧を印加して前記高抵抗状態から前記低抵抗状態に切り換える際に、前記抵抗記憶素子に流れる電流値を規定することにより、前記抵抗記憶素子に、規定した前記電流値に応じた低抵抗値の前記低抵抗状態を記憶させる電流制限回路とを有することを特徴とする不揮発性半導体記憶装置が提供される。
本発明によれば、抵抗値が異なる複数の抵抗状態を記憶する抵抗記憶素子を用いた不揮発性半導体記憶装置において、抵抗記憶素子を高抵抗状態から低抵抗状態にスイッチする際に、抵抗記憶素子に直列に抵抗素子を接続し、抵抗記憶素子に大電流が流れるのを防止するので、大電流が流れることによる抵抗記憶素子の破壊や劣化を防止することができる。また、この抵抗素子の抵抗値により、抵抗記憶素子が低抵抗状態のときの抵抗値を制御することができる。これにより、多値メモリを容易に実現することができる。
双極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフである。 単極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフである。 電流制限の設定値を変化したときの単極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフである。 単極性抵抗記憶材料を用いた抵抗記憶素子のフォーミング処理を説明する電流−電圧特性のグラフである。 本発明の第１実施形態による不揮発性半導体記憶装置の構造を示す回路図（その１）である。 本発明の第１実施形態による不揮発性半導体記憶装置の構造を示す回路図（その１）である。 本発明の第１実施形態による不揮発性半導体記憶装置の書き込み方法を示すタイムチャート（その１）である。 本発明の第１実施形態による不揮発性半導体記憶装置の書き込み方法を示すタイムチャート（その２）である。 本発明の第１実施形態による不揮発性半導体記憶装置の読み出し方法を示すタイムチャートである。 本発明の第３実施形態による不揮発性半導体記憶装置の構造を示す回路図（その１）である。 本発明の第３実施形態による不揮発性半導体記憶装置の構造を示す回路図（その２）である。 本発明の第５実施形態による不揮発性半導体記憶装置及びその書き込み方法を示す回路図である。 本発明の第６実施形態による不揮発性半導体記憶装置の構造を示す平面図である。 本発明の第６実施形態による不揮発性半導体記憶装置の構造を示す概略断面図である。 本発明の第６実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１）である。 本発明の第６実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その２）である。 本発明の実施形態の変形例による不揮発性半導体記憶装置の構造を示す回路図（その１）である。 本発明の実施形態の変形例による不揮発性半導体記憶装置の構造を示す回路図（その２）である。
符号の説明
１０…メモリセル
１２…抵抗記憶素子
１４…セル選択トランジスタ
１６…ビット線選択トランジスタ
１８…電流制御用トランジスタ
２０…シリコン基板
２２…素子分離膜
２４，３０…ゲート電極
２６，２８，３２，３４…ソース／ドレイン領域
３６，５６，６４…層間絶縁膜
３８，４０，４２，４４，５８，６０，６６…コンタクトプラグ
４６…ソース線
４８…下部電極
５０…抵抗記憶材料層
５２…上部電極
５４…抵抗記憶素子
６２…配線層
６８…ビット線
［第１実施形態］
本発明の第１実施形態による不揮発性半導体記憶装置及びその書き込み方法について図１乃至図９を用いて説明する。
図１は双極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフ、図２は単極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフ、図３は電流制限の設定値を変化したときの単極性抵抗記憶材料の電流−電圧特性を示すグラフ、図４は単極性抵抗記憶材料を用いた抵抗記憶素子のフォーミング処理を説明する電流−電圧特性のグラフ、図５及び図６は本実施形態による不揮発性半導体記憶装置の構造を示す回路図、図７及び図８は本実施形態による不揮発性半導体記憶装置の書き込み方法を示すタイムチャート、図９は本実施形態による不揮発性半導体記憶装置の読み出し方法を示すタイムチャートである。
はじめに、抵抗記憶素子の基本動作について図１及び図２を用いて説明する。
抵抗記憶素子は、一対の電極間に抵抗記憶材料が狭持されたものである。抵抗記憶材料は、その多くが遷移金属を含む酸化物材料であり、電気的特性の違いから大きく２つに分類することができる。
１つは、高抵抗状態と低抵抗状態との間で抵抗状態を変化するために互いに異なる極性の電圧を用いるものであり、クロム（Ｃｒ）等の不純物を微量にドープしたＳｒＴｉＯ３やＳｒＺｒＯ３、或いは超巨大磁気抵抗（ＣＭＲ：Colossal Magneto-Resistance）を示すＰｒ１−ｘＣａｘＭｎＯ３やＬａ１−ｘＣａｘＭｎＯ３等が該当する。以下、抵抗状態の書き換えに極性の異なる電圧を要するこのような抵抗記憶材料を、双極性抵抗記憶材料と呼ぶ。
他方は、高抵抗状態と低抵抗状態との間で抵抗値を変化するために、極性の同じ電圧を必要とする材料であり、例えばＮｉＯｘやＴｉＯｘのような単一の遷移金属の酸化物等が該当する。以下、抵抗状態の書き換えに極性が同じ電圧を要するこのような抵抗記憶材料を、単極性抵抗記憶材料と呼ぶ。
図１は、双極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフであり、非特許文献１に記載されたものである。このグラフは、典型的な双極性抵抗記憶材料であるＣｒドープのＳｒＺｒＯ３を用いた場合である。
初期状態において、抵抗記憶素子は高抵抗状態であると考える。
印加電圧が０Ｖの状態から徐々に負電圧を増加していくと、その時に流れる電流は曲線ａに沿って矢印の方向に変化し、その絶対値は徐々に増加する。印加する負電圧が更に大きくなり約−０．５Ｖを超えると、抵抗記憶素子が高抵抗状態から低抵抗状態へスイッチする。これに伴い、電流の絶対値が急激に増加し、電流−電圧特性は点Ａから点Ｂに遷移する。なお、以下の説明では、抵抗記憶素子を高抵抗状態から低抵抗状態へ変化する動作を「セット」と呼ぶ。
点Ｂの状態から徐々に負電圧を減少していくと、電流は曲線ｂに沿って矢印の方向に変化し、その絶対値は徐々に減少する。印加電圧が０Ｖに戻ると、電流も０Ａとなる。
印加電圧が０Ｖの状態から徐々に正電圧を増加していくと、電流値は曲線ｃに沿って矢印の方向に変化し、その絶対値は徐々に増加する。印加する正電圧が更に大きくなり約０．５Ｖを超えると、抵抗記憶素子が低抵抗状態から高抵抗状態にスイッチする。これに伴い、電流の絶対値が急激に減少し、電流−電圧特性は点Ｃから点Ｄに遷移する。なお、以下の説明では、抵抗記憶素子を低抵抗状態から高抵抗状態へ変化する動作を「リセット」と呼ぶ。
点Ｄの状態から徐々に正電圧を減少していくと、電流は曲線ｄに沿って矢印の方向に変化し、その絶対値は徐々に減少する。印加電圧が０Ｖに戻ると、電流も０Ａとなる。
それぞれの抵抗状態は、約±０．５Ｖの範囲で安定であり、電源を切っても保たれる。すなわち、高抵抗状態では、印加電圧が点Ａの電圧の絶対値よりも低ければ、電流−電圧特性は曲線ａ，ｄに沿って線形的に変化し、高抵抗状態が維持される。同様に、低抵抗状態では、印加電圧が点Ｃの電圧の絶対値よりも低ければ、電流−電圧特性は曲線ｂ，ｃに沿って線形的に変化し、低抵抗状態が維持される。
このように、双極性抵抗記憶材料を用いた抵抗記憶素子は、高抵抗状態と低抵抗状態との間で抵抗状態を変化するために、互いに異なる極性の電圧を印加するものである。
図２は、単極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフである。このグラフは、典型的な単極性抵抗記憶材料であるＴｉＯｘを用いた場合である。
初期状態において、抵抗記憶素子は高抵抗状態であると考える。
印加電圧を０Ｖから徐々に増加していくと、電流は曲線ａに沿って矢印の方向に変化し、その絶対値は徐々に増加する。印加電圧が更に大きくなり約１．３Ｖを超えると、抵抗記憶素子が高抵抗状態から低抵抗状態にスイッチ（セット）する。これに伴い、電流の絶対値が急激に増加し、電流−電圧特性は点Ａから点Ｂに遷移する。なお、図２において点Ｂにおける電流値が約２０ｍＡで一定になっているのは、急激な電流の増加による素子の破壊を防止するために電流制限を施しているためである。
点Ｂの状態から徐々に電圧を減少していくと、電流は曲線ｂに沿って矢印の方向に変化し、その絶対値は徐々に減少する。印加電圧が０Ｖに戻ると、電流も０Ａとなる。
印加電圧を０Ｖから再度徐々に増加していくと、電流は曲線ｃに沿って矢印の方向に変化し、その絶対値は徐々に増加する。印加する正電圧が更に大きくなり約１．２Ｖを超えると、抵抗記憶素子が低抵抗状態から高抵抗状態にスイッチ（リセット）する。これに伴い、電流の絶対値が急激に減少し、電流−電圧特性は点Ｃから点Ｄに遷移する。
点Ｄの状態から徐々に電圧を減少していくと、電流は曲線ｄに沿って矢印の方向に変化し、その絶対値は徐々に減少する。印加電圧が０Ｖに戻ると、電流も０Ａとなる。
それぞれの抵抗状態は、約１．０Ｖ以下で安定であり、電源を切っても保たれる。すなわち、高抵抗状態では、印加電圧が点Ａの電圧よりも低ければ、電流−電圧特性は曲線ａに沿って線形的に変化し、高抵抗状態が維持される。同様に、低抵抗状態では、印加電圧が点Ｃの電圧よりも低ければ、電流−電圧特性は曲線ｃに沿って変化し、低抵抗状態が維持される。
このように、単極性抵抗記憶材料を用いた抵抗記憶素子は、高抵抗状態と低抵抗状態との間で抵抗状態を変化するために、極性の同じ電圧を印加するものである。
上述の通り、抵抗記憶素子を低抵抗状態にセットする場合、抵抗値の急激な変化を伴うため、流れる電流が急激に増加して素子を破壊する虞がある。このため、抵抗記憶素子を低抵抗状態にセットする際には、素子に所定値以上の電流が流れないように電流制限を施すことが望ましい。電流制限は、抵抗記憶素子が低抵抗状態のときの抵抗値に対して無視できない程度の抵抗値を有する抵抗素子を、抵抗記憶素子に直列に接続することにより簡単に実現することができる。
この電流制限について本願発明者が鋭意検討を行ったところ、電流制限の設定値により、低抵抗状態にセットしたときの抵抗値を制御できることが初めて明らかとなった。以下、単極性抵抗記憶材料を用いた抵抗記憶素子を例にして、電流制限の設定値により抵抗値を制御する方法について説明する。
図３は、電流制限の設定値を１０ｍＡ、１５ｍＡ、２０ｍＡと変えた場合における抵抗記憶素子の電流−電圧特性を示すグラフである。図中、点線が１０ｍＡの場合、一点鎖線が１５ｍＡの場合、実線が２０ｍＡの場合である。
図３に示すように、電流制限の設定値を変化すると、抵抗記憶素子の電流−電圧特性が変化する。電流制限の設定値が１０ｍＡの場合、低抵抗状態にセットした後に印加電圧を下げていくと、電流値は曲線ａに沿って減少していき、原点まで戻る。電流制限の設定値が１５ｍＡの場合、低抵抗状態にセットした後に印加電圧を下げていくと、電流値は曲線ａよりも急峻な曲線ｂに沿って減少していき、原点まで戻る。電流制限の設定値が２０ｍＡの場合、低抵抗状態にセットした後に印加電圧を下げていくと、電流値は曲線ｂよりも更に急峻な曲線ｃに沿って減少していき、原点まで戻る。
原点まで戻った後に再び電圧を徐々に印加していくと、電流制限の設定値が１０ｍＡの場合には曲線ａに沿って電流値が増加していき、電流制限の設定値が１５ｍＡの場合には曲線ｂに沿って電流値が増加していき、電流制限の設定値が２０ｍＡの場合には曲線ｃに沿って電流値が増加していく。すなわち、抵抗記憶素子は、電流制限の設定値が大きいほどに小さい抵抗値にセットされている。
印加電圧を更に増加していくと、電流値が急激に減少し、抵抗記憶素子は高抵抗状態にリセットされる。その後印加電圧を下げていくと、電流値は曲線ｄに沿って減少していき、原点まで戻る。なお、リセットに必要な電圧は、図３に示すように、セットの際の電流制限の設定値が高いほど高くなる。
このように、抵抗記憶素子を低抵抗状態にセットする際の電流制限の設定値を変化することにより、低抵抗状態における抵抗記憶素子の抵抗値を制御することができる。また、このときの抵抗値は、抵抗記憶素子をリセットしない限り保存される。したがって、電流制限の設定値を変化して抵抗記憶素子をセットすることにより、抵抗記憶素子を多値のメモリとして用いることができる。
なお、上記材料を用いて抵抗記憶素子を形成する場合、素子形成直後の初期状態では図１及び図２に示すような特性は得られない。抵抗記憶材料を高抵抗状態と低抵抗状態との間で可逆的に変化しうる状態にするためには、フォーミングと呼ばれる処理が必要である。
図４は、図２及び図３の場合と同じ単極性抵抗記憶材料を用いた抵抗記憶素子のフォーミング処理を説明する電流−電圧特性である。
素子形成直後の初期状態では、図４に示すように、高抵抗であり且つ絶縁耐圧は８Ｖ程度と非常に高くなっている。この絶縁耐圧は、セットやリセットに必要な電圧と比較して極めて高い値である。初期状態では、セットやリセットというような抵抗状態の変化は生じない。
初期状態においてこの絶縁耐圧よりも高い電圧を印加すると、図４に示すように、素子に流れる電流値が急激に増加し、すなわち抵抗記憶素子のフォーミングが行われる。このようなフォーミングを行うことにより、抵抗記憶素子は図２に示すような電流−電圧特性を示すようになり、低抵抗状態と高抵抗状態とを可逆的に変化することができるようになる。一度フォーミングを行った後は、抵抗記憶素子が初期状態に戻ることはない。
フォーミング前の初期状態における抵抗記憶素子は、高い抵抗値を有しており、フォーミング後の高抵抗状態と混同する虞がある。そこで、本願明細書において高抵抗状態というときはフォーミング後の抵抗記憶素子の高抵抗状態を表すものとし、低抵抗状態というときはフォーミング後の抵抗記憶素子の低抵抗状態を表すものとし、初期状態というときはフォーミングを行う前の抵抗記憶素子の状態を表すものとする。
なお、以上の説明では単極性抵抗記憶材料の場合について述べたが、双極性抵抗記憶材料の場合も同様である。
次に、本実施形態による不揮発性半導体記憶装置の構造について図５及び図６を用いて説明する。
図５及び図６は本実施形態による不揮発性半導体記憶装置の構造を示す回路図である。
本実施形態による不揮発性半導体記憶装置のメモリセル１０は、図５に示すように、抵抗記憶素子１２と、セル選択トランジスタ１４とを有している。抵抗記憶素子１２は、その一端がビット線ＢＬに接続され、他端がセル選択トランジスタ１４のドレイン端子に接続されている。セル選択トランジスタ１４のソース端子はソース線ＳＬに接続され、ゲート端子はワード線ＷＬに接続されている。
抵抗記憶素子１２は、一対の電極間に抵抗記憶材料が狭持されたものである。抵抗記憶材料は、双極性抵抗記憶材料及び単極性抵抗記憶材料のいずれでもよい。なお、本実施形態では、抵抗記憶材料が例えばＴｉＯｘよりなる単極性抵抗記憶材料であるものとする。
図６は、図５に示すメモリセル１０をマトリクス状に配置したメモリセルアレイを示す回路図である。複数のメモリセル１０が、列方向（図面縦方向）及び行方向（図面横方向）に隣接して形成されている。
列方向には、複数のワード線ＷＬ１，／ＷＬ１，ＷＬ２，／ＷＬ２…が配されており、列方向に並ぶメモリセル１０に共通の信号線を構成している。また、列方向には、ソース線ＳＬ１，ＳＬ２…が配され、列方向に並ぶメモリセル１０に共通の信号線を構成している。なお、ソース線ＳＬは、ワード線ＷＬ２本に１本づつ設けられている。
行方向（図面横方向）には、複数のビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４…が配されており、行方向に並ぶメモリセル１０に共通の信号線を構成している。各ビット線ＢＬには、可変抵抗素子としてのビット線選択トランジスタ１６が接続されている。
次に、図６に示す本実施形態による不揮発性半導体記憶装置の書き込み方法について図７及び図８を用いて説明する。
はじめに、高抵抗状態から低抵抗状態への書き換え動作、すなわちセットの動作について図７を用いて説明する。書き換え対象のメモリセル１０は、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１０であるものとする。
まず、ビット線ＢＬ１に接続されたビット線選択トランジスタ１６のゲート端子に所定の電圧を印加し、ビット線選択トランジスタ１６をオン状態にする（図７参照）。このとき、ゲート端子に印加する電圧は、ビット線選択トランジスタ１６のチャネル抵抗ＲＢＳが、抵抗記憶素子１２が高抵抗状態のときの抵抗値ＲＨよりも十分に小さく、且つ、抵抗記憶素子１２が低抵抗状態のときの抵抗値ＲＬと比べて無視できない程度の値になるように、制御する。
また、ビット線選択トランジスタ１６をオンにするのと同時に、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１４をオン状態にする（図７参照）。このとき、ワード線ＷＬ１に印加する電圧は、セル選択トランジスタ１４のチャネル抵抗ＲＣＳが、抵抗記憶素子１２が低抵抗状態のときの抵抗値ＲＬに比べて無視できる程度に小さな値になるように、制御する。
ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する（図７参照）。
次いで、ビット線選択トランジスタ１６のドレイン端子に、抵抗記憶素子１２をセットするに要する電圧と同じ或いはこれよりやや大きいバイアス電圧を印加する（図７参照）。これにより、ビット線選択トランジスタ１６、ビット線ＢＬ１、抵抗記憶素子１２及びセル選択トランジスタ１４を介してソース線ＳＬ１へ向かう電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子１２の抵抗値ＲＨ、ビット線選択トランジスタ１６のチャネル抵抗ＲＢＳ及びセル選択トランジスタ１４のチャネル抵抗ＲＣＳに応じてそれぞれに分配される。
このとき、抵抗記憶素子１２の抵抗値ＲＨは、ビット線選択トランジスタ１６のチャネル抵抗ＲＢＳ及びセル選択トランジスタのチャネル抵抗ＲＣＳに比べて十分に大きいため、バイアス電圧のほとんどは抵抗記憶素子１２に印加される。これにより、抵抗記憶素子１２は、高抵抗状態から低抵抗状態に変化する。
抵抗記憶素子１２の抵抗値が抵抗値ＲＨから抵抗値ＲＬに変化すると、ビット線選択トランジスタ１６のチャネル抵抗ＲＢＳが抵抗値ＲＬと比較して無視できない程度の大きさとなり、抵抗記憶素子１２とビット線選択トランジスタ１６とに配分される電圧の比は、ＲＬ：ＲＢＳとなる。したがって、ビット線選択トランジスタ１６のチャネル抵抗ＲＢＳが例えばＲＢＳ＝２×ＲＬとなるようにビット線選択トランジスタ１６のゲート電圧を設定しておけば、抵抗記憶素子１２にはバイアス電圧の１／３が配分されることとなる。
ビット線選択トランジスタ１６のチャネル抵抗ＲＢＳは、ビット線選択トランジスタ１６の性能上可能な限りの任意の値に設定できるため、抵抗記憶素子１２に掛かる電圧、すなわち抵抗記憶素子１２に流れる電流を、ビット線選択トランジスタ１６のゲート電圧によって任意の値に設定することができる。
つまり、ビット線選択トランジスタ１６のゲート電圧によって抵抗記憶素子１２に流れる電流を所定値に制限することができ、この電流制限によって抵抗記憶素子１２の抵抗値を制御することができる。例えば、図３に示すように、抵抗記憶素子１２に流れる電流値を１０ｍＡに制限すれば、抵抗記憶素子１２は曲線ａに示される抵抗特性を有することとなり、抵抗記憶素子１２に流れる電流値を１５ｍＡに制限すれば、抵抗記憶素子１２は曲線ｂに示される抵抗特性を有することとなり、抵抗記憶素子１２に流れる電流値を２０ｍＡに制限すれば、抵抗記憶素子１２は曲線ｃに示される抵抗特性を有することとなる。
次いで、ビット線ＢＬ１に印加するバイアス電圧をゼロに戻した後、ビット線選択トランジスタ１６のゲート端子に印加する電圧及びワード線ＷＬ１に印加する電圧をオフにし、セットの動作を完了する（図７参照）。
なお、第１の抵抗値を有する低抵抗状態から第２の抵抗値を有する低抵抗状態に書き換える際には、後述のリセットの動作を行った後、改めて第２の抵抗値となるように低抵抗状態にセットする。
次に、低抵抗状態から高抵抗状態への書き換え動作、すなわちリセットの動作について図８を用いて説明する。書き換え対象のメモリセル１０は、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１０であるものとする。
まず、ビット線ＢＬ１に接続されたビット線選択トランジスタ１６のゲート端子に所定の電圧を印加し、ビット線選択トランジスタ１６をオン状態にする（図８参照）。このとき、ゲート端子に印加する電圧は、ビット線選択トランジスタ１６のチャネル抵抗ＲＢＳが、抵抗記憶素子１２が低抵抗状態のときの抵抗値ＲＬよりも十分に小さくなるように、制御する。
また、ビット線選択トランジスタ１６をオンにするのと同時に、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１４をオン状態にする（図８参照）。このとき、ワード線ＷＬ１に印加する電圧は、セル選択トランジスタ１４のチャネル抵抗ＲＣＳが、抵抗記憶素子１２が低抵抗状態のときの抵抗値ＲＬよりも十分に小さくなるように、制御する。
ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する（図８参照）。
次いで、ビット線選択トランジスタ１６のドレイン端子に、抵抗記憶素子１２をリセットするに要する電圧と同じ或いはこれよりやや大きいバイアス電圧を印加する（図８参照）。これにより、ビット線選択トランジスタ１６、ビット線ＢＬ１、抵抗記憶素子１２及びセル選択トランジスタ１４を介してソース線ＳＬ１へ向かう電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子１２の抵抗値ＲＬ、ビット線選択トランジスタ１６のチャネル抵抗ＲＢＳ及びセル選択トランジスタ１４のチャネル抵抗ＲＣＳに応じてそれぞれに分配される。
このとき、ビット線選択トランジスタ１６のチャネル抵抗ＲＢＳ及びセル選択トランジスタ１４のチャネル抵抗ＲＣＳは、抵抗記憶素子１２の抵抗値ＲＬよりも十分に小さいため、印加したバイアス電圧のほとんどは抵抗記憶素子１２に印加される。これにより、抵抗記憶素子１２は、低抵抗状態から高抵抗状態に変化する。
このようにリセット過程では、抵抗記憶素子１２が高抵抗状態に切り換わった瞬間、ほぼ全バイアス電圧が抵抗記憶素子１２に配分されるため、このバイアス電圧によって抵抗記憶素子１２が再度セットされることを防止する必要がある。このためには、ビット線ＢＬに印加するバイアス電圧は、セットに要する電圧よりも小さくしなければならない。
つまり、リセット過程では、ビット線選択トランジスタ１６のチャネル抵抗ＲＢＳ及びセル選択トランジスタ１４のチャネル抵抗ＲＣＳが抵抗記憶素子１２の抵抗値ＲＬよりも十分に小さくなるように、これらトランジスタのゲート電圧を調整するとともに、ビット線ＢＬに印加するバイアス電圧を、リセットに必要な電圧以上、セットに必要な電圧未満に設定する。
次いで、ビット線ＢＬ１に印加するバイアス電圧をゼロに戻した後、ビット線選択トランジスタ１６のゲート端子に印加する電圧及びワード線ＷＬに印加する電圧をオフにし、リセットの動作を完了する（図８参照）。
本実施形態による不揮発性半導体記憶装置では、図６に示すように、ワード線ＷＬとソース線ＳＬとが列方向に配されており、一のワード線（例えばＷＬ１）に接続されたメモリセル１０は、同じソース線ＳＬ（例えばＳＬ１）に接続されている。したがって、上記リセット動作において複数のビット線ＢＬ（例えばＢＬ１〜ＢＬ４）を同時に駆動すれば、選択ワード線（例えばＷＬ１）に連なる複数のメモリセル１０を一括してリセットすることも可能である。
次に、図６に示す本実施形態による不揮発性半導体記憶装置の読み出し方法について図９を用いて説明する。読み出し対象のメモリセル１０は、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１０であるものとする。
まず、ビット線選択トランジスタ１６のゲート端子に所定の電圧を印加し、ビット線選択トランジスタ１６をオン状態にする（図９参照）。このとき、ゲート端子に印加する電圧は、ビット線選択トランジスタ１６のチャネル抵抗ＲＢＳが、抵抗記憶素子１２の抵抗値ＲＬよりも十分に小さくなるように、制御する。
また、ビット線選択トランジスタ１６をオンにするのと同時に、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１４をオン状態にする（図９参照）。このとき、ワード線ＷＬ１に印加する電圧は、セル選択トランジスタ１４のチャネル抵抗ＲＣＳが、抵抗記憶素子１２が低抵抗状態のときの抵抗値ＲＬよりも十分に小さくなるように、制御する。
ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する（図９参照）。
次いで、ビット線選択トランジスタ１６のドレイン端子に、所定のバイアス電圧を印加する（図９参照）。このバイアス電圧は、最下位の電流制限値で得られるメモリ特性に合わせて設定される。すなわち、抵抗記憶素子１２がどのような抵抗状態にあるときも印加電圧によってセットやリセットが生じないように、バイアス電圧の値を設定する。
例えば、抵抗記憶素子１２が図３に示す電流−電圧特性を有し、最下位の電流制限値が例えば１０ｍＡである場合、バイアス電圧が約０．６Ｖ程度以下ではセットやリセットは生じない。したがって、読み出し用のバイアス電圧は、０．６Ｖ以下の電圧で十分にマージンが確保できる電圧（例えば０．５Ｖ）に設定する。
ビット線選択トランジスタ１６のドレイン端子にこのようなバイアス電圧を印加すると、ビット線ＢＬ１には抵抗記憶素子１２の抵抗値に応じた電流が流れる。したがって、ビット線ＢＬ１に流れるこの電流値を検出することにより、抵抗記憶素子１２がどのような抵抗状態にあるかを読み出すことができる。
このように、本実施形態によれば、抵抗記憶素子を高抵抗状態から低抵抗状態にスイッチする際に、抵抗記憶素子に直列に抵抗素子を接続し、抵抗記憶素子に大電流が流れるのを防止するので、大電流が流れることによる抵抗記憶素子の破壊や劣化を防止することができる。また、この抵抗素子の抵抗値により、抵抗記憶素子が低抵抗状態のときの抵抗値を制御することができる。これにより、多値メモリを容易に実現することができる。
［第２実施形態］
本発明の第２実施形態による不揮発性半導体記憶装置及びその書き込み方法について説明する。なお、図１乃至図９に示す第１実施形態による不揮発性半導体記憶装置並びにその書き込み方法及び読み出し方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
本実施形態による不揮発性半導体記憶装置は、抵抗記憶素子１２が双極性抵抗記憶材料により構成されている点を除き、図５及び図６に示す第１実施形態による不揮発性半導体記憶装置と同様である。なお、双極性抵抗記憶材料としては、例えばＣｒドープのＳｒＺｒＯ３等を適用することができる。本実施形態による不揮発性半導体記憶装置の抵抗記憶素子は、例えば図１に示されるように、セットの際に負のバイアス電圧を印加し、リセットの際に正のバイアス電圧を印加するものであるとする。
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法について説明する。なお、本実施形態による不揮発性半導体記憶装置の書き込み方法は、バイアス電圧の極性を除き、基本的に第１実施形態による不揮発性半導体記憶装置の書き込み方法と同様である。
はじめに、高抵抗状態から低抵抗状態への書き換え動作、すなわちセットの動作について説明する。書き換え対象のメモリセル１０は、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１０であるものとする。
まず、ビット線ＢＬ１に接続されたビット線選択トランジスタ１６のゲート端子に所定の電圧を印加し、ビット線選択トランジスタ１６をオン状態にする。このとき、ゲート端子に印加する電圧は、ビット線選択トランジスタ１６のチャネル抵抗ＲＢＳが、抵抗記憶素子１２が高抵抗状態のときの抵抗値ＲＨよりも十分に小さく、且つ、抵抗記憶素子１２が低抵抗状態のときの抵抗値ＲＬと比べて無視できない程度の値になるように、制御する。
また、ビット線選択トランジスタ１６をオンにするのと同時に、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１４をオン状態にする。このとき、ワード線ＷＬ１に印加する電圧は、セル選択トランジスタ１４のチャネル抵抗ＲＣＳが、抵抗記憶素子１２が低抵抗状態のときの抵抗値ＲＬに比べて無視できる程度に小さな値になるように、制御する。
ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する。
次いで、ビット線選択トランジスタ１６のドレイン端子に、抵抗記憶素子１２をセットするに要する電圧と同じ或いはこれより絶対値がやや大きい負のバイアス電圧を印加する。これにより、ソース線ＳＬ１からセル選択トランジスタ１４、抵抗記憶素子１２、ビット線ＢＬ１及びビット線選択トランジスタ１６を介して流れる電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子１２の抵抗値ＲＨ、ビット線選択トランジスタ１６のチャネル抵抗ＲＢＳ及びセル選択トランジスタ１４のチャネル抵抗ＲＣＳに応じてそれぞれに分配される。
このとき、抵抗記憶素子１２の抵抗値ＲＨは、ビット線選択トランジスタ１６のチャネル抵抗ＲＢＳ及びセル選択トランジスタのチャネル抵抗ＲＣＳに比べて十分に大きいため、バイアス電圧のほとんどは抵抗記憶素子１２に印加される。これにより、抵抗記憶素子１２は、高抵抗状態から低抵抗状態に変化する。
抵抗記憶素子１２の抵抗値が抵抗値ＲＨから抵抗値ＲＬに変化すると、ビット線選択トランジスタ１６のチャネル抵抗ＲＢＳが抵抗値ＲＬと比較して無視できない程度の大きさとなり、抵抗記憶素子１２とビット線選択トランジスタ１６とに配分される電圧の比は、ＲＬ：ＲＢＳとなる。したがって、ビット線選択トランジスタ１６のチャネル抵抗ＲＢＳが例えばＲＢＳ＝２×ＲＬとなるようにビット線選択トランジスタ１６のゲート電圧を設定しておけば、抵抗記憶素子１２にはバイアス電圧の１／３が配分されることとなる。
ビット線選択トランジスタ１６のチャネル抵抗ＲＢＳは、ビット線選択トランジスタ１６の性能上可能な限りの任意の値に設定できるため、抵抗記憶素子１２に掛かる電圧、すなわち抵抗記憶素子１２に流れる電流を、ビット線選択トランジスタ１６のゲート電圧によって任意の値に設定することができる。つまり、ビット線選択トランジスタ１６のゲート電圧によって抵抗記憶素子１２に流れる電流を所定値に制限することができ、この電流制限によって抵抗記憶素子１２の抵抗値を制御することができる。
次いで、ビット線ＢＬ１に印加するバイアス電圧をゼロに戻した後、ビット線選択トランジスタ１６のゲート端子に印加する電圧及びワード線ＷＬ１に印加する電圧をオフにし、セットの動作を完了する。
次に、低抵抗状態から高抵抗状態への書き換え動作、すなわちリセットの動作について説明する。書き換え対象のメモリセル１０は、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１０であるものとする。
まず、ビット線ＢＬ１に接続されたビット線選択トランジスタ１６のゲート端子に所定の電圧を印加し、ビット線選択トランジスタ１６をオン状態にする。このとき、ゲート端子に印加する電圧は、ビット線選択トランジスタ１６のチャネル抵抗ＲＢＳが、抵抗記憶素子１２が低抵抗状態のときの抵抗値ＲＬよりも十分に小さくなるように、制御する。
また、ビット線選択トランジスタ１６をオンにするのと同時に、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１４をオン状態にする。このとき、ワード線ＷＬ１に印加する電圧は、セル選択トランジスタ１４のチャネル抵抗ＲＣＳが、抵抗記憶素子１２が低抵抗状態のときの抵抗値ＲＬよりも十分に小さくなるように、制御する。
ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する。
次いで、ビット線選択トランジスタ１６のドレイン端子に、抵抗記憶素子１２をリセットするに要する電圧と同じ或いはこれより絶対値がやや大きい正のバイアス電圧を印加する。これにより、ソース線ＳＬ１からセル選択トランジスタ１４、抵抗記憶素子１２、ビット線ＢＬ１及びビット線選択トランジスタ１６を介して流れる電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子１２の抵抗値ＲＬ、ビット線選択トランジスタ１６のチャネル抵抗ＲＢＳ及びセル選択トランジスタ１４のチャネル抵抗ＲＣＳに応じてそれぞれに分配される。
このとき、ビット線選択トランジスタ１６のチャネル抵抗ＲＢＳ及びセル選択トランジスタ１４のチャネル抵抗ＲＣＳは、抵抗記憶素子１２の抵抗値ＲＬよりも十分に小さいため、印加したバイアス電圧のほとんどは抵抗記憶素子１２に印加される。これにより、抵抗記憶素子１２は、低抵抗状態から高抵抗状態に変化する。
次いで、ビット線ＢＬ１に印加するバイアス電圧をゼロに戻した後、ビット線選択トランジスタ１６のゲート端子に印加する電圧及びワード線ＷＬ１に印加する電圧をオフにし、リセットの動作を完了する。
本実施形態による不揮発性半導体記憶装置では、図６に示すように、ワード線ＷＬとソース線ＳＬとが列方向に配されており、一のワード線（例えばＷＬ１）に接続されたメモリセル１０は、同じソース線ＳＬ（例えばＳＬ１）に接続されている。したがって、上記リセット動作において複数のビット線ＢＬ（例えばＢＬ１〜ＢＬ４）を同時に駆動すれば、選択ワード線（例えばＷＬ１）に連なる複数のメモリセル１０を一括してリセットすることも可能である。
次に、本実施形態による不揮発性半導体記憶装置の読み出し方法について説明する。読み出し対象のメモリセル１０は、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１０であるものとする。
まず、ビット線選択トランジスタ１６のゲート端子に所定の電圧を印加し、ビット線選択トランジスタ１６をオン状態にする。このとき、ゲート端子に印加する電圧は、ビット線選択トランジスタ１６のチャネル抵抗ＲＢＳが、抵抗記憶素子１２の抵抗値ＲＬよりも十分に小さくなるように、制御する。
また、ビット線選択トランジスタ１６をオンにするのと同時に、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１４をオン状態にする。このとき、ワード線ＷＬ１に印加する電圧は、セル選択トランジスタ１４のチャネル抵抗ＲＣＳが、抵抗記憶素子１２が低抵抗状態のときの抵抗値ＲＬよりも十分に小さくなるように、制御する。
ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する。
次いで、ビット線選択トランジスタ１６のドレイン端子に、所定のバイアス電圧を印加する。このバイアス電圧は、最下位の電流制限値で得られるメモリ特性に合わせて設定される。すなわち、抵抗記憶素子１２がどのような抵抗状態にあるときも印加電圧によってセットやリセットが生じないように、バイアス電圧の値を設定する。
ビット線選択トランジスタ１６のドレイン端子にこのようなバイアス電圧を印加すると、ビット線ＢＬ１には抵抗記憶素子１２の抵抗値に応じた電流が流れる。したがって、ビット線ＢＬ１に流れるこの電流値を検出することにより、抵抗記憶素子１２がどのような抵抗状態にあるかを読み出すことができる。
このように、本実施形態によれば、抵抗記憶素子を高抵抗状態から低抵抗状態にスイッチする際に、抵抗記憶素子に直列に抵抗素子を接続し、抵抗記憶素子に大電流が流れるのを防止するので、大電流が流れることによる抵抗記憶素子の破壊や劣化を防止することができる。また、この抵抗素子の抵抗値により、抵抗記憶素子が低抵抗状態のときの抵抗値を制御することができる。これにより、多値メモリを容易に実現することができる。
［第３実施形態］
本発明の第３実施形態による不揮発性半導体記憶装置及びその書き込み方法について図１０及び図１１を用いて説明する。なお、図１乃至図９に示す第１実施形態による不揮発性半導体記憶装置並びにその書き込み方法及び読み出し方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
図１０及び図１１は本実施形態による不揮発性半導体記憶装置の構造を示す回路図である。
はじめに、本実施形態による不揮発性半導体記憶装置の構造について図１０及び図１１を用いて説明する。
本実施形態による不揮発性半導体記憶装置のメモリセル１０は、図１０に示すように、抵抗記憶素子１２と、セル選択トランジスタ１４と、可変抵抗素子としての電流制御用トランジスタ１８とを有している。抵抗記憶素子１２は、その一端がセル選択トランジスタ１４のドレイン端子に接続され、他端が電流制御用トランジスタ１８のソース端子に接続されている。セル選択トランジスタ１４のソース端子はソース線ＳＬに接続され、ゲート端子はワード線ＷＬに接続されている。電流制御用トランジスタのドレイン端子はビット線ＢＬに接続され、ゲート端子はコントロール線ＣＬに接続されている。
抵抗記憶素子１２は、一対の電極間に抵抗記憶材料が狭持されたものである。抵抗記憶材料は、双極性抵抗記憶材料及び単極性抵抗記憶材料のいずれでもよい。なお、本実施形態では、抵抗記憶材料が例えばＴｉＯｘよりなる単極性抵抗記憶材料であるものとする。
図１１は、図１０に示すメモリセル１０をマトリクス状に配置したメモリセルアレイを示す回路図である。複数のメモリセル１０が、列方向（図面縦方向）及び行方向（図面横方向）に隣接して形成されている。
列方向には、複数のワード線ＷＬ１，／ＷＬ１，ＷＬ２，／ＷＬ２…と、コントロール線ＣＬ１，／ＣＬ１，ＣＬ２，／ＣＬ２…と、ソース線ＳＬ１，ＳＬ２…とが配されており、列方向に並ぶメモリセル１０に共通の信号線をそれぞれ構成している。なお、ソース線ＳＬは、ワード線ＷＬ２本に１本づつ設けられている。
行方向（図面横方向）には、複数のビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４…が配されており、行方向に並ぶメモリセル１０に共通の信号線を構成している。
次に、図１１に示す本実施形態による不揮発性半導体記憶装置の書き込み方法について図７及び図８を参照して説明する。なお、本実施形態におけるコントロール線ＣＬの電圧は、図７及び図８におけるビット線選択トランジスタのゲート電圧に相当する。
はじめに、高抵抗状態から低抵抗状態への書き換え動作、すなわちセットの動作について図７を用いて説明する。書き換え対象のメモリセル１０は、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１０であるものとする。
まず、コントロール線ＣＬ１に所定の電圧を印加し、電流制御用トランジスタ１８をオン状態にする（図７参照）。このとき、コントロール線ＣＬ１に印加する電圧は、電流制御用トランジスタ１８のチャネル抵抗ＲＣＬが、抵抗記憶素子１２が高抵抗状態のときの抵抗値ＲＨよりも十分に小さく、且つ、抵抗記憶素子１２が低抵抗状態のときの抵抗値ＲＬと比べて無視できない程度の値になるように、制御する。
また、電流制御用トランジスタ１８をオンにするのと同時に、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１４をオン状態にする（図７参照）。このとき、ワード線ＷＬ１に印加する電圧は、セル選択トランジスタ１４のチャネル抵抗ＲＣＳが、抵抗記憶素子１２が低抵抗状態のときの抵抗値ＲＬに比べて無視できる程度に小さな値になるように、制御する。
ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する（図７参照）。
次いで、ビット線ＢＬ１に、抵抗記憶素子１２をセットするに要する電圧と同じ或いはこれよりやや大きいバイアス電圧を印加する（図７参照）。これにより、ビット線ＢＬ１、電流制御用トランジスタ１８、抵抗記憶素子１２及びセル選択トランジスタ１４を介してソース線ＳＬ１へ向かう電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子１２の抵抗値ＲＨ、電流制御用トランジスタ１６のチャネル抵抗ＲＣＬ及びセル選択トランジスタ１４のチャネル抵抗ＲＣＳに応じてそれぞれに分配される。
このとき、抵抗記憶素子１２の抵抗値ＲＨは、電流制御用トランジスタ１８のチャネル抵抗ＲＣＬ及びセル選択トランジスタのチャネル抵抗ＲＣＳに比べて十分に大きいため、バイアス電圧のほとんどは抵抗記憶素子１２に印加される。これにより、抵抗記憶素子１２は、高抵抗状態から低抵抗状態に変化する。
抵抗記憶素子１２の抵抗値が抵抗値ＲＨから抵抗値ＲＬに変化すると、電流制御用トランジスタ１８のチャネル抵抗ＲＣＬが抵抗値ＲＬと比較して無視できない程度の大きさとなり、抵抗記憶素子１２と電流制御用トランジスタ１８とに配分される電圧の比は、ＲＬ：ＲＣＬとなる。したがって、電流制御用トランジスタ１６のチャネル抵抗ＲＣＬが例えばＲＣＬ＝２×ＲＬとなるようにコントロール線ＣＬ１の電圧を設定しておけば、抵抗記憶素子１２にはバイアス電圧の１／３が配分されることとなる。
電流制御用トランジスタ１８のチャネル抵抗ＲＣＬは、電流制御用トランジスタ１８の性能上可能な限りの任意の値に設定できるため、抵抗記憶素子１２に掛かる電圧、すなわち抵抗記憶素子１２に流れる電流を、電流制御用トランジスタ１８のゲート電圧、すなわちコントロール線ＣＬ１への印加電圧によって任意の値に設定することができる。
つまり、コントロール線ＣＬ１の電圧によって抵抗記憶素子１２に流れる電流を所定値に制限することができ、この電流制限によって抵抗記憶素子１２の抵抗値を制御することができる。例えば、図３に示すように、抵抗記憶素子１２に流れる電流値を１０ｍＡに制限すれば、抵抗記憶素子１２は曲線ａに示される抵抗特性を有することとなり、抵抗記憶素子１２に流れる電流値を１５ｍＡに制限すれば、抵抗記憶素子１２は曲線ｂに示される抵抗特性を有することとなり、抵抗記憶素子１２に流れる電流値を２０ｍＡに制限すれば、抵抗記憶素子１２は曲線ｃに示される抵抗特性を有することとなる。
次いで、ビット線ＢＬ１に印加するバイアス電圧をゼロに戻した後、コントロール線ＣＬ１及びワード線ＷＬ１に印加する電圧をオフにし、セットの動作を完了する（図７参照）。
次に、低抵抗状態から高抵抗状態への書き換え動作、すなわちリセットの動作について図８を参照して説明する。書き換え対象のメモリセル１０は、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１０であるものとする。
まず、コントロール線ＣＬ１に所定の電圧を印加し、電流制御用トランジスタ１８をオン状態にする（図８参照）。このとき、コントロール線ＣＬ１に印加する電圧は、電流制御用トランジスタ１８のチャネル抵抗ＲＣＬが、抵抗記憶素子１２が低抵抗状態のときの抵抗値ＲＬよりも十分に小さくなるように、制御する。
また、電流制御用トランジスタ１８をオンにするのと同時に、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１４をオン状態にする（図８参照）。このとき、ワード線ＷＬ１に印加する電圧は、セル選択トランジスタ１４のチャネル抵抗ＲＣＳが、抵抗記憶素子１２が低抵抗状態のときの抵抗値ＲＬよりも十分に小さくなるように、制御する。
ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する（図８参照）。
次いで、ビット線ＢＬ１に、抵抗記憶素子１２をリセットするに要する電圧と同じ或いはこれよりやや大きいバイアス電圧を印加する（図８参照）。これにより、ビット線ＢＬ１、電流制御用トランジスタ１８、抵抗記憶素子１２及びセル選択トランジスタ１４を介してソース線ＳＬ１へ向かう電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子１２の抵抗値ＲＬ、電流制御用トランジスタ１８のチャネル抵抗ＲＣＬ及びセル選択トランジスタ１４のチャネル抵抗ＲＣＳに応じてそれぞれに分配される。
このとき、電流制御用トランジスタ１８のチャネル抵抗ＲＣＬ及びセル選択トランジスタ１４のチャネル抵抗ＲＣＳは、抵抗記憶素子１２の抵抗値ＲＬよりも十分に小さいため、印加したバイアス電圧のほとんどは抵抗記憶素子１２に印加される。これにより、抵抗記憶素子１２は、低抵抗状態から高抵抗状態に変化する。
このようにリセット過程では、抵抗記憶素子１２が高抵抗状態に切り換わった瞬間、ほぼ全バイアス電圧が抵抗記憶素子１２に配分されるため、このバイアス電圧によって抵抗記憶素子１２が再度セットされることを防止する必要がある。このためには、ビット線ＢＬに印加するバイアス電圧は、セットに要する電圧よりも小さくしなければならない。
つまり、リセット過程では、電流制御用トランジスタ１８のチャネル抵抗ＲＣＬ及びセル選択トランジスタ１４のチャネル抵抗ＲＣＳが抵抗記憶素子１２の抵抗値ＲＬよりも十分に小さくなるように、これらトランジスタのゲート電圧を調整するとともに、ビット線ＢＬに印加するバイアス電圧を、リセットに必要な電圧以上、セットに必要な電圧未満に設定する。
次いで、ビット線ＢＬ１に印加するバイアス電圧をゼロに戻した後、コントロール線ＣＬ１に印加する電圧及びワード線ＷＬ１に印加する電圧をオフにし、リセットの動作を完了する（図８参照）。
本実施形態による不揮発性半導体記憶装置では、図６に示すように、ワード線ＷＬとソース線ＳＬとが列方向に配されており、一のワード線（例えばＷＬ１）に接続されたメモリセル１０は、同じソース線ＳＬ（例えばＳＬ１）に接続されている。したがって、上記リセット動作において複数のビット線ＢＬ（例えばＢＬ１〜ＢＬ４）を同時に駆動すれば、選択ワード線（例えばＷＬ１）に連なる複数のメモリセル１０を一括してリセットすることも可能である。
次に、図１１に示す本実施形態による不揮発性半導体記憶装置の読み出し方法について図９を参照して説明する。読み出し対象のメモリセル１０は、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１０であるものとする。
まず、コントロール線ＣＬ１に所定の電圧を印加し、電流制御用トランジスタ１８をオン状態にする（図９参照）。このとき、コントロール線ＣＬ１に印加する電圧は、電流制御用トランジスタ１８のチャネル抵抗ＲＣＬが、抵抗記憶素子１２の抵抗値ＲＬよりも十分に小さくなるように、制御する。
また、電流制御用トランジスタ１８をオンにするのと同時に、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１４をオン状態にする（図９参照）。このとき、ワード線ＷＬ１に印加する電圧は、セル選択トランジスタ１４のチャネル抵抗ＲＣＳが、抵抗記憶素子１２が低抵抗状態のときの抵抗値ＲＬよりも十分に小さくなるように、制御する。
ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する（図９参照）。
次いで、ビット線ＢＬ１に、所定のバイアス電圧を印加する（図９参照）。このバイアス電圧は、最下位の電流制限値で得られるメモリ特性に合わせて設定される。すなわち、抵抗記憶素子１２がどのような抵抗状態にあるときも印加電圧によってセットやリセットが生じないように、バイアス電圧の値を設定する。
例えば、抵抗記憶素子１２が図３に示す電流−電圧特性を有し、最下位の電流制限値が例えば１０ｍＡである場合、バイアス電圧が約０．６Ｖ程度以下ではセットやリセットは生じない。したがって、読み出し用のバイアス電圧は、０．６Ｖ以下の電圧で十分にマージンが確保できる電圧（例えば０．５Ｖ）に設定する。
ビット線ＢＬ１にこのようなバイアス電圧を印加すると、ビット線ＢＬ１には抵抗記憶素子１２の抵抗値に応じた電流が流れる。したがって、ビット線ＢＬ１に流れるこの電流値を検出することにより、抵抗記憶素子１２がどのような抵抗状態にあるかを読み出すことができる。
このように、本実施形態によれば、抵抗記憶素子を高抵抗状態から低抵抗状態にスイッチする際に、抵抗記憶素子に直列に抵抗素子を接続し、抵抗記憶素子に大電流が流れるのを防止するので、大電流が流れることによる抵抗記憶素子の破壊や劣化を防止することができる。また、この抵抗素子の抵抗値により、抵抗記憶素子が低抵抗状態のときの抵抗値を制御することができる。これにより、多値メモリを容易に実現することができる。
［第４実施形態］
本発明の第４実施形態による不揮発性半導体記憶装置及びその書き込み方法について説明する。なお、図１０及び図１１に示す第３実施形態による不揮発性半導体記憶装置並びにその書き込み方法及び読み出し方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
本実施形態による不揮発性半導体記憶装置は、抵抗記憶素子１２が双極性抵抗記憶材料により構成されている点を除き、図１０及び図１１に示す第３実施形態による不揮発性半導体記憶装置と同様である。なお、双極性抵抗記憶材料としては、例えばＣｒドープのＳｒＺｒＯ３等を適用することができる。本実施形態による不揮発性半導体記憶装置の抵抗記憶素子は、例えば図１に示されるように、セットの際に負のバイアス電圧を印加し、リセットの際に正のバイアス電圧を印加するものであるとする。
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法について説明する。なお、本実施形態による不揮発性半導体記憶装置の書き込み方法は、バイアス電圧の極性を除き、基本的に第３実施形態による不揮発性半導体記憶装置の書き込み方法と同様である。
はじめに、高抵抗状態から低抵抗状態への書き換え動作、すなわちセットの動作について説明する。書き換え対象のメモリセル１０は、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１０であるものとする。
まず、コントロール線ＣＬ１に所定の電圧を印加し、電流制御用トランジスタ１８をオン状態にする。このとき、コントロール線ＣＬ１に印加する電圧は、電流制御用トランジスタ１８のチャネル抵抗ＲＣＬが、抵抗記憶素子１２が高抵抗状態のときの抵抗値ＲＨよりも十分に小さく、且つ、抵抗記憶素子１２が低抵抗状態のときの抵抗値ＲＬと比べて無視できない程度の値になるように、制御する。
また、電流制御用トランジスタ１８をオンにするのと同時に、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１４をオン状態にする。このとき、ワード線ＷＬ１に印加する電圧は、セル選択トランジスタ１４のチャネル抵抗ＲＣＳが、抵抗記憶素子１２が低抵抗状態のときの抵抗値ＲＬに比べて無視できる程度に小さな値になるように、制御する。
ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する。
次いで、ビット線ＢＬ１に、抵抗記憶素子１２をセットするに要する電圧と同じ或いはこれより絶対値がやや大きい負のバイアス電圧を印加する。これにより、ソース線ＳＬ１からセル選択トランジスタ１４、抵抗記憶素子１２、電流制御用トランジスタ１８及びビット線ＢＬ１を介して流れる電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子１２の抵抗値ＲＨ、電流制御用トランジスタ１８のチャネル抵抗ＲＣＬ及びセル選択トランジスタ１４のチャネル抵抗ＲＣＳに応じてそれぞれに分配される。
このとき、抵抗記憶素子１２の抵抗値ＲＨは、電流制御用トランジスタ１８のチャネル抵抗ＲＣＬ及びセル選択トランジスタのチャネル抵抗ＲＣＳに比べて十分に大きいため、バイアス電圧のほとんどは抵抗記憶素子１２に印加される。これにより、抵抗記憶素子１２は、高抵抗状態から低抵抗状態に変化する。
抵抗記憶素子１２の抵抗値が抵抗値ＲＨから抵抗値ＲＬに変化すると、電流制御用トランジスタ１８のチャネル抵抗ＲＣＬが抵抗値ＲＬと比較して無視できない程度の大きさとなり、抵抗記憶素子１２と電流制御用トランジスタ１８とに配分される電圧の比は、ＲＬ：ＲＣＬとなる。したがって、電流制御用トランジスタ１８のチャネル抵抗ＲＣＬが例えばＲＣＬ＝２×ＲＬとなるようにコントロール線ＣＬ１の電圧を設定しておけば、抵抗記憶素子１２にはバイアス電圧の１／３が配分されることとなる。
電流制御用トランジスタ１８のチャネル抵抗ＲＣＬは、電流制御用トランジスタ１８の性能上可能な限りの任意の値に設定できるため、抵抗記憶素子１２に掛かる電圧、すなわち抵抗記憶素子１２に流れる電流を、電流制御用トランジスタ１８のゲート電圧、すなわちコントロール線ＣＬ１への印加電圧によって任意の値に設定することができる。つまり、コントロール線ＣＬ１の電圧によって抵抗記憶素子１２に流れる電流を所定値に制限することができ、この電流制限によって抵抗記憶素子１２の抵抗値を制御することができる。
次いで、ビット線ＢＬ１に印加するバイアス電圧をゼロに戻した後、コントロール線ＣＬ１に印加する電圧及びワード線ＷＬ１に印加する電圧をオフにし、セットの動作を完了する。
次に、低抵抗状態から高抵抗状態への書き換え動作、すなわちリセットの動作について説明する。書き換え対象のメモリセル１０は、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１０であるものとする。
まず、コントロール線ＣＬ１に所定の電圧を印加し、電流制御用トランジスタ１８をオン状態にする。このとき、コントロール線ＣＬ１に印加する電圧は、電流制御用トランジスタ１８のチャネル抵抗ＲＣＬが、抵抗記憶素子１２が低抵抗状態のときの抵抗値ＲＬよりも十分に小さくなるように、制御する。
また、電流制御用トランジスタ１８をオンにするのと同時に、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１４をオン状態にする。このとき、ワード線ＷＬ１に印加する電圧は、セル選択トランジスタ１４のチャネル抵抗ＲＣＳが、抵抗記憶素子１２が低抵抗状態のときの抵抗値ＲＬよりも十分に小さくなるように、制御する。
ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する。
次いで、ビット線ＢＬ１に、抵抗記憶素子１２をリセットするに要する電圧と同じ或いはこれより絶対値がやや大きい正のバイアス電圧を印加する。これにより、ソース線ＳＬ１からセル選択トランジスタ１４、抵抗記憶素子１２、電流制御用トランジスタ１８及びビット線ＢＬ１を介して流れる電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子１２の抵抗値ＲＬ、電流制御用トランジスタ１８のチャネル抵抗ＲＣＬ及びセル選択トランジスタ１４のチャネル抵抗ＲＣＳに応じてそれぞれに分配される。
このとき、電流制御用トランジスタ１８のチャネル抵抗ＲＢＳ及びセル選択トランジスタ１４のチャネル抵抗ＲＣＳは、抵抗記憶素子１２の抵抗値ＲＬよりも十分に小さいため、印加したバイアス電圧のほとんどは抵抗記憶素子１２に印加される。これにより、抵抗記憶素子１２は、低抵抗状態から高抵抗状態に変化する。
次いで、ビット線ＢＬ１に印加するバイアス電圧をゼロに戻した後、コントロール線ＣＬ１に印加する電圧及びワード線ＷＬ１に印加する電圧をオフにし、セットの動作を完了する。
本実施形態による不揮発性半導体記憶装置では、図１１に示すように、ワード線ＷＬとソース線ＳＬとが列方向に配されており、一のワード線（例えばＷＬ１）に接続されたメモリセル１０は、同じソース線ＳＬ（例えばＳＬ１）に接続されている。したがって、上記リセット動作において複数のビット線ＢＬ（例えばＢＬ１〜ＢＬ４）を同時に駆動すれば、選択ワード線（例えばＷＬ１）に連なる複数のメモリセル１０を一括してリセットすることも可能である。
次に、本実施形態による不揮発性半導体記憶装置の読み出し方法について説明する。読み出し対象のメモリセル１０は、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１０であるものとする。
まず、コントロール線ＣＬ１に所定の電圧を印加し、電流制御用トランジスタ１８をオン状態にする。このとき、コントロール線ＣＬ１に印加する電圧は、電流制御用トランジスタ１８のチャネル抵抗ＲＣＬが、抵抗記憶素子１２の抵抗値ＲＬよりも十分に小さくなるように、制御する。
また、電流制御用トランジスタ１８をオンにするのと同時に、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１４をオン状態にする。このとき、ワード線ＷＬ１に印加する電圧は、セル選択トランジスタ１４のチャネル抵抗ＲＣＳが、抵抗記憶素子１２が低抵抗状態のときの抵抗値ＲＬよりも十分に小さくなるように、制御する。
ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する。
次いで、ビット線ＢＬ１に、所定のバイアス電圧を印加する。このバイアス電圧は、最下位の電流制限値で得られるメモリ特性に合わせて設定される。すなわち、抵抗記憶素子１２がどのような抵抗状態にあるときも印加電圧によってセットやリセットが生じないように、バイアス電圧の値を設定する。
ビット線選択トランジスタ１６のドレイン端子にこのようなバイアス電圧を印加すると、ビット線ＢＬ１には抵抗記憶素子１２の抵抗値に応じた電流が流れる。したがって、ビット線ＢＬ１に流れるこの電流値を検出することにより、抵抗記憶素子１２がどのような抵抗状態にあるかを読み出すことができる。
このように、本実施形態によれば、抵抗記憶素子を高抵抗状態から低抵抗状態にスイッチする際に、抵抗記憶素子に直列に抵抗素子を接続し、抵抗記憶素子に大電流が流れるのを防止するので、大電流が流れることによる抵抗記憶素子の破壊や劣化を防止することができる。また、この抵抗素子の抵抗値により、抵抗記憶素子が低抵抗状態のときの抵抗値を制御することができる。これにより、多値メモリを容易に実現することができる。
［第５実施形態］
本発明の第５実施形態による不揮発性半導体記憶装置及びその書き込み方法について図１２を用いて説明する。なお、図１乃至図１１に示す第１乃至第４実施形態による不揮発性半導体記憶装置並びにその書き込み方法及び読み出し方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
図１２は本実施形態による不揮発性半導体記憶装置の構造を示す回路図である。
第１及び第２実施形態では、ビット線選択トランジスタ１６のチャネル抵抗ＲＢＳを制御することによりビット線ＢＬに流れる電流を制御したが、ビット線ＢＬに流れる電流を制御する方法は、これに限定されるものではない。例えば、図１２に示す可変抵抗回路を、図６のビット線選択トランジスタ１６の代わりに設けることができる。
図１２に示す回路は、抵抗素子ｒと選択トランジスタＴｒとの直列接続体が、複数並列に接続されたものである。抵抗素子ｒ１，ｒ２，…，ｒｎの抵抗値は、不揮発性半導体記憶装置の書き込み／読み出し特性に応じて適宜設定される。
図１２に示す回路を用い、選択トランジスタＴｒ１，Ｔｒ２，…，Ｔｒｎのうちの少なくとも１つをオン状態とすることにより、ビット線ＢＬには抵抗素子ｒ１，ｒ２，…，ｒｎが直列に接続されることとなる。したがって、抵抗素子ｒ１，ｒ２，…，ｒｎの抵抗値により、セットの際に抵抗記憶素子１２に流れる電流の制限値を適宜制御することができる。また、この電流制限値は、オンにする選択トランジスタＴｒ１，Ｔｒ２，…，Ｔｒｎを切り換えるだけで変更できるので、ビット線選択トランジスタ１６のチャネル抵抗ＲＢＳを制御する場合と比較して制御が容易である。
また、リセット及び読み出しの際には、抵抗記憶素子１２が低抵抗状態のときの抵抗値ＲＬよりも十分に小さい抵抗値を有する抵抗素子（例えばｒｎ）に接続すればよく、この場合にも、ビット線選択トランジスタ１６のチャネル抵抗ＲＢＳを制御する場合と比較して制御が容易である。
なお、選択トランジスタＴｒは、同時に２つ以上をオン状態としてもよい。例えば、抵抗素子ｒ１と抵抗素子ｒ２とを有する回路の場合、選択トランジスタＴｒ１をオン状態にしたときの抵抗値はｒ１であり、選択トランジスタＴｒ２をオン状態にしたときの抵抗値はｒ２である。また、選択トランジスタＴｒ１，Ｔｒ２を同時にオン状態にしたときの抵抗値はｒ１ｒ２／（ｒ１＋ｒ２）である。したがって、オンにする選択トランジスタＴｒを適宜組み合わせることにより、より多くの抵抗状態を実現することができ、回路構成を簡略化することができる。
このように、本実施形態によれば、抵抗記憶素子に直列に接続する抵抗素子の抵抗値を容易に制御することができる。これにより、多値メモリを容易に実現することができる。
［第６実施形態］
本発明の第６実施形態による不揮発性半導体記憶装置及びその製造方法について図１３乃至図１６を用いて説明する。
図１３は本実施形態による不揮発性半導体記憶装置の構造を示す平面図、図１４は本実施形態による不揮発性半導体装置の構造を示す概略断面図、図１５及び図１６は本実施形態による不揮発性半導体装置の製造方法を示す工程断面図である。
本実施形態では、上記第３実施形態による不揮発性半導体記憶装置の具体的な構造及びその製造方法について説明する。
はじめに、本実施形態による不揮発性半導体装置の構造について図１３及び図１４を用いて説明する。
シリコン基板２０には、素子領域を画定する素子分離膜２２が形成されている。シリコン基板２０の素子領域には、ゲート電極２４及びソース／ドレイン領域２６，２８を有するセル選択トランジスタと、ゲート電極３０及びソース／ドレイン領域３２，３４を有する電流制御用トランジスタとが形成されている。
ゲート電極２４は、図１３に示すように、列方向（図面縦方向）に隣接するセル選択トランジスタのゲート電極２４を共通接続するワード線ＷＬとしても機能し、ゲート電極３０は、列方向に隣接する電流制御用トランジスタのゲート電極３０を共通接続するコントロール線ＣＬとしても機能する。
セル選択トランジスタ及び電流制御用トランジスタが形成されたシリコン基板１０上には、ソース／ドレイン領域２６に電気的に接続されたコンタクトプラグ３８と、ソース／ドレイン領域２８に電気的に接続されたコンタクトプラグ４０と、ソース／ドレイン領域３２に電気的に接続されたコンタクトプラグ４２と、ソース／ドレイン領域３４に電気的に接続されたコンタクトプラグ４４とが埋め込まれた層間絶縁膜３６が形成されている。
コンタクトプラグ３８，４０，４２，４４が埋め込まれた層間絶縁膜３６上には、コンタクトプラグ３８を介してソース／ドレイン領域２８に電気的に接続されたソース線４６と、コンタクトプラグ４０を介してソース／ドレイン領域３０に電気的に接続された抵抗記憶素子５４とが形成されている。
ソース線４６及び抵抗記憶素子５４が形成された層間絶縁膜３６上には、抵抗記憶素子５４に電気的に接続されたコンタクトプラグ５８と、コンタクトプラグ４２に電気的に接続されたコンタクトプラグ６０とが埋め込まれた層間絶縁膜５６が形成されている。
コンタクトプラグ５８，６０が埋め込まれ層間絶縁膜５６上には、コンタクトプラグ５８，６０間を接続する配線層６２が形成されている。
配線層６２が形成された層間絶縁膜５６上には、層間絶縁膜６４が形成されている。層間絶縁膜６４上には、層間絶縁膜６４，５６に埋め込まれたコンタクトプラグ６６と、コンタクトプラグ４４とを介してソース／ドレイン領域３４に電気的に接続されたビット線６８が形成されている。
こうして、図１１に示す第３実施形態による不揮発性半導体記憶装置が構成されている。
次に、本実施形態による不揮発性半導体装置の製造方法について図１５及び図１６を用いて説明する。
まず、シリコン基板２０内に、例えばＳＴＩ（Shallow Trench Isolation）法により、素子領域を画定する素子分離膜２２を形成する。
次いで、シリコン基板２０の素子領域上に、通常のＭＯＳトランジスタの製造方法と同様にして、ゲート電極２４及びソース／ドレイン領域２６，２８を有するセル選択トランジスタと、ゲート電極３０及びソース／ドレイン領域３２，３４を有する電流制御用トランジスタとを形成する（図１５（ａ））。
次いで、セル選択トランジスタ及び電流制御用トランジスタが形成されたシリコン基板２０上に、例えばＣＶＤ法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜３６を形成する。
次いで、リソグラフィ及びドライエッチングにより、層間絶縁膜３６に、ソース／ドレイン領域２６，２８，３２，３４に達するコンタクトホールを形成する。
次いで、例えばＣＶＤ法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、層間絶縁膜３６内に、ソース／ドレイン領域２６，２８，３２，３４に電気的に接続されたコンタクトプラグ３８，４０，４２，４４を形成する（図１５（ｂ））。
次いで、コンタクトプラグ３８，４０，４２，４４が埋め込まれた層間絶縁膜３６上に、コンタクトプラグ３８を介してソース／ドレイン領域２６に電気的に接続されたソース線４６と、コンタクトプラグ４０を介してソース／ドレイン領域２８に電気的に接続された抵抗記憶素子５４とを形成する（図１５（ｃ））。
抵抗記憶素子５４は、コンタクトプラグ４０に接続された下部電極４８と、下部電極４８上に形成された抵抗記憶材料層５０と、抵抗記憶材料層５０上に形成された上部電極５２とを有している。
抵抗記憶材料層５０を双極性の抵抗記憶材料により構成する場合には、例えば、Ｐｒ１−ｘＣａｘＭｎＯ３（ｘ≦１）、Ｌａ１−ｘＣａｘＭｎＯ３（ｘ≦１）、Ｃｒ又はＮｂ等をドープしたＳｒＴｉＯ３やＳｒＺｒＯ３等を、レーザアブレーション、ゾルゲル、スパッタ、ＭＯＣＶＤ等により成膜する。また、抵抗記憶材料５０を単極性の抵抗記憶材料により構成する場合には、例えば、ＮｉＯｙ（ｙ≦１）、ＴｉＯｚ（ｚ≦２）、ＨｆＯｚ（ｚ≦２）等をゾルゲル、スパッタ、ＭＯＣＶＤ等により成膜する。
次いで、ソース線４６及び抵抗記憶素子５４が形成された層間絶縁膜３６上に、例えばＣＶＤ法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜５６を形成する。
次いで、リソグラフィ及びドライエッチングにより、層間絶縁膜５６に、抵抗記憶素子５４の上部電極５２に達するコンタクトホール及びコンタクトプラグ４２に達するコンタクトホールを形成する。
次いで、例えばＣＶＤ法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、層間絶縁膜５６内に、抵抗記憶素子５４の上部電極５２に電気的に接続されたコンタクトプラグ５８と、コンタクトプラグ４２に電気的に接続されたコンタクトプラグ６０とを形成する（図１６（ａ））。
次いで、コンタクトプラグ５８，６０が埋め込まれた層間絶縁膜５６上に導電膜を堆積後、フォトリソグラフィ及びドライエッチングによりこの導電膜をパターニングし、コンタクトプラグ５８とコンタクトプラグ６０とを電気的に接続する配線層６２を形成する（図１６（ｂ））。
次いで、配線層６２が形成された層間絶縁膜５６上に、例えばＣＶＤ法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜６４を形成する。
次いで、リソグラフィ及びドライエッチングにより、層間絶縁膜６４，５６に、コンタクトプラグ４４に達するコンタクトホールを形成する。
次いで、例えばＣＶＤ法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、層間絶縁膜６４、５６内に、コンタクトプラグ４４に電気的に接続されたコンタクトプラグ６６を形成する。
次いで、コンタクトプラグ６６が埋め込まれた層間絶縁膜６４上に導電膜を堆積後、フォトリソグラフィ及びドライエッチングによりこの導電膜をパターニングし、コンタクトプラグ６６，４４を介してソース／ドレイン領域３４に電気的に接続されたビット線６８を形成する（図１６（ｃ））。
この後、必要に応じて更に上層の配線層を形成し、不揮発性半導体装置を完成する。
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、単極性抵抗記憶材料としてＴｉＯｘを用いた場合を示し、双極性抵抗記憶材料としてＣｒドープのＳｒＺｒＯ３を用いた場合を示したが、抵抗記憶素子を構成する材料はこれらに限定されるものではない。例えば、単極性抵抗記憶材料としては、ＮｉＯｘ等を適用することができ、双極性抵抗記憶材料としてはＣｒドープのＳｒＴｉＯ３、超巨大磁気抵抗（ＣＭＲ：Colossal Magneto-Resistance）を示すＰｒ１−ｘＣａｘＭｎＯ３やＬａ１−ｘＣａｘＭｎＯ３等を適用することができる。セット及びリセットの際の印加電圧や電流制限値については、抵抗記憶材料の種類、抵抗記憶素子の構造等に応じて適宜設定することが望ましい。
また、上記実施形態では、ソース線ＳＬをワード線ＷＬに対して並行に配置したが、ビット線ＢＬに対して並行になるように配置してもよい。例えば第１及び第２実施形態による不揮発性半導体記憶装置の場合、図１７に示すように、列方向に隣接するメモリセル間に、行方向に延在するソース線ＳＬ１，ＳＬ２，…を配置することができる。同様に、第３及び第４実施形態による不揮発性半導体記憶装置の場合、図１８に示すように、列方向に隣接するメモリセル間に、行方向に延在するソース線ＳＬ１，ＳＬ２，…を配置することができる。
また、上記実施形態では、１つのセル選択トランジスタと１つの抵抗記憶素子とにより、１つのメモリセルを構成したが、メモリセル構成はこれに限定されるものではない。例えば、１つのセル選択トランジスタと２つの抵抗記憶素子とにより１つのメモリセルを構成してもよいし、２つのセル選択トランジスタと２つの抵抗記憶素子とにより１つのメモリセルを構成してもよい。これら構成によれば、読み出しマージン向上その他の効果が期待できる。
本発明による不揮発性半導体記憶装置及びその書き込み方法は、抵抗状態を切り換える際の素子の劣化を防止しうるとともに、２以上の抵抗状態を再現性よく実現しうるものである。したがって、本発明による不揮発性半導体記憶装置及びその書き込み方法は、不揮発性半導体記憶装置の信頼性及び記憶容量を向上するうえで極めて有用である。
もう１つは、高抵抗状態と低抵抗状態との間で抵抗状態を変化するために同じ極性の電圧を用いるものであり、例えばＮｉＯｘやＴｉＯｘのような単一の遷移金属の酸化物等が該当する。このような単極性の材料を用いたＲＲＡＭは、例えば非特許文献３に記載されている。
米国特許第６４７３３３２号明細書 特開２００５−０２５９１４号公報 A. Beck et al., Appl. Phys. Lett. Vol. 77, p. 139 (2000) W. W. Zhuang et al., Tech. Digest IEDM 2002, p.193 I. G. Baek et al., Tech. Digest IEDM 2004, p.587
双極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフである。 単極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフである。 電流制限の設定値を変化したときの単極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフである。 単極性抵抗記憶材料を用いた抵抗記憶素子のフォーミング処理を説明する電流−電圧特性のグラフである。 本発明の第１実施形態による不揮発性半導体記憶装置の構造を示す回路図（その１）である。 本発明の第１実施形態による不揮発性半導体記憶装置の構造を示す回路図（その２）である。 本発明の第１実施形態による不揮発性半導体記憶装置の書き込み方法を示すタイムチャート（その１）である。 本発明の第１実施形態による不揮発性半導体記憶装置の書き込み方法を示すタイムチャート（その２）である。 本発明の第１実施形態による不揮発性半導体記憶装置の読み出し方法を示すタイムチャートである。 本発明の第３実施形態による不揮発性半導体記憶装置の構造を示す回路図（その１）である。 本発明の第３実施形態による不揮発性半導体記憶装置の構造を示す回路図（その２）である。 本発明の第５実施形態による不揮発性半導体記憶装置及びその書き込み方法を示す回路図である。 本発明の第６実施形態による不揮発性半導体記憶装置の構造を示す平面図である。 本発明の第６実施形態による不揮発性半導体記憶装置の構造を示す概略断面図である。 本発明の第６実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１）である。 本発明の第６実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その２）である。 本発明の実施形態の変形例による不揮発性半導体記憶装置の構造を示す回路図（その１）である。 本発明の実施形態の変形例による不揮発性半導体記憶装置の構造を示す回路図（その２）である。
本実施形態による不揮発性半導体記憶装置では、図１１に示すように、ワード線ＷＬとソース線ＳＬとが列方向に配されており、一のワード線（例えばＷＬ１）に接続されたメモリセル１０は、同じソース線ＳＬ（例えばＳＬ１）に接続されている。したがって、上記リセット動作において複数のビット線ＢＬ（例えばＢＬ１〜ＢＬ４）を同時に駆動すれば、選択ワード線（例えばＷＬ１）に連なる複数のメモリセル１０を一括してリセットすることも可能である。
このとき、電流制御用トランジスタ１８のチャネル抵抗Ｒ ＣＬ 及びセル選択トランジスタ１４のチャネル抵抗ＲＣＳは、抵抗記憶素子１２の抵抗値ＲＬよりも十分に小さいため、印加したバイアス電圧のほとんどは抵抗記憶素子１２に印加される。これにより、抵抗記憶素子１２は、低抵抗状態から高抵抗状態に変化する。
ビット線ＢＬ１にこのようなバイアス電圧を印加すると、ビット線ＢＬ１には抵抗記憶素子１２の抵抗値に応じた電流が流れる。したがって、ビット線ＢＬ１に流れるこの電流値を検出することにより、抵抗記憶素子１２がどのような抵抗状態にあるかを読み出すことができる。

Claims (13)

  1. 高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子を有する不揮発性半導体記憶装置の書き込み方法であって、
    前記抵抗記憶素子に電圧を印加して前記高抵抗状態から前記低抵抗状態に切り換える際に、前記抵抗記憶素子に流れる電流値を規定することにより、前記抵抗記憶素子に、規定した前記電流値に応じた低抵抗値の前記低抵抗状態を記憶させる
    ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
  2. 請求項１記載の不揮発性半導体記憶装置の書き込み方法において、
    前記抵抗記憶素子に第１の低抵抗値の前記低抵抗状態を記憶させる場合にあっては、前記抵抗記憶素子に流れる前記電流値を第１の電流値に規定し、
    前記抵抗記憶素子に前記第１の低抵抗値よりも高い第２の低抵抗値の前記低抵抗状態を記憶させる場合にあっては、前記抵抗記憶素子に流れる前記電流値を前記第１の電流値よりも低い第２の電流値に規定する
    ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
  3. 請求項１又は２記載の不揮発性半導体記憶装置の書き込み方法において、
    前記抵抗記憶素子に直列に接続された可変抵抗素子の抵抗値により、前記抵抗記憶素子に流れる前記電流値を規定する
    ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
  4. 請求項３記載の不揮発性半導体記憶装置の書き込み方法において、
    前記可変抵抗素子は、ＭＩＳトランジスタであり、
    前記ＭＩＳトランジスタのチャネル抵抗により、前記可変抵抗素子の前記抵抗値を規定する
    ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
  5. 請求項３記載の不揮発性半導体記憶装置の書き込み方法において、
    前記可変抵抗素子は、並列に接続された複数の抵抗素子を有し、
    前記抵抗記憶素子に接続する前記抵抗素子を選択することにより、前記可変抵抗素子の前記抵抗値を規定する
    ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
  6. 請求項３乃至５のいずれか１項に記載の不揮発性半導体記憶装置の書き込み方法において、
    前記抵抗記憶素子に電圧を印加して前記低抵抗状態から前記高抵抗状態に切り換える際に、前記抵抗記憶素子の前記低抵抗値よりも十分小さくなるように、前記可変抵抗素子の抵抗値を規定する
    ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
  7. 請求項１乃至５のいずれか１項に記載の不揮発性半導体記憶装置の書き込み方法において、
    前記抵抗記憶素子に直列に接続された選択トランジスタを有し、
    前記抵抗記憶素子に電圧を印加して前記抵抗状態を切り換える際に、前記抵抗記憶素子の抵抗値よりも十分小さくなるように、前記選択トランジスタのチャネル抵抗を規定する
    ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
  8. 高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、
    前記抵抗記憶素子に直列に接続された可変抵抗素子と、
    前記抵抗記憶素子に電圧を印加して前記高抵抗状態から前記低抵抗状態に切り換える際に、前記抵抗記憶素子に流れる電流値を規定することにより、前記抵抗記憶素子に、規定した前記電流値に応じた低抵抗値の前記低抵抗状態を記憶させる電流制限回路と
    を有することを特徴とする不揮発性半導体記憶装置。
  9. 請求項８記載の不揮発性半導体記憶装置において、
    前記可変抵抗素子はＭＩＳトランジスタであり、
    前記電流制限は、前記ＭＩＳトランジスタのチャネル抵抗により、前記可変抵抗素子の前記抵抗値を規定する
    ことを特徴とする不揮発性半導体記憶装置。
  10. 請求項８記載の不揮発性半導体記憶装置において、
    前記可変抵抗素子は、並列に接続された複数の抵抗素子を有し、
    前記電流制限回路によって前記抵抗記憶素子に接続する前記抵抗素子を選択することにより、前記可変抵抗素子の抵抗値を規定する
    ことを特徴とする不揮発性半導体記憶装置。
  11. 高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、前記抵抗記憶素子の一方の端部に一方の端部が直列に接続された選択トランジスタとをそれぞれ有し、マトリクス状に配置された複数のメモリセルと、
    第１の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第１の方向に並ぶ前記メモリセルの前記選択トランジスタのゲート電極に接続された複数の第１の信号線と、
    第１の方向と交差する第２の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第２の方向に並ぶ前記メモリセルの前記抵抗記憶素子の他方の端部側に接続された複数の第２の信号線と、
    前記第１の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第１の方向に並ぶ前記メモリセルの前記選択トランジスタの他方の端部側に接続された複数の第３の信号線と、
    前記抵抗記憶素子の前記他方の端部側に直列に接続された可変抵抗素子と、
    前記抵抗記憶素子に電圧を印加して前記高抵抗状態から前記低抵抗状態に切り換える際に、前記抵抗記憶素子に流れる電流値を規定することにより、前記抵抗記憶素子に、規定した前記電流値に応じた低抵抗値の前記低抵抗状態を記憶させる電流制限回路と
    を有することを特徴とする不揮発性半導体記憶装置。
  12. 請求項１１記載の不揮発性半導体記憶装置において、
    前記可変抵抗素子は、複数の前記第２の信号線のそれぞれに１つづつ設けられている
    ことを特徴とする不揮発性半導体記憶装置。
  13. 請求項１１記載の不揮発性半導体記憶装置において、
    前記可変抵抗素子は、複数の前記メモリセルのそれぞれに設けられており、
    前記第１の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第１の方向に並ぶ前記メモリセルの前記可変抵抗素子のゲート電極に接続された複数の第４の信号線を更に有する
    ことを特徴とする不揮発性半導体記憶装置。
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