JPWO2006137111A1 - 不揮発性半導体記憶装置及びその書き込み方法 - Google Patents
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Abstract
高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子を有する不揮発性半導体記憶装置の書き込み方法において、抵抗記憶素子に電圧を印加して高抵抗状態から低抵抗状態に切り換える際に、抵抗記憶素子に流れる電流値を規定することにより、抵抗記憶素子に、規定した電流値に応じた低抵抗値の低抵抗状態を記憶させる。
Description
本発明は、不揮発性半導体記憶装置に係り、特に、抵抗値が異なる複数の抵抗状態を記憶する抵抗記憶素子を用いた不揮発性半導体記憶装置及びその書き込み方法に関する。
近年、新たなメモリ素子として、RRAM(Resistance Random Access Memory)と呼ばれる不揮発性半導体記憶装置が注目されている。RRAMは、抵抗値が異なる複数の抵抗状態を記憶し、外部から電気的刺激を与えることにより抵抗状態が変化する抵抗記憶素子を用い、抵抗記憶素子の高抵抗状態と低抵抗状態とを例えば情報の“0”と“1”とに対応づけることにより、メモリ素子として利用するものである。RRAMは、高速性、大容量性、低消費電力性等、そのポテンシャルの高さから、その将来性が期待されている。
抵抗記憶素子は、電圧の印加により抵抗状態が変化する抵抗記憶材料を一対の電極間に狭持したものである。抵抗記憶材料としては、代表的なものとして遷移金属を含む酸化物材料が知られており、電気的特性の違いから大きく2つに分類することができる。
1つは、高抵抗状態と低抵抗状態との間で抵抗状態を変化するために互いに異なる極性の電圧を用いるものであり、クロム(Cr)等の不純物を微量にドープしたSrTiO3やSrZrO3、或いは超巨大磁気抵抗(CMR:Colossal Magneto-Resistance)を示すPr1−xCaxMnO3やLa1−xCaxMnO3等が該当する。このような双極性の材料を用いたRRAMは、例えば特許文献1、非特許文献1及び非特許文献2に記載されている。
もう1つは、高抵抗状態と低抵抗状態との間で抵抗状態を変化するために同じ極性の電圧を用いるものであり、例えばNiOxやTiOxのような単一の遷移金属の酸化物等が該当する。このような単極性の材料を用いたRRAMは、例えば非特許文献3に記載されている。
米国特許第6473332号明細書
特開2005−025914号公報
A. Beck et al., Appl. Phys. Lett. Vol. 77, p. 139 (2001)
W. W. Zhuang et al., Tech. Digest IEDM 2002, p.193
I. G. Baek et al., Tech. Digest IEDM 2004, p.587
半導体記憶装置では、単位面積当たりの記憶容量を増加するために、素子自体を微細化する検討のほか、多値メモリについての検討も行われている。多値メモリとは、一のメモリセルが“0”又は“1”の何れかの状態をとりうる通常の2値メモリとは異なり、一のメモリセルが3以上の状態をとりうるメモリ素子である。
RRAMにおいても、多値メモリに関する検討は行われている。例えば特許文献1及び非特許文献2には、双極性の抵抗記憶材料に印加する電圧パルスの振幅又は幅を変化させると、それに対応して低抵抗状態の抵抗の絶対値が変わることが記載されている。そして、高抵抗・低抵抗の2つの抵抗だけでなく両者の中間の抵抗を持つ低抵抗状態等をも利用することにより、多値メモリを構成しうる可能性が示されている。
しかしながら、印加電圧パルスの振幅又は幅により抵抗値を制御する方法では、2状態よりも多くの抵抗状態を再現性よく実現することが困難であり、双極性の抵抗記憶材料を用いた多値メモリは実現されていなかった。
また、単極性の抵抗記憶材料については、例えば非特許文献3に2値メモリとしての報告があるのみであり、多値化の手法は提供されていなかった。
また、抵抗記憶素子に電圧を印加して抵抗記憶材料を高抵抗状態から低抵抗状態に変化させる従来の手法では、急激な抵抗値の減少によって書き換えに必要とする以上の大電流が流れてしまう。このような大電流は、抵抗記憶材料の劣化を早める原因となっていた。
本発明の目的は、抵抗値が異なる複数の抵抗状態を記憶する抵抗記憶素子を用いた不揮発性半導体記憶装置において、2以上の抵抗状態を再現性よく実現しうる不揮発性半導体記憶装置及びその書き込み方法を提供することにある。
また、本発明の他の目的は、抵抗記憶素子を高抵抗状態から低抵抗状態にスイッチさせる際、素子に大電流が流れるのを防止しうる不揮発性半導体記憶装置及びその書き込み方法を提供することにある。
本発明の一観点によれば、高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子を有する不揮発性半導体記憶装置の書き込み方法であって、前記抵抗記憶素子に電圧を印加して前記高抵抗状態から前記低抵抗状態に切り換える際に、前記抵抗記憶素子に流れる電流値を規定することにより、前記抵抗記憶素子に、規定した前記電流値に応じた低抵抗値の前記低抵抗状態を記憶させることを特徴とする不揮発性半導体記憶装置の書き込み方法が提供される。
また、本発明の他の観点によれば、高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、前記抵抗記憶素子に直列に接続された可変抵抗素子と、前記抵抗記憶素子に電圧を印加して前記高抵抗状態から前記低抵抗状態に切り換える際に、前記抵抗記憶素子に流れる電流値を規定することにより、前記抵抗記憶素子に、規定した前記電流値に応じた低抵抗値の前記低抵抗状態を記憶させる電流制限回路とを有することを特徴とする不揮発性半導体記憶装置が提供される。
また、本発明の更に他の観点によれば、高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、前記抵抗記憶素子の一方の端部に一方の端部が直列に接続された選択トランジスタとをそれぞれ有し、マトリクス状に配置された複数のメモリセルと、第1の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第1の方向に並ぶ前記メモリセルの前記選択トランジスタのゲート電極に接続された複数の第1の信号線と、第1の方向と交差する第2の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第2の方向に並ぶ前記メモリセルの前記抵抗記憶素子の他方の端部側に接続された複数の第2の信号線と、前記第1の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第1の方向に並ぶ前記メモリセルの前記選択トランジスタの他方の端部側に接続された複数の第3の信号線と、前記抵抗記憶素子の前記他方の端部側に直列に接続された可変抵抗素子と、前記抵抗記憶素子に電圧を印加して前記高抵抗状態から前記低抵抗状態に切り換える際に、前記抵抗記憶素子に流れる電流値を規定することにより、前記抵抗記憶素子に、規定した前記電流値に応じた低抵抗値の前記低抵抗状態を記憶させる電流制限回路とを有することを特徴とする不揮発性半導体記憶装置が提供される。
本発明によれば、抵抗値が異なる複数の抵抗状態を記憶する抵抗記憶素子を用いた不揮発性半導体記憶装置において、抵抗記憶素子を高抵抗状態から低抵抗状態にスイッチする際に、抵抗記憶素子に直列に抵抗素子を接続し、抵抗記憶素子に大電流が流れるのを防止するので、大電流が流れることによる抵抗記憶素子の破壊や劣化を防止することができる。また、この抵抗素子の抵抗値により、抵抗記憶素子が低抵抗状態のときの抵抗値を制御することができる。これにより、多値メモリを容易に実現することができる。
10…メモリセル
12…抵抗記憶素子
14…セル選択トランジスタ
16…ビット線選択トランジスタ
18…電流制御用トランジスタ
20…シリコン基板
22…素子分離膜
24,30…ゲート電極
26,28,32,34…ソース/ドレイン領域
36,56,64…層間絶縁膜
38,40,42,44,58,60,66…コンタクトプラグ
46…ソース線
48…下部電極
50…抵抗記憶材料層
52…上部電極
54…抵抗記憶素子
62…配線層
68…ビット線
12…抵抗記憶素子
14…セル選択トランジスタ
16…ビット線選択トランジスタ
18…電流制御用トランジスタ
20…シリコン基板
22…素子分離膜
24,30…ゲート電極
26,28,32,34…ソース/ドレイン領域
36,56,64…層間絶縁膜
38,40,42,44,58,60,66…コンタクトプラグ
46…ソース線
48…下部電極
50…抵抗記憶材料層
52…上部電極
54…抵抗記憶素子
62…配線層
68…ビット線
[第1実施形態]
本発明の第1実施形態による不揮発性半導体記憶装置及びその書き込み方法について図1乃至図9を用いて説明する。
本発明の第1実施形態による不揮発性半導体記憶装置及びその書き込み方法について図1乃至図9を用いて説明する。
図1は双極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフ、図2は単極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフ、図3は電流制限の設定値を変化したときの単極性抵抗記憶材料の電流−電圧特性を示すグラフ、図4は単極性抵抗記憶材料を用いた抵抗記憶素子のフォーミング処理を説明する電流−電圧特性のグラフ、図5及び図6は本実施形態による不揮発性半導体記憶装置の構造を示す回路図、図7及び図8は本実施形態による不揮発性半導体記憶装置の書き込み方法を示すタイムチャート、図9は本実施形態による不揮発性半導体記憶装置の読み出し方法を示すタイムチャートである。
はじめに、抵抗記憶素子の基本動作について図1及び図2を用いて説明する。
抵抗記憶素子は、一対の電極間に抵抗記憶材料が狭持されたものである。抵抗記憶材料は、その多くが遷移金属を含む酸化物材料であり、電気的特性の違いから大きく2つに分類することができる。
1つは、高抵抗状態と低抵抗状態との間で抵抗状態を変化するために互いに異なる極性の電圧を用いるものであり、クロム(Cr)等の不純物を微量にドープしたSrTiO3やSrZrO3、或いは超巨大磁気抵抗(CMR:Colossal Magneto-Resistance)を示すPr1−xCaxMnO3やLa1−xCaxMnO3等が該当する。以下、抵抗状態の書き換えに極性の異なる電圧を要するこのような抵抗記憶材料を、双極性抵抗記憶材料と呼ぶ。
他方は、高抵抗状態と低抵抗状態との間で抵抗値を変化するために、極性の同じ電圧を必要とする材料であり、例えばNiOxやTiOxのような単一の遷移金属の酸化物等が該当する。以下、抵抗状態の書き換えに極性が同じ電圧を要するこのような抵抗記憶材料を、単極性抵抗記憶材料と呼ぶ。
図1は、双極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフであり、非特許文献1に記載されたものである。このグラフは、典型的な双極性抵抗記憶材料であるCrドープのSrZrO3を用いた場合である。
初期状態において、抵抗記憶素子は高抵抗状態であると考える。
印加電圧が0Vの状態から徐々に負電圧を増加していくと、その時に流れる電流は曲線aに沿って矢印の方向に変化し、その絶対値は徐々に増加する。印加する負電圧が更に大きくなり約−0.5Vを超えると、抵抗記憶素子が高抵抗状態から低抵抗状態へスイッチする。これに伴い、電流の絶対値が急激に増加し、電流−電圧特性は点Aから点Bに遷移する。なお、以下の説明では、抵抗記憶素子を高抵抗状態から低抵抗状態へ変化する動作を「セット」と呼ぶ。
点Bの状態から徐々に負電圧を減少していくと、電流は曲線bに沿って矢印の方向に変化し、その絶対値は徐々に減少する。印加電圧が0Vに戻ると、電流も0Aとなる。
印加電圧が0Vの状態から徐々に正電圧を増加していくと、電流値は曲線cに沿って矢印の方向に変化し、その絶対値は徐々に増加する。印加する正電圧が更に大きくなり約0.5Vを超えると、抵抗記憶素子が低抵抗状態から高抵抗状態にスイッチする。これに伴い、電流の絶対値が急激に減少し、電流−電圧特性は点Cから点Dに遷移する。なお、以下の説明では、抵抗記憶素子を低抵抗状態から高抵抗状態へ変化する動作を「リセット」と呼ぶ。
点Dの状態から徐々に正電圧を減少していくと、電流は曲線dに沿って矢印の方向に変化し、その絶対値は徐々に減少する。印加電圧が0Vに戻ると、電流も0Aとなる。
それぞれの抵抗状態は、約±0.5Vの範囲で安定であり、電源を切っても保たれる。すなわち、高抵抗状態では、印加電圧が点Aの電圧の絶対値よりも低ければ、電流−電圧特性は曲線a,dに沿って線形的に変化し、高抵抗状態が維持される。同様に、低抵抗状態では、印加電圧が点Cの電圧の絶対値よりも低ければ、電流−電圧特性は曲線b,cに沿って線形的に変化し、低抵抗状態が維持される。
このように、双極性抵抗記憶材料を用いた抵抗記憶素子は、高抵抗状態と低抵抗状態との間で抵抗状態を変化するために、互いに異なる極性の電圧を印加するものである。
図2は、単極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフである。このグラフは、典型的な単極性抵抗記憶材料であるTiOxを用いた場合である。
初期状態において、抵抗記憶素子は高抵抗状態であると考える。
印加電圧を0Vから徐々に増加していくと、電流は曲線aに沿って矢印の方向に変化し、その絶対値は徐々に増加する。印加電圧が更に大きくなり約1.3Vを超えると、抵抗記憶素子が高抵抗状態から低抵抗状態にスイッチ(セット)する。これに伴い、電流の絶対値が急激に増加し、電流−電圧特性は点Aから点Bに遷移する。なお、図2において点Bにおける電流値が約20mAで一定になっているのは、急激な電流の増加による素子の破壊を防止するために電流制限を施しているためである。
点Bの状態から徐々に電圧を減少していくと、電流は曲線bに沿って矢印の方向に変化し、その絶対値は徐々に減少する。印加電圧が0Vに戻ると、電流も0Aとなる。
印加電圧を0Vから再度徐々に増加していくと、電流は曲線cに沿って矢印の方向に変化し、その絶対値は徐々に増加する。印加する正電圧が更に大きくなり約1.2Vを超えると、抵抗記憶素子が低抵抗状態から高抵抗状態にスイッチ(リセット)する。これに伴い、電流の絶対値が急激に減少し、電流−電圧特性は点Cから点Dに遷移する。
点Dの状態から徐々に電圧を減少していくと、電流は曲線dに沿って矢印の方向に変化し、その絶対値は徐々に減少する。印加電圧が0Vに戻ると、電流も0Aとなる。
それぞれの抵抗状態は、約1.0V以下で安定であり、電源を切っても保たれる。すなわち、高抵抗状態では、印加電圧が点Aの電圧よりも低ければ、電流−電圧特性は曲線aに沿って線形的に変化し、高抵抗状態が維持される。同様に、低抵抗状態では、印加電圧が点Cの電圧よりも低ければ、電流−電圧特性は曲線cに沿って変化し、低抵抗状態が維持される。
このように、単極性抵抗記憶材料を用いた抵抗記憶素子は、高抵抗状態と低抵抗状態との間で抵抗状態を変化するために、極性の同じ電圧を印加するものである。
上述の通り、抵抗記憶素子を低抵抗状態にセットする場合、抵抗値の急激な変化を伴うため、流れる電流が急激に増加して素子を破壊する虞がある。このため、抵抗記憶素子を低抵抗状態にセットする際には、素子に所定値以上の電流が流れないように電流制限を施すことが望ましい。電流制限は、抵抗記憶素子が低抵抗状態のときの抵抗値に対して無視できない程度の抵抗値を有する抵抗素子を、抵抗記憶素子に直列に接続することにより簡単に実現することができる。
この電流制限について本願発明者が鋭意検討を行ったところ、電流制限の設定値により、低抵抗状態にセットしたときの抵抗値を制御できることが初めて明らかとなった。以下、単極性抵抗記憶材料を用いた抵抗記憶素子を例にして、電流制限の設定値により抵抗値を制御する方法について説明する。
図3は、電流制限の設定値を10mA、15mA、20mAと変えた場合における抵抗記憶素子の電流−電圧特性を示すグラフである。図中、点線が10mAの場合、一点鎖線が15mAの場合、実線が20mAの場合である。
図3に示すように、電流制限の設定値を変化すると、抵抗記憶素子の電流−電圧特性が変化する。電流制限の設定値が10mAの場合、低抵抗状態にセットした後に印加電圧を下げていくと、電流値は曲線aに沿って減少していき、原点まで戻る。電流制限の設定値が15mAの場合、低抵抗状態にセットした後に印加電圧を下げていくと、電流値は曲線aよりも急峻な曲線bに沿って減少していき、原点まで戻る。電流制限の設定値が20mAの場合、低抵抗状態にセットした後に印加電圧を下げていくと、電流値は曲線bよりも更に急峻な曲線cに沿って減少していき、原点まで戻る。
原点まで戻った後に再び電圧を徐々に印加していくと、電流制限の設定値が10mAの場合には曲線aに沿って電流値が増加していき、電流制限の設定値が15mAの場合には曲線bに沿って電流値が増加していき、電流制限の設定値が20mAの場合には曲線cに沿って電流値が増加していく。すなわち、抵抗記憶素子は、電流制限の設定値が大きいほどに小さい抵抗値にセットされている。
印加電圧を更に増加していくと、電流値が急激に減少し、抵抗記憶素子は高抵抗状態にリセットされる。その後印加電圧を下げていくと、電流値は曲線dに沿って減少していき、原点まで戻る。なお、リセットに必要な電圧は、図3に示すように、セットの際の電流制限の設定値が高いほど高くなる。
このように、抵抗記憶素子を低抵抗状態にセットする際の電流制限の設定値を変化することにより、低抵抗状態における抵抗記憶素子の抵抗値を制御することができる。また、このときの抵抗値は、抵抗記憶素子をリセットしない限り保存される。したがって、電流制限の設定値を変化して抵抗記憶素子をセットすることにより、抵抗記憶素子を多値のメモリとして用いることができる。
なお、上記材料を用いて抵抗記憶素子を形成する場合、素子形成直後の初期状態では図1及び図2に示すような特性は得られない。抵抗記憶材料を高抵抗状態と低抵抗状態との間で可逆的に変化しうる状態にするためには、フォーミングと呼ばれる処理が必要である。
図4は、図2及び図3の場合と同じ単極性抵抗記憶材料を用いた抵抗記憶素子のフォーミング処理を説明する電流−電圧特性である。
素子形成直後の初期状態では、図4に示すように、高抵抗であり且つ絶縁耐圧は8V程度と非常に高くなっている。この絶縁耐圧は、セットやリセットに必要な電圧と比較して極めて高い値である。初期状態では、セットやリセットというような抵抗状態の変化は生じない。
初期状態においてこの絶縁耐圧よりも高い電圧を印加すると、図4に示すように、素子に流れる電流値が急激に増加し、すなわち抵抗記憶素子のフォーミングが行われる。このようなフォーミングを行うことにより、抵抗記憶素子は図2に示すような電流−電圧特性を示すようになり、低抵抗状態と高抵抗状態とを可逆的に変化することができるようになる。一度フォーミングを行った後は、抵抗記憶素子が初期状態に戻ることはない。
フォーミング前の初期状態における抵抗記憶素子は、高い抵抗値を有しており、フォーミング後の高抵抗状態と混同する虞がある。そこで、本願明細書において高抵抗状態というときはフォーミング後の抵抗記憶素子の高抵抗状態を表すものとし、低抵抗状態というときはフォーミング後の抵抗記憶素子の低抵抗状態を表すものとし、初期状態というときはフォーミングを行う前の抵抗記憶素子の状態を表すものとする。
なお、以上の説明では単極性抵抗記憶材料の場合について述べたが、双極性抵抗記憶材料の場合も同様である。
次に、本実施形態による不揮発性半導体記憶装置の構造について図5及び図6を用いて説明する。
図5及び図6は本実施形態による不揮発性半導体記憶装置の構造を示す回路図である。
本実施形態による不揮発性半導体記憶装置のメモリセル10は、図5に示すように、抵抗記憶素子12と、セル選択トランジスタ14とを有している。抵抗記憶素子12は、その一端がビット線BLに接続され、他端がセル選択トランジスタ14のドレイン端子に接続されている。セル選択トランジスタ14のソース端子はソース線SLに接続され、ゲート端子はワード線WLに接続されている。
抵抗記憶素子12は、一対の電極間に抵抗記憶材料が狭持されたものである。抵抗記憶材料は、双極性抵抗記憶材料及び単極性抵抗記憶材料のいずれでもよい。なお、本実施形態では、抵抗記憶材料が例えばTiOxよりなる単極性抵抗記憶材料であるものとする。
図6は、図5に示すメモリセル10をマトリクス状に配置したメモリセルアレイを示す回路図である。複数のメモリセル10が、列方向(図面縦方向)及び行方向(図面横方向)に隣接して形成されている。
列方向には、複数のワード線WL1,/WL1,WL2,/WL2…が配されており、列方向に並ぶメモリセル10に共通の信号線を構成している。また、列方向には、ソース線SL1,SL2…が配され、列方向に並ぶメモリセル10に共通の信号線を構成している。なお、ソース線SLは、ワード線WL2本に1本づつ設けられている。
行方向(図面横方向)には、複数のビット線BL1,BL2,BL3,BL4…が配されており、行方向に並ぶメモリセル10に共通の信号線を構成している。各ビット線BLには、可変抵抗素子としてのビット線選択トランジスタ16が接続されている。
次に、図6に示す本実施形態による不揮発性半導体記憶装置の書き込み方法について図7及び図8を用いて説明する。
はじめに、高抵抗状態から低抵抗状態への書き換え動作、すなわちセットの動作について図7を用いて説明する。書き換え対象のメモリセル10は、ワード線WL1及びビット線BL1に接続されたメモリセル10であるものとする。
まず、ビット線BL1に接続されたビット線選択トランジスタ16のゲート端子に所定の電圧を印加し、ビット線選択トランジスタ16をオン状態にする(図7参照)。このとき、ゲート端子に印加する電圧は、ビット線選択トランジスタ16のチャネル抵抗RBSが、抵抗記憶素子12が高抵抗状態のときの抵抗値RHよりも十分に小さく、且つ、抵抗記憶素子12が低抵抗状態のときの抵抗値RLと比べて無視できない程度の値になるように、制御する。
また、ビット線選択トランジスタ16をオンにするのと同時に、ワード線WL1に所定の電圧を印加し、セル選択トランジスタ14をオン状態にする(図7参照)。このとき、ワード線WL1に印加する電圧は、セル選択トランジスタ14のチャネル抵抗RCSが、抵抗記憶素子12が低抵抗状態のときの抵抗値RLに比べて無視できる程度に小さな値になるように、制御する。
ソース線SL1は、基準電位、例えば接地電位である0Vに接続する(図7参照)。
次いで、ビット線選択トランジスタ16のドレイン端子に、抵抗記憶素子12をセットするに要する電圧と同じ或いはこれよりやや大きいバイアス電圧を印加する(図7参照)。これにより、ビット線選択トランジスタ16、ビット線BL1、抵抗記憶素子12及びセル選択トランジスタ14を介してソース線SL1へ向かう電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子12の抵抗値RH、ビット線選択トランジスタ16のチャネル抵抗RBS及びセル選択トランジスタ14のチャネル抵抗RCSに応じてそれぞれに分配される。
このとき、抵抗記憶素子12の抵抗値RHは、ビット線選択トランジスタ16のチャネル抵抗RBS及びセル選択トランジスタのチャネル抵抗RCSに比べて十分に大きいため、バイアス電圧のほとんどは抵抗記憶素子12に印加される。これにより、抵抗記憶素子12は、高抵抗状態から低抵抗状態に変化する。
抵抗記憶素子12の抵抗値が抵抗値RHから抵抗値RLに変化すると、ビット線選択トランジスタ16のチャネル抵抗RBSが抵抗値RLと比較して無視できない程度の大きさとなり、抵抗記憶素子12とビット線選択トランジスタ16とに配分される電圧の比は、RL:RBSとなる。したがって、ビット線選択トランジスタ16のチャネル抵抗RBSが例えばRBS=2×RLとなるようにビット線選択トランジスタ16のゲート電圧を設定しておけば、抵抗記憶素子12にはバイアス電圧の1/3が配分されることとなる。
ビット線選択トランジスタ16のチャネル抵抗RBSは、ビット線選択トランジスタ16の性能上可能な限りの任意の値に設定できるため、抵抗記憶素子12に掛かる電圧、すなわち抵抗記憶素子12に流れる電流を、ビット線選択トランジスタ16のゲート電圧によって任意の値に設定することができる。
つまり、ビット線選択トランジスタ16のゲート電圧によって抵抗記憶素子12に流れる電流を所定値に制限することができ、この電流制限によって抵抗記憶素子12の抵抗値を制御することができる。例えば、図3に示すように、抵抗記憶素子12に流れる電流値を10mAに制限すれば、抵抗記憶素子12は曲線aに示される抵抗特性を有することとなり、抵抗記憶素子12に流れる電流値を15mAに制限すれば、抵抗記憶素子12は曲線bに示される抵抗特性を有することとなり、抵抗記憶素子12に流れる電流値を20mAに制限すれば、抵抗記憶素子12は曲線cに示される抵抗特性を有することとなる。
次いで、ビット線BL1に印加するバイアス電圧をゼロに戻した後、ビット線選択トランジスタ16のゲート端子に印加する電圧及びワード線WL1に印加する電圧をオフにし、セットの動作を完了する(図7参照)。
なお、第1の抵抗値を有する低抵抗状態から第2の抵抗値を有する低抵抗状態に書き換える際には、後述のリセットの動作を行った後、改めて第2の抵抗値となるように低抵抗状態にセットする。
次に、低抵抗状態から高抵抗状態への書き換え動作、すなわちリセットの動作について図8を用いて説明する。書き換え対象のメモリセル10は、ワード線WL1及びビット線BL1に接続されたメモリセル10であるものとする。
まず、ビット線BL1に接続されたビット線選択トランジスタ16のゲート端子に所定の電圧を印加し、ビット線選択トランジスタ16をオン状態にする(図8参照)。このとき、ゲート端子に印加する電圧は、ビット線選択トランジスタ16のチャネル抵抗RBSが、抵抗記憶素子12が低抵抗状態のときの抵抗値RLよりも十分に小さくなるように、制御する。
また、ビット線選択トランジスタ16をオンにするのと同時に、ワード線WL1に所定の電圧を印加し、セル選択トランジスタ14をオン状態にする(図8参照)。このとき、ワード線WL1に印加する電圧は、セル選択トランジスタ14のチャネル抵抗RCSが、抵抗記憶素子12が低抵抗状態のときの抵抗値RLよりも十分に小さくなるように、制御する。
ソース線SL1は、基準電位、例えば接地電位である0Vに接続する(図8参照)。
次いで、ビット線選択トランジスタ16のドレイン端子に、抵抗記憶素子12をリセットするに要する電圧と同じ或いはこれよりやや大きいバイアス電圧を印加する(図8参照)。これにより、ビット線選択トランジスタ16、ビット線BL1、抵抗記憶素子12及びセル選択トランジスタ14を介してソース線SL1へ向かう電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子12の抵抗値RL、ビット線選択トランジスタ16のチャネル抵抗RBS及びセル選択トランジスタ14のチャネル抵抗RCSに応じてそれぞれに分配される。
このとき、ビット線選択トランジスタ16のチャネル抵抗RBS及びセル選択トランジスタ14のチャネル抵抗RCSは、抵抗記憶素子12の抵抗値RLよりも十分に小さいため、印加したバイアス電圧のほとんどは抵抗記憶素子12に印加される。これにより、抵抗記憶素子12は、低抵抗状態から高抵抗状態に変化する。
このようにリセット過程では、抵抗記憶素子12が高抵抗状態に切り換わった瞬間、ほぼ全バイアス電圧が抵抗記憶素子12に配分されるため、このバイアス電圧によって抵抗記憶素子12が再度セットされることを防止する必要がある。このためには、ビット線BLに印加するバイアス電圧は、セットに要する電圧よりも小さくしなければならない。
つまり、リセット過程では、ビット線選択トランジスタ16のチャネル抵抗RBS及びセル選択トランジスタ14のチャネル抵抗RCSが抵抗記憶素子12の抵抗値RLよりも十分に小さくなるように、これらトランジスタのゲート電圧を調整するとともに、ビット線BLに印加するバイアス電圧を、リセットに必要な電圧以上、セットに必要な電圧未満に設定する。
次いで、ビット線BL1に印加するバイアス電圧をゼロに戻した後、ビット線選択トランジスタ16のゲート端子に印加する電圧及びワード線WLに印加する電圧をオフにし、リセットの動作を完了する(図8参照)。
本実施形態による不揮発性半導体記憶装置では、図6に示すように、ワード線WLとソース線SLとが列方向に配されており、一のワード線(例えばWL1)に接続されたメモリセル10は、同じソース線SL(例えばSL1)に接続されている。したがって、上記リセット動作において複数のビット線BL(例えばBL1〜BL4)を同時に駆動すれば、選択ワード線(例えばWL1)に連なる複数のメモリセル10を一括してリセットすることも可能である。
次に、図6に示す本実施形態による不揮発性半導体記憶装置の読み出し方法について図9を用いて説明する。読み出し対象のメモリセル10は、ワード線WL1及びビット線BL1に接続されたメモリセル10であるものとする。
まず、ビット線選択トランジスタ16のゲート端子に所定の電圧を印加し、ビット線選択トランジスタ16をオン状態にする(図9参照)。このとき、ゲート端子に印加する電圧は、ビット線選択トランジスタ16のチャネル抵抗RBSが、抵抗記憶素子12の抵抗値RLよりも十分に小さくなるように、制御する。
また、ビット線選択トランジスタ16をオンにするのと同時に、ワード線WL1に所定の電圧を印加し、セル選択トランジスタ14をオン状態にする(図9参照)。このとき、ワード線WL1に印加する電圧は、セル選択トランジスタ14のチャネル抵抗RCSが、抵抗記憶素子12が低抵抗状態のときの抵抗値RLよりも十分に小さくなるように、制御する。
ソース線SL1は、基準電位、例えば接地電位である0Vに接続する(図9参照)。
次いで、ビット線選択トランジスタ16のドレイン端子に、所定のバイアス電圧を印加する(図9参照)。このバイアス電圧は、最下位の電流制限値で得られるメモリ特性に合わせて設定される。すなわち、抵抗記憶素子12がどのような抵抗状態にあるときも印加電圧によってセットやリセットが生じないように、バイアス電圧の値を設定する。
例えば、抵抗記憶素子12が図3に示す電流−電圧特性を有し、最下位の電流制限値が例えば10mAである場合、バイアス電圧が約0.6V程度以下ではセットやリセットは生じない。したがって、読み出し用のバイアス電圧は、0.6V以下の電圧で十分にマージンが確保できる電圧(例えば0.5V)に設定する。
ビット線選択トランジスタ16のドレイン端子にこのようなバイアス電圧を印加すると、ビット線BL1には抵抗記憶素子12の抵抗値に応じた電流が流れる。したがって、ビット線BL1に流れるこの電流値を検出することにより、抵抗記憶素子12がどのような抵抗状態にあるかを読み出すことができる。
このように、本実施形態によれば、抵抗記憶素子を高抵抗状態から低抵抗状態にスイッチする際に、抵抗記憶素子に直列に抵抗素子を接続し、抵抗記憶素子に大電流が流れるのを防止するので、大電流が流れることによる抵抗記憶素子の破壊や劣化を防止することができる。また、この抵抗素子の抵抗値により、抵抗記憶素子が低抵抗状態のときの抵抗値を制御することができる。これにより、多値メモリを容易に実現することができる。
[第2実施形態]
本発明の第2実施形態による不揮発性半導体記憶装置及びその書き込み方法について説明する。なお、図1乃至図9に示す第1実施形態による不揮発性半導体記憶装置並びにその書き込み方法及び読み出し方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
本発明の第2実施形態による不揮発性半導体記憶装置及びその書き込み方法について説明する。なお、図1乃至図9に示す第1実施形態による不揮発性半導体記憶装置並びにその書き込み方法及び読み出し方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
本実施形態による不揮発性半導体記憶装置は、抵抗記憶素子12が双極性抵抗記憶材料により構成されている点を除き、図5及び図6に示す第1実施形態による不揮発性半導体記憶装置と同様である。なお、双極性抵抗記憶材料としては、例えばCrドープのSrZrO3等を適用することができる。本実施形態による不揮発性半導体記憶装置の抵抗記憶素子は、例えば図1に示されるように、セットの際に負のバイアス電圧を印加し、リセットの際に正のバイアス電圧を印加するものであるとする。
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法について説明する。なお、本実施形態による不揮発性半導体記憶装置の書き込み方法は、バイアス電圧の極性を除き、基本的に第1実施形態による不揮発性半導体記憶装置の書き込み方法と同様である。
はじめに、高抵抗状態から低抵抗状態への書き換え動作、すなわちセットの動作について説明する。書き換え対象のメモリセル10は、ワード線WL1及びビット線BL1に接続されたメモリセル10であるものとする。
まず、ビット線BL1に接続されたビット線選択トランジスタ16のゲート端子に所定の電圧を印加し、ビット線選択トランジスタ16をオン状態にする。このとき、ゲート端子に印加する電圧は、ビット線選択トランジスタ16のチャネル抵抗RBSが、抵抗記憶素子12が高抵抗状態のときの抵抗値RHよりも十分に小さく、且つ、抵抗記憶素子12が低抵抗状態のときの抵抗値RLと比べて無視できない程度の値になるように、制御する。
また、ビット線選択トランジスタ16をオンにするのと同時に、ワード線WL1に所定の電圧を印加し、セル選択トランジスタ14をオン状態にする。このとき、ワード線WL1に印加する電圧は、セル選択トランジスタ14のチャネル抵抗RCSが、抵抗記憶素子12が低抵抗状態のときの抵抗値RLに比べて無視できる程度に小さな値になるように、制御する。
ソース線SL1は、基準電位、例えば接地電位である0Vに接続する。
次いで、ビット線選択トランジスタ16のドレイン端子に、抵抗記憶素子12をセットするに要する電圧と同じ或いはこれより絶対値がやや大きい負のバイアス電圧を印加する。これにより、ソース線SL1からセル選択トランジスタ14、抵抗記憶素子12、ビット線BL1及びビット線選択トランジスタ16を介して流れる電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子12の抵抗値RH、ビット線選択トランジスタ16のチャネル抵抗RBS及びセル選択トランジスタ14のチャネル抵抗RCSに応じてそれぞれに分配される。
このとき、抵抗記憶素子12の抵抗値RHは、ビット線選択トランジスタ16のチャネル抵抗RBS及びセル選択トランジスタのチャネル抵抗RCSに比べて十分に大きいため、バイアス電圧のほとんどは抵抗記憶素子12に印加される。これにより、抵抗記憶素子12は、高抵抗状態から低抵抗状態に変化する。
抵抗記憶素子12の抵抗値が抵抗値RHから抵抗値RLに変化すると、ビット線選択トランジスタ16のチャネル抵抗RBSが抵抗値RLと比較して無視できない程度の大きさとなり、抵抗記憶素子12とビット線選択トランジスタ16とに配分される電圧の比は、RL:RBSとなる。したがって、ビット線選択トランジスタ16のチャネル抵抗RBSが例えばRBS=2×RLとなるようにビット線選択トランジスタ16のゲート電圧を設定しておけば、抵抗記憶素子12にはバイアス電圧の1/3が配分されることとなる。
ビット線選択トランジスタ16のチャネル抵抗RBSは、ビット線選択トランジスタ16の性能上可能な限りの任意の値に設定できるため、抵抗記憶素子12に掛かる電圧、すなわち抵抗記憶素子12に流れる電流を、ビット線選択トランジスタ16のゲート電圧によって任意の値に設定することができる。つまり、ビット線選択トランジスタ16のゲート電圧によって抵抗記憶素子12に流れる電流を所定値に制限することができ、この電流制限によって抵抗記憶素子12の抵抗値を制御することができる。
次いで、ビット線BL1に印加するバイアス電圧をゼロに戻した後、ビット線選択トランジスタ16のゲート端子に印加する電圧及びワード線WL1に印加する電圧をオフにし、セットの動作を完了する。
次に、低抵抗状態から高抵抗状態への書き換え動作、すなわちリセットの動作について説明する。書き換え対象のメモリセル10は、ワード線WL1及びビット線BL1に接続されたメモリセル10であるものとする。
まず、ビット線BL1に接続されたビット線選択トランジスタ16のゲート端子に所定の電圧を印加し、ビット線選択トランジスタ16をオン状態にする。このとき、ゲート端子に印加する電圧は、ビット線選択トランジスタ16のチャネル抵抗RBSが、抵抗記憶素子12が低抵抗状態のときの抵抗値RLよりも十分に小さくなるように、制御する。
また、ビット線選択トランジスタ16をオンにするのと同時に、ワード線WL1に所定の電圧を印加し、セル選択トランジスタ14をオン状態にする。このとき、ワード線WL1に印加する電圧は、セル選択トランジスタ14のチャネル抵抗RCSが、抵抗記憶素子12が低抵抗状態のときの抵抗値RLよりも十分に小さくなるように、制御する。
ソース線SL1は、基準電位、例えば接地電位である0Vに接続する。
次いで、ビット線選択トランジスタ16のドレイン端子に、抵抗記憶素子12をリセットするに要する電圧と同じ或いはこれより絶対値がやや大きい正のバイアス電圧を印加する。これにより、ソース線SL1からセル選択トランジスタ14、抵抗記憶素子12、ビット線BL1及びビット線選択トランジスタ16を介して流れる電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子12の抵抗値RL、ビット線選択トランジスタ16のチャネル抵抗RBS及びセル選択トランジスタ14のチャネル抵抗RCSに応じてそれぞれに分配される。
このとき、ビット線選択トランジスタ16のチャネル抵抗RBS及びセル選択トランジスタ14のチャネル抵抗RCSは、抵抗記憶素子12の抵抗値RLよりも十分に小さいため、印加したバイアス電圧のほとんどは抵抗記憶素子12に印加される。これにより、抵抗記憶素子12は、低抵抗状態から高抵抗状態に変化する。
次いで、ビット線BL1に印加するバイアス電圧をゼロに戻した後、ビット線選択トランジスタ16のゲート端子に印加する電圧及びワード線WL1に印加する電圧をオフにし、リセットの動作を完了する。
本実施形態による不揮発性半導体記憶装置では、図6に示すように、ワード線WLとソース線SLとが列方向に配されており、一のワード線(例えばWL1)に接続されたメモリセル10は、同じソース線SL(例えばSL1)に接続されている。したがって、上記リセット動作において複数のビット線BL(例えばBL1〜BL4)を同時に駆動すれば、選択ワード線(例えばWL1)に連なる複数のメモリセル10を一括してリセットすることも可能である。
次に、本実施形態による不揮発性半導体記憶装置の読み出し方法について説明する。読み出し対象のメモリセル10は、ワード線WL1及びビット線BL1に接続されたメモリセル10であるものとする。
まず、ビット線選択トランジスタ16のゲート端子に所定の電圧を印加し、ビット線選択トランジスタ16をオン状態にする。このとき、ゲート端子に印加する電圧は、ビット線選択トランジスタ16のチャネル抵抗RBSが、抵抗記憶素子12の抵抗値RLよりも十分に小さくなるように、制御する。
また、ビット線選択トランジスタ16をオンにするのと同時に、ワード線WL1に所定の電圧を印加し、セル選択トランジスタ14をオン状態にする。このとき、ワード線WL1に印加する電圧は、セル選択トランジスタ14のチャネル抵抗RCSが、抵抗記憶素子12が低抵抗状態のときの抵抗値RLよりも十分に小さくなるように、制御する。
ソース線SL1は、基準電位、例えば接地電位である0Vに接続する。
次いで、ビット線選択トランジスタ16のドレイン端子に、所定のバイアス電圧を印加する。このバイアス電圧は、最下位の電流制限値で得られるメモリ特性に合わせて設定される。すなわち、抵抗記憶素子12がどのような抵抗状態にあるときも印加電圧によってセットやリセットが生じないように、バイアス電圧の値を設定する。
ビット線選択トランジスタ16のドレイン端子にこのようなバイアス電圧を印加すると、ビット線BL1には抵抗記憶素子12の抵抗値に応じた電流が流れる。したがって、ビット線BL1に流れるこの電流値を検出することにより、抵抗記憶素子12がどのような抵抗状態にあるかを読み出すことができる。
このように、本実施形態によれば、抵抗記憶素子を高抵抗状態から低抵抗状態にスイッチする際に、抵抗記憶素子に直列に抵抗素子を接続し、抵抗記憶素子に大電流が流れるのを防止するので、大電流が流れることによる抵抗記憶素子の破壊や劣化を防止することができる。また、この抵抗素子の抵抗値により、抵抗記憶素子が低抵抗状態のときの抵抗値を制御することができる。これにより、多値メモリを容易に実現することができる。
[第3実施形態]
本発明の第3実施形態による不揮発性半導体記憶装置及びその書き込み方法について図10及び図11を用いて説明する。なお、図1乃至図9に示す第1実施形態による不揮発性半導体記憶装置並びにその書き込み方法及び読み出し方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
本発明の第3実施形態による不揮発性半導体記憶装置及びその書き込み方法について図10及び図11を用いて説明する。なお、図1乃至図9に示す第1実施形態による不揮発性半導体記憶装置並びにその書き込み方法及び読み出し方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
図10及び図11は本実施形態による不揮発性半導体記憶装置の構造を示す回路図である。
はじめに、本実施形態による不揮発性半導体記憶装置の構造について図10及び図11を用いて説明する。
本実施形態による不揮発性半導体記憶装置のメモリセル10は、図10に示すように、抵抗記憶素子12と、セル選択トランジスタ14と、可変抵抗素子としての電流制御用トランジスタ18とを有している。抵抗記憶素子12は、その一端がセル選択トランジスタ14のドレイン端子に接続され、他端が電流制御用トランジスタ18のソース端子に接続されている。セル選択トランジスタ14のソース端子はソース線SLに接続され、ゲート端子はワード線WLに接続されている。電流制御用トランジスタのドレイン端子はビット線BLに接続され、ゲート端子はコントロール線CLに接続されている。
抵抗記憶素子12は、一対の電極間に抵抗記憶材料が狭持されたものである。抵抗記憶材料は、双極性抵抗記憶材料及び単極性抵抗記憶材料のいずれでもよい。なお、本実施形態では、抵抗記憶材料が例えばTiOxよりなる単極性抵抗記憶材料であるものとする。
図11は、図10に示すメモリセル10をマトリクス状に配置したメモリセルアレイを示す回路図である。複数のメモリセル10が、列方向(図面縦方向)及び行方向(図面横方向)に隣接して形成されている。
列方向には、複数のワード線WL1,/WL1,WL2,/WL2…と、コントロール線CL1,/CL1,CL2,/CL2…と、ソース線SL1,SL2…とが配されており、列方向に並ぶメモリセル10に共通の信号線をそれぞれ構成している。なお、ソース線SLは、ワード線WL2本に1本づつ設けられている。
行方向(図面横方向)には、複数のビット線BL1,BL2,BL3,BL4…が配されており、行方向に並ぶメモリセル10に共通の信号線を構成している。
次に、図11に示す本実施形態による不揮発性半導体記憶装置の書き込み方法について図7及び図8を参照して説明する。なお、本実施形態におけるコントロール線CLの電圧は、図7及び図8におけるビット線選択トランジスタのゲート電圧に相当する。
はじめに、高抵抗状態から低抵抗状態への書き換え動作、すなわちセットの動作について図7を用いて説明する。書き換え対象のメモリセル10は、ワード線WL1及びビット線BL1に接続されたメモリセル10であるものとする。
まず、コントロール線CL1に所定の電圧を印加し、電流制御用トランジスタ18をオン状態にする(図7参照)。このとき、コントロール線CL1に印加する電圧は、電流制御用トランジスタ18のチャネル抵抗RCLが、抵抗記憶素子12が高抵抗状態のときの抵抗値RHよりも十分に小さく、且つ、抵抗記憶素子12が低抵抗状態のときの抵抗値RLと比べて無視できない程度の値になるように、制御する。
また、電流制御用トランジスタ18をオンにするのと同時に、ワード線WL1に所定の電圧を印加し、セル選択トランジスタ14をオン状態にする(図7参照)。このとき、ワード線WL1に印加する電圧は、セル選択トランジスタ14のチャネル抵抗RCSが、抵抗記憶素子12が低抵抗状態のときの抵抗値RLに比べて無視できる程度に小さな値になるように、制御する。
ソース線SL1は、基準電位、例えば接地電位である0Vに接続する(図7参照)。
次いで、ビット線BL1に、抵抗記憶素子12をセットするに要する電圧と同じ或いはこれよりやや大きいバイアス電圧を印加する(図7参照)。これにより、ビット線BL1、電流制御用トランジスタ18、抵抗記憶素子12及びセル選択トランジスタ14を介してソース線SL1へ向かう電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子12の抵抗値RH、電流制御用トランジスタ16のチャネル抵抗RCL及びセル選択トランジスタ14のチャネル抵抗RCSに応じてそれぞれに分配される。
このとき、抵抗記憶素子12の抵抗値RHは、電流制御用トランジスタ18のチャネル抵抗RCL及びセル選択トランジスタのチャネル抵抗RCSに比べて十分に大きいため、バイアス電圧のほとんどは抵抗記憶素子12に印加される。これにより、抵抗記憶素子12は、高抵抗状態から低抵抗状態に変化する。
抵抗記憶素子12の抵抗値が抵抗値RHから抵抗値RLに変化すると、電流制御用トランジスタ18のチャネル抵抗RCLが抵抗値RLと比較して無視できない程度の大きさとなり、抵抗記憶素子12と電流制御用トランジスタ18とに配分される電圧の比は、RL:RCLとなる。したがって、電流制御用トランジスタ16のチャネル抵抗RCLが例えばRCL=2×RLとなるようにコントロール線CL1の電圧を設定しておけば、抵抗記憶素子12にはバイアス電圧の1/3が配分されることとなる。
電流制御用トランジスタ18のチャネル抵抗RCLは、電流制御用トランジスタ18の性能上可能な限りの任意の値に設定できるため、抵抗記憶素子12に掛かる電圧、すなわち抵抗記憶素子12に流れる電流を、電流制御用トランジスタ18のゲート電圧、すなわちコントロール線CL1への印加電圧によって任意の値に設定することができる。
つまり、コントロール線CL1の電圧によって抵抗記憶素子12に流れる電流を所定値に制限することができ、この電流制限によって抵抗記憶素子12の抵抗値を制御することができる。例えば、図3に示すように、抵抗記憶素子12に流れる電流値を10mAに制限すれば、抵抗記憶素子12は曲線aに示される抵抗特性を有することとなり、抵抗記憶素子12に流れる電流値を15mAに制限すれば、抵抗記憶素子12は曲線bに示される抵抗特性を有することとなり、抵抗記憶素子12に流れる電流値を20mAに制限すれば、抵抗記憶素子12は曲線cに示される抵抗特性を有することとなる。
次いで、ビット線BL1に印加するバイアス電圧をゼロに戻した後、コントロール線CL1及びワード線WL1に印加する電圧をオフにし、セットの動作を完了する(図7参照)。
次に、低抵抗状態から高抵抗状態への書き換え動作、すなわちリセットの動作について図8を参照して説明する。書き換え対象のメモリセル10は、ワード線WL1及びビット線BL1に接続されたメモリセル10であるものとする。
まず、コントロール線CL1に所定の電圧を印加し、電流制御用トランジスタ18をオン状態にする(図8参照)。このとき、コントロール線CL1に印加する電圧は、電流制御用トランジスタ18のチャネル抵抗RCLが、抵抗記憶素子12が低抵抗状態のときの抵抗値RLよりも十分に小さくなるように、制御する。
また、電流制御用トランジスタ18をオンにするのと同時に、ワード線WL1に所定の電圧を印加し、セル選択トランジスタ14をオン状態にする(図8参照)。このとき、ワード線WL1に印加する電圧は、セル選択トランジスタ14のチャネル抵抗RCSが、抵抗記憶素子12が低抵抗状態のときの抵抗値RLよりも十分に小さくなるように、制御する。
ソース線SL1は、基準電位、例えば接地電位である0Vに接続する(図8参照)。
次いで、ビット線BL1に、抵抗記憶素子12をリセットするに要する電圧と同じ或いはこれよりやや大きいバイアス電圧を印加する(図8参照)。これにより、ビット線BL1、電流制御用トランジスタ18、抵抗記憶素子12及びセル選択トランジスタ14を介してソース線SL1へ向かう電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子12の抵抗値RL、電流制御用トランジスタ18のチャネル抵抗RCL及びセル選択トランジスタ14のチャネル抵抗RCSに応じてそれぞれに分配される。
このとき、電流制御用トランジスタ18のチャネル抵抗RCL及びセル選択トランジスタ14のチャネル抵抗RCSは、抵抗記憶素子12の抵抗値RLよりも十分に小さいため、印加したバイアス電圧のほとんどは抵抗記憶素子12に印加される。これにより、抵抗記憶素子12は、低抵抗状態から高抵抗状態に変化する。
このようにリセット過程では、抵抗記憶素子12が高抵抗状態に切り換わった瞬間、ほぼ全バイアス電圧が抵抗記憶素子12に配分されるため、このバイアス電圧によって抵抗記憶素子12が再度セットされることを防止する必要がある。このためには、ビット線BLに印加するバイアス電圧は、セットに要する電圧よりも小さくしなければならない。
つまり、リセット過程では、電流制御用トランジスタ18のチャネル抵抗RCL及びセル選択トランジスタ14のチャネル抵抗RCSが抵抗記憶素子12の抵抗値RLよりも十分に小さくなるように、これらトランジスタのゲート電圧を調整するとともに、ビット線BLに印加するバイアス電圧を、リセットに必要な電圧以上、セットに必要な電圧未満に設定する。
次いで、ビット線BL1に印加するバイアス電圧をゼロに戻した後、コントロール線CL1に印加する電圧及びワード線WL1に印加する電圧をオフにし、リセットの動作を完了する(図8参照)。
本実施形態による不揮発性半導体記憶装置では、図6に示すように、ワード線WLとソース線SLとが列方向に配されており、一のワード線(例えばWL1)に接続されたメモリセル10は、同じソース線SL(例えばSL1)に接続されている。したがって、上記リセット動作において複数のビット線BL(例えばBL1〜BL4)を同時に駆動すれば、選択ワード線(例えばWL1)に連なる複数のメモリセル10を一括してリセットすることも可能である。
次に、図11に示す本実施形態による不揮発性半導体記憶装置の読み出し方法について図9を参照して説明する。読み出し対象のメモリセル10は、ワード線WL1及びビット線BL1に接続されたメモリセル10であるものとする。
まず、コントロール線CL1に所定の電圧を印加し、電流制御用トランジスタ18をオン状態にする(図9参照)。このとき、コントロール線CL1に印加する電圧は、電流制御用トランジスタ18のチャネル抵抗RCLが、抵抗記憶素子12の抵抗値RLよりも十分に小さくなるように、制御する。
また、電流制御用トランジスタ18をオンにするのと同時に、ワード線WL1に所定の電圧を印加し、セル選択トランジスタ14をオン状態にする(図9参照)。このとき、ワード線WL1に印加する電圧は、セル選択トランジスタ14のチャネル抵抗RCSが、抵抗記憶素子12が低抵抗状態のときの抵抗値RLよりも十分に小さくなるように、制御する。
ソース線SL1は、基準電位、例えば接地電位である0Vに接続する(図9参照)。
次いで、ビット線BL1に、所定のバイアス電圧を印加する(図9参照)。このバイアス電圧は、最下位の電流制限値で得られるメモリ特性に合わせて設定される。すなわち、抵抗記憶素子12がどのような抵抗状態にあるときも印加電圧によってセットやリセットが生じないように、バイアス電圧の値を設定する。
例えば、抵抗記憶素子12が図3に示す電流−電圧特性を有し、最下位の電流制限値が例えば10mAである場合、バイアス電圧が約0.6V程度以下ではセットやリセットは生じない。したがって、読み出し用のバイアス電圧は、0.6V以下の電圧で十分にマージンが確保できる電圧(例えば0.5V)に設定する。
ビット線BL1にこのようなバイアス電圧を印加すると、ビット線BL1には抵抗記憶素子12の抵抗値に応じた電流が流れる。したがって、ビット線BL1に流れるこの電流値を検出することにより、抵抗記憶素子12がどのような抵抗状態にあるかを読み出すことができる。
このように、本実施形態によれば、抵抗記憶素子を高抵抗状態から低抵抗状態にスイッチする際に、抵抗記憶素子に直列に抵抗素子を接続し、抵抗記憶素子に大電流が流れるのを防止するので、大電流が流れることによる抵抗記憶素子の破壊や劣化を防止することができる。また、この抵抗素子の抵抗値により、抵抗記憶素子が低抵抗状態のときの抵抗値を制御することができる。これにより、多値メモリを容易に実現することができる。
[第4実施形態]
本発明の第4実施形態による不揮発性半導体記憶装置及びその書き込み方法について説明する。なお、図10及び図11に示す第3実施形態による不揮発性半導体記憶装置並びにその書き込み方法及び読み出し方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
本発明の第4実施形態による不揮発性半導体記憶装置及びその書き込み方法について説明する。なお、図10及び図11に示す第3実施形態による不揮発性半導体記憶装置並びにその書き込み方法及び読み出し方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
本実施形態による不揮発性半導体記憶装置は、抵抗記憶素子12が双極性抵抗記憶材料により構成されている点を除き、図10及び図11に示す第3実施形態による不揮発性半導体記憶装置と同様である。なお、双極性抵抗記憶材料としては、例えばCrドープのSrZrO3等を適用することができる。本実施形態による不揮発性半導体記憶装置の抵抗記憶素子は、例えば図1に示されるように、セットの際に負のバイアス電圧を印加し、リセットの際に正のバイアス電圧を印加するものであるとする。
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法について説明する。なお、本実施形態による不揮発性半導体記憶装置の書き込み方法は、バイアス電圧の極性を除き、基本的に第3実施形態による不揮発性半導体記憶装置の書き込み方法と同様である。
はじめに、高抵抗状態から低抵抗状態への書き換え動作、すなわちセットの動作について説明する。書き換え対象のメモリセル10は、ワード線WL1及びビット線BL1に接続されたメモリセル10であるものとする。
まず、コントロール線CL1に所定の電圧を印加し、電流制御用トランジスタ18をオン状態にする。このとき、コントロール線CL1に印加する電圧は、電流制御用トランジスタ18のチャネル抵抗RCLが、抵抗記憶素子12が高抵抗状態のときの抵抗値RHよりも十分に小さく、且つ、抵抗記憶素子12が低抵抗状態のときの抵抗値RLと比べて無視できない程度の値になるように、制御する。
また、電流制御用トランジスタ18をオンにするのと同時に、ワード線WL1に所定の電圧を印加し、セル選択トランジスタ14をオン状態にする。このとき、ワード線WL1に印加する電圧は、セル選択トランジスタ14のチャネル抵抗RCSが、抵抗記憶素子12が低抵抗状態のときの抵抗値RLに比べて無視できる程度に小さな値になるように、制御する。
ソース線SL1は、基準電位、例えば接地電位である0Vに接続する。
次いで、ビット線BL1に、抵抗記憶素子12をセットするに要する電圧と同じ或いはこれより絶対値がやや大きい負のバイアス電圧を印加する。これにより、ソース線SL1からセル選択トランジスタ14、抵抗記憶素子12、電流制御用トランジスタ18及びビット線BL1を介して流れる電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子12の抵抗値RH、電流制御用トランジスタ18のチャネル抵抗RCL及びセル選択トランジスタ14のチャネル抵抗RCSに応じてそれぞれに分配される。
このとき、抵抗記憶素子12の抵抗値RHは、電流制御用トランジスタ18のチャネル抵抗RCL及びセル選択トランジスタのチャネル抵抗RCSに比べて十分に大きいため、バイアス電圧のほとんどは抵抗記憶素子12に印加される。これにより、抵抗記憶素子12は、高抵抗状態から低抵抗状態に変化する。
抵抗記憶素子12の抵抗値が抵抗値RHから抵抗値RLに変化すると、電流制御用トランジスタ18のチャネル抵抗RCLが抵抗値RLと比較して無視できない程度の大きさとなり、抵抗記憶素子12と電流制御用トランジスタ18とに配分される電圧の比は、RL:RCLとなる。したがって、電流制御用トランジスタ18のチャネル抵抗RCLが例えばRCL=2×RLとなるようにコントロール線CL1の電圧を設定しておけば、抵抗記憶素子12にはバイアス電圧の1/3が配分されることとなる。
電流制御用トランジスタ18のチャネル抵抗RCLは、電流制御用トランジスタ18の性能上可能な限りの任意の値に設定できるため、抵抗記憶素子12に掛かる電圧、すなわち抵抗記憶素子12に流れる電流を、電流制御用トランジスタ18のゲート電圧、すなわちコントロール線CL1への印加電圧によって任意の値に設定することができる。つまり、コントロール線CL1の電圧によって抵抗記憶素子12に流れる電流を所定値に制限することができ、この電流制限によって抵抗記憶素子12の抵抗値を制御することができる。
次いで、ビット線BL1に印加するバイアス電圧をゼロに戻した後、コントロール線CL1に印加する電圧及びワード線WL1に印加する電圧をオフにし、セットの動作を完了する。
次に、低抵抗状態から高抵抗状態への書き換え動作、すなわちリセットの動作について説明する。書き換え対象のメモリセル10は、ワード線WL1及びビット線BL1に接続されたメモリセル10であるものとする。
まず、コントロール線CL1に所定の電圧を印加し、電流制御用トランジスタ18をオン状態にする。このとき、コントロール線CL1に印加する電圧は、電流制御用トランジスタ18のチャネル抵抗RCLが、抵抗記憶素子12が低抵抗状態のときの抵抗値RLよりも十分に小さくなるように、制御する。
また、電流制御用トランジスタ18をオンにするのと同時に、ワード線WL1に所定の電圧を印加し、セル選択トランジスタ14をオン状態にする。このとき、ワード線WL1に印加する電圧は、セル選択トランジスタ14のチャネル抵抗RCSが、抵抗記憶素子12が低抵抗状態のときの抵抗値RLよりも十分に小さくなるように、制御する。
ソース線SL1は、基準電位、例えば接地電位である0Vに接続する。
次いで、ビット線BL1に、抵抗記憶素子12をリセットするに要する電圧と同じ或いはこれより絶対値がやや大きい正のバイアス電圧を印加する。これにより、ソース線SL1からセル選択トランジスタ14、抵抗記憶素子12、電流制御用トランジスタ18及びビット線BL1を介して流れる電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子12の抵抗値RL、電流制御用トランジスタ18のチャネル抵抗RCL及びセル選択トランジスタ14のチャネル抵抗RCSに応じてそれぞれに分配される。
このとき、電流制御用トランジスタ18のチャネル抵抗RBS及びセル選択トランジスタ14のチャネル抵抗RCSは、抵抗記憶素子12の抵抗値RLよりも十分に小さいため、印加したバイアス電圧のほとんどは抵抗記憶素子12に印加される。これにより、抵抗記憶素子12は、低抵抗状態から高抵抗状態に変化する。
次いで、ビット線BL1に印加するバイアス電圧をゼロに戻した後、コントロール線CL1に印加する電圧及びワード線WL1に印加する電圧をオフにし、セットの動作を完了する。
本実施形態による不揮発性半導体記憶装置では、図11に示すように、ワード線WLとソース線SLとが列方向に配されており、一のワード線(例えばWL1)に接続されたメモリセル10は、同じソース線SL(例えばSL1)に接続されている。したがって、上記リセット動作において複数のビット線BL(例えばBL1〜BL4)を同時に駆動すれば、選択ワード線(例えばWL1)に連なる複数のメモリセル10を一括してリセットすることも可能である。
次に、本実施形態による不揮発性半導体記憶装置の読み出し方法について説明する。読み出し対象のメモリセル10は、ワード線WL1及びビット線BL1に接続されたメモリセル10であるものとする。
まず、コントロール線CL1に所定の電圧を印加し、電流制御用トランジスタ18をオン状態にする。このとき、コントロール線CL1に印加する電圧は、電流制御用トランジスタ18のチャネル抵抗RCLが、抵抗記憶素子12の抵抗値RLよりも十分に小さくなるように、制御する。
また、電流制御用トランジスタ18をオンにするのと同時に、ワード線WL1に所定の電圧を印加し、セル選択トランジスタ14をオン状態にする。このとき、ワード線WL1に印加する電圧は、セル選択トランジスタ14のチャネル抵抗RCSが、抵抗記憶素子12が低抵抗状態のときの抵抗値RLよりも十分に小さくなるように、制御する。
ソース線SL1は、基準電位、例えば接地電位である0Vに接続する。
次いで、ビット線BL1に、所定のバイアス電圧を印加する。このバイアス電圧は、最下位の電流制限値で得られるメモリ特性に合わせて設定される。すなわち、抵抗記憶素子12がどのような抵抗状態にあるときも印加電圧によってセットやリセットが生じないように、バイアス電圧の値を設定する。
ビット線選択トランジスタ16のドレイン端子にこのようなバイアス電圧を印加すると、ビット線BL1には抵抗記憶素子12の抵抗値に応じた電流が流れる。したがって、ビット線BL1に流れるこの電流値を検出することにより、抵抗記憶素子12がどのような抵抗状態にあるかを読み出すことができる。
このように、本実施形態によれば、抵抗記憶素子を高抵抗状態から低抵抗状態にスイッチする際に、抵抗記憶素子に直列に抵抗素子を接続し、抵抗記憶素子に大電流が流れるのを防止するので、大電流が流れることによる抵抗記憶素子の破壊や劣化を防止することができる。また、この抵抗素子の抵抗値により、抵抗記憶素子が低抵抗状態のときの抵抗値を制御することができる。これにより、多値メモリを容易に実現することができる。
[第5実施形態]
本発明の第5実施形態による不揮発性半導体記憶装置及びその書き込み方法について図12を用いて説明する。なお、図1乃至図11に示す第1乃至第4実施形態による不揮発性半導体記憶装置並びにその書き込み方法及び読み出し方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
本発明の第5実施形態による不揮発性半導体記憶装置及びその書き込み方法について図12を用いて説明する。なお、図1乃至図11に示す第1乃至第4実施形態による不揮発性半導体記憶装置並びにその書き込み方法及び読み出し方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
図12は本実施形態による不揮発性半導体記憶装置の構造を示す回路図である。
第1及び第2実施形態では、ビット線選択トランジスタ16のチャネル抵抗RBSを制御することによりビット線BLに流れる電流を制御したが、ビット線BLに流れる電流を制御する方法は、これに限定されるものではない。例えば、図12に示す可変抵抗回路を、図6のビット線選択トランジスタ16の代わりに設けることができる。
図12に示す回路は、抵抗素子rと選択トランジスタTrとの直列接続体が、複数並列に接続されたものである。抵抗素子r1,r2,…,rnの抵抗値は、不揮発性半導体記憶装置の書き込み/読み出し特性に応じて適宜設定される。
図12に示す回路を用い、選択トランジスタTr1,Tr2,…,Trnのうちの少なくとも1つをオン状態とすることにより、ビット線BLには抵抗素子r1,r2,…,rnが直列に接続されることとなる。したがって、抵抗素子r1,r2,…,rnの抵抗値により、セットの際に抵抗記憶素子12に流れる電流の制限値を適宜制御することができる。また、この電流制限値は、オンにする選択トランジスタTr1,Tr2,…,Trnを切り換えるだけで変更できるので、ビット線選択トランジスタ16のチャネル抵抗RBSを制御する場合と比較して制御が容易である。
また、リセット及び読み出しの際には、抵抗記憶素子12が低抵抗状態のときの抵抗値RLよりも十分に小さい抵抗値を有する抵抗素子(例えばrn)に接続すればよく、この場合にも、ビット線選択トランジスタ16のチャネル抵抗RBSを制御する場合と比較して制御が容易である。
なお、選択トランジスタTrは、同時に2つ以上をオン状態としてもよい。例えば、抵抗素子r1と抵抗素子r2とを有する回路の場合、選択トランジスタTr1をオン状態にしたときの抵抗値はr1であり、選択トランジスタTr2をオン状態にしたときの抵抗値はr2である。また、選択トランジスタTr1,Tr2を同時にオン状態にしたときの抵抗値はr1r2/(r1+r2)である。したがって、オンにする選択トランジスタTrを適宜組み合わせることにより、より多くの抵抗状態を実現することができ、回路構成を簡略化することができる。
このように、本実施形態によれば、抵抗記憶素子に直列に接続する抵抗素子の抵抗値を容易に制御することができる。これにより、多値メモリを容易に実現することができる。
[第6実施形態]
本発明の第6実施形態による不揮発性半導体記憶装置及びその製造方法について図13乃至図16を用いて説明する。
本発明の第6実施形態による不揮発性半導体記憶装置及びその製造方法について図13乃至図16を用いて説明する。
図13は本実施形態による不揮発性半導体記憶装置の構造を示す平面図、図14は本実施形態による不揮発性半導体装置の構造を示す概略断面図、図15及び図16は本実施形態による不揮発性半導体装置の製造方法を示す工程断面図である。
本実施形態では、上記第3実施形態による不揮発性半導体記憶装置の具体的な構造及びその製造方法について説明する。
はじめに、本実施形態による不揮発性半導体装置の構造について図13及び図14を用いて説明する。
シリコン基板20には、素子領域を画定する素子分離膜22が形成されている。シリコン基板20の素子領域には、ゲート電極24及びソース/ドレイン領域26,28を有するセル選択トランジスタと、ゲート電極30及びソース/ドレイン領域32,34を有する電流制御用トランジスタとが形成されている。
ゲート電極24は、図13に示すように、列方向(図面縦方向)に隣接するセル選択トランジスタのゲート電極24を共通接続するワード線WLとしても機能し、ゲート電極30は、列方向に隣接する電流制御用トランジスタのゲート電極30を共通接続するコントロール線CLとしても機能する。
セル選択トランジスタ及び電流制御用トランジスタが形成されたシリコン基板10上には、ソース/ドレイン領域26に電気的に接続されたコンタクトプラグ38と、ソース/ドレイン領域28に電気的に接続されたコンタクトプラグ40と、ソース/ドレイン領域32に電気的に接続されたコンタクトプラグ42と、ソース/ドレイン領域34に電気的に接続されたコンタクトプラグ44とが埋め込まれた層間絶縁膜36が形成されている。
コンタクトプラグ38,40,42,44が埋め込まれた層間絶縁膜36上には、コンタクトプラグ38を介してソース/ドレイン領域28に電気的に接続されたソース線46と、コンタクトプラグ40を介してソース/ドレイン領域30に電気的に接続された抵抗記憶素子54とが形成されている。
ソース線46及び抵抗記憶素子54が形成された層間絶縁膜36上には、抵抗記憶素子54に電気的に接続されたコンタクトプラグ58と、コンタクトプラグ42に電気的に接続されたコンタクトプラグ60とが埋め込まれた層間絶縁膜56が形成されている。
コンタクトプラグ58,60が埋め込まれ層間絶縁膜56上には、コンタクトプラグ58,60間を接続する配線層62が形成されている。
配線層62が形成された層間絶縁膜56上には、層間絶縁膜64が形成されている。層間絶縁膜64上には、層間絶縁膜64,56に埋め込まれたコンタクトプラグ66と、コンタクトプラグ44とを介してソース/ドレイン領域34に電気的に接続されたビット線68が形成されている。
こうして、図11に示す第3実施形態による不揮発性半導体記憶装置が構成されている。
次に、本実施形態による不揮発性半導体装置の製造方法について図15及び図16を用いて説明する。
まず、シリコン基板20内に、例えばSTI(Shallow Trench Isolation)法により、素子領域を画定する素子分離膜22を形成する。
次いで、シリコン基板20の素子領域上に、通常のMOSトランジスタの製造方法と同様にして、ゲート電極24及びソース/ドレイン領域26,28を有するセル選択トランジスタと、ゲート電極30及びソース/ドレイン領域32,34を有する電流制御用トランジスタとを形成する(図15(a))。
次いで、セル選択トランジスタ及び電流制御用トランジスタが形成されたシリコン基板20上に、例えばCVD法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜36を形成する。
次いで、リソグラフィ及びドライエッチングにより、層間絶縁膜36に、ソース/ドレイン領域26,28,32,34に達するコンタクトホールを形成する。
次いで、例えばCVD法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、層間絶縁膜36内に、ソース/ドレイン領域26,28,32,34に電気的に接続されたコンタクトプラグ38,40,42,44を形成する(図15(b))。
次いで、コンタクトプラグ38,40,42,44が埋め込まれた層間絶縁膜36上に、コンタクトプラグ38を介してソース/ドレイン領域26に電気的に接続されたソース線46と、コンタクトプラグ40を介してソース/ドレイン領域28に電気的に接続された抵抗記憶素子54とを形成する(図15(c))。
抵抗記憶素子54は、コンタクトプラグ40に接続された下部電極48と、下部電極48上に形成された抵抗記憶材料層50と、抵抗記憶材料層50上に形成された上部電極52とを有している。
抵抗記憶材料層50を双極性の抵抗記憶材料により構成する場合には、例えば、Pr1−xCaxMnO3(x≦1)、La1−xCaxMnO3(x≦1)、Cr又はNb等をドープしたSrTiO3やSrZrO3等を、レーザアブレーション、ゾルゲル、スパッタ、MOCVD等により成膜する。また、抵抗記憶材料50を単極性の抵抗記憶材料により構成する場合には、例えば、NiOy(y≦1)、TiOz(z≦2)、HfOz(z≦2)等をゾルゲル、スパッタ、MOCVD等により成膜する。
次いで、ソース線46及び抵抗記憶素子54が形成された層間絶縁膜36上に、例えばCVD法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜56を形成する。
次いで、リソグラフィ及びドライエッチングにより、層間絶縁膜56に、抵抗記憶素子54の上部電極52に達するコンタクトホール及びコンタクトプラグ42に達するコンタクトホールを形成する。
次いで、例えばCVD法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、層間絶縁膜56内に、抵抗記憶素子54の上部電極52に電気的に接続されたコンタクトプラグ58と、コンタクトプラグ42に電気的に接続されたコンタクトプラグ60とを形成する(図16(a))。
次いで、コンタクトプラグ58,60が埋め込まれた層間絶縁膜56上に導電膜を堆積後、フォトリソグラフィ及びドライエッチングによりこの導電膜をパターニングし、コンタクトプラグ58とコンタクトプラグ60とを電気的に接続する配線層62を形成する(図16(b))。
次いで、配線層62が形成された層間絶縁膜56上に、例えばCVD法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜64を形成する。
次いで、リソグラフィ及びドライエッチングにより、層間絶縁膜64,56に、コンタクトプラグ44に達するコンタクトホールを形成する。
次いで、例えばCVD法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、層間絶縁膜64、56内に、コンタクトプラグ44に電気的に接続されたコンタクトプラグ66を形成する。
次いで、コンタクトプラグ66が埋め込まれた層間絶縁膜64上に導電膜を堆積後、フォトリソグラフィ及びドライエッチングによりこの導電膜をパターニングし、コンタクトプラグ66,44を介してソース/ドレイン領域34に電気的に接続されたビット線68を形成する(図16(c))。
この後、必要に応じて更に上層の配線層を形成し、不揮発性半導体装置を完成する。
[変形実施形態]
本発明は上記実施形態に限らず種々の変形が可能である。
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、単極性抵抗記憶材料としてTiOxを用いた場合を示し、双極性抵抗記憶材料としてCrドープのSrZrO3を用いた場合を示したが、抵抗記憶素子を構成する材料はこれらに限定されるものではない。例えば、単極性抵抗記憶材料としては、NiOx等を適用することができ、双極性抵抗記憶材料としてはCrドープのSrTiO3、超巨大磁気抵抗(CMR:Colossal Magneto-Resistance)を示すPr1−xCaxMnO3やLa1−xCaxMnO3等を適用することができる。セット及びリセットの際の印加電圧や電流制限値については、抵抗記憶材料の種類、抵抗記憶素子の構造等に応じて適宜設定することが望ましい。
また、上記実施形態では、ソース線SLをワード線WLに対して並行に配置したが、ビット線BLに対して並行になるように配置してもよい。例えば第1及び第2実施形態による不揮発性半導体記憶装置の場合、図17に示すように、列方向に隣接するメモリセル間に、行方向に延在するソース線SL1,SL2,…を配置することができる。同様に、第3及び第4実施形態による不揮発性半導体記憶装置の場合、図18に示すように、列方向に隣接するメモリセル間に、行方向に延在するソース線SL1,SL2,…を配置することができる。
また、上記実施形態では、1つのセル選択トランジスタと1つの抵抗記憶素子とにより、1つのメモリセルを構成したが、メモリセル構成はこれに限定されるものではない。例えば、1つのセル選択トランジスタと2つの抵抗記憶素子とにより1つのメモリセルを構成してもよいし、2つのセル選択トランジスタと2つの抵抗記憶素子とにより1つのメモリセルを構成してもよい。これら構成によれば、読み出しマージン向上その他の効果が期待できる。
本発明による不揮発性半導体記憶装置及びその書き込み方法は、抵抗状態を切り換える際の素子の劣化を防止しうるとともに、2以上の抵抗状態を再現性よく実現しうるものである。したがって、本発明による不揮発性半導体記憶装置及びその書き込み方法は、不揮発性半導体記憶装置の信頼性及び記憶容量を向上するうえで極めて有用である。
もう1つは、高抵抗状態と低抵抗状態との間で抵抗状態を変化するために同じ極性の電圧を用いるものであり、例えばNiOxやTiOxのような単一の遷移金属の酸化物等が該当する。このような単極性の材料を用いたRRAMは、例えば非特許文献3に記載されている。
米国特許第6473332号明細書
特開2005−025914号公報
A. Beck et al., Appl. Phys. Lett. Vol. 77, p. 139 (2000)
W. W. Zhuang et al., Tech. Digest IEDM 2002, p.193
I. G. Baek et al., Tech. Digest IEDM 2004, p.587
本実施形態による不揮発性半導体記憶装置では、図11に示すように、ワード線WLとソース線SLとが列方向に配されており、一のワード線(例えばWL1)に接続されたメモリセル10は、同じソース線SL(例えばSL1)に接続されている。したがって、上記リセット動作において複数のビット線BL(例えばBL1〜BL4)を同時に駆動すれば、選択ワード線(例えばWL1)に連なる複数のメモリセル10を一括してリセットすることも可能である。
このとき、電流制御用トランジスタ18のチャネル抵抗R CL 及びセル選択トランジスタ14のチャネル抵抗RCSは、抵抗記憶素子12の抵抗値RLよりも十分に小さいため、印加したバイアス電圧のほとんどは抵抗記憶素子12に印加される。これにより、抵抗記憶素子12は、低抵抗状態から高抵抗状態に変化する。
ビット線BL1にこのようなバイアス電圧を印加すると、ビット線BL1には抵抗記憶素子12の抵抗値に応じた電流が流れる。したがって、ビット線BL1に流れるこの電流値を検出することにより、抵抗記憶素子12がどのような抵抗状態にあるかを読み出すことができる。
Claims (13)
- 高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子を有する不揮発性半導体記憶装置の書き込み方法であって、
前記抵抗記憶素子に電圧を印加して前記高抵抗状態から前記低抵抗状態に切り換える際に、前記抵抗記憶素子に流れる電流値を規定することにより、前記抵抗記憶素子に、規定した前記電流値に応じた低抵抗値の前記低抵抗状態を記憶させる
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。 - 請求項1記載の不揮発性半導体記憶装置の書き込み方法において、
前記抵抗記憶素子に第1の低抵抗値の前記低抵抗状態を記憶させる場合にあっては、前記抵抗記憶素子に流れる前記電流値を第1の電流値に規定し、
前記抵抗記憶素子に前記第1の低抵抗値よりも高い第2の低抵抗値の前記低抵抗状態を記憶させる場合にあっては、前記抵抗記憶素子に流れる前記電流値を前記第1の電流値よりも低い第2の電流値に規定する
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。 - 請求項1又は2記載の不揮発性半導体記憶装置の書き込み方法において、
前記抵抗記憶素子に直列に接続された可変抵抗素子の抵抗値により、前記抵抗記憶素子に流れる前記電流値を規定する
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。 - 請求項3記載の不揮発性半導体記憶装置の書き込み方法において、
前記可変抵抗素子は、MISトランジスタであり、
前記MISトランジスタのチャネル抵抗により、前記可変抵抗素子の前記抵抗値を規定する
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。 - 請求項3記載の不揮発性半導体記憶装置の書き込み方法において、
前記可変抵抗素子は、並列に接続された複数の抵抗素子を有し、
前記抵抗記憶素子に接続する前記抵抗素子を選択することにより、前記可変抵抗素子の前記抵抗値を規定する
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。 - 請求項3乃至5のいずれか1項に記載の不揮発性半導体記憶装置の書き込み方法において、
前記抵抗記憶素子に電圧を印加して前記低抵抗状態から前記高抵抗状態に切り換える際に、前記抵抗記憶素子の前記低抵抗値よりも十分小さくなるように、前記可変抵抗素子の抵抗値を規定する
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。 - 請求項1乃至5のいずれか1項に記載の不揮発性半導体記憶装置の書き込み方法において、
前記抵抗記憶素子に直列に接続された選択トランジスタを有し、
前記抵抗記憶素子に電圧を印加して前記抵抗状態を切り換える際に、前記抵抗記憶素子の抵抗値よりも十分小さくなるように、前記選択トランジスタのチャネル抵抗を規定する
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。 - 高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、
前記抵抗記憶素子に直列に接続された可変抵抗素子と、
前記抵抗記憶素子に電圧を印加して前記高抵抗状態から前記低抵抗状態に切り換える際に、前記抵抗記憶素子に流れる電流値を規定することにより、前記抵抗記憶素子に、規定した前記電流値に応じた低抵抗値の前記低抵抗状態を記憶させる電流制限回路と
を有することを特徴とする不揮発性半導体記憶装置。 - 請求項8記載の不揮発性半導体記憶装置において、
前記可変抵抗素子はMISトランジスタであり、
前記電流制限は、前記MISトランジスタのチャネル抵抗により、前記可変抵抗素子の前記抵抗値を規定する
ことを特徴とする不揮発性半導体記憶装置。 - 請求項8記載の不揮発性半導体記憶装置において、
前記可変抵抗素子は、並列に接続された複数の抵抗素子を有し、
前記電流制限回路によって前記抵抗記憶素子に接続する前記抵抗素子を選択することにより、前記可変抵抗素子の抵抗値を規定する
ことを特徴とする不揮発性半導体記憶装置。 - 高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、前記抵抗記憶素子の一方の端部に一方の端部が直列に接続された選択トランジスタとをそれぞれ有し、マトリクス状に配置された複数のメモリセルと、
第1の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第1の方向に並ぶ前記メモリセルの前記選択トランジスタのゲート電極に接続された複数の第1の信号線と、
第1の方向と交差する第2の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第2の方向に並ぶ前記メモリセルの前記抵抗記憶素子の他方の端部側に接続された複数の第2の信号線と、
前記第1の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第1の方向に並ぶ前記メモリセルの前記選択トランジスタの他方の端部側に接続された複数の第3の信号線と、
前記抵抗記憶素子の前記他方の端部側に直列に接続された可変抵抗素子と、
前記抵抗記憶素子に電圧を印加して前記高抵抗状態から前記低抵抗状態に切り換える際に、前記抵抗記憶素子に流れる電流値を規定することにより、前記抵抗記憶素子に、規定した前記電流値に応じた低抵抗値の前記低抵抗状態を記憶させる電流制限回路と
を有することを特徴とする不揮発性半導体記憶装置。 - 請求項11記載の不揮発性半導体記憶装置において、
前記可変抵抗素子は、複数の前記第2の信号線のそれぞれに1つづつ設けられている
ことを特徴とする不揮発性半導体記憶装置。 - 請求項11記載の不揮発性半導体記憶装置において、
前記可変抵抗素子は、複数の前記メモリセルのそれぞれに設けられており、
前記第1の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第1の方向に並ぶ前記メモリセルの前記可変抵抗素子のゲート電極に接続された複数の第4の信号線を更に有する
ことを特徴とする不揮発性半導体記憶装置。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2005/011249 WO2006137111A1 (ja) | 2005-06-20 | 2005-06-20 | 不揮発性半導体記憶装置及びその書き込み方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPWO2006137111A1 true JPWO2006137111A1 (ja) | 2009-01-08 |
Family
ID=37570164
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007522135A Withdrawn JPWO2006137111A1 (ja) | 2005-06-20 | 2005-06-20 | 不揮発性半導体記憶装置及びその書き込み方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20080123393A1 (ja) |
EP (1) | EP1895540A4 (ja) |
JP (1) | JPWO2006137111A1 (ja) |
WO (1) | WO2006137111A1 (ja) |
Families Citing this family (33)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4203506B2 (ja) | 2006-01-13 | 2009-01-07 | シャープ株式会社 | 不揮発性半導体記憶装置及びその書き換え方法 |
JPWO2007145295A1 (ja) * | 2006-06-16 | 2009-11-12 | パナソニック株式会社 | 不揮発性メモリ装置 |
JP4745395B2 (ja) * | 2006-11-17 | 2011-08-10 | パナソニック株式会社 | 抵抗変化型記憶装置 |
JP4221031B2 (ja) | 2007-02-09 | 2009-02-12 | シャープ株式会社 | 不揮発性半導体記憶装置及びその書き換え方法 |
WO2008105155A1 (ja) * | 2007-02-23 | 2008-09-04 | Panasonic Corporation | 不揮発性メモリ装置、および不揮発性メモリ装置におけるデータ書込方法 |
CN101636792B (zh) * | 2007-03-13 | 2013-03-13 | 松下电器产业株式会社 | 电阻变化型存储器件 |
JP4157582B1 (ja) * | 2007-03-26 | 2008-10-01 | シャープ株式会社 | 半導体記憶装置 |
JP2009037703A (ja) | 2007-08-02 | 2009-02-19 | Toshiba Corp | 抵抗変化メモリ |
JP5065401B2 (ja) * | 2007-09-10 | 2012-10-31 | パナソニック株式会社 | 不揮発性記憶装置および不揮発性記憶装置へのデータ書込方法 |
JP5159224B2 (ja) | 2007-09-21 | 2013-03-06 | 株式会社東芝 | 抵抗変化メモリ装置 |
JP5121439B2 (ja) * | 2007-12-26 | 2013-01-16 | 株式会社東芝 | 不揮発性半導体記憶装置 |
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US7944728B2 (en) | 2008-12-19 | 2011-05-17 | Sandisk 3D Llc | Programming a memory cell with a diode in series by applying reverse bias |
US7978498B2 (en) * | 2009-04-03 | 2011-07-12 | Sandisk 3D, Llc | Programming non-volatile storage element using current from other element |
US8139391B2 (en) | 2009-04-03 | 2012-03-20 | Sandisk 3D Llc | Multi-bit resistance-switching memory cell |
US8270199B2 (en) | 2009-04-03 | 2012-09-18 | Sandisk 3D Llc | Cross point non-volatile memory cell |
CN102077297A (zh) * | 2009-05-14 | 2011-05-25 | 松下电器产业株式会社 | 非易失性存储装置和向非易失性存储装置写入数据的方法 |
KR20110015256A (ko) | 2009-08-07 | 2011-02-15 | 삼성전자주식회사 | 가변 저항 메모리 장치 및 그것의 프로그램 방법 |
JP5462027B2 (ja) * | 2010-02-22 | 2014-04-02 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US8441839B2 (en) | 2010-06-03 | 2013-05-14 | Panasonic Corporation | Cross point variable resistance nonvolatile memory device |
JP5499364B2 (ja) | 2010-08-26 | 2014-05-21 | 独立行政法人産業技術総合研究所 | メモリ素子の駆動方法及びメモリ素子を備える記憶装置 |
JP5527729B2 (ja) | 2010-08-26 | 2014-06-25 | 独立行政法人産業技術総合研究所 | メモリ素子の駆動方法及びメモリ素子を備える記憶装置 |
CN102714493B (zh) | 2011-01-20 | 2015-05-06 | 松下电器产业株式会社 | 非易失性闩锁电路及非易失性触发电路 |
JP5380612B2 (ja) | 2011-02-10 | 2014-01-08 | パナソニック株式会社 | 不揮発性記憶素子の駆動方法及び初期化方法、並びに不揮発性記憶装置 |
JP2012204399A (ja) * | 2011-03-23 | 2012-10-22 | Toshiba Corp | 抵抗変化メモリ |
WO2012178114A2 (en) | 2011-06-24 | 2012-12-27 | Rambus Inc. | Resistance memory cell |
JP5226158B1 (ja) | 2011-11-22 | 2013-07-03 | パナソニック株式会社 | 不揮発性ラッチ回路、不揮発性フリップフロップ回路および不揮発性信号処理装置 |
US8885387B2 (en) | 2011-12-02 | 2014-11-11 | Panasonic Corporation | Cross point variable resistance nonvolatile memory device |
US9111610B2 (en) | 2012-04-20 | 2015-08-18 | Panasonic Intellectual Property Management Co., Ltd. | Method of driving nonvolatile memory element and nonvolatile memory device |
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US9437291B2 (en) | 2014-02-26 | 2016-09-06 | Rambus Inc. | Distributed cascode current source for RRAM set current limitation |
US9286976B2 (en) * | 2014-05-29 | 2016-03-15 | Intel Corporation | Apparatuses and methods for detecting write completion for resistive memory |
US9336881B2 (en) * | 2014-06-16 | 2016-05-10 | Panasonic Intellectual Property Management Co., Ltd. | Variable resistance nonvolatile memory device including a variable resistance layer that changes reversibly between a low resistance state and a high resistance state according to an applied electrical signal |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6473332B1 (en) | 2001-04-04 | 2002-10-29 | The University Of Houston System | Electrically variable multi-state resistance computing |
WO2002091385A1 (en) | 2001-05-07 | 2002-11-14 | Advanced Micro Devices, Inc. | Molecular memory cell |
JP2004185755A (ja) * | 2002-12-05 | 2004-07-02 | Sharp Corp | 不揮発性半導体記憶装置 |
JP4113493B2 (ja) | 2003-06-12 | 2008-07-09 | シャープ株式会社 | 不揮発性半導体記憶装置及びその制御方法 |
JP4567963B2 (ja) * | 2003-12-05 | 2010-10-27 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
JP4670252B2 (ja) * | 2004-01-20 | 2011-04-13 | ソニー株式会社 | 記憶装置 |
JP4475174B2 (ja) * | 2005-06-09 | 2010-06-09 | ソニー株式会社 | 記憶装置 |
US7362604B2 (en) * | 2005-07-11 | 2008-04-22 | Sandisk 3D Llc | Apparatus and method for programming an array of nonvolatile memory cells including switchable resistor memory elements |
JP2007080311A (ja) * | 2005-09-12 | 2007-03-29 | Sony Corp | 記憶装置及び半導体装置 |
-
2005
- 2005-06-20 WO PCT/JP2005/011249 patent/WO2006137111A1/ja not_active Application Discontinuation
- 2005-06-20 EP EP05750964A patent/EP1895540A4/en not_active Withdrawn
- 2005-06-20 JP JP2007522135A patent/JPWO2006137111A1/ja not_active Withdrawn
-
2007
- 2007-12-19 US US11/959,781 patent/US20080123393A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
EP1895540A1 (en) | 2008-03-05 |
WO2006137111A1 (ja) | 2006-12-28 |
EP1895540A4 (en) | 2008-07-09 |
US20080123393A1 (en) | 2008-05-29 |
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