JP4490514B2 - 強誘電体メモリ - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、強誘電体メモリに関する。
【０００２】
【従来の技術】
強誘電体メモリは、不揮発性である、高速動作が可能である、書き換え回数が多い、低消費電力であるなどの数々の特徴を有し、最近、注目されている新しいメモリである。
【０００３】
強誘電体メモリにはいくつかの種類が存在するが、高集積化が可能という点から、１つのトランジスタと１つのキャパシタからなる１Ｔ／１Ｃ型メモリセルから構成されるものの研究が活発になってきた。
【０００４】
図１３は、強誘電体メモリの１Ｔ／１Ｃ型メモリセルを示している。
同図から明らかなように、このメモリセルは、ダイナミック型ランダムアクセスメモリ（以下、ＤＲＡＭ）のメモリセルに酷似している。このメモリセルがＤＲＡＭのメモリセルと異なる点は、セルキャパシタが強誘電体キャパシタから構成されている点、セルキャパシタの一端が固定電位（接地電位ＧＮＤや電源電位ＶＣＣの半分など）でなく、セル毎に電位の設定が可能なようにプレート線に接続されている点にある。
【０００５】
強誘電体メモリは、強誘電体キャパシタを構成する強誘電体材料のヒステリシス特性を利用して、データの書き込み及び読み出しを行う。
図１４は、強誘電体キャパシタのヒステリシス特性を示している。
【０００６】
メモリセルのデータは、強誘電体キャパシタの分極の方向により認識する。ここでは、強誘電体キャパシタに印加される電圧に関し、ビット線ＢＬの電位がプレート線ＰＬの電位よりも高い場合をマイナス電圧、プレート線ＰＬの電位がビット線ＢＬの電位よりも高い場合をプラス電圧とする。また、残留分極点ｃをデータ“０”、残留分極点ａをデータ“１”に対応させる。
【０００７】
メモリセルにデータ“０”を書き込む時、トランスファゲートをオンにし、ビット線ＢＬに０Ｖ、プレート線ＰＬにプラス電位を印加する。この後、プレート線ＰＬに印加される電位を０Ｖにすると、分極値は、ｂ点からｃ点に移動するため、メモリセルにデータ“０”が書き込まれる。
【０００８】
同様に、メモリセルにデータ“１”を書き込む時、トランスファゲートをオンにし、ビット線ＢＬにプラス電位、プレート線ＰＬに０Ｖを印加する。この後、ビット線ＢＬに印加される電位を０Ｖにすると、分極値は、ｄ点からａ点に移動するため、メモリセルにデータ“１”が書き込まれる。
【０００９】
データの読み出しは、プレート線ＰＬに所定電位を与えたときに、強誘電体キャパシタからビット線ＢＬに出てくる電荷量を検出することにより行う。例えば、ビット線ＢＬをフローティングにした後にトランスファゲートをオンにし、プレート線ＰＬにプラス電位を印加すると、選択メモリセルのデータが“１”のときは、電荷量ΔＱ１がビット線ＢＬに流れ出て、選択メモリセルのデータが“０”のときは、電荷量ΔＱ０がビット線ＢＬに流れ出る。
【００１０】
よって、この電荷量の違いを検出すれば、選択メモリセルのデータが判定できることになり、正確なデータを読み出すことが可能となる。
データの判定方法としては、メモリセルアレイ内にリファレンスセル（ダミーセル）を設け、選択メモリセルに接続されるビット線ＢＬの電位とリファレンスセルに接続されるビット線ＢＬの電位を比較する方法が用いられる。
【００１１】
電荷量ΔＱ１によりビット線ＢＬの電位がＶ１となり、電荷量ΔＱ０によりビット線ＢＬの電位がＶ０となる場合、リファレンスセルに接続されるビット線ＢＬの電位は、（Ｖ０＋Ｖ１）／２に設定するのが理想的である。
【００１２】
【発明が解決しようとする課題】
リファレンスセルは、アクセス動作が行われる度に選択される。よって、リファレンスセルを強誘電体キャパシタから構成すると、アクセス動作が繰り返し行われることにより、強誘電体キャパシタに分極疲労が生じ、リファレンスセルから電荷が出なくなってしまう。
【００１３】
一方、リファレンスセルを常誘電体キャパシタから構成する場合を考えると、強誘電体キャパシタよりも比誘電率が小さくなるため、そのサイズが大きくなり、高集積化に不利となる。
【００１４】
また、従来は、高集積化に有利なダミープレートドライバの構成について何ら提案されていない。
本発明の目的は、高集積化に有利なリファレンスセル領域（特に、ダミープレートドライバ）を有する強誘電体メモリを提供することである。
【００１５】
【課題を解決するための手段】
上記目的を達成するため、本発明の強誘電体メモリは、直列接続される強誘電体キャパシタと第１のトランジスタから構成されるメモリセルと、前記第１のトランジスタのゲートに接続されるワード線と、前記強誘電体キャパシタの前記第１のトランジスタに接続されていない方の端子に接続されるプレート線と、２本のビット線からなり、そのうちの１本が前記第１のトランジスタの前記強誘電体キャパシタに接続されていない方のノードに接続されるビット線対と、前記プレート線にプレート電位を供給するプレートドライバと、ダミーキャパシタと第２及び第３のトランジスタから構成されるダミーセルと、前記第２のトランジスタのゲートに接続される第１のダミーワード線と、前記第３のトランジスタのゲートに接続される第２のダミーワード線と、前記ダミーキャパシタに接続されるダミープレート線と、前記ダミープレート線にダミープレート電位を供給するダミープレートドライバとを備え、前記第２のトランジスタは、前記ダミーキャパシタの前記ダミープレート線に接続されていない方の端子と前記２本のビット線のうちの一方との間に接続され、前記第３のトランジスタは、前記ダミーキャパシタの前記ダミープレート線に接続されていない方の端子と前記２本のビット線のうちの他方との間に接続される。
【００１６】
前記ダミープレートドライバは、前記第１及び第２のダミーワード線の電位のオアロジックを実行する手段と、前記オアロジックの結果とクロック信号の電位のアンドロジックを実行し、前記アンドロジックの結果を前記ダミープレート電位とする手段とから構成されている。
【００１７】
前記プレートドライバは、前記ワード線の電位とクロック信号の電位のアンドロジックを実行し、前記アンドロジックの結果を前記プレート電位とする手段から構成されている。
【００１８】
前記ワード線を選択するロウデコーダから前記プレートドライバまでの距離と前記第１又は第２のダミーワード線を駆動するダミーワード線ドライバから前記ダミープレートドライバまでの距離は、互いに略等しい。
【００１９】
前記プレートドライバと前記ダミープレートドライバは、隣接して配置されている。
前記メモリセルが選択され、前記２本のビット線のうち前記第２のトランジスタが接続されるビット線に前記強誘電体キャパシタの電荷が導かれる場合、前記２本のビット線のうち前記第３のトランジスタが接続されるビット線に前記ダミーキャパシタの電荷を導き、前記メモリセルが選択され、前記２本のビット線のうち前記第３のトランジスタが接続されるビット線に前記強誘電体キャパシタの電荷が導かれる場合、前記２本のビット線のうち前記第２のトランジスタが接続されるビット線に前記ダミーキャパシタの電荷を導く。
前記ダミーキャパシタは、常誘電体キャパシタであり、また、ＭＯＳキャパシタでもある。
【００２０】
【発明の実施の形態】
以下、図面を参照しながら、本発明の強誘電体メモリについて詳細に説明する。
図１は、本発明の第１実施の形態に関わる強誘電体メモリのフロアプランの一例を示している。
【００２１】
メモリチップ１０内には、メモリセルアレイ領域と周辺回路領域が配置されている。
メモリセルアレイ領域は、４つのメモリブロックＢＬ０〜ＢＬ３から構成される。各メモリブロックは、例えば、２５６キロビットのメモリ容量を有しており、全体（４つのメモリブロック）では、合計、１メガビットのメモリ容量を有する。
【００２２】
各メモリブロックは、ロウデコーダ（ダミーワード線ドライバを含む）Ｒ／Ｄ、カラムデコーダＣ／Ｄ、メモリセルアレイＭ／Ａ、プレートドライバ（ダミープレートドライバを含む）Ｐ／Ｄを有している。また、メモリセルアレイＭ／Ａは、メモリセルとリファレンスセル（斜線部）を含んでいる。
【００２３】
プレートドライバＰ／Ｄは、メモリセルアレイＭ／Ａのメモリセルの間に配置されている。プレート線ＰＬは、プレートドライバＰ／ＤからメモリセルアレイＭ／Ａのロウ方向に向って延びている。ワード線ＷＬは、ロウデコーダＲ／ＤからメモリセルアレイＭ／Ａのロウ方向の端部に向って延びている。
【００２４】
周辺回路領域は、メモリセルアレイ領域以外の領域、即ち、メモリチップ１０の縁に沿った領域や４つのメモリブロックの間の領域などから構成される。周辺回路領域には、データ入出力回路、アドレスバッファ回路、制御回路、電位生成回路や、入出力パッドなどが形成される。
【００２５】
図２は、図１のメモリセルアレイＭ／Ａを詳細に示している。
メモリセルアレイにおいて、強誘電体キャパシタの一端（一方側の電極）は、プレート線ＰＬに接続される。プレート線ＰＬは、プレートドライバＰ／Ｄに接続される。強誘電体キャパシタの他端（他方側の電極）は、トランスファゲート（第１のトランジスタ）を経由してビット線ＢＬｉ，／ＢＬｉのいずれか一方に接続される。
【００２６】
ワード線ＷＬ０〜ＷＬｎは、ロウデコーダＲ／Ｄからメモリセルアレイのロウ方向の端部に向って延びている。ワード線ＷＬ０〜ＷＬｎは、トランスファゲートに接続されると共に、プレートドライバＰ／Ｄにも接続されている。
【００２７】
プレートドライバＰ／Ｄは、ワード線ＷＬ０〜ＷＬｎの電位を常にモニタし、ワード線ＷＬ０〜ＷＬｎの電位と図示しないプレートクロック信号のアンドロジックに基づいてプレート線ＰＬを駆動する。よって、選択されているワード線ＷＬｊに接続されるプレートドライバＰ／Ｄは、プレート線ＰＬを駆動するが、選択されてないワード線ＷＬｊに接続されるプレートドライバＰ／Ｄは、プレート線ＰＬを接地電位ＧＮＤに固定する。
【００２８】
ダミーセル（リファレンスセル）は、カラムごとに設けられ、１個のダミーキャパシタと２個のトランスファゲート（第２、第３のトランジスタ）から構成される。即ち、１対のビット線対ＢＬｉ，／ＢＬｉに対して１個のダミーキャパシタが設けられる。よって、１個のダミーキャパシタにより、ビット線対ＢＬｉ，／ＢＬｉのいずれか一方に選択的に電荷（リファレンス電位）を供給する。
【００２９】
具体的には、ダミーキャパシタの一端（一方側の電極）は、ダミープレート線ＤＰＬに接続される。ダミープレート線ＤＰＬは、ダミープレートドライバＤＰ／Ｄに接続される。ダミーキャパシタの他端は、トランスファゲート▲２▼を経由してビット線ＢＬｉに接続されると共に、トランスファゲート▲１▼を経由してビット線／ＢＬｉに接続される。
【００３０】
２本のダミーワード線ＤＷＬ０，ＤＷＬ１は、ダミーワード線ドライバＤＷ／Ｄからメモリセルアレイのロウ方向の端部に向って延びている。ダミーワード線ＤＷＬ０は、トランスファゲート▲２▼のゲートに接続されると共に、ダミープレートドライバＤＰ／Ｄに接続される。同様に、ダミーワード線ＤＷＬ１は、トランスファゲート▲１▼のゲートに接続されると共に、ダミープレートドライバＤＰ／Ｄに接続される。
【００３１】
ダミープレートドライバＤＰ／Ｄは、２本のダミーワード線ＤＷＬ０，ＤＷＬ１の電位を常にモニタし、ダミーワード線ＤＷＬ０，ＤＷＬ１の電位のオアロジックを実行する。つまり、ダミーワード線ＤＷＬ０，ＤＷＬ１のいずれか一方が選択状態（高電位、即ち、“Ｈ”の状態）になると、ダミープレート線ＤＰＬにはダミープレートクロック信号が与えられる。
【００３２】
同一カラム内のビット線対ＢＬｉ，／ＢＬｉは、イコライズ回路ＥＱ及びセンスアンプＳ／Ａを経由して、カラム選択用スイッチであるＤＱゲートＤＱＧｉ（Ｌ）に接続される。イコライズ回路ＥＱは、例えば、データの読み出し前に、ビット線対ＢＬｉ，／ＢＬｉの電位を等しくする役割を果たす。
【００３３】
センスアンプＳ／Ａは、ビット線対ＢＬｉ，／ＢＬｉに読み出されたデータの電位差を増幅する。カラムデコーダＣ／Ｄは、ＤＱゲートＤＱＧｉ（Ｌ）のうちの１つをオンすることによって、複数のカラムのうちの１つを選択する。選択されたカラムのビット線対ＢＬｉ，／ＢＬｉのデータは、オン状態のＤＱＧｉ（Ｌ）を経由してデータ線対ＤＱ０，／ＤＱ０に導かれる。
【００３４】
ここで、例えば、ワード線ＷＬｊ（ｊは、偶数）が選択されたとすると、メモリセルのデータ（電荷量）は、ビット線ＢＬｉに読み出される。この時、ダミーワード線ＤＷＬ１が選択され、リファレンスセル（ダミーセル）の電荷量は、トランスファゲート▲１▼を経由してビット線／ＢＬｉに読み出される。
【００３５】
また、例えば、ワード線ＷＬｊ＋１が選択されたとすると、メモリセルのデータ（電荷量）は、ビット線／ＢＬｉに読み出される。この時、ダミーワード線ＤＷＬ０が選択され、リファレンスセル（ダミーセル）の電荷量は、トランスファゲート▲２▼を経由してビット線ＢＬｉに読み出される。
【００３６】
なお、詳しい動作説明については、後に行うことにする。
上記強誘電体メモリの特徴は、１Ｔ／１Ｃ型のメモリセルからなるメモリセルアレイにおいて、カラムごとにリファレンスセル（ダミーセル）が設けられ、このリファレンスセルは、１個のダミーキャパシタと２個のトランスファゲートから構成される。つまり、１つのカラムには１個のダミーキャパシタが配置され、この１個のダミーキャパシタからビット線対ＢＬｉ，／ＢＬｉのいずれか一方に電荷を供給する。
【００３７】
よって、リファレンスセル（ダミーセル）のダミーキャパシタがＭＯＳキャパシタ等の常誘電体キャパシタから構成される場合に適した高集積化のための構造を得ることができる。
【００３８】
また、本発明では、１つのカラム、即ち、１対のビット線対ＢＬｉ，／ＢＬｉに対して１個のダミーキャパシタを設けたことに伴い、ダミープレートドライバＤＰ／Ｄについても、新規な構成を採用している。
【００３９】
以下、メモリセルアレイのプレートドライバＰ／Ｄの構成について簡単に説明した後、本発明の特徴の一つであるダミーセルのダミープレートドライバＤＰ／Ｄの構成について説明する。
【００４０】
図３は、メモリセルアレイのプレートドライバＰ／Ｄの構成を示している。
プレートドライバＰ／Ｄは、アンドロジック、即ち、ＮＡＮＤ回路１１とインバータ回路１２ａ，１２ｂから構成される。ＮＡＮＤ回路１１は、２つの入力端子を有し、一方の端子にはワード線ＷＬｊの電位が入力され、他方の端子にはクロック信号ＰＬＣＫが入力される。ＮＡＮＤ回路１１の出力端子は、インバータ回路１２ａ又はインバータ回路１２ｂを経由してプレート線ＰＬｊ（Ｌ），ＰＬｊ（Ｒ）に接続される。
【００４１】
例えば、選択されているワード線ＷＬｊは、高電位（“Ｈ”の状態）になるため、選択されているワード線ＷＬｊに接続されるプレートドライバＰ／Ｄでは、クロック信号ＰＬＣＫ（“Ｈ”又は“Ｌ”）がアンドロジックを経由してプレート線ＰＬｊ（Ｌ），ＰＬｊ（Ｒ）に印加され、さらには、選択されているワード線ＷＬｊに接続されるメモリセルの強誘電体キャパシタの一端に印加される。
【００４２】
また、選択されていないワード線ＷＬｊ＋１は、例えば、接地電位（“Ｌ”の状態）になるため、これに接続されるプレートドライバＰ／Ｄでは、クロック信号ＰＬＣＫの値（“Ｈ”又は“Ｌ”）に拘わらず、接地電位ＧＮＤがプレート線ＰＬｊ＋１（Ｌ），ＰＬｊ＋１（Ｒ）に印加され、さらには、選択されていないワード線ＷＬｊ＋１に接続されるメモリセルの強誘電体キャパシタの一端に印加される。
【００４３】
なお、イコライズ回路は、データの読み出し前に、予め、全てのビット線対ＢＬｉ，／ＢＬｉの電位を等しくしておく（本例では、接地電位ＧＮＤ）ためのものである。
【００４４】
図４及び図５は、ダミーセルのダミープレートドライバＤＰ／Ｄの構成を示している。
ダミープレートドライバＤＰ／Ｄは、オアロジック、即ち、ＮＯＲ回路１３及びインバータ回路１４ａ，１４ｂと、アンドロジック、即ち、ＡＮＤ回路１５ａ，１５ｂから構成される。ＮＯＲ回路１３には、２本のダミーワード線ＤＷＬ０，ＤＷＬ１の電位がそれぞれ入力される。ＮＯＲ回路１３の出力端子は、インバータ回路１４ａを経由してＡＮＤ回路１５ａに入力されると共に、インバータ回路１４ｂを経由してＡＮＤ回路１５ｂに入力される。
【００４５】
つまり、２本のダミーワード線ＤＷＬ０，ＤＷＬ１の電位のオアロジックが実行され、その結果がＡＮＤ回路１５ａ，１５ｂに入力される。よって、２本のダミーワード線ＤＷＬ０，ＤＷＬ１の少なくとも一方が高電位（“Ｈ”の状態）のとき、ＡＮＤ回路１５ａ，１５ｂの一方側の入力端子には、高電位（“Ｈ”の状態）が入力される。この時、ダミープレート線ＤＰＬには、ダミープレートクロック信号ＤＰＬＣＫ（“Ｈ”又は“Ｌ”）がＡＮＤ回路１５ａ，１５ｂを経由して印加される。
【００４６】
よって、１つのカラム、即ち、１対のビット線対ＢＬｉ，／ＢＬｉに対して１個のダミーキャパシタ（例えば、常誘電体キャパシタ）を設け、この１個のダミーキャパシタにより、ビット線対ＢＬｉ，／ＢＬｉのいずれに対しても電荷（リファレンス電位）を供給することが可能となる。
【００４７】
なお、ダミーキャパシタ（例えば、常誘電体キャパシタ）の電荷は、ダミーワード線ＤＷＬ０が選択されている場合は、トランスファゲート▲２▼を経由してビット線ＢＬｉに出力され、ダミーワード線ＤＷＬ１が選択されている場合は、トランスファゲート▲１▼を経由してビット線／ＢＬｉに出力される。
【００４８】
図６は、図２のセンスアンプ回路Ｓ／Ａの一例を示している。
センスアンプ回路は、カラムごとに設けられ、ビット線対ＢＬｉ，／ＢＬｉに接続される。センスアンプ活性化信号ＳＡＮが“Ｈ”、センスアンプ活性化信号ＢＳＡＰが“Ｌ”になると（ＳＡＮとＢＳＡＰは相補の関係を有する）、センスアンプ回路に電源ＶＣＣ，ＧＮＤが供給され、センスアンプ回路が活性化される。
【００４９】
図７は、図２のカラム選択用のＤＱゲートの一例を示している。
カラム選択用のＤＱゲートは、カラムごとに設けられ、ビット線対ＢＬｉ，／ＢＬｉとデータ線対ＤＱ０，／ＤＱ０の間に接続される２つのＮチャネルＭＯＳトランジスタから構成される。２つのＮチャネルＭＯＳトランジスタのゲートには、カラムデコーダＣ／Ｄの出力信号、即ち、カラム選択信号ＣＳＬｉが入力される。カラム選択信号ＣＳＬｉにより、複数のカラムのうちの１つのカラムが選択され、この選択されたカラムのビット線対ＢＬｉ，／ＢＬｉがデータ線対ＤＱ０，／ＤＱ０に電気的に接続される。
【００５０】
次に、上述の強誘電体メモリのデータ読み出し動作について、図８のタイミングチャートを参照しながら詳細に説明する。
なお、図８のタイミングチャートの各信号を示す記号は、図１〜図７に示す信号の記号に対応している。
【００５１】
まず、イコライズ信号ＢＬＰＣが“Ｈ”の状態、即ち、イコライズ回路のＮチャネルＭＯＳトランジスタがオン状態から始まる。全てのビット線対ＢＬ０，／ＢＬ０，…，ＢＬｉ，／ＢＬｉ，…は、接地電位ＧＮＤに設定されている。
【００５２】
また、この時、信号ＤＬＰＣ（図５）も“Ｈ”の状態となり、ダミーセルのダミーキャパシタ（例えば、常誘電体キャパシタ）のトランスファゲート側のノードも、接地電位ＧＮＤに設定されている。
【００５３】
この後、イコライズ信号ＢＬＰＣを“Ｌ”の状態にし、イコライズ回路のＮチャネルＭＯＳトランジスタをオフ状態にし、全てのビット線対ＢＬ０，／ＢＬ０，…，ＢＬｉ，／ＢＬｉ，…のイコライズ状態を解除する。また、信号ＤＬＰＣも、“Ｌ”の状態にする。
【００５４】
ロウデコーダＲ／Ｄは、ロウアドレス信号に基づいて１本のワード線ＷＬｊを選択し、この選択されたワード線ＷＬｊに高電位（読み出し電位）を供給する。同時に、ダミーワード線ドライバＤＷ／Ｄは、２本のダミーワード線ＤＷＬ０，ＤＷＬ１のうちのいずれか一方を選択し、選択されたダミーワード線に高電位（読み出し電位）を供給する。
【００５５】
本例では、ワード線ＷＬｊ（ｊは、０又は偶数で、このワード線に接続されるメモリセルは、ビット線ＢＬｉに接続されるものとする）が選択されたとすると、ダミーワード線ＤＷＬ１が選択される（ダミーワード線ＤＷＬ１に接続されるリファレンスセルは、ビット線／ＢＬｉに接続されるものとする）。
【００５６】
また、ワード線ＷＬｊ＋１（ｊは、０又は偶数で、このワード線に接続されるメモリセルは、ビット線／ＢＬｉに接続されるものとする）が選択されたとすると、ダミーワード線ＤＷＬ０が選択される（ダミーワード線ＤＷＬ０に接続されるリファレンスセルは、ビット線ＢＬｉに接続されるものとする）。
【００５７】
選択されたワード線ＷＬｊに接続されるプレートドライバＰ／Ｄでは、ワード線ＷＬｊの電位（＝“Ｈ”）とクロック信号ＰＬＣＫのアンドロジックが実行される。よって、選択ワード線ＷＬｊに接続されるメモリセルの強誘電体キャパシタの一端、即ち、プレート線ＰＬには、まず、クロック信号ＰＬＣＫ（＝“Ｈ”）が、ＮＡＮＤ回路１１及びインバータ回路１２ａ，１２ｂを経由して印加される。
【００５８】
この時、選択ワード線ＷＬｊに接続されるメモリセルのデータが“０”であると、図１４のヒステリシス曲線における分極電荷ΔＱ０がビット線ＢＬｉに読み出され、選択ワード線ＷＬｊに接続されるメモリセルのデータが“１”であると、図１４のヒステリシス曲線における分極電荷ΔＱ１がビット線ＢＬｉに読み出される。
【００５９】
一方、ダミーワード線ＤＷＬ０，ＤＷＬ１に共通に設けられるダミープレートドライバＤＰ／Ｄでは、ダミーワード線ＤＷＬ０，ＤＷＬ１のオアロジックを実行した後、この結果とクロック信号ＤＰＬＣＫとのアンドロジックが実行され、リファレンスセルの常誘電体キャパシタの一端、即ち、ダミープレート線ＤＰＬに、ダミープレートクロック信号ＤＰＬＣＫ（＝“Ｈ”）が印加される。
【００６０】
この時、リファレンス電位は、ダミーキャパシタ（例えば、常誘電体キャパシタ）から、選択されたダミーワード線ＤＷＬ１に接続されるトランスファゲート▲１▼を経由して、ビット線／ＢＬｉに読み出される。
【００６１】
この後、クロック信号ＰＬＣＫが“Ｌ”の状態（ダミープレートクロック信号ＤＰＬＣＫは“Ｈ”のまま）になると、メモリセルアレイ内のプレート線ＰＬのプレート電位ＶＰＬが接地電位ＧＮＤになり、ビット線ＢＬｉの電位は、カップリングにより低下する。
【００６２】
つまり、選択ワード線ＷＬｊに接続されるメモリセルのデータが“０”のときは、図１４のヒステリシス曲線において、分極点がｃ→ｂ→ｃと移動し、選択ワード線ＷＬｊに接続されるメモリセルのデータが“１”のときは、図１４のヒステリシス曲線において、分極点がａ→ｂ→ｃと移動する。
【００６３】
よって、“０”読み出しと“１”読み出しでは、ａ点とｃ点の差に相当する電荷量の差ΔＱ０−ΔＱ１が検知の対象となる。
ここで、リファレンスセルのダミーキャパシタ（例えば、常誘電体キャパシタ）からビット線／ＢＬｉに与えられる電荷量をほぼ（ΔＱ０＋ΔＱ１）／２に設定しておく。このように設定しておくことで、“０”読み出しの電荷量のマージンと“１”読み出しの電荷量のマージンを略等しくできる。
【００６４】
センスアンプ活性化信号ＳＡＮを“Ｈ”に設定し、センスアンプ活性化信号ＢＳＡＰを“Ｌ”に設定することで、センスアンプ回路を活性化させると、ビット線対ＢＬｉ，／ＢＬｉの電位が比較増幅される。
【００６５】
この段階で、図１４のヒステリシス曲線上では、“０”読み出しのときはｃ点のまま、“１”読み出しのときはｄ点に移動する。実際には、センスアンプ回路Ｓ／ＡのＰチャネルＭＯＳトランジスタから“０”が読み出されるビット線／ＢＬｉ側にも最初のうちほんの少し電荷が供給されるため、電位が少しもち上がる。このため、ヒステリシス曲線上でｃ→ｃ’となり、後に述べる再書き込みのための２発目のパルスが必要となる。
【００６６】
また、選択カラムのビット線対ＢＬｉ，／ＢＬｉのデータ（センスアンプにより増幅された相補データ）は、データ線対ＤＱ０，／ＤＱ０を経由してデータ入出力バッファ回路に導かれる。
【００６７】
ダミープレートクロック信号ＤＰＬＣＫが“Ｌ”の状態になった後、再び、クロック信号ＰＬＣＫが“Ｈ”の状態になると、メモリセルのプレート電位ＶＰＬが電源電位ＶＣＣとなる。この段階で、ヒステリシス曲線上では、“０”読み出しのときはｃ’点からｂ点に移動し、“１”読み出しのときはａ点に移動する。
【００６８】
読み出しデータが“０”であると、ビット線ＢＬｉの電位がセンスアンプ回路により接地電位ＧＮＤになっているため、クロック信号ＰＬＣＫが“Ｌ”の状態に戻ると、強誘電体キャパシタの状態が図１４のヒステリシス曲線の分極点ｂからｃに移動し、“０”データが再書き込みされる。
【００６９】
読み出しデータが“１”であると、ビット線ＢＬｉの電位がセンスアンプ回路により電源電位ＶＣＣになっているため、クロック信号ＰＬＣＫが“Ｌ”になると、分極点がａ→ｄと移動し、電源をオフにすることで“１”データが再書き込みされる。
【００７０】
このような動作により、メモリセルのデータの読み出しと再書き込みが行われる。
なお、上述の動作は、ダブルプレートクロック方式と呼ばれるものであるが、本発明の強誘電体メモリでは、シングルプレートクロック方式でデータを読み出すこともできる。
【００７１】
以上、本発明の第１実施の形態に関わる強誘電体メモリの構成及び動作について一通り説明した。この強誘電体メモリの特徴及び効果についてまとめると、以下に示すようになる。
【００７２】
第一に、１Ｔ／１Ｃ型のメモリセルからなるメモリセルアレイにおいて、１つのカラム、即ち、１対のビット線対ＢＬｉ，／ＢＬｉに対して、１個のダミーキャパシタを設けている。つまり、１個のダミーキャパシタからビット線対ＢＬｉ，／ＢＬｉのいずれにも選択的に電荷（リファレンス電位）を供給できる。
【００７３】
よって、リファレンスセル（ダミーセル）のキャパシタがＭＯＳキャパシタ等の常誘電体キャパシタから構成される場合、大きな誘電率の強誘電体キャパシタから読み出される電荷量に対応させて、常誘電体キャパシタの面積を大きくしなければならないが、本発明によれば、１カラムに１つのダミーキャパシタのみを設ければよいため、高集積化にとって有利となる。
【００７４】
第二に、１カラム内に１つのダミーキャパシタのみを配置したことにより、ダミープレートドライバＤＰ／Ｄについても、２つのダミーワード線ドライバ（２本のダミーワード線ＤＷＬ０，ＤＷＬ１）に対して、１つ設ければ足りることになる。
【００７５】
また、これに伴い、２本のダミーワード線ＤＷＬ０，ＤＷＬ１のいずれが選択されても、ダミープレートドライバＤＰ／Ｄが動作するように、２本のダミーワード線ＤＷＬ０，ＤＷＬ１の電位のオアロジックを実行した後、その結果とクロック信号ＤＰＬＣＫとのアンドロジックを実行している。
【００７６】
よって、ダミープレートドライバＤＰ／Ｄの数も最小限に抑えることができ、チップサイズの縮小に貢献できる。
図９は、本発明の第２実施の形態に関わる強誘電体メモリのフロアプランの一例を示している。図１０は、図９のメモリセルアレイＭ／Ａを詳細に示すものである。
【００７７】
この実施の形態に関わる強誘電体メモリの特徴は、リファレンス電位を生成するダミーセルをカラムデコーダＣ／Ｄの一方側のみに配置した点にある。即ち、上述の第１の実施の形態では、ダミーセルは、カラムデコーダＣ／Ｄの両側、即ち、カラムデコーダＣ／Ｄの両側のメモリセルアレイに付随させてそれぞれ配置したが、本実施の形態では、第１の実施の形態の強誘電体メモリよりも、さらに、高集積化、チップサイズの縮小化を図るため、カラムデコーダＣ／Ｄの両側のメモリセルアレイに対して、１つのダミーセルアレイを共有するようにしている。
【００７８】
図１１は、本発明の第３実施の形態に関わる強誘電体メモリのフロアプランの一例を示している。図１２は、図１１のメモリセルアレイＭ／Ａを詳細に示すものである。
【００７９】
この実施の形態に関わる強誘電体メモリの特徴は、強誘電体キャパシタの一端に電位を与えるプレートドライバＰ／Ｄ（常誘電体キャパシタの一端に電位を与えるダミープレートドライバを含む）を、各メモリセルブロックのロウデコーダ（ダミーワード線ドライバを含む）Ｒ／Ｄの両側で、それぞれ１箇所（例えば、メモリセルアレイのほぼ中央部）のみ設けた点にある。
【００８０】
この場合、例えば、ロウデコーダＲ／Ｄの片側では、１つのプレートドライバＰ／Ｄにより同一ロウの全てのメモリセルの強誘電体キャパシタが駆動され、ダミーワード線ドライバの片側では、１つのダミープレートドライバＤＰ／Ｄにより同一ロウの全てのダミーセルの常誘電体キャパシタが駆動される。
【００８１】
本例の強誘電体メモリは、上述の第１実施の形態の強誘電体メモリと比べると、プレートドライバＰ／Ｄ及びダミープレートドライバＤＰ／Ｄの数を減らすことができるため、高集積化及びチップサイズの縮小化に効果的である。
【００８２】
【発明の効果】
以上、説明したように、本発明の強誘電体メモリによれば、ダミーセルは、カラムごとに設けられ、１個のダミーキャパシタと２個のトランスファゲートから構成される。つまり、同一カラム内のビット線対ＢＬｉ，／ＢＬｉに対して、従来、２個のダミーキャパシタが設けられていたのに対し、本発明では、１個のダミーキャパシタのみを設け、この１個のダミーキャパシタにより、ビット線対ＢＬｉ，／ＢＬｉのいずれに対しても、選択的に電荷（リファレンス電位）を供給できるようにしている。
【００８３】
また、１カラム内に１つのダミーキャパシタのみを配置したことで、ダミープレートドライバＤＰ／Ｄについても、２つのダミーワード線ドライバ（２本のダミーワード線ＤＷＬ０，ＤＷＬ１）に対して、１つ設ければ足りる。これに伴い、２本のダミーワード線ＤＷＬ０，ＤＷＬ１のいずれが選択されても、ダミープレートドライバＤＰ／Ｄが動作するように、２本のダミーワード線ＤＷＬ０，ＤＷＬ１の電位のオアロジックを実行した後、その結果とクロック信号ＤＰＬＣＫとのアンドロジックを実行している。
よって、本発明は、リファレンスセルのキャパシタが常誘電体キャパシタから構成されるような場合に対しても、高集積化という視点から有利である。
【図面の簡単な説明】
【図１】本発明の第１実施の形態に関わる強誘電体メモリのフロアプランを示す図。
【図２】図１のメモリセルアレイの構成を詳細を示す図。
【図３】図２のプレートドライバの構成を示す図。
【図４】図２のダミープレートドライバの構成を示す図。
【図５】図２のダミープレートドライバの構成を示す図。
【図６】図２のセンスアンプ回路の構成を示す図。
【図７】図２のカラム選択用のＤＱゲートの構成を示す図。
【図８】図１乃至図７の構成を有する強誘電体メモリの動作を示すフローチャート。
【図９】本発明の第２実施の形態に関わる強誘電体メモリのフロアプランを示す図。
【図１０】図９のメモリセルアレイの構成を詳細に示す図。
【図１１】本発明の第３実施の形態に関わる強誘電体メモリのフロアプランを示す図。
【図１２】図１１のメモリセルアレイの構成を詳細を示す図。
【図１３】強誘電体メモリの１Ｔ／１Ｃ型メモリセルを示す図。
【図１４】強誘電体キャパシタのヒステリシス特性を示す図。
【符号の説明】
１０ ：メモリチップ、
１１ ：ＮＡＮＤ回路、
１２ａ，１２ｂ，１４ａ，１４ｂ ：インバータ回路、
１３ ：ＮＯＲ回路、
１５ａ，１５ｂ ：ＡＮＤ回路、
Ｍ／Ａ ：メモリセルアレイ、
Ｒ／Ｄ ：ロウデコーダ、
Ｃ／Ｄ ：カラムデコーダ、
ＤＷ／Ｄ ：ダミーワード線ドライバ、
Ｐ／Ｄ ：プレートドライバ、
ＤＰ／Ｄ ：ダミープレートドライバ、
ＷＬ，ＷＬｊ ：ワード線、
ＤＷＬ０，ＤＷＬ１ ：ダミーワード線、
ＰＬ ：プレート線、
ＤＰＬ ：ダミープレート線、
ＢＬｉ，／ＢＬｉ ：ビット線対、
ＤＱ０，／ＤＱ０ ：データ線対、
ＥＱ ：イコライズ回路、
Ｓ／Ａ ：センスアンプ回路、
ＤＱＧ ：カラム選択用のＤＱゲート。

Claims (3)

1. 直列接続される第１の強誘電体キャパシタと第１のトランジスタから構成される第１のメモリセルと、
   前記第１のトランジスタのゲートに接続されるワード線と、
   前記第１の強誘電体キャパシタの前記第１のトランジスタに接続されていない方の端子に接続される第１のプレート線と、
   直列接続される第２の強誘電体キャパシタと第２のトランジスタから構成され、前記第２のトランジスタのゲートが前記ワード線に接続される第２のメモリセルと、
   前記第２の強誘電体キャパシタの前記第２のトランジスタに接続されていない方の端子に接続される第２のプレート線と、
   ２本のビット線からなり、そのうちの１本が前記第１のトランジスタの前記第１の強誘電体キャパシタに接続されていない方のノードに接続される第１のビット線対と、
   ２本のビット線からなり、そのうちの１本が前記第２のトランジスタの前記第２の強誘電体キャパシタに接続されていない方のノードに接続される第２のビット線対と、
   前記第１及び第２のプレート線に共有され、前記第１及び第２のプレート線にプレート電位を供給するプレートドライバと、
   常誘電体キャパシタである第１のダミーキャパシタと第３及び第４のトランジスタから構成される第１のダミーセルと、
   前記第３のトランジスタのゲートに接続される第１のダミーワード線と、
   前記第４のトランジスタのゲートに接続される第２のダミーワード線と、
   前記第１のダミーキャパシタに接続される第１のダミープレート線と、
   常誘電体キャパシタである第２のダミーキャパシタと第５及び第６のトランジスタから構成され、前記第５のトランジスタのゲートが前記第１のダミーワード線に接続され、前記第６のトランジスタのゲートが前記第２のダミーワード線に接続される第２のダミーセルと、
   前記第２のダミーキャパシタに接続される第２のダミープレート線と、
   前記第１及び第２のダミープレート線に共有され、前記第１及び第２のダミープレート線にダミープレート電位を供給するダミープレートドライバとを具備し、
   前記第３のトランジスタは、前記第１のダミーキャパシタの前記第１のダミープレート線に接続されていない方の端子と前記第１のビット線対の一方との間に接続され、前記第４のトランジスタは、前記第１のダミーキャパシタの前記第１のダミープレート線に接続されていない方の端子と前記第１のビット線対の他方との間に接続され、
   前記第５のトランジスタは、前記第２のダミーキャパシタの前記第２のダミープレート線に接続されていない方の端子と前記第２のビット線対の一方との間に接続され、前記第６のトランジスタは、前記第２のダミーキャパシタの前記第２のダミープレート線に接続されていない方の端子と前記第２のビット線対の他方との間に接続され、
   前記ワード線を選択するロウデコーダから前記プレートドライバまでの距離と前記第１又は第２のダミーワード線を駆動するダミーワード線ドライバから前記ダミープレートドライバまでの距離は、互いに等しく、
   前記プレートドライバ及び前記ダミープレートドライバは、前記第１のビット線対と前記第２のビット線対との間に配置され、
   前記第１のプレート線は、前記プレートドライバから前記第１のビット線対が配置される方向に延び、前記第２のプレート線は、前記プレートドライバから前記第２のビット線対及びロウデコーダが配置される方向に延び、
   前記第１のダミープレート線は、前記ダミープレートドライバから前記第１のビット線対が配置される方向に延び、前記第２のダミープレート線は、前記ダミープレートドライバから前記第２のビット線対及びダミーワード線ドライバが配置される方向に延び、
   前記プレートドライバは、前記ワード線の電位とクロック信号の電位とのアンドロジックを実行し、その結果を前記プレート電位とする手段から構成され、
   前記ダミープレートドライバは、前記第１及び第２のダミーワード線の電位のオアロジックを実行する手段と、前記オアロジックの結果と前記クロック信号の電位とのアンドロジックを実行し、その結果を前記ダミープレート電位とする手段とから構成される
   ことを特徴とする強誘電体メモリ。
2. 前記プレートドライバと前記ダミープレートドライバは、隣接して配置されていることを特徴とする請求項１記載の強誘電体メモリ。
3. 前記第１のメモリセルが選択され、前記第１のビット線対の一方に前記第１の強誘電体キャパシタの電荷が導かれる場合、前記第１のビット線対の他方に前記第１のダミーキャパシタの電荷を導き、前記第２のメモリセルが選択され、前記第２のビット線対の一方に前記第２の強誘電体キャパシタの電荷が導かれる場合、前記第２のビット線対の他方に前記第２のダミーキャパシタの電荷を導くことを特徴とする請求項１又は２記載の強誘電体メモリ。

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