KR100276190B1 - 반도체불휘발성기억장치 - Google Patents

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Abstract

NOR형 메모리 셀 어레이와 NAND형 메모리 셀 어리이를 각각의 칩에 탑재하여 실장 효율을 낮추었다.
열 어드레스 신호를 외부에서 입력시켜 N개의 비트선(BL)의 어느 것을 선택하는 열 디코더(11), 열 디코더(11)에 의해 선택된 비트선(BL)으로부터 독출된 데이타를 증폭하여 독출하고, 또 외부에서 인가된 데이타를 열 디코더(11)에 의해 선택된 비트선(BL)으로 전송하는 센스 앰프 및 기입 회로(12), 비트선(BL)방향으로 각각 적어도 한개 배치된 NOR형 메모리 셀 블럭(13) 및 NAND형 메모리 셀 블럭(14)을 구비하고, NOR형 메모리 셀 블럭(13)은 랜덤하게 액세스되어 센스 앰프 및 기입 회로(12)에 의해 데이타의 독출 또는 기입이 행해지며, NAND형 메모리 셀 블럭(14)은 비트선(BL)에 의해 시리얼로 액세스되어 센스 앰프 및 기입 회로(12)에 의해 데이타의 독출 또는 기입이 행해진다.

Description

반도체 불휘발성 기억장치{NONVOLATILE SEMICONDUCTOR MEMORY}
본 발명은 반도체 불휘발성 기억장치에 관한 것으로, 특히 전기적으로 블럭 소거가 가능한 플래쉬형 E2PROM (Electrically Erasable & Programmable Read Only Memory)에 관한 것이다.
종래의 반도체 불휘발성 기억장치에 있어서, 특히 휴대용 컴퓨터 등에 널리 이용되고 있는 카드형 메모리는 도 3에 도시되어 있는 바와 같은 구성을 구비하고 있다.
카드형 메모리(100)에, NOR형 E2PROM(101)과 NAND형 E2PROM(102)과, 또 도시되어 있지 않은 주변 회로가 탑재된다. NOR형 E2PROM(101)은 각각의 셀마다 비트선 콘택트가 설치되고, 한개의 비트선에 메모리 셀이 병렬로 접속되어 있으며, 랜덤 액세스에 의해 독출 또는 기입을 행하는 NOR형 메모리 셀 어레이를 갖고 있다.
한쪽의 NAND형 E2PROM(102)은 복수의 메모리 셀이 직렬로 접속되고, 비트선과 콘택트를 복수의 메모리 셀로 공용하는 NAND형 메모리 셀 어레이를 갖고 있다. 그리고, NAND형 E2PROM(102)은 랜덤하게 액세스한 때의 데이타 독출 속도는 NOR형 셀 어레이(101)보다 느리지만 고집적이 가능하고, 또 비트선 방향으로 시리얼하게 독출하거나 또는 기입을 행하는데 적합하다.
또, 카드형 메모리(100)에 격납할 데이타에는 데이타의 본체와, 상기 데이타 본체의 명칭이나 용량 등의 속성을 나타낸 속성 데이타가 있다. 데이타(104)는 용량이 크기 때문에, 고집적화가 가능한 NAND형 E2PROM(102)에 격납시켜 시리얼 액세스를 행하고, 속성 데이타(103)는 용량이 작아 고속인 랜덤 액세스가 가능한 NOR형 E2PROM(101)에 격납시킨다.
그러나, 종래는 NOR형 E2PROM(101)과 NAND형 E2PROM(102)은 다른 칩 상에 독립한 회로로서 형성되어 있었다. 이 때문에, 카드형 메모리(100)에는 두개의 칩으로 구성되는 E2PROM(101 및 102)를 탑재할 필요가 있고 면적 효율의 저하를 초래하고 있었다.
본 발명은 상기 사정을 감안하여 이루어진 것으로, 램덤 액세스를 행하는 NOR형 EPROM과 시리얼 액세스를 행하는 NAND형 EPROM을 동일 칩 상에 배치하여 원 칩화를 실현하고, 실장 면적의 향상을 달성하는 것이 가능한 반도체 불휘발성 기억장치를 제공하는 것을 목적으로 한다.
본 발명의 반도체 불휘발성 기억장치는, 열 어드레스 신호를 외부에서 입력시키고, N개의 비트선중 어느 것을 선택하는 열 디코더, 상기 열 디코더에 의해 선택된 비트선으로부터 전송되어 온 데이타를 증폭하여 독출하고, 또 외부에서 인가된 데이타를 상기 열 디코더에 의해 선택된 비트선에 전송하는 센스 앰프 및 기입 회로, 및 상기 비트선 방향으로, 각각 적어도 한개 배치된 NOR형 메모리 셀 블럭 및 NAND형 메모리 셀 블럭을 구비하고, 상기 NOR형 메모리 셀 블럭은 랜덤하게 액세스되어 상기 센스 앰프 및 기입 회로에 의해 데이타의 독출 또는 기입이 행해지며, 상기 NAND형 메모리 셀 블럭은 N개의 상기 비트선에 의해 시리얼로 액세스되어 상기 센스 앰프 및 기입 회로에 의해 데이타의 독출 또는 기입이 행해지는 것을 특징으로 한다.
여기서, 상기 NOR형 메모리 셀 블럭은, 상기 비트선과 각각 직교하도록 배선된 NOR형 메모리 셀 블럭 선택선 및 NOR형 메모리 셀 블럭 워드선과, N개의 상기 비트선에 각각 대응하여 배치된 N개의 NOR형 메모리 셀 블럭 선택 트랜지스터 및 NOR형 메모리 셀 트랜지스터를 가지며, 상기 NOR형 메모리 셀 블럭 선택 트랜지스터는 상기 NOR형 메모리 셀 블럭 선택선에 의해 개폐가 제어되고, 상기 NOR형 메모리 셀 트랜지스터는 각각 대응하는 NOR형 메모리 셀 블럭 선택 트랜지스터를 거쳐 대응하는 상기 비트선에 접속되고, 또, 상기 NOR형 메모리 셀 트랜지스터는 상기 NOR형 메모리 셀 블럭 워드선에 의해 개폐가 제어되며, 상기 NAND형 셀 블럭은, 상기 비트선과 각각 직교하도록 배선된 NAND형 메모리 셀 블럭 선택선 및 M개의 NAND형 메모리 셀 블럭 워드선과, N개의 상기 비트선에 각각 대응하여 배치된 N개의 NAND형 메모리 셀 블럭 선택 트랜지스터와, 상기 비트선 방향을 따라 각각 M개씩 직렬로 접속된 MxN개의 NAND형 메모리 셀 트랜지스터를 가지며, 상기 NAND형 메모리 셀 블럭 선택 트랜지스터는 상기 NAND형 메모리 셀 블럭 선택선에 의해 개폐가 제어되고, 상기 비트선 방향을 따라 M개씩의 상기 NAND형 메모리 셀 트랜지스터는, 대응하는 상기 NAND형 메모리 셀 블럭 트랜지스터를 거쳐 대응하는 상기 비트선에 접속되고, 또, 상기 비트선과 직교하는 N개씩의 상기 NAND형 메모리 셀 트랜지스터는 대응하는 상기 NAND형 메모리 셀 블럭 워드선에 의해 개폐가 제어되는 것이어도 좋다.
혹은, 상기 NOR형 메모리 셀 블럭은, 상기 비트선과 직교하는 방향으로 각각 배선된 제1 블럭 선택선과 NOR형 메모리 셀 블럭 워드선과 제2 블럭 선택선과, 각각의 상기 비트선마다, 게이트가 상기 제1 블럭 선택선에 접속되고, 일단이 상기 비트선에 접속된 제1 블럭 선택 트랜지스터와, 상기 제1 블럭 선택 트랜지스터의 다른 단에 일단이 접속되고, 게이트가 상기 NOR형 메모리 셀 블럭 워드선에 접속된 NOR형 메모리 셀 트랜지스터와, 상기 NOR형 메모리 셀 트랜지스터의 다른 단에 일단이 접속된 다른 단이 접속되고, 게이트가 상기 제2 블럭 선택선에 접속된 제2 블럭 선택 트랜지스터를 가지며, 상기 NAND형 메모리 셀 블럭은 상기 비트선과 직교하는 방향으로 각각 배선된 제3 블럭 선택선과 M개의 NAND형 메모리 셀 블럭 워드선과 제4 블럭 선택선과, 각각의 상기 비트선마다, 게이트가 상기 제3 블럭 선택선에 접속되고, 일단이 상기 비트선에 접속된 제3 블럭 선택 트랜지스터와, 제3 블럭 선택 트랜지스터의 다른 단과 제4 블럭 선택 트랜지스터의 일단과의 사이에, 양단이 직렬로 접속되어 게이트가 각각 상기 NAND형 메모리 셀 블럭 워드선에 접속된 M개의 NAND형 메모리 셀 트랜지스터와, 상기 NAND형 메모리 셀 트랜지스터중 최후행의 것의 일단에 상기 일단이 접속되고, 다른 단이 접속된 게이트가 상기 제4 블럭 선택선에 접속된 상기 제4 블럭 트랜지스터를 가져도 좋다. 이와 같은 구성을 갖는 경우, 상기 NOR형 메모리 셀 블럭은, 기입시에는 상기 제1 블럭 선택선을 하이 레벨로 상기 제2 블럭 선택선을 로우 레벨로 설정하고, 상기 NOR형 메모리 셀 블럭 워드선을 상승시키고, 상기 열 디코더에 의해 선택된 상기 비트선을 거쳐 상기 NOR형 메모리 셀 트랜지스터에 상기 센스 앰프 및 기입 회로에 의해 데이타를 기입하고, 독출시에는 상기 제1 및 제2 블럭 선택선을 하이 레벨로 설정하고, 상기 NOR형 메모리 셀 블럭 워드선을 상승시키고, 상기 열 디코더에 의해 선택된 상기 비트선을 거쳐 상기 NOR형 메모리 셀 트랜지스터로부터 상기 센스 앰프 및 기입 회로에 의해 데이타를 독출하고, 상기 NAND형 셀 블럭은, 기입시에는 상기 제1 블럭 선택선을 하이 레벨로 상기 제2 블럭 선택선을 로우 레벨로 설정하고, 상기 NAND형 메모리 셀 블럭 워드선중 선택된 것을 로우 레벨보다 높은 제1 전위로 다른 것은 제2 전위로 설정하고, 상기 열 디코더에 의해 순차적으로 선택된 상기 비트선을 거쳐 상기 NAND형 메모리 셀 트랜지스터에 상기 센스 앰프 및 기입 회로에 의해 데이타를 시리얼로 기입하고, 독출시에는 상기 제1 및 제2 블럭 선택선을 하이 레벨로 설정하고, 상기 NAND형 메모리 셀 블럭 워드선중 선택된 것을 로우 레벨로 다른 것은 하이 레벨로 설정하고, 상기 열 디코더에 의해 순차적으로 선택된 상기 비트선을 거쳐 상기 NAND형 메모리 셀 트랜지스터로부터 상기 센스 앰프 및 기입 회로에 의해 데이타를 시리얼로 독출하여도 좋다.
도 1은 본 발명의 일 실시형태에 의한 반도체 불휘발성 기억장치의 개략 구성을 도시한 블럭도.
도 2는 동 장치의 보다 상세한 구성을 도시한 회로도.
도 3은 종래의 반도체 불휘발성 기억장치의 구성을 도시한 블럭도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 열 디코더
12 : 센스 앰프 및 기입 회로
13 : NOR형 메모리 셀 블럭
14 : NAND형 메모리 셀 블럭
BL1∼BLN : 비트선
BSL11, BSL12, BSL21, BSL22 : 블럭 선택선
WL1∼WLM : 워드선
BT11∼BT14 : 블럭 선택 트랜지스터
M11∼MN, M+2 : 메모리 셀 트랜지스터
이하, 본 발명의 일 실시형태에 대해 도면을 참조하여 설명한다.
본 발명의 장치는 NOR형 메모리 셀 어레이와 NAND형 메모리 셀 어레이를 비트선 방향으로 배치하고, 센스 앰프 등의 입출력부를 공용하여 액세스를 행할 때 어느 한쪽의 메모리 셀 어레이를 선택하는 것이므로, 배선 효율을 향상시킨 상태에서 1칩화하고 있는 점에 특징이 있다.
먼저, 본 실시형태에 의한 반도체 불휘발성 기억장치의 개략 구성을 도 2에 도시한다. NOR형 메모리 셀 어레이를 갖는 NOR형 메모리 셀 블럭(1)과, NAND형 메모리 셀 어레이를 갖는 M (M은 2 이상의 정수)개의 NAND형 메모리 셀 블럭(2∼M+1)이 비트선 방향으로 배치된다. 이와 같이, 소용량이지만 고속 랜덤 액세스가 가능한 NOR형 메모리 셀 블럭(1)과, 고집적화가 가능한 시리얼 액세스를 행하는 NAND형 메모리 셀 블럭(2∼M+1)이 비트선 방향을 따라 배치된다.
NOR형 메모리 셀 블럭(1)과 NAND형 메모리 셀 블럭(2∼M+1)은 도시되어 있지 않은 비트선을 공용하고 있고, 비트선은 센스 앰프 및 기입 회로(12)와 열 디코더(11)에 접속된다.
즉, NOR형 메모리 셀 블럭(1)과 NAND형 메모리 셀 블럭(2∼M+1)은 공통의 비트선에 접속되고, 어느 한쪽이 선택되며, 센스 앰프 및 기입 회로(12)에 의해 기입될 데이타가 인가되어 데이타를 기입하거나 또는 데이타의 독출을 행한다. NOR형 메모리 셀 블럭(1)에는 소용량의 속성 데이타의 기입 혹은 독출이 랜덤 액세스에 의해 행해지고, NAND형 메모리 셀 블럭(2∼M+1)에는 소용량의 데이타 본체의 기입 혹은 독출이 시리얼 액세스에 의해 행해진다.
도 2에 있어서의 NOR형 메모리 셀 블럭(1 13)과 NAND형 메모리 셀 블럭(2 14)의 구체적인 회로 구성을 도 1에 도시한다. 열 디코더(11), 센스 앰프 및 기입 회로(12)에는 N개의 비트선(BL1∼BLN)이 접속되고, 상기 비트선(BL1∼BLN)을 따라 NOR형 메모리 셀 블럭(13)과, NAND형 메모리 셀 블럭(14)이 배치된다.
NOR형 메모리 셀 블럭(13)에는 비트선(BL1∼BLN)에 교차하도록 블럭 선택선(BSL11), 워드선(WL1), 블럭 선택선(BSL12)이 배선된다. 비트선(BL1)을 예를 들면, N채널형 MOS트랜지스터로 구성되는 스위칭용 블럭 선택 트랜지스터(BT11)의 드레인이 비트선(BL1)에 접속되고, 트랜지스터(BT1)의 소스에 플로팅 게이트를 갖는 메모리 셀 트랜지스터(M11)의 드레인이 접속되고, 트랜지스터(M11)의 소스에 블럭 선택 트랜지스터(BT12)의 드레인이 접속되고, 그 소스는 접지된다. 트랜지스터(BT11)의 게이트는 블럭 선택선(BSL11)에 접속되고, 트랜지스터(M11)의 게이트는 워드선(WL1)에 접속되며, 트랜지스터(BT12)의 게이트는 블럭 선택선(BSL12)에 접속된다.
이와 같은 블럭 선택 트랜지스터(BTJ1) (J는 이상에서 N이하의 정수), 메모리 셀 트랜지스터(MJ1), 블럭 선택 트랜지스터(BTJ2)에 의한 구성이 다른 비트선(BL2∼BLN)에서도 동일하게 배열된다.
한편, NAND형 메모리 셀 블럭(14)에는 비트선(BL1∼BLN)에 직교하도록 블럭 선택선(BSL21), M개의 워드선(WL1∼WLM), 블럭 선택선(BSL22)이 배선된다. 비트선(BL1)에 대해 블럭 선택 트랜지스터(BT13)의 드레인이 비트선(BL1)에 접속되고, 트랜지스터(BT13)의 소스와 접지 단자와의 사이에 M개의 메모리 셀 트랜지스터(M12∼M1, M+2)의 드레인이 직렬로 접속된다.
트랜지스터(BT13)의 게이트는 블럭 선택선(BSL21)에 접속되고, 트랜지스터(M12∼M1, M+2)의 게이트는 각각 워드선(WL1∼WLM)에 접속되고, 트랜지스터(BT14)의 게이트는 블럭 선택선(BSL22)에 접속된다.
동일하게, 다른 비트선(BL2∼BLN)에 있어서도, 블럭 선택 트랜지스터(BTJ3), 메모리 셀 트랜지스터(MJ2∼MN, M+2), 블럭 선택 트랜지스터(BTJ1)에 의한 구성이 동일하게 실현되고 있다.
이와 같은 구성을 구비한 본 장치에서, 기입 또는 독출 동작은 다음과 같이 하여 행해진다. 우선, 속성 데이타를 NOR형 메모리 셀 어레이에 기입할 때는 NOR형 메모리 셀 블럭(13)을 선택한다. 블럭 선택선(BSL11)을 하이 레벨로 하고, 블럭 선택선(BSL12)은 로우 레벨로 하여 워드선(WL1)을 상승시킨다. 열 디코더(11)에 외부에서 열 어드레스 신호가 입력되어 어느 것의 열이 선택된다. 센스 앰프 및 기입 회로(12)에 의해 선택된 열(J)의 비트선(BLJ)에 기입될 데이타가 전송되고, 비트선(BLJ)에 접속된 메모리 트랜지스터(MJ1)에 데이타가 기입된다.
독출시에는 블럭 선택선(BSL11 및 BSL12)을 함께 하이 레벨로 하여, 스위칭용 블럭 트랜지스터(BT11)를 거쳐 비트선(BLJ)에 메모리 셀 트랜지스터(MJ1)가 접속된 상태로 한다. 열 디코더(11)에 의해 선택된 비트선(BLJ)를 통해 상기 비트선(BLJ)에 접속된 메모리 셀(MJ1)에 기입된 데이타가 독출되고 센스 앰프 및 기입 회로(12)에 의해 증폭되어 외부로 출력된다.
데이타 본체를 NAND형 메모리 셀 블럭에 기입시에는 NAND형 메모리 셀 블럭중 어느 한 블럭이 선택된다. 예를 들면, 블럭(14)이 선택된다고 하면, 블럭 선택선(BSL21)이 하이 레벨로 블럭 선택선(BSL22)이 로우 레벨로 설정된다. 워드선(WL1∼WLM)은 기입될 메모리 셀(M)이 접속되는 것에는 예를 들면 20V라고 하는 고전압이 인가되고, 다른 워드선(WL)에는 예를 들면 7V 정도의 전압이 인가된다. 열 디코더에 의해 기입될 메모리 셀(M)이 접속된 비트선(BL)을 통해 데이타가 전송되고, 메모리 셀(M)에 데이타가 기입된다. 열 디코더(11)에 의해 비트선의 선택을 순차적으로 BL1∼BLN으로 이행하여 데이타를 전송하므로, 동일한 워드선(WL)에 접속된 N개의 메모리 셀(M)에 순차적으로 데이타를 시리얼로 기입하는 것이 가능하다.
NAND형 메모리 셀 어레이에 기입된 데이타를 시리얼로 독출시에는 선택된 블럭(14)의 블럭 선택선(BL21 및 BL22)을 함께 하이 레벨로 한다. 워드선(WL)은 독출할 메모리 셀이 접속되어 있는 것을 0V로 하고, 다른 워드선(WL)은 예를 들면 5V로 하도록 하이 레벨로 한다. 열 디코더(11)에 의해 순차적으로 열이 1∼N까지 선택된 때, 독출될 메모리 셀(M)의 데이타가 비트선(BL1∼BLN)으로 전송되고 있고, 센스 앰프 및 기입 회로(12)로부터 시리얼로 독출되어 온다.
이와 같이, 본 실시형태에 따르면, 소용량이고 고속 랜덤 액세스가 가능한 NOR형 메모리 셀 어레이와, 소용량이고 시리얼 액세스가 가능한 NAND형 메모리 셀 어레이를 비트선 및 입출력을 공유하고, 적어도 한쪽을 선택하여 액세스하도록 구성한 것이므로, 배선 효율을 높인 상태에서 1칩화하는 것이 가능하다. 이로 인해, NOR형 메모리 셀 어레이와 NAND형 메모리 셀 어레이를 각각 다른 칩에 탑재하고 있던 종래와 비교하여 실장 효율을 향상시키는 것이 가능하다.
상술한 실시형태는 일례로, 본 발명은 이에 한정되어 있지 않다. 예를 들면, 본 실시형태에서는 NOR형 메모리 셀 블럭을 한개, NAND형 메모리 셀 블럭을 복수개 구비하고 있지만 이에 한정되지 않고, NOR형 메모리 셀 블럭과 NAND형 메모리 셀 블럭을 적어도 한개씩 갖고 있어도 좋다. 또, NOR형 메모리 셀 블럭과 NAND형 메모리 셀 블럭은 어느 것을 센스 앰프 및 기입 회로에 근접한 위치에 배치하여도 좋다. 또, 1칩화된 본 발명에 따른 장치는 카드형 메모리에 이용되는 경우에 한정되지 않고, 데이타 및 속성 데이타를 기억하는 일반적인 기억장치로서 사용할 수도 있다.
이상 설명한 바와 같이, 본 발명의 반도체 불휘발성 기억장치는 NOR형 메모리 셀 어레이와 NAND형 메모리 셀 어레이를 비트선 및 입출력부를 공유하고, 어느한쪽을 선택하여 액세스하도록 구성하고 있고, 배선 효율이 높게 1칩화가 가능하기 때문에, 양자를 개별적인 칩에 탑재한 경우와 비교하여 실장 효율이 향상한다.

Claims (4)

  1. 열 어드레스 신호를 외부에서 입력시키고, N (N는 2이상의 정수)개의 비트선중 어느 하나를 선택하는 열 디코더,
    상기 열 디코더에 의해 선택된 비트선으로부터 전송되어 온 데이타를 증폭하여 독출하고, 외부에서 인가된 데이타를 상기 열 디코더에 의해 선택된 비트선으로 전송하는 센스 앰프 및 기입 회로, 및
    상기 비트선 방향으로, 적어도 하나가 각각 배치된 NOR형 메모리 셀 블럭 및 NAND형 메모리 셀 블럭
    을 구비하고,
    상기 NOR형 메모리 셀 블럭은 랜덤하게 액세스되어 상기 센스 앰프 및 기입 회로에 의해 데이타의 독출 또는 기입이 행해지며, 상기 NAND형 메모리 셀 블럭은 N개의 상기 비트선에 의해 시리얼로 액세스되어 상기 센스 앰프 및 기입 회로에 의해 데이타의 독출 또는 기입이 행해지는 것을 특징으로 하는 반도체 불휘발성 기억장치.
  2. 제1항에 있어서,
    상기 NOR형 메모리 셀 블럭은, 상기 비트선과 각각 직교하도록 배선된 NOR형 메모리 셀 블럭 선택선 및 NOR형 메모리 셀 블럭 워드선과, N개의 상기 비트선에 각각 대응하여 배치된 N개의 NOR형 메모리 셀 블럭 선택 트랜지스터 및 NOR형 메모리 셀 트랜지스터를 가지며, 상기 NOR형 메모리 셀 블럭 선택 트랜지스터는 상기 NOR형 메모리 셀 블럭 선택선에 의해 개폐가 제어되고, 상기 NOR형 메모리 셀 트랜지스터는 각각 대응하는 NOR형 메모리 셀 블럭 선택 트랜지스터를 거쳐 대응하는 상기 비트선에 접속되며, 또, 상기 NOR형 메모리 셀 트랜지스터는 상기 NOR형 메모리 셀 블럭 워드선에 의해 개폐가 제어되고,
    상기 NAND형 셀 블럭은, 상기 비트선과 각각 직교하도록 배선된 NAND형 메모리 셀 블럭 선택선 및 M개 (M는 2이상의 정수)의 NAND형 메모리 셀 블럭 워드선과, N개의 상기 비트선에 각각 대응하여 배치된 N개의 NAND형 메모리 셀 블럭 선택 트랜지스터와, 상기 비트선 방향을 따라 각각 M개씩 직렬로 접속된 MxN개의 NAND형 메모리 셀 트랜지스터를 가지며, 상기 NAND형 메모리 셀 블럭 선택 트랜지스터는 상기 NAND형 메모리 셀 블럭 선택선에 의해 개폐가 제어되고, 상기 비트선 방향을 따른 M개씩의 상기 NAND형 메모리 셀 트랜지스터는 대응하는 상기 NAND형 메모리 셀 블럭 트랜지스터를 거쳐 대응하는 상기 비트선에 접속되고, 또, 상기 비트선과 직교하는 N개씩의 상기 NAND형 메모리 셀 트랜지스터는 대응하는 상기 NAND형 메모리 셀 블럭 워드선에 의해 개폐가 제어되는 것을 특징으로 하는 반도체 불휘발성 기억장치.
  3. 제1항에 있어서,
    상기 NOR형 메모리 셀 블럭은, 상기 비트선과 직교하는 방향으로 각각 배선된 제1 블럭 선택선과 NOR형 메모리 셀 블럭 워드선과 제2 블럭 선택선과,
    각각의 상기 비트선마다,
    게이트가 상기 제1 블럭 선택선에 접속되고, 일단이 상기 비트선에 접속된 제1 블럭 선택 트랜지스터와,
    상기 제1 블럭 선택 트랜지스터의 다른 단에 일단이 접속되고, 게이트가 상기 NOR형 메모리 셀 블럭 워드선에 접속된 NOR형 메모리 셀 트랜지스터와,
    상기 NOR형 메모리 셀 트랜지스터의 다른 단에 일단이 접속되고, 다른 단이 접속되고, 게이트가 상기 제2 블럭 선택선에 접속된 제2 블럭 선택 트랜지스터를 가지며,
    상기 NAND형 메모리 셀 블럭은 상기 비트선과 직교하는 방향으로 각각 배선된 제3 블럭 선택선과 M개의 NAND형 메모리 셀 블럭 워드선과 제4 블럭 선택선과,
    각각의 상기 비트선마다,
    게이트가 상기 제3 블럭 선택선에 접속되고, 일단이 상기 비트선에 접속된 제3 블럭 선택 트랜지스터와,
    상기 제3 블럭 선택 트랜지스터의 다른 단과 제4 블럭 선택 트랜지스터의 일단과의 사이에, 양단이 직렬로 접속되어 게이트가 각각 상기 NAND형 메모리 셀 블럭 워드선에 접속된 M개의 NAND형 메모리 셀 트랜지스터와,
    상기 NAND형 메모리 셀 트랜지스터중 최후행의 것의 일단에 상기 일단이 접속되고, 다른 단이 접속된 게이트가 상기 제4 블럭 선택선에 접속된 상기 제4 블럭 트랜지스터를 갖는 것을 특징으로 하는 반도체 불휘발성 기억장치.
  4. 제3항에 있어서,
    상기 NOR형 메모리 셀 블럭은, 기입시에는 상기 제1 블럭 선택선을 하이 레벨로 상기 제2 블럭 선택선을 로우 레벨로 설정하고, 상기 NOR형 메모리 셀 블럭 워드선을 상승시키고, 상기 열 디코더에 의해 선택된 상기 비트선을 거쳐 상기 NOR형 메모리 셀 트랜지스터에 상기 센스 앰프 및 기입 회로에 의해 데이타를 기입하고, 독출시에는 상기 제1 및 제2 블럭 선택선을 하이 레벨로 설정하고, 상기 NOR형 메모리 셀 블럭 워드선을 상승시키고, 상기 열 디코더에 의해 선택된 상기 비트선을 거쳐 상기 NOR형 메모리 셀 트랜지스터로부터 상기 센스 앰프 및 기입 회로에 의해 데이타를 독출하고,
    상기 NAND형 셀 블럭은, 기입시에는 상기 제1 블럭 선택선을 하이 레벨로 상기 제2 블럭 선택선을 로우 레벨로 설정하고, 상기 NAND형 메모리 셀 블럭 워드선중 선택된 것을 로우 레벨보다 높은 제1 전위로 다른 것은 제2 전위로 설정하고, 상기 열 디코더에 의해 순차적으로 선택된 상기 비트선을 거쳐 상기 NAND형 메모리 셀 트랜지스터에 상기 센스 앰프 및 기입 회로에 의해 데이타를 시리얼로 기입하고, 독출시에는 상기 제1 및 제2 블럭 선택선을 하이 레벨로 설정하고, 상기 NAND형 메모리 셀 블럭 워드선중 선택된 것을 로우 레벨로 다른 것은 하이 레벨로 설정하고, 상기 열 디코더에 의해 순차적으로 선택된 상기 비트선을 거쳐 상기 NAND형 메모리 셀 트랜지스터로부터 상기 센스 앰프 및 기입 회로에 의해 데이타를 시리얼로 독출하는 것을 특징으로 하는 반도체 불휘발성 기억장치.
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