JP3319437B2

JP3319437B2 - 強誘電体メモリおよびそのアクセス方法

Info

Publication number: JP3319437B2
Application number: JP15863299A
Authority: JP
Inventors: 利幸西原
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-06-04
Filing date: 1999-06-04
Publication date: 2002-09-03
Anticipated expiration: 2019-06-04
Also published as: US6301145B1; JP2000349248A; KR100691659B1; KR20010007157A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体の分極反
転を利用した強誘電体メモリおよびそのアクセス方法に
関するものである。

【０００２】

【従来の技術】近年大容量の強誘電体メモリに関する研
究が盛んに行われている。強誘電体メモリは、高速アク
セスが可能で、かつ不揮発性であることから、ファイル
のストレージやレジューム機能を持つ携帯用コンピュー
タの主記憶装置などへの利用が期待されている。

【０００３】強誘電体キャパシタを用いて高密度にデー
タを蓄積する初期の試みは、直交する二つの駆動配線
（ビット線およびワード線）の交点に単にキャパシタの
みを配置する単純マトリクス型と呼ばれる構成を用いた
ものであった。

【０００４】図５は、単純マトリクス型強誘電体メモリ
の構成例を示す回路図である。この単純マトリクス型強
誘電体メモリ１は、複数（図５では２０個）の強誘電体
キャパシタＦＣ１〜ＦＣ２０を４×５のマトリクス状に
配列したメモリセルアレイ２、ロウデコーダ３、および
センスアンプ／カラムデコーダ４により構成されてい
る。

【０００５】メモリセルアレイ１では、同一行に配置さ
れた強誘電体キャパシタＦＣ１〜ＦＣ５，ＦＣ６〜ＦＣ
１０，ＦＣ１１〜ＦＣ１５，ＦＣ１６〜ＦＣ２０の一方
の電極が同一のワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ
４にそれぞれ接続され、同一列に配置されたＦＣ１，Ｆ
Ｃ６，ＦＣ１１，ＦＣ１６の他方の電極がビット線ＢＬ
１に、ＦＣ２，ＦＣ７，ＦＣ１２，ＦＣ１７の他方の電
極がビット線ＢＬ２にＦＣ３，ＦＣ８，ＦＣ１３，ＦＣ
１８の他方の電極がビット線ＢＬ３に、ＦＣ４，ＦＣ
９，ＦＣ１４，ＦＣ１９の他方の電極がビット線ＢＬ４
に、ＦＣ５，ＦＣ１０，ＦＣ１５，ＦＣ２０の他方の電
極がビット線ＢＬ５にそれぞれ接続されている。そし
て、ワード線ＷＬ１〜ＷＬ４はロウデコーダ３に接続さ
れ、ビット線ＢＬ１〜ＢＬ５はセンスアンプ／カラムデ
コーダ４に接続されている。

【０００６】強誘電体キャパシタは、ヒステリシス特性
を有しており、このヒステリシス特性を利用してデータ
の記憶および読み出しを行う。

【０００７】以下、強誘電体キャパシタのヒステリシス
特性について図６に関連付けて説明する。図６におい
て、（ａ）がヒステリシス特性、（ｂ）および（ｃ）は
互いに逆相の第１のデータ（以下データ’１’）、およ
び第２のデータ（以下データ’０’）が書き込まれたキ
ャパシタの状態を示している。

【０００８】強誘電体メモリは、図６（ａ）に示すヒス
テリシス特性において、強誘電体キャパシタにプラス側
の電圧を印加（図中Ｃ）して＋Ｑｒの残留分極電荷が残
った状態（図中Ａ）をデータ’１’、マイナス側の電圧
を印加（図中Ｄ）して−Ｑｒの残留分極が残った状態
（図中Ｂ）をデータ’０’として、不揮発性のメモリと
して利用する。

【０００９】すなわち強誘電体メモリにおいては、デー
タの記億には強誘電体膜の分極を用い、キャパシタを構
成する両電極間に電界を加えてデータの読み出しを行
う。分極と反対方向に電界を与えた場合、分極状態が反
転し、その際放出される電荷は分極と同方向に電界を与
えた場合より大きくなるので、その差を検出することで
データを読み出せる。

【００１０】たとえば、図５においてメモリセルＭＣ１
の記録データを読み出す場合、ビット線ＢＬ１とワード
線ＷＬ１との間に所定の電位差を与える。これにより、
強誘電体キャパシタＦＣ１に蓄積された電荷がビット線
ＢＬ１に放出され、放出された電荷をセンスアンプ／カ
ラムデコーダ４のセンスアンプで検出する。

【００１１】

【発明が解決しようとする課題】この単純マトリクス型
強誘電体メモリの場合、基本的にメモリセルにトランジ
スタを必要としないため、極小のメモリセルサイズを実
現できる。しかし、この構成では、以下に示すようなデ
ィスターブという問題がある。

【００１２】たとえばメモリセルＭＣ１（強誘電体キャ
パシタＦＣ１）にデータ’１’を書きこむ場合、ワード
線ＷＬ１に０Ｖを印加し、ビット線ＢＬ１に電源電圧Ｖ
_CCを印加する。この際、たとえば非選択のワード線ＷＬ
２〜ＷＬ４の電位はＶｃｃ／２に固定されるが、たとえ
ば非選択のメモリセルＭＣ２（強誘電体キャパシタＦＣ
６）にデータ’０’が書き込まれていた場合、強誘電体
キャパシタＦＣ６はデータが破壊する方向に、Ｖｃｃ／
２の電圧印加、いわゆるディスターブを受けることにな
る。したがって、単純マトリクス型強誘電体メモリにお
いては、非選択の状態が長く続いたキャパシタのデータ
は徐々に劣化し、最後は消失してしまう。そのためデー
タの保持が保証できず、実用に適さなかった。

【００１３】これに対しＵＳＰ４８７３６６４において
Ｓ．Ｓｈｅｆｆｅｉｅｌｄらは、ビット線とキャパシタ
電極の間にパストランジスタを配置することでこの問題
を解決した。

【００１４】その実現の方法として、１個のパストラン
ジスタと１個の強誘電体キャパシタにより１メモリセル
を構成して１ビットを記憶する方法（１トランジスタ＋
１キャパシタ型セル）を採用した強誘電体メモリを図７
に示す。

【００１５】図７は、１トランジスタ＋１キャパシタ型
セルを有する折り返しビット線型強誘電体メモリの構成
例を示す回路図である。

【００１６】この強誘電体メモリ５は、複数（図７では
８個）のメモリセルＭＣ０１〜ＭＣ０８をマトリクス状
に配列したメモリセルアレイ６と、ロウデコーダ７、プ
レートデコーダ８、およびセンスアンプ（Ｓ／Ａ）９−
１，９−２により構成されている。各メモリセルＭＣ０
１（〜ＭＣ０８）は、それぞれ１個のパストランジスタ
ＴＲ０１（〜ＴＲ０８）および強誘電体キャパシタＦＣ
０１（〜ＦＣ０８）により構成されている。なお、パス
トランジスタＴＲ０１〜ＴＲ０８は、たとえばｎチャネ
ルＭＯＳトランジスタにより構成される。

【００１７】そして、同一列に配列されたメモリセルＭ
Ｃ０１，ＭＣ０３を構成する強誘電体キャパシタＦＣ０
１，ＦＣ０３の一方の電極がパストランジスタＴＲ０
１，ＴＲ０３を介してビット線ＢＬ０１に接続されてい
る。同様に、メモリセルＭＣ０２，ＭＣ０４を構成する
強誘電体キャパシタＦＣ０２，ＦＣ０４の一方の電極が
パストランジスタＴＲ０２，ＴＲ０４を介してビット線
ＢＬ０３に接続され、メモリセルＭＣ０５，ＭＣ０７を
構成する強誘電体キャパシタＦＣ０５，ＦＣ０７の一方
の電極がパストランジスタＴＲ０５，ＴＲ０７を介して
ビット線ＢＬ０２に接続され、メモリセルＭＣ０６，Ｍ
Ｃ０８を構成する強誘電体キャパシタＦＣ０６，ＦＣ０
８の一方の電極がパストランジスタＴＲ０６，ＴＲ０８
を介してビット線ＢＬ０４に接続されている。

【００１８】また、メモリセルＭＣ０１，ＭＣ０２を構
成する強誘電体キャパシタＦＣ０１，ＦＣ０２の他方の
電極が共通のプレート線ＰＬ０１に接続されている。同
様に、メモリセルＭＣ０３〜ＭＣ０６を構成する強誘電
体キャパシタＦＣ０３〜ＦＣ０６の他方の電極が共通の
プレート線ＰＬ０２に接続され、メモリセルＭＣ０７，
ＭＣ０８を構成する強誘電体キャパシタＦＣ０７，ＦＣ
０８の他方の電極が共通のプレート線ＰＬ０３に接続さ
れている。

【００１９】そして、同一行に配列されたメモリセルＭ
Ｃ０１，ＭＣ０２を構成するパストランジスタＴＲ０
１，ＴＲ０２のゲート電極が共通のワード線ＷＬ０１に
接続されている。同様に、同一行に配列されたメモリセ
ルＭＣ０３，ＭＣ０４を構成するパストランジスタＴＲ
０３，ＴＲ０４のゲート電極が共通のワード線ＷＬ０２
に接続され、同一行に配列されたメモリセルＭＣ０５，
ＭＣ０６を構成するパストランジスタＴＲ０５，ＴＲ０
６のゲート電極が共通のワード線ＷＬ０３に接続され、
同一行に配列されたメモリセルＭＣ０７，ＭＣ０８を構
成するパストランジスタＴＲ０７，ＴＲ０８のゲート電
極が共通のワード線ＷＬ０４に接続されている。

【００２０】この１トランジスタ＋１キャパシタ型セル
の読み出しおよび書き込み動作は、選択されたメモリセ
ルが接続されているワード線にたとえば電源電圧Ｖ_CC＋
α（αはパストランジスタのしきい値電圧Ｖｔｈ以上の
電圧、たとえば１Ｖ）を印加してパストランジスタＴＲ
を導通状態に保持して行う。

【００２１】たとえばメモリセルＭＣ０１に対してデー
タの書き込みを行う場合は、ビット線ＢＬ０１に０Ｖを
印加し、ワード線ＷＬ０１に電源電圧Ｖ_CC＋１Ｖを印加
する。これにより、パストランジスタＴＲ０１が導通状
態となり、強誘電体キャパシタＦＣ０１の一方の電極に
０Ｖが印加される。このとき、プレート線ＰＬ０１は０
Ｖに保持される。その後、プレート線ＰＬ０１に電源電
圧Ｖ_CCを印加し、続いて０Ｖを印加する。すなわち、ワ
ード線ＷＬ０１が電源電圧Ｖ_CCレベルに保持されている
期間に、プレート線ＰＬ０１に対して０Ｖ→Ｖ_CC→０Ｖ
のパルスを印加する。これにより、強誘電体キャパシタ
ＦＣ０１において分極が起こり、他方の電極（プレート
線側）から一方の電極（ビット線側）に向かう分極状態
となり、書き込みが終了する。

【００２２】また、メモリセルＭＣ０１のデータを読み
出す時は、ビット線ＢＬ０１〜ＢＬ０４に０Ｖを印加
し、その後オープンとする。このときもワード線ＷＬ０
１に電源電圧Ｖ_CC＋１Ｖを印加する。次に、プレート線
ＰＬ０１の電位を０Ｖから電源電圧Ｖ_CCレベルまで立ち
上げると、強誘電体の分極状態に応じた量の電荷がビッ
ト線ＢＬ０１，ＢＬ３に放出される。たとえば強誘電体
キャパシタＦＣ０１の分極状態が他方の電極（プレート
線側）から一方の電極（ビット線側）に向かう状態にあ
る場合には、分極反転しない。一方、強誘電体キャパシ
タＦＣ０１の分極状態が一方の電極（ビット線側）から
他方の電極（プレート線側）に向かう状態にある場合に
は、分極反転する。そして、分極反転する場合には、分
極反転しない場合に比べて分極の変化に伴う電荷量の移
動が大きい。したがって、分極反転した場合のビット線
ＢＬ０１の電位Ｖ１の方が、分極反転しない場合のビッ
ト線ＢＬ０１の電位Ｖ２より大きくなる。このビット線
の電位Ｖ１またはＶ２を、センスアンプにおいてたとえ
ば図示しないダミーセルによる基準電位Ｖref （Ｖ１＞
Ｖref ＞Ｖ２）との大小に応じたレベル、すなわちＶ_CC
または０Ｖにラッチすることにより読み出しを行う。そ
して、最後に再びプレート線ＰＬ０１に０Ｖを印加する
ことにより、分極反転してしまった強誘電体キャパシタ
を元の分極状態に戻す。これにより、読み出しの一連の
動作が完了する。

【００２３】しかしながら、この１トランジスタ＋１キ
ャパシタ型セルを採用した強誘電体メモリでは、ディス
ターブ回数をゼロにすることが可能であるが、１ビット
の記憶に少なくとも１つ以上のトランジスタを使用する
ため、セル面積が大きくなり、チップサイズの低減が難
しいという問題があった。

【００２４】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、極小のセルサイズを保ちつつ、
データ破壊のない、安定したアクセスを保証できる強誘
電体メモリおよびそのアクセス方法を提供することにあ
る。

【００２５】

【課題を解決するための手段】上記目的を達成するた
め、本発明の強誘電体メモリは、第１のビット線と、第
２のビット線と、第１のワード線と、第２のワード線
と、複数のプレート線と、第１のノード電極と、上記第
１のビット線と上記第１のノード電極との間に接続さ
れ、上記第１のワード線に印加される電圧に応じて導通
状態または非導通状態に保持される第１のパストランジ
スタと、上記第１のノード電極に一方の電極が共通に接
続され、他方の電極がそれぞれ異なるプレート線に接続
された複数の強誘電体キャパシタとを有する第１のセル
ストリングと、第２のノード電極と、上記第２のビット
線と上記第２のノード電極との間に接続され、上記第２
のワード線に印加される電圧に応じて導通状態または非
導通状態に保持される第２のパストランジスタと、上記
第２のノード電極に一方の電極が共通に接続され、他方
の電極がそれぞれ異なるプレート線に接続された複数の
強誘電体キャパシタとを有する第２のセルストリングと
を有し、上記第１のセルストリングの複数の強誘電体キ
ャパシタと第２のセルストリングの複数の強誘電体キャ
パシタはそれぞれ対をなして上記プレート線を共有し、
さらに、上記第１のワードおよび第２のワード線を選択
して、第１のセルストリングの複数の強誘電体キャパシ
タと第２のセルストリングの複数の強誘電体キャパシタ
に記憶されている全データに対して連続かつ一括的に読
み出しと再書き込みを行う手段とを有する。また、本発
明の強誘電体メモリは、第１のビット線と、第２のビッ
ト線と、第１のワード線と、第２のワード線と、複数の
プレート線と、第１のノード電極と、上記第１のビット
線と上記第１のノード電極との間に接続され、上記第１
のワード線に印加される電圧に応じて導通状態または非
導通状態に保持される第１のパストランジスタと、上記
第１のノード電極に一方の電極が共通に接続され、他方
の電極がそれぞれ異なるプレート線に接続された複数の
強誘電体キャパシタとを有する第１のセルストリング
と、第２のノード電極と、上記第２のビット線と上記第
２のノード電極との間に接続され、上記第２のワード線
に印加される電圧に応じて導通状態または非導通状態に
保持される第２のパストランジスタと、上記第２のノー
ド電極に一方の電極が共通に接続され、他方の電極がそ
れぞれ異なるプレート線に接続された複数の強誘電体キ
ャパシタとを有する第２のセルストリングと、上記第１
のビット線および第２のビット線が共通に接続されたセ
ンスアンプとを有し、上記第１のセルストリングの複数
の強誘電体キャパシタと第２のセルストリングの複数の
強誘電体キャパシタはそれぞれ対をなして上記プレート
線を共有している。

【００２６】また、本発明では、上記第１のワード線と
第２のワード線を独立に選択して、上記第１のパストラ
ンジスタと第２のパストランジスタを独立に導通状態ま
たは非導通状態に保持させ、パストランジスタが導通状
態にあるセルストリングの複数の強誘電体キャパシタの
それぞれに対して独立にアクセス可能の手段を有する。

【００２７】また、本発明では、上記第２のビット線に
参照電位を与え、上記第２のワード線が選択された場合
には、上記第１のビット線に参照電位を与える手段を有
する。

【００２８】また、本発明では、データ読み出しの時に
上記第１のワード線が選択されると、第１のセルストリ
ングの各強誘電体キャパシタに記憶された全データに対
して連続かつ一括に読み出しと再書き込みを行い、さら
に引き続き上記第２のワード線を選択して、第２のセル
ストリングの各強誘電体キャパシタに記憶された全デー
タに対して連続かつ一括に読み出しと再書き込みを行
い、データ読み出しの時に上記第２のワード線が選択さ
れると、第２のセルストリングの各強誘電体キャパシタ
に記憶された全データに対して連続かつ一括に読み出し
と再書き込みを行い、さらに引き続き上記第１のワード
線を選択して、第１のセルストリングの各強誘電体キャ
パシタに記憶された全データに対して連続かつ一括に読
み出しと再書き込みを行う手段を有する。

【００２９】また、本発明では、上記第１のワード線と
第２のワード線を同時に選択して、上記第１のパストラ
ンジスタと第２のパストランジスタを並列に導通状態に
保持させ、各プレート線を電極として共有する上記第１
および第２のセルストリング内の一対の強誘電体キャパ
シタに１ビットを記憶する手段を有する。

【００３０】また、本発明では、データ読み出し時に、
上記第１および第２のワード線が選択されると、上記第
１および第２のセルストリングの各強誘電体キャパシタ
対に記憶された全データに対して連続かつ一括に読み出
しと再書き込みを行う手段を有する。

【００３１】また、本発明では、各強誘電体キャパシタ
がビット線の上層に形成されている。

【００３２】また、本発明は、第１の動作モードと第２
の動作モードで動作が可能な強誘電体メモリであって、
第１のビット線と、第２のビット線と、第１のワード線
と、第２のワード線と、複数のプレート線と、第１のノ
ード電極と、上記第１のビット線と上記第１のノード電
極との間に接続され、上記第１のワード線に印加される
電圧に応じて導通状態または非導通状態に保持される第
１のパストランジスタと、上記第１のノード電極に一方
の電極が共通に接続され、他方の電極がそれぞれ異なる
プレート線に接続された複数の強誘電体キャパシタとを
有する第１のセルストリングと、第２のノード電極と、
上記第２のビット線と上記第２のノード電極との間に接
続され、上記第２のワード線に印加される電圧に応じて
導通状態または非導通状態に保持される第２のパストラ
ンジスタと、上記第２のノード電極に一方の電極が共通
に接続され、他方の電極がそれぞれ異なるプレート線に
接続された複数の強誘電体キャパシタとを有する第２の
セルストリングと、上記第１の動作モード時には、上記
第１のワード線と第２のワード線を独立に選択して、上
記第１のパストランジスタと第２のパストランジスタを
独立に導通状態または非導通状態に保持させ、パストラ
ンジスタが導通状態にあるセルストリングの複数の強誘
電体キャパシタのそれぞれに対して独立にアクセスして
１つの強誘電体キャパシタに１ビットを記憶し、上記第
２の動作モード時には、上記第１のワード線と第２のワ
ード線を同時に選択して、上記第１のパストランジスタ
と第２のパストランジスタを並列に導通状態に保持さ
せ、各プレート線を電極として共有する上記第１および
第２のセルストリング内の一対の強誘電体キャパシタに
１ビットを記憶するモード手段とを有する。

【００３３】また、本発明は、第１のビット線と、第２
のビット線と、第１のワード線と、第２のワード線と、
複数のプレート線と、第１のノード電極と、上記第１の
ビット線と上記第１のノード電極との間に接続され、上
記第１のワード線に印加される電圧に応じて導通状態ま
たは非導通状態に保持される第１のパストランジスタ
と、上記第１のノード電極に一方の電極が共通に接続さ
れ、他方の電極がそれぞれ異なるプレート線に接続され
た複数の強誘電体キャパシタとを有する第１のセルスト
リングと、第２のノード電極と、上記第２のビット線と
上記第２のノード電極との間に接続され、上記第２のワ
ード線に印加される電圧に応じて導通状態または非導通
状態に保持される第２のパストランジスタと、上記第２
のノード電極に一方の電極が共通に接続され、他方の電
極がそれぞれ異なるプレート線に接続された複数の強誘
電体キャパシタとを有する第２のセルストリングとを有
する強誘電体メモリのアクセス方法であって、上記第１
のワード線と第２のワード線を独立に選択し、データ読
み出しの時に、上記第１のワード線が選択した場合に
は、第１のセルストリングの各強誘電体キャパシタに記
憶された全データに対して連続かつ一括に読み出しと再
書き込みを行い、さらに引き続き上記第２のワード線を
選択して、第２のセルストリングの各強誘電体キャパシ
タに記憶された全データに対して連続かつ一括に読み出
しと再書き込みを行い、データ読み出しの時に上記第２
のワード線が選択した場合には、第２のセルストリング
の各強誘電体キャパシタに記憶された全データに対して
連続かつ一括に読み出しと再書き込みを行い、さらに引
き続き上記第１のワード線を選択して、第１のセルスト
リングの各強誘電体キャパシタに記憶された全データに
対して連続かつ一括に読み出しと再書き込みを行う。

【００３４】また、本発明は、第１のビット線と、第２
のビット線と、第１のワード線と、第２のワード線と、
複数のプレート線と、第１のノード電極と、上記第１の
ビット線と上記第１のノード電極との間に接続され、上
記第１のワード線に印加される電圧に応じて導通状態ま
たは非導通状態に保持される第１のパストランジスタ
と、上記第１のノード電極に一方の電極が共通に接続さ
れ、他方の電極がそれぞれ異なるプレート線に接続され
た複数の強誘電体キャパシタとを有する第１のセルスト
リングと、第２のノード電極と、上記第２のビット線と
上記第２のノード電極との間に接続され、上記第２のワ
ード線に印加される電圧に応じて導通状態または非導通
状態に保持される第２のパストランジスタと、上記第２
のノード電極に一方の電極が共通に接続され、他方の電
極がそれぞれ異なるプレート線に接続された複数の強誘
電体キャパシタとを有する第２のセルストリングとを有
し、各プレート線を電極として共有する上記第１および
第２のセルストリング内の一対の強誘電体キャパシタに
１ビットを記憶する強誘電体メモリのアクセス方法であ
って、データ読み出し時に、上記第１および第２のワー
ド線を同時に選択し、上記第１および第２のセルストリ
ングの各強誘電体キャパシタ対に記憶された全データに
対して連続かつ一括に読み出しと再書き込みを行う。

【００３５】本発明によれば、メモリ素子は、単純マト
リクス型のアレイをパストランジスタで細かいユニット
単位に分割した構造を持ちながらも、パストランジスタ
を介してビット線と接続される各ノード電極には、一つ
ではなく複数の強誘電体キャパシタが接続されている。
さらに、ノードまたはプレート線を共有する複数の強誘
電体キャパシタのデータアクセスは一括で連続的に行わ
れる。また、アクセスされたデータは再書き込みされ
る。

【００３６】また、本発明によれば、パストランジスタ
で選択されず、選択プレート線を共有していない非選択
セルストリング内の強誘電体キャパシタはディスターブ
を受けない。さらに、セルストリング内の強誘電体キャ
パシタは連続して一括でアクセスされる。このため、そ
のアクセス時には必ず再書き込みがなされ、それまでの
データ劣化はリフレッシュされて元の状態に回復する。
これにより、どの強誘電体キャパシタがいかなる形でア
クセスされても、個々の強誘電体キャパシタが受けるデ
ィスターブ回数の上限を一定かつ非常に小さく制限でき
る。したがって分割頻度を適切に設定することにより、
極小のセルサイズを保ちつつ、デ一タ破壊のない、安定
したアクセスを保証できる。

【００３７】

【発明の実施の形態】図１は、本発明に係る折り返しビ
ット線型強誘電体メモリの一実施形態を示す回路図であ
る。本実施形態に係る強誘電体メモリ１０は、上述する
ように、第１の動作モードと第２の動作モードで動作可
能で、たとえば図示しない制御系回路に対する指示によ
り動作モードが切り換えられるように構成される。

【００３８】この強誘電体メモリ１０は、図１に示すよ
うに、メモリセルアレイ１１、ロウデコーダ１２、プレ
ートデコーダ１３、センスアンプ（Ｓ／Ａ）群１４、カ
ラムデコーダ１５により構成されている。

【００３９】メモリセルアレイ１１は、それぞれメモリ
セルを構成する複数（本実施形態では１６個）の強誘電
体キャパシタＦＣ１０１〜ＦＣ１１６がマトリクス状に
配列されている。そして、メモリセルを構成する１６個
の強誘電体キャパシタは、ひとつのセルユニットＵＴに
分割されている。なお、図１では図面の簡単化のため一
つのセルユニットのみを示しているが、メモリセルアレ
イ１１は、複数のセルユニットをマトリクス状に配列し
て構成される。

【００４０】セルユニットＵＴは、４列のセルストリン
グＣＳＴ１１〜ＣＳＴ１４に分割されている。

【００４１】セルストリングＣＳＴ１１は、ｎチャネル
ＭＯＳトランジスタからなるパストランジスタＴＲ１０
１、および同一列に配列された強誘電体キャパシタＦＣ
１０１，ＦＣ１０２，ＦＣ１０３，ＦＣ１０４により構
成される。

【００４２】セルストリングＣＳＴ１１においては、パ
ストランジスタＴＲ１０１を介してビット線ＢＬ１１に
接続されている一つのノード電極ＮＤ１１に複数（本実
施形態では４個）のメモリセルとしての強誘電体キャパ
シタＦＣ１０１，ＦＣ１０２，ＦＣ１０３，ＦＣ１０４
の一方の電極が共通に接続されている。各強誘電体キャ
パシタＦＣ１０１，ＦＣ１０２，ＦＣ１０３，ＦＣ１０
４の他方の電極はそれぞれ異なるプレート線ＰＬ１１，
ＰＬ１２，ＰＬ１３，ＰＬ１４に接続されており、メモ
リセルとしての各強誘電体キャパシタＦＣ１０１，ＦＣ
１０２，ＦＣ１０３，ＦＣ１０４のそれぞれに対して独
立にデータの書き込みができるように構成されている。
なお、ノード電極ＮＤ１１を共有する複数の強誘電体キ
ャパシタＦＣ１０１，ＦＣ１０２，ＦＣ１０３，ＦＣ１
０４のデータアクセスは一括で連続的に行われる。ま
た、アクセスされたデータはセンスアンプで増幅されて
再書き込みされる。

【００４３】セルストリングＣＳＴ１２は、ｎチャネル
ＭＯＳトランジスタからなるパストランジスタＴＲ１０
２、および同一列に配列された強誘電体キャパシタＦＣ
１０５，ＦＣ１０６，ＦＣ１０７，ＦＣ１０８により構
成される。

【００４４】セルストリングＣＳＴ１２においては、パ
ストランジスタＴＲ１０２を介してビット線ＢＬ１２に
接続されている一つのノード電極ＮＤ１２にメモリセル
としての強誘電体キャパシタＦＣ１０５，ＦＣ１０６，
ＦＣ１０７，ＦＣ１０８の一方の電極が共通に接続され
ている。各強誘電体キャパシタＦＣ１０５，ＦＣ１０
６，ＦＣ１０７，ＦＣ１０８の他方の電極はそれぞれ異
なるプレート線ＰＬ１１，ＰＬ１２，ＰＬ１３，ＰＬ１
４に接続されており、メモリセルとしての各強誘電体キ
ャパシタＦＣ１０５，ＦＣ１０６，ＦＣ１０７，ＦＣ１
０８のそれぞれに対して独立にデータの書き込みができ
るように構成されている。なお、ノード電極ＮＤ１２を
共有する複数の強誘電体キャパシタＦＣ１０５，ＦＣ１
０６，ＦＣ１０７，ＦＣ１０８のデータアクセスは一括
で連続的に行われる。また、アクセスされたデータはセ
ンスアンプで増幅されて再書き込みされる。

【００４５】セルストリングＣＳＴ１３は、ｎチャネル
ＭＯＳトランジスタからなるパストランジスタＴＲ１０
３、および同一列に配列された強誘電体キャパシタＦＣ
１０９，ＦＣ１１０，ＦＣ１１１，ＦＣ１１２により構
成される。

【００４６】セルストリングＣＳＴ１３においては、パ
ストランジスタＴＲ１０３を介してビット線ＢＬ１３に
接続されている一つのノード電極ＮＤ１３にメモリセル
としての強誘電体キャパシタＦＣ１０９，ＦＣ１１０，
ＦＣ１１１，ＦＣ１１２の一方の電極が共通に接続され
ている。各強誘電体キャパシタＦＣ１０９，ＦＣ１１
０，ＦＣ１１１，ＦＣ１１２の他方の電極はそれぞれ異
なるプレート線ＰＬ１１，ＰＬ１２，ＰＬ１３，ＰＬ１
４に接続されており、メモリセルとしての各強誘電体キ
ャパシタＦＣ１０９，ＦＣ１１０，ＦＣ１１１，ＦＣ１
１２のそれぞれに対して独立にデータが書き込みができ
るように構成されている。なお、ノード電極ＮＤ１３を
共有する複数の強誘電体キャパシタＦＣ１０９，ＦＣ１
１０，ＦＣ１１１，ＦＣ１１２のデータアクセスは一括
で連続的に行われる。また、アクセスされたデータはセ
ンスアンプで増幅されて再書き込みされる。

【００４７】セルストリングＣＳＴ１４は、ｎチャネル
ＭＯＳトランジスタからなるパストランジスタＴＲ１０
４、および同一列に配列された強誘電体キャパシタＦＣ
１１３，ＦＣ１１４，ＦＣ１１５，ＦＣ１１６により構
成される。

【００４８】セルストリングＣＳＴ１４においては、パ
ストランジスタＴＲ１０４を介してビット線ＢＬ１４に
接続されている一つのノード電極ＮＤ１４にメモリセル
としての強誘電体キャパシタＦＣ１１３，ＦＣ１１４，
ＦＣ１１５，ＦＣ１１６の一方の電極が共通に接続され
ている。各強誘電体キャパシタＦＣ１１３，ＦＣ１１
４，ＦＣ１１５，ＦＣ１１６の他方の電極はそれぞれ異
なるプレート線ＰＬ１１，ＰＬ１２，ＰＬ１３，ＰＬ１
４に接続されており、メモリセルとしての各強誘電体キ
ャパシタＦＣ１１３，ＦＣ１１４，ＦＣ１１５，ＦＣ１
１６のそれぞれに対して独立にデータが書き込みができ
るように構成されている。なお、ノード電極ＮＤ１４を
共有する複数の強誘電体キャパシタＦＣ１１３，ＦＣ１
１４，ＦＣ１１５，ＦＣ１１６のデータアクセスは一括
で連続的に行われる。また、アクセスされたデータはセ
ンスアンプで増幅されて再書き込みされる。

【００４９】そして、セルストリングＣＳＴ１１，ＣＳ
Ｔ１３を構成するパストランジスタＴＲ１０１，ＴＲ１
０３のゲート電極が共通の第１の１ワード線ＷＬ１１に
接続され、セルストリングＣＳＴ１２，ＣＳＴ１４を構
成するパストランジスタＴＲ１０２，ＴＲ１０４のゲー
ト電極が共通の第２のワード線ＷＬ１２に接続されてい
る。

【００５０】ロウデコーダ１２は、アドレス指定された
ワード線、図１の例ではＷＬ１１またはＷＬ１２に、た
とえば電源電圧Ｖ_CC＋α（αはパストランジスタのしき
い値電圧Ｖｔｈ以上の電圧、たとえば１Ｖ）を印加し
て、セルユニット単位でパストランジスタを導通状態に
保持させる。そして、ロウデコーダ１２は、図示しない
制御系回路のモード信号ＭＤを受けて、第１の動作モー
ド時には、第１のワードＷＬ１１と第２のワード線ＷＬ
１２を独立に駆動し、第２の動作モード時には、第１の
ワードＷＬ１１と第２のワード線ＷＬ１２を同時に駆動
する。

【００５１】プレートデコーダ１３は、データアクセス
時にアドレス指定されたプレート線ＰＬ１１〜ＰＬ１４
にアドレス指定されたメモリセルとしての強誘電体キャ
パシタにデータを書き込み、または読み出し、かつ再書
き込みが行えるような所定電圧０Ｖ，Ｖ_CCを印加し、非
選択のプレート線には所定電圧Ｖ_CC／２を印加する。な
お、前述したように、メモリセルアレイ１１に対するア
クセスは、セルユニット単位（ワード線単位）で選択が
行われ、セルストリング内の一つのノードに接続されて
いる複数（本実施形態では４個）の強誘電体キャパシタ
に対して一括で連続的に行われることから、４本のプレ
ート線ＰＬ１１〜ＰＬ１４はそれぞれ連続的にアドレス
指定される。

【００５２】センスアンプ群１４は、ビット線ＢＬ１１
およびＢＬ１２が接続されたセンスアンプ１４１と、ビ
ット線ＢＬ１３およびＢＬ１４が接続されたセンスアン
プ１４２を有している。各センスアンプ１４１，１４２
は、書き込み時あるいは読み出し時に、ビット線ＢＬ１
１〜ＢＬ１４に読み出されたデータをラッチして増幅
し、再書き込み（リフレッシュ動作）を行う。

【００５３】カラムデコーダ１５は、アドレス指定に応
じてセンスアンプ１４１、１４２の選択やセンスアンプ
にラッチされた読み出しデータの出力、書き込みデータ
の対応するセンスアンプへの供給等を行う。

【００５４】なお、前述したように、本実施形態に係る
強誘電体メモリ１０は、第１の動作モードと第２の動作
モードで動作可能で、たとえば図示しない制御系回路に
対する指示により動作モードが切り換えられる。第１の
動作モードでは第１のワード線ＷＬ１１と第２のワード
線ＷＬ１２を独立に動作させ、各強誘電体キャパシタ一
個について１ビットを記憶する。第２の動作モードでは
第１のワード線ＷＬ１１と第２のワード線ＷＬ１２を同
時に動作させ、各プレート線を電極として共有する一対
のキャパシタ、すなわち第１のセルストリングＣＳＴ１
１（またはＣＳＴ１３）の強誘電体キャパシタの一つと
第２のセルストリングＣＳＴ１２（またはＣＳＴ１４）
内のキャパシタの一つで１ビットを記憶する。ただし、
第１の動作モードで動作する場合には、第１のワード線
ＷＬ１１が選択されると、ビット線ＢＬ１２（またはＢ
Ｌ１４）に図示しないダミーセルにより参照電位が与え
られ、第２のワード線ＷＬ１２が選択されると、ビット
線ＢＬ１１（またはＢＬ１３）に図示しないダミーセル
により参照電位が与えられる。

【００５５】次に、上記構成による読み出しおよび書き
込みを、第１の動作モードの場合と第２の動作モードの
場合とにわけ、読み出し動作を中心にして説明する。な
おここでは、ワード線ＷＬ１１とプレート線ＰＬ１１が
選択され、ビット線ＢＬ１１がカラムとして選択された
場合、すなわちセルユニットＵＴ１のセルストリングＣ
ＳＴ１１の強誘電体キャパシタＦＣ１０１をアクセスす
る場合を例に説明する。

【００５６】まず、第１の動作モードにおける読み出し
動作について説明する。

【００５７】第１の動作モードの読み出し動作初期状態では、プレート線ＰＬ１１〜ＰＬ１４とビット
線ＢＬ１１はＶ_CC／２に固定されている。この状態で、
ロウデコーダ１２により選択されたワード線ＷＬ１１に
Ｖ_CC＋αが印加されてセルストリングＣＳＴ１１および
ＣＳＴ１３が選択される。これにより、パストランジス
タＴＰ１０１，ＴＲ１０３が導通状態となり、ノード電
極ＮＤ１１がビット線ＢＬ１１に接続され、ノード電極
ＮＤ１３がビット線ＢＬ１３に接続される。次に、選択
されたプレート線ＰＬ１１の電位がＶ_CC／２から０Ｖに
切り換えられ、少なくともビット線ＢＬ１１，ＢＬ１２
が０Ｖにイコライズされた後、浮遊状態にされる。

【００５８】次に、選択プレート線ＰＬ１１の電位が０
Ｖから電源電圧Ｖ_CCレベルに立ち上げられる。このと
き、非選択のプレート線ＰＬ１２〜ＰＬ１４の電位はＶ
_CC／２に固定される。このとき、選択プレート線ＰＬ１
１に接続されている強誘電体キャパシタＦＣ１０１がノ
ード電極ＮＤ１１側からプレート線ＰＬ１１側に分極し
ていれば（データ’１’）、元の分極と反対方向に電源
電圧Ｖ_CCが印加されることになる。その結果、強誘電体
キャパシタＦＣ１０１の分極状態が反転し、反転電荷が
ビット線ＢＬ１１に放出される。一方、強誘電体キャパ
シタＦＣ１０１がプレート線ＰＬ１１側からノード電極
ＮＤ１１側に分極していれば（データ’０’）、分極方
向と同方向の電圧が印加されているため、反転電流が流
れない。

【００５９】したがって、ビット線ＢＬ１１の電位上昇
は、強誘電体キャパシタＦＣ１０１にデータ’１’が記
憶されている場合には大きく、データ’０’が記憶され
ている場合には小さくなる。一方、ビット線ＢＬ１１と
対をなすビット線ＢＬ１２に対しては、図示しないダミ
ーセルにより、データ’１’の場合の電位上昇とデー
タ’０’の場合の電位上昇の中間の電位上昇が発生され
る。換言すれば、データ’１’の場合の電位上昇とデー
タ’０’の場合の電位上昇の中間の電位の参照電位がビ
ット線ＢＬ１２に与えられる。

【００６０】ここで、センスアンプ１４１が活性化さ
れ、ビット線ＢＬ１１とビット線ＢＬ１２の電位差が検
出されて読み出しが行われるとともに、信号が増幅され
る。これにより、強誘電体キャパシタＦＣ１０１にデー
タ’１’が記憶されていた場合には、ビット線ＢＬ１１
はＶ_CCに、ビット線ＢＬ１２は０Ｖに駆動される。一
方、強誘電体キャパシタＦＣ１０１にデータ’０’が記
憶されていた場合には、ビット線ＢＬ１１は０Ｖに、ビ
ット線ＢＬ１２はＶ_CCに駆動される。

【００６１】以上の読み出し動作において、データ’
１’が強誘電体キャパシタＦＣ１０１に記憶されていた
場合には、一旦記憶データは破壊されていることから、
さらにプレート線ＰＬ１１がＶ_CCから０Ｖに切り換えら
れる。これにより、データのビット線ＢＬ１１への読み
出し時に、分極反転した強誘電体キャパシタＦＣ１０１
は再度分極反転し、元のデータが再書き込みされる。す
なわち、上述のセンスアンプ１４１によるビット線ＢＬ
１１，ＢＬ１２の駆動と、プレート線ＰＬ１１のＶ_CCか
ら０Ｖへの切り換えにより、データ’１’，’０’共に
Ｖ_CCの印加電圧による再書き込みが行われ、読み出し前
の完全な状態に復帰する。

【００６２】以上のように、選択プレート線ＰＬ１１を
駆動することで、強誘電体キャパシタＦＣ１０１のデー
タがセンスアンプ１４１に読み出され、増幅されて再書
き込みされる。そして、選択カラムのセンスアンプ１４
１のデータのみが図示しないＩ／Ｏ線に送られて出力さ
れる。

【００６３】ところで、以上の読み出し工程において、
ノード電極ＮＤ１１の電位は、０Ｖ〜Ｖｃｃの間で変動
する。したがって、Ｖ_CC／２に固定された非選択のプレ
ート線ＰＬ１２〜ＰＬ１４に接続された非選択の強誘電
体キャパシタＦＣ１０２，ＦＣ１０３，ＦＣ１０４に対
しても（±１／２）Ｖ_CCが印加されることになる。さら
に、非選択のノード電極ＮＤ１２に接続された強誘電体
キャパシタＦＣ１０５も、プレート線ＰＬ１１の駆動に
よりディスターブを受ける。この場合のディスターブ量
は浮遊状態のノードＮＤ１２の電位変動によって決まる
が、強誘電体キャパシタＦＣ１０６，ＦＣ１０７，ＦＣ
１０８が電位が固定されたプレート線ＰＬ１２，ＰＬ１
３，ＰＬ１４との間で寄生容量を形成しているので、そ
の変動量はほぼ（１／４）ｘ（±１／２）Ｖｃｃ＝（±
１／８）Ｖｃｃとなる。また、ノード電極ＮＤ１２とプ
レート線ＰＬ１１間の電位差は（±３／８）Ｖｃｃであ
る。したがって、強誘電体キャパシタＦＣ１０５は（３
／８）Ｖｃｃの、強誘電体キャパシタＦＣ１０６，ＦＣ
１０７，ＦＣ１０８は（１／８）Ｖｃｃのディスターブ
を受けることになる。すなわち，選択キャパシタとノー
ド電極またはプレート線を共有する非選択キャパシタ
は、いずれも（１／８）Ｖｃｃ〜（１／２）Ｖｃｃのデ
ィスターブを受けることになり、各キャパシタに蓄積さ
れたデータは僅かづつ劣化する。

【００６４】そこで、選択した強誘電体キャパシタＦＣ
１０１の読み出しを終えたら以下の動作が行われる。す
なわち、選択プレート線ＰＬ１１が電源電圧Ｖ_CCからＶ
_CC／２に戻され、今度はプレート線ＰＬ１２をＶ_CC／２
から０Ｖに切り換えて、再度ビット線ＢＬ１１，ＢＬ１
２が０Ｖにイコライズされて、浮遊状態とされる。そし
て、上述した強誘電体ＦＣ１０１の読み出し動作と同様
の動作を行って、すなわち、プレート線ＰＬ１２の電位
が０Ｖから電源電圧Ｖ_CCレベルに立ち上げられる。この
とき、非選択のプレート線ＰＬ１１，ＰＬ１３，ＰＬ１
４の電位はＶ_CC／２に固定される。この状態で、ビット
線ＢＬ１１，ＢＬ１２に記憶データに応じた電荷の放出
が行われ、そして、センスアンプ１４１が活性化され
て、強誘電体キャパシタＦＣ１０２のデータがセンスア
ンプに読み出され、さらに再書き込みが行われる。

【００６５】以下、順次プレート線ＰＬ１３，ＰＬ１４
に対してもプレート線ＰＬ１２と同様の操作が行われ
て、ノード電極ＮＤ１１を共有する全ての強誘電体キャ
パシタに対してデータの再書き込みが行われる。

【００６６】以上のセルストリングＣＳＴ１１の強誘電
体キャパシタＦＣ１０１〜ＦＣ１０４に対する連続かつ
一括に読み出しおよび再書き込みが行われた後、第１の
ワード線ＷＬ１１への印加電圧が電源電圧Ｖ_CC＋αから
０Ｖに切り換えられ、今度は第２のワード線ＷＬ１２へ
の印加電圧が０Ｖから電源電圧Ｖ_CC＋αに切り換えられ
る。すなわち、セルストリングＣＳＴ１１の強誘電体キ
ャパシタＦＣ１０１〜ＦＣ１０４に対する連続かつ一括
に読み出しおよび再書き込みを行った後、セルストリン
グＣＳＴ１２のノード電極ＮＤ１２を共有する４つの強
誘電体キャパシタＦＣ１０５〜ＦＣ１０８について、読
み出しおよび再書き込み動作が行われる。これた強誘電
体キャパシタＦＣ１０５〜ＦＣ１０８について、読み出
しおよび再書き込み動作は、上述した強誘電体キャパシ
タＦＣ１０２〜ＦＣ１０４の場合と同様に行われること
から、ここではその詳細な説明は省略する。

【００６７】これにより、強誘電体キャパシタＦＣ１０
読み出しでディスターブを受ける全ての強誘電体キャパ
シタＦＣ１０２〜ＦＣ１０３，ＦＣ１０５〜ＦＣ１０８
が一回づつ再書き込み（リフレッシュ）されたことにな
る。

【００６８】同様に、たとえば反対側のビット線ＢＬ１
２の中ほどにある強誘電体キャパシタＦＣ１０６が選択
された場合には、まずワード線ＷＬ１２が選択されてパ
ストランジスタＴＲ１０２が導通状態に保持され、プレ
ート線ＰＬ１２が駆動されて、所望の所望のデータが読
み出される。そして、その後プレート線ＰＬ１３，ＰＬ
１４，ＰＬ１１を順次駆動して強誘電体キャパシタＦＣ
１０７，ＦＣ１０８，ＦＣ１０５のリフレッシュ動作が
行われる。

【００６９】続いて、ワード線ＷＬ１２を非選択状態に
し（０Ｖ駆動）、ワード線ＷＬ１１を選択して、パスト
ランジスタＴＲ１０２非導通状態に切り換え、パストラ
ンジスタＴＲ１０１が導通状態に保持される。そして、
プレート線ＰＬ１２，ＰＬ１３，ＰＬ１４，ＰＬ１１が
順次駆動されて強誘電体キャパシタＦＣ１０２，ＦＣ１
０３，ＦＣ１０４，ＦＣ１０１のリフレッシュ動作が行
われる。

【００７０】なお、これらの制御は、まず選択ビットの
ロウアドレスから選択ワード線、および最初に駆動する
プレート線を決定し、さらに２ビットのカウンタを用い
て順次駆動するプレート線アドレスを発生することで容
易に実現できる。以上のようなステップで読み出しを行
えば、ノード電極、またはプレート線を共有する非選択
の強誘電体キャパシタはデイスターブを受けるものの、
同じアクセス工程でかならず一度再書き込み（リフレッ
シュ）が行われるので、その都度データ劣化から回復す
る。したがって、データ劣化の度合いはリフレッシュか
ら次のリフレッシュまでのディスターブ回数に限定され
る。

【００７１】第１の動作モードの書き込み動作たとえば、強誘電体ＦＣ１０１に対してデータを書き込
む場合は、第１のワード線ＷＬ１１、およびプレート線
ＰＬ１１は上述した読み出し動作の場合と同様の駆動を
行いつつ、ビット線ＢＬ１１，ＢＬ１２はセンスアンプ
１４１を介して所望のデータをストアするよう強制駆動
される。この場合にもノード電極、プレート線を共有す
る非選択セルが同様のディスターブを受けるので、読み
出しの場合と同じく、それらを順次連続してアクセス
し、再書き込みすれば良い。なお、データを各強誘電体
キャパシタ単位で書きこむ場合、非選択の強誘電体キャ
パシタについてはセンスアンプを強制駆動せず、読み出
しと再書き込みのみを行う。

【００７２】具体的には、ロウデコーダ１２により制御
系からアドレス指定され選択されたワード線ＷＬ１１に
対して電源電圧Ｖ_CC＋αが印加される。これにより、セ
ルストリングＣＳＴ１１が選択され、パストランジスタ
ＴＲ１０１が導通状態に保持される。一方、非選択のワ
ード線ＷＬ１２の電位は０Ｖに保持され、セルストリン
グＣＳＴ１２のパストランジスタＴＲ１０２は非導通状
態に保持される。

【００７３】この状態で、プレートデコーダ１３により
制御系からアドレス指定され選択されたプレート線ＰＬ
１１に対して、非選択のプレート線に印加されるＶ_CC／
２に代えて０Ｖが印加され、続いて電源電圧Ｖ_CCが印加
される。また、非選択のプレート線ＰＬ１２〜ＰＬ１４
には、プレートデコーダ１３によりＶ_CC／２が印加され
る。このとき、選択ビット線ＢＬ１１は、カラムデコー
ダ１５を通して０Ｖにイコライズされた後、浮遊状態に
される。

【００７４】これにより、強誘電体キャパシタＦＣ１０
１からパストランジスタＴＲ１０１を介して記憶データ
に応じた電荷がビット線ＢＬ１１に放出される。このと
き、データ’１’が書き込まれた強誘電体キャパシタか
らはデータ’０’が書き込まれた強誘電体キャパシタよ
り多くの電荷が放出される。この電荷量に基づくデータ
が、ビット線ＢＬ１１を介してセンスアンプ１４１で感
知され（読み出され）、増幅される。読み出されたデー
タはセンスアンプ１４１にラッチされる。このとき、別
途、選択カラムのセンスアンプ１４１のみに所望のデー
タが書き込まれ、必要に応じてセンスアンプ１４１の状
態が反転される。

【００７５】ここで、センスアンプ１４１に所望のデー
タとして、たとえばデータ’０’が書き込まれた場合、
センスアンプ１４１によりビット線ＢＬ１１が０Ｖにド
ライブされる。このとき、プレート線ＰＬ１１の電位
は、電源電圧Ｖ_CCレベルに保持されている。したがっ
て、セルストリングＣＳＴ１１の選択された強誘電体キ
ャパシタＦＣ１０１は、他方の電極（プレート線）側か
ら一方の電極（ノード電極）側に向かう分極状態とな
り、強誘電体キャパシタＦＣ１０１にはデータ’０’が
書き込まれる。そして、選択プレート線ＰＬ１１の電位
が０Ｖに切り換えられても分極反転は起こらずデータ’
０’の記録状態が保持される。

【００７６】一方、センスアンプ１４１に所望のデータ
として、データ’１’が書き込まれた場合、センスアン
プ１４１によりビット線ＢＬ１１がＶ_CCにドライブされ
る。このとき、プレート線ＰＬ１１の電位は、電源電圧
Ｖ_CCレベルに保持されている。したがって、この場合に
は書き込みは行われない。そして、選択プレート線ＰＬ
１１の電位が０Ｖに切り換えられる。これにより、一方
の電極（ノード電極）側から他方の電極（プレート線）
側に向かう分極状態となり、強誘電体キャパシタＦＣ１
０１にはデータ’１’が書き込まれる。

【００７７】以上のように選択された強誘電体キャパシ
タＦＣ１０１に接続されたプレート線ＰＬ１１を用いた
書き込みを行った後、選択プレート線ＰＬ１１が電源電
圧Ｖ_CCからＶ_CC／２に戻され、今度はプレート線ＰＬ１
２をＶ_CC／２から０Ｖに切り換えて、再度ビット線ＢＬ
１１，ＢＬ１２が０Ｖにイコライズされて、浮遊状態と
される。そして、上述した強誘電体ＦＣ１０１の読み出
し動作と同様の動作を行って、すなわち、プレート線Ｐ
Ｌ１２の電位が０Ｖから電源電圧Ｖ_CCレベルに立ち上げ
られる。このとき、非選択のプレート線ＰＬ１１，ＰＬ
１３，ＰＬ１４の電位はＶ_CC／２に固定される。この状
態で、ビット線ＢＬ１１，ＢＬ１２に記憶データに応じ
た電荷の放出が行われ、そして、センスアンプ１４１が
活性化されて、強誘電体キャパシタＦＣ１０２のデータ
がセンスアンプに読み出され、さらに再書き込みが行わ
れる。

【００７８】以下、順次プレート線ＰＬ１３，ＰＬ１４
に対してもプレート線ＰＬ１２と同様の操作が行われ
て、ノード電極ＮＤ１１を共有する全ての強誘電体キャ
パシタに対してデータの再書き込みが行われる。

【００７９】以上のセルストリングＣＳＴ１１の強誘電
体キャパシタＦＣ１０１〜ＦＣ１０４に対する連続かつ
一括に読み出しおよび再書き込みが行われた後、第１の
ワード線ＷＬ１１への印加電圧が電源電圧Ｖ_CC＋αから
０Ｖに切り換えられ、今度は第２のワード線ＷＬ１２へ
の印加電圧が０Ｖから電源電圧Ｖ_CC＋αに切り換えられ
る。すなわち、セルストリングＣＳＴ１１の強誘電体キ
ャパシタＦＣ１０１〜ＦＣ１０４に対する連続かつ一括
に読み出しおよび再書き込みを行った後、セルストリン
グＣＳＴ１２のノード電極ＮＤ１２を共有する４つの強
誘電体キャパシタＦＣ１０５〜ＦＣ１０８について、読
み出しおよび再書き込み動作が行われる。これた強誘電
体キャパシタＦＣ１０５〜ＦＣ１０８について、読み出
しおよび再書き込み動作は、上述した強誘電体キャパシ
タＦＣ１０２〜ＦＣ１０４の場合と同様に行われる。

【００８０】これにより、強誘電体キャパシタＦＣ１０
読み出しでディスターブを受ける全ての強誘電体キャパ
シタＦＣ１０２〜ＦＣ１０３，ＦＣ１０５〜ＦＣ１０８
が一回づつ再書き込み（リフレッシュ）されたことにな
る。

【００８１】次に、第２の動作モードにおける読み出し
動作を説明する。

【００８２】この第２の動作モードにおいては、２つの
強誘電体キャパシタを用いて、相補的に１ビットを記憶
する。図１の構成の場合、たとえば、データはそれぞれ
強誘電体キャパシタＦＣ１０１とＦＣ１０５、ＦＣ１０
２とＦＣ１０６、ＦＣ１０３とＦＣ１０７、ＦＣ１０４
とＦＣ１０８、並びに、ＦＣ１０９とＦＣ１１３、ＦＣ
１１０とＦＣ１１４、ＦＣ１１１とＦＣ１１５、ＦＣ１
１２とＦＣ１１６を対として、その分極方向により相補
的に１ビットづつが記憶される。

【００８３】第２の動作モードの読み出し動作なお、ここでは、強誘電体キャパシタＦＣ１０１はノー
ド電極ＮＤ１１側からプレート線ＰＬ１１側に向かう方
向に、強誘電体キャパシタＦＣ１０５はプレート線ＰＬ
１１側からノード電極ＮＤ１２側に向かう方向に分極
し、その相補的な情報でデータが記憶されているとす
る。

【００８４】初期状態では、プレート線ＰＬ１１〜ＰＬ
１４とビット線ＢＬ１１〜ＢＬ１４はＶ_CC／２に固定さ
れている。ここで、ワード線ＷＬ１１およびワード線Ｗ
Ｌ１２が同時に選択されて電源電圧Ｖ_CC＋αが印加され
る。これにより、セルストリングＣＳＴ１１，ＣＳＴ１
２のパストランジスタＴＲ１０１，ＴＲ１０２が導通状
態に保持され、ノード電極ＮＤ１１，ＮＤ１２がビット
線ＢＬ１１，ＢＬ１２に接続される。なお、この場合、
実際にはセルストリングＣＳＴ１３，ＣＳＴ１４のパス
トランジスタＴＲ１０３，ＴＲ１０４も導通状態に保持
され、ノード電極ＮＤ１３，ＮＤ１４もビット線ＢＬ１
３，ＢＬ１４に接続されるが、以下では、セルストリン
グＣＳＴ１１，ＣＳＴ１２のみに注目して説明する。

【００８５】次に、選択されたプレート線ＰＬ１１の電
位がＶ_CC／２から０Ｖに切り換えられ、少なくともビッ
ト線ＢＬ１１，ＢＬ１２が０Ｖにイコライズされた後、
浮遊状態にされる。

【００８６】次に、プレートデコーダ１３により選択プ
レート線ＰＬ１１の電位が０Ｖから電源電圧Ｖ_CCレベル
に立ち上げられる。このとき、非選択のプレート線ＰＬ
１２〜ＰＬ１４の電位はＶ_CC／２に固定される。これに
より、強誘電体キャパシタＦＣ１０１には元の分極と反
対方向に電源電圧Ｖ_CCが印加されてその分極状態が反転
し、反転電荷が放出される。一方、強誘電体キャパシタ
ＦＣ１０５には分極方向と同方向の電圧が印加されるた
め、分極は反転しない。したがって、反転電荷の分だけ
ビット線ＢＬ１１の電位はビット線ＢＬ１２の電位より
僅かに高くなる。

【００８７】ここで、センスアンプ１４１が活性化さ
れ、ビット線ＢＬ１１とＢＬ１２の電位差が増幅されて
読み出されるとともに、ビット線ＢＬ１１がＶ_CCに、ビ
ット線ＢＬ１２が０Ｖに駆動される。さらに、プレート
線ＰＬ１１の電位が電源電圧Ｖ_CCから０Ｖに切り換えら
れる。これにより、分極反転した強誘電体キャパシタ
（１）は再度分極し、元のデータが再書き込みされる。

【００８８】本第２の動作モードにおいても、読み出し
工程における共有のノード電極ＮＤ１１，ＮＤ１２の電
位変動により、電位が（１／２）Ｖｃｃに固定された非
選択のプレート線ＰＬ１２〜ＰＬ１４に接続された非選
択の強誘電体キャパシタＦＣ１０２〜ＦＣ１０４，ＦＣ
１０６〜ＦＣ１０８に対して（士１／２）Ｖｃｃが印加
される。そこで、対をなす選択された強誘電体キャパシ
タＦＣ１０１，ＦＣ１０５の読み出しを終えたら、選択
プレート線ＰＬ１１の電位がＶ_CC／２に戻され、今度は
プレート線ＰＬ１２の電位がＶ_CC／２から０Ｖに切り換
えられて、再度ビット線ＢＬ１１，ＢＬ１２が０Ｖにイ
コライズして、浮遊状態とされる。そして、上述した強
誘電体ＦＣ１０１の読み出し動作と同様の動作を行っ
て、すなわち、プレート線ＰＬ１２の電位が０Ｖから電
源電圧Ｖ_CCレベルに立ち上げられる。このとき、非選択
のプレート線ＰＬ１１，ＰＬ１３，ＰＬ１４の電位はＶ
_CC／２に固定される。今度は対をなす強誘電体キャパシ
タＦＣ１０２，ＦＣ１０６のデータがセンスアンプ１４
１に読み出され、再書き込みされる。

【００８９】以下、順次プレート線ＰＬ１３，ＰＬ１４
に対してもプレート線ＰＬ１２と同様の操作が行われ
て、ノード電極ＮＤ１１およびＮＤ１２を共有する全て
の強誘電体キャパシタに対してデータの再書き込みが行
われる。

【００９０】このようにして、本第２の動作モードにお
いても、ノード電極を共有する非選択の強誘電体キャパ
シタはディスターブを受けるものの、同じアクセス工程
でかならず一度再書き込みが行われるのでその都度デー
タ劣化から回復する。したがって、データ劣化の度合い
は再書き込みから次の再書き込みまでのディスターブ回
数に限定される。本実施形態の場合、ディスターブの上
限は６回である。

【００９１】以上説明したように、本実施形態によれ
ば、メモリセルアレイ１１を複数のセルユニットＵＴに
分割し、かつ、各セルユニットを４列のセルストリング
ＣＳＴ１１〜ＣＳＴ１４に分割し、各セルストリングＣ
ＳＴ１１〜ＣＳＴ１４においては、パストランジスタを
介してビット線に接続されるノードＮＤ１１〜ＮＤ１４
に対してそれぞれ複数の強誘電体キャパシタの一方の電
極を接続するとともに、他方の電極をそれぞれ異なるプ
レート線ＰＬ１１〜ＰＬ１４に接続して各セルストリン
グ内の複数の強誘電体キャパシタに対して独立にアクセ
ス可能にし、セルストリングの所望のメモリセルとして
の強誘電体キャパシタをアクセスする場合、セルストリ
ングで選択し、選択された強誘電体キャパシタに対して
アクセス（書き込みまたは読み出し）するとともに、選
択された強誘電体キャパシタと同一の選択プレート線に
接続されたセルストリングの強誘電体キャパシタに対し
てもアクセスして再書き込みし、さらに非選択のプレー
ト線に接続された強誘電体キャパシタに対しても一括し
て連続でアクセスして再書き込みするようにしたので、
面積的オーバーヘッドを最小に抑えつつ、読み出し、書
きこみがどのような順序で行われてもディスターブ回数
は一定以内に制限することができる。したがって、デー
タ消失を伴うことなく信頼性の高いアクセスが可能とな
る利点がある。

【００９２】また、本実施形態では、同一のチップで、
強誘電体キャパシタ１個に記憶する第１の動作モードと
強誘電体キャパシタ２個に記憶する第２の動作モードを
兼備するように構成したが、これに限定されることな
く、本発明が、強誘電体キャパシタ１個で１ビットを記
憶する第１の動作モードでのみ動作する構成、あるい
は、強誘電体キャパシタ２個で１ビットを記憶する第２
の動作モードでのみ動作する構成にすることが可能であ
ることはいうまでもない。ただし、第１の動作モードで
は記憶容量を大きくとれるものの、参照電位が必要とな
り、動作マージンが小さく製造歩留まりを得にくい。一
方、第２の動作モードでは製造歩留まりを得やすいが記
憶容量が小さい。したがて、これらを兼備することで、
テスト工程や製品出荷に柔軟性を得ることができる。た
とえば、まず製品を第２の動作モードでテストして、パ
スしたものを再度第１の動作モードでテストし、製品を
２通りに選別することも可能になる等の利点がある。

【００９３】また、本実施形態によれば、パストランジ
スタを介してビット線に接続されるノードＮＤ１１〜Ｎ
Ｄ１４に対してそれぞれ複数の強誘電体キャパシタの一
方の電極を接続するように構成したが、さらに、この強
誘電体キャパシタをスタック型とすることで、パストラ
ンジスタ上にも強誘電体キャパシタを形成でき、単純マ
トリックス型とほぼ同様のセル面積が実現できる。以下
にこの利点について、図２および図３に関連付けて説明
する。

【００９４】図２は、本発明に係る強誘電体メモリの強
誘電体キャパシタをスタック型とした場合の一セルスト
リング部を示す図であって、図２（Ａ）はレイアウトを
示す平面図、図２（Ｂ）は断面図である。なお、図２に
おいては、ハッチングは省略している。またここでは、
セルストリングＣＳＴ１１を例に説明する。

【００９５】図２において、１０１は半導体基板、１０
２は素子分離領域、１０３はドレイン・ソース領域、１
０４はゲート酸化膜、１０５はポリシリコンあるいはポ
リサイドからなるゲート電極（ワード線）、１０６はノ
ード電極ＮＤ１１を構成する４つの強誘電体キャパシタ
の共通下部電極、１０７は強誘電体キャパシタ絶縁体、
１０８ａ，１０８ｂ，１０８ｃ，１０８ｄはプレート線
ＰＬ１１，ＰＬ１２，ＰＬ１３，ＰＬ１４を構成する上
部電極、１０９は層間絶縁膜、１１０はビット線ＢＬ１
１を構成するアルミニウム配線層をそれぞれ示してい
る。

【００９６】図２に示すように、本強誘電体キャパシタ
１０は、共通のノード電極ＮＤ１１に接続される強誘電
体キャパシタＦＣ１０１〜ＦＣ１０４の一方の電極を共
通に下部電極１０６として構成し、この下部電極上１０
６に強誘電体キャパシタ絶縁体１０７を形成し、強誘電
体キャパシタ絶縁体１０７上に所定間隔をおいて上部電
極１０８ａ，１０８ｂ，１０８ｃ，１０８ｄを形成し
て、スタック型の強誘電体キャパシタを構成している。
そして、強誘電体キャパシタはパストランジスタの上層
に形成されている。下部電極１０６は、コンタクトＣＮ
Ｔ１０１によりドレイン・ソース領域１０３に接続さ
れ、トランジスタＴＲの領域を介して、さらにコンタク
トＣＮＴ１０２を介してビット線ＢＬ１１としてのアル
ミニウム配線層１１０に接続されている。なお、強誘電
体キャパシタ絶縁体１０７は、ヒステリシス特性を有す
る強誘電体材料、たとえばＰｂＺｒＴｉＯ₃，ＢｉＳｒ
₂，Ｔａ₂Ｏ₉等により構成される。

【００９７】この例のように、強誘電体キャパシタをス
タック型にすることで、トランジスタＴＲの上にもキャ
パシタを形成でき、単純マトリックス型とほぼ同様のセ
ル面積が実現できる。

【００９８】一方、図３は、従来の１トランジスタ＋１
キャパシタ型セルの構造を示す図であって、図３（Ａ）
はレイアウトを示す平面図、図３（Ｂ）は断面図であ
る。なお、図３においても、ハッチングは省略してい
る。

【００９９】図３において、２０１は半導体基板、２０
２は素子分離領域、２０３はドレイン・ソース領域、２
０４はゲート酸化膜、２０５はポリシリコンあるいはポ
リサイドからなるゲート電極（ワード線）、２０６ａ，
２０６ｂはノード電極を構成する強誘電体キャパシタの
下部電極、２０７は強誘電体キャパシタ絶縁体、２０８
ａ，２０８ｂはプレート線ＰＬ１１，ＰＬ１２を構成す
る上部電極、２０９は層間絶縁膜、２１０はビット線Ｂ
Ｌ１１を構成するアルミニウム配線層をそれぞれ示して
いる。

【０１００】図３に示すように、従来の構造では、ノー
ド電極を共有していないことから、２ビットに一つのビ
ット線コンタクト領域ＣＮＴ２０２と素子分離領域２０
２、ビット毎のトランジスタ領域ＴＲとノードコンタク
ト領域ＣＮＴ２０１ａ，ＣＮＴ２０１ｂをそれぞれ基板
上に確保する必要がある。

【０１０１】図２と図３を比較して明らかなように、本
発明の構成を用いれば、ビットあたりの占有面積は従来
の約１／２にまで大幅に縮小できる。しかもビット線コ
ンタクトやノードコンタクトとゲート電極との合わせ余
裕を十分に取ることができ、製造工程のマージン確保も
容易である。

【０１０２】また、図４は、本発明に係る強誘電体メモ
リの強誘電体キャパシタをスタック型とした場合の一セ
ルストリング部の他の構成例を示す図であって、図４
（Ａ）はレイアウトを示す平面図、図４（Ｂ）は断面図
である。なお、図４においても、ハッチングは省略して
いる。

【０１０３】この例では、拡散層１０３を斜めにしてビ
ット線ＢＬ１１の横から共有ノードＮＤ１１と拡散層１
０３のコンタクトを取ることで、各強誘電体キャパシタ
をビット線の上層に形成している。これにより、ビット
線方向に隣接するノード（ＮＤ１１，ＮＤ１３またはＮ
Ｄ１４）間の距離を詰めることができ、メモリセル面積
をさらに縮小できる。

【０１０４】以上説明にした実施形態においては、同一
ノードに強誘電体キャパシタが４つ接続された場合につ
いて述べたが、強誘電体キャパシタは２つ以上であれば
何個接続されていても良い。一般に、同一ノードに接続
される強誘電体キャパシタの数が多いほど記憶密度は高
くなるが、ディスターブ回数が増えるのでデータが劣化
しやすくなる。また、データ読み出し時にビット線電位
が僅かに変動するので、同一ノードに接続されたキャパ
シタ数が多いとそこから変動分の電荷が放出されてノイ
ズになる。したがって、同一ノードに接続されるキャパ
シタ数は８個以下、すなわち２個から８個の間が望まし
い。

【０１０５】

【発明の効果】以上説明したように、本発明によれば、
面積的オーバーヘッドを最小に抑えつつ、効果的にディ
スターブ回数を制限し、その上限を少ない回数に確定す
ることによってデータ破壊のない、安定したアクセスを
保証できる利点がある。また、本発明によれば、特性が
安定な相補型２キャパシタ／ビットの記憶方式でＤＲＡ
Ｍ並の、１キャパシタ／ビットの記憶方式でＤＲＡＭの
２倍の記憶密度が実現でき、ひいては大容量でかつ信頼
性の高い強誘電体メモリが安価に実現できる利点があ
る。

【図面の簡単な説明】

【図１】本発明に係る強誘電体メモリの一実施形態を示
す回路図である。

【図２】本発明に係る強誘電体メモリの強誘電体キャパ
シタをスタック型とした場合の一セルストリング部を示
す図であって、（Ａ）はレイアウトを示す平面図、
（Ｂ）は断面図である。

【図３】従来の１トランジスタ＋１キャパシタ型セルの
構造を示す図であって、（Ａ）はレイアウトを示す平面
図、（Ｂ）は断面図である。

【図４】本発明に係る強誘電体メモリの強誘電体キャパ
シタをスタック型とした場合の一セルストリング部の他
の構成例を示す図であって、（Ａ）はレイアウトを示す
平面図、（Ｂ）は断面図である。

【図５】単純マトリクス型強誘電体メモリの構成例を示
す回路図である。

【図６】以下、強誘電体キャパシタのヒステリシス特
性、および互いに逆相のデータが書き込まれたキャパシ
タの状態を示す図である。

【図７】１トランジスタ＋１キャパシタ型セルを有する
折り返しビット線型強誘電体メモリの構成例を示す回路
図である。

【符号の説明】

１０…強誘電体キャパシタ、１１…メモリセルアレイ、
１２…ロウデコーダ、１３…プレートデコーダ、１４…
センスアンプ（Ｓ／Ａ）群、１４１，１４２…センスア
ンプ、１５…カラムデコーダ、ＦＣ１０１〜ＦＣ１１０
…強誘電体キャパシタ、ＵＴ…セルユニット、ＣＳＴ１
１〜ＣＳＴ１４…セルストリング、ＷＬ１１，ＷＬ１２
…ワード線、ＢＬ１１〜ＢＬ１４…ビット線，ＰＬ１１
〜ＰＬ１４…プレート線、ＮＤ１１〜ＮＤ１４…ノード
電極、１０１…半導体基板、１０２…素子分離領域、１
０３…ドレイン・ソース領域、１０４…ゲート酸化膜、
１０５…ゲート電極（ワード線）、１０６…共通下部電
極、１０７…強誘電体キャパシタ絶縁体、１０８ａ，１
０８ｂ，１０８ｃ，１０８ｄ…上部電極、１０９…層間
絶縁膜、１１０…ビット線ＢＬ１１を構成するアルミニ
ウム配線層。

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/105 G11C 11/22 G11C 14/00 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims

(57)【特許請求の範囲】

【請求項１】第１のビット線と、第２のビット線と、第１のワード線と、第２のワード線と、複数のプレート線と、第１のノード電極と、上記第１のビット線と上記第１の
ノード電極との間に接続され、上記第１のワード線に印
加される電圧に応じて導通状態または非導通状態に保持
される第１のパストランジスタと、上記第１のノード電
極に一方の電極が共通に接続され、他方の電極がそれぞ
れ異なるプレート線に接続された複数の強誘電体キャパ
シタとを有する第１のセルストリングと、第２のノード電極と、上記第２のビット線と上記第２の
ノード電極との間に接続され、上記第２のワード線に印
加される電圧に応じて導通状態または非導通状態に保持
される第２のパストランジスタと、上記第２のノード電
極に一方の電極が共通に接続され、他方の電極がそれぞ
れ異なるプレート線に接続された複数の強誘電体キャパ
シタとを有する第２のセルストリングとを有し、上記第１のセルストリングの複数の強誘電体キャパシタ
と第２のセルストリングの複数の強誘電体キャパシタは
それぞれ対をなして上記プレート線を共有し、さらに、上記第１のワードおよび第２のワード線を選択して、第
１のセルストリングの複数の強誘電体キャパシタと第２
のセルストリングの複数の強誘電体キャパシタに記憶さ
れている全データに対して連続かつ一括的に読み出しと
再書き込みを行う手段を有する強誘電体メモリ。
【請求項２】上記第１のワード線と第２のワード線を
独立に選択して、上記第１のパストランジスタと第２の
パストランジスタを独立に導通状態または非導通状態に
保持させ、パストランジスタが導通状態にあるセルスト
リングの複数の強誘電体キャパシタのそれぞれに対して
独立にアクセス可能の手段を有する請求項１記載の強誘
電体メモリ。
【請求項３】上記第１のワード線が選択された場合に
は、上記第２のビット線に参照電位を与え、上記第２の
ワード線が選択された場合には、上記第１のビット線に
参照電位を与える手段を有する請求項２記載の強誘電体
メモリ。
【請求項４】データ読み出しの時に上記第１のワード
線が選択されると、第１のセルストリングの各強誘電体
キャパシタに記憶された全データに対して連続かつ一括
に読み出しと再書き込みを行い、さらに引き続き上記第
２のワード線を選択して、第２のセルストリングの各強
誘電体キャパシタに記憶された全データに対して連続か
つ一括に読み出しと再書き込みを行い、データ読み出しの時に上記第２のワード線が選択される
と、第２のセルストリングの各強誘電体キャパシタに記
憶された全データに対して連続かつ一括に読み出しと再
書き込みを行い、さらに引き続き上記第１のワード線を
選択して、第１のセルストリングの各強誘電体キャパシ
タに記憶された全データに対して連続かつ一括に読み出
しと再書き込みを行う手段を有する請求項３記載の強誘
電体メモリ。
【請求項５】上記第１のワード線と第２のワード線を
同時に選択して、上記第１のパストランジスタと第２の
パストランジスタを並列に導通状態に保持させ、各プレ
ート線を電極として共有する上記第１および第２のセル
ストリング内の一対の強誘電体キャパシタに１ビットを
記憶する手段を有する請求項１記載の強誘電体メモリ。
【請求項６】データ読み出し時に、上記第１および第
２のワード線が選択されると、上記第１および第２のセ
ルストリングの各強誘電体キャパシタ対に記憶された全
データに対して連続かつ一括に読み出しと再書き込みを
行う手段を有する請求項５記載の強誘電体メモリ。
【請求項７】各強誘電体キャパシタがビット線の上層
に形成されている請求項１記載の強誘電体メモリ。
【請求項８】第１の動作モードと第２の動作モードで
動作が可能な強誘電体メモリであって、第１のビット線と、第２のビット線と、第１のワード線と、第２のワード線と、複数のプレート線と、第１のノード電極と、上記第１のビット線と上記第１の
ノード電極との間に接続され、上記第１のワード線に印
加される電圧に応じて導通状態または非導通状態に保持
される第１のパストランジスタと、上記第１のノード電
極に一方の電極が共通に接続され、他方の電極がそれぞ
れ異なるプレート線に接続された複数の強誘電体キャパ
シタとを有する第１のセルストリングと、第２のノード電極と、上記第２のビット線と上記第２の
ノード電極との間に接続され、上記第２のワード線に印
加される電圧に応じて導通状態または非導通状態に保持
される第２のパストランジスタと、上記第２のノード電
極に一方の電極が共通に接続され、他方の電極がそれぞ
れ異なるプレート線に接続された複数の強誘電体キャパ
シタとを有する第２のセルストリングと、上記第１の動作モード時には、上記第１のワード線と第
２のワード線を独立に選択して、上記第１のパストラン
ジスタと第２のパストランジスタを独立に導通状態また
は非導通状態に保持させ、パストランジスタが導通状態
にあるセルストリングの複数の強誘電体キャパシタのそ
れぞれに対して独立にアクセスして１つの強誘電体キャ
パシタに１ビットを記憶し、上記第２の動作モード時に
は、上記第１のワード線と第２のワード線を同時に選択
して、上記第１のパストランジスタと第２のパストラン
ジスタを並列に導通状態に保持させ、各プレート線を電
極として共有する上記第１および第２のセルストリング
内の一対の強誘電体キャパシタに１ビットを記憶するモ
ード手段とを有する強誘電体メモリ。
【請求項９】上記モード手段は、第１の動作モード時
に、上記第１のワード線が選択された場合には、上記第
２のビット線に参照電位を与え、上記第２のワード線が
選択された場合には、上記第１のビット線に参照電位を
与える請求項８記載の強誘電体メモリ。
【請求項１０】データ読み出しの時に上記第１のワー
ド線が選択されると、第１のセルストリングの各強誘電
体キャパシタに記憶された全データに対して連続かつ一
括に読み出しと再書き込みを行い、さらに引き続き上記
第２のワード線を選択して、第２のセルストリングの各
強誘電体キャパシタに記憶された全データに対して連続
かつ一括に読み出しと再書き込みを行い、データ読み出しの時に上記第２のワード線が選択される
と、第２のセルストリングの各強誘電体キャパシタに記
憶された全データに対して連続かつ一括に読み出しと再
書き込みを行い、さらに引き続き上記第１のワード線を
選択して、第１のセルストリングの各強誘電体キャパシ
タに記憶された全データに対して連続かつ一括に読み出
しと再書き込みを行う手段を有する請求項９記載の強誘
電体メモリ。
【請求項１１】上記モード手段は、第２の動作モード
時のデータ読み出し時に、上記第１および第２のワード
線が選択されると、上記第１および第２のセルストリン
グの各強誘電体キャパシタ対に記憶された全データに対
して連続かつ一括に読み出しと再書き込みを行う手段を
有する請求項８記載の強誘電体メモリ。
【請求項１２】第１のビット線と、第２のビット線
と、第１のワード線と、第２のワード線と、複数のプレ
ート線と、第１のノード電極と、上記第１のビット線と
上記第１のノード電極との間に接続され、上記第１のワ
ード線に印加される電圧に応じて導通状態または非導通
状態に保持される第１のパストランジスタと、上記第１
のノード電極に一方の電極が共通に接続され、他方の電
極がそれぞれ異なるプレート線に接続された複数の強誘
電体キャパシタとを有する第１のセルストリングと、第
２のノード電極と、上記第２のビット線と上記第２のノ
ード電極との間に接続され、上記第２のワード線に印加
される電圧に応じて導通状態または非導通状態に保持さ
れる第２のパストランジスタと、上記第２のノード電極
に一方の電極が共通に接続され、他方の電極がそれぞれ
異なるプレート線に接続された複数の強誘電体キャパシ
タとを有する第２のセルストリングとを有する強誘電体
メモリのアクセス方法であって、上記第１のワード線と第２のワード線を独立に選択し、データ読み出しの時に、上記第１のワード線が選択した
場合には、第１のセルストリングの各強誘電体キャパシ
タに記憶された全データに対して連続かつ一括に読み出
しと再書き込みを行い、さらに引き続き上記第２のワー
ド線を選択して、第２のセルストリングの各強誘電体キ
ャパシタに記憶された全データに対して連続かつ一括に
読み出しと再書き込みを行い、データ読み出しの時に上記第２のワード線が選択した場
合には、第２のセルストリングの各強誘電体キャパシタ
に記憶された全データに対して連続かつ一括に読み出し
と再書き込みを行い、さらに引き続き上記第１のワード
線を選択して、第１のセルストリングの各強誘電体キャ
パシタに記憶された全データに対して連続かつ一括に読
み出しと再書き込みを行う強誘電体メモリのアクセス方
法。
【請求項１３】第１のビット線と、第２のビット線
と、第１のワード線と、第２のワード線と、複数のプレ
ート線と、第１のノード電極と、上記第１のビット線と
上記第１のノード電極との間に接続され、上記第１のワ
ード線に印加される電圧に応じて導通状態または非導通
状態に保持される第１のパストランジスタと、上記第１
のノード電極に一方の電極が共通に接続され、他方の電
極がそれぞれ異なるプレート線に接続された複数の強誘
電体キャパシタとを有する第１のセルストリングと、第
２のノード電極と、上記第２のビット線と上記第２のノ
ード電極との間に接続され、上記第２のワード線に印加
される電圧に応じて導通状態または非導通状態に保持さ
れる第２のパストランジスタと、上記第２のノード電極
に一方の電極が共通に接続され、他方の電極がそれぞれ
異なるプレート線に接続された複数の強誘電体キャパシ
タとを有する第２のセルストリングとを有し、各プレー
ト線を電極として共有する上記第１および第２のセルス
トリング内の一対の強誘電体キャパシタに１ビットを記
憶する強誘電体メモリのアクセス方法であって、データ読み出し時に、上記第１および第２のワード線を
同時に選択し、上記第１および第２のセルストリングの
各強誘電体キャパシタ対に記憶された全データに対して
連続かつ一括に読み出しと再書き込みを行う強誘電体メ
モリのアクセス方法。
【請求項１４】第１のビット線と、第２のビット線と、第１のワード線と、第２のワード線と、複数のプレート線と、第１のノード電極と、上記第１のビット線と上記第１の
ノード電極との間に接続され、上記第１のワード線に印
加される電圧に応じて導通状態または非導通状態に保持
される第１のパストランジスタと、上記第１のノード電
極に一方の電極が共通に接続され、他方の電極がそれぞ
れ異なるプレート線に接続された複数の強誘電体キャパ
シタとを有する第１のセルストリングと、第２のノード電極と、上記第２のビット線と上記第２の
ノード電極との間に接続され、上記第２のワード線に印
加される電圧に応じて導通状態または非導通状態に保持
される第２のパストランジスタと、上記第２のノード電
極に一方の電極が共通に接続され、他方の電極がそれぞ
れ異なるプレート線に接続された複数の強誘電体キャパ
シタとを有する第２のセルストリングと、上記第１のビット線および第２のビット線が共通に接続
されたセンスアンプとを有し、上記第１のセルストリングの複数の強誘電体キャパシタ
と第２のセルストリングの複数の強誘電体キャパシタは
それぞれ対をなして上記プレート線を共有している強誘
電体メモリ。