JPH0558657B2 - - Google Patents

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JPH0558657B2
JPH0558657B2 JP62240014A JP24001487A JPH0558657B2 JP H0558657 B2 JPH0558657 B2 JP H0558657B2 JP 62240014 A JP62240014 A JP 62240014A JP 24001487 A JP24001487 A JP 24001487A JP H0558657 B2 JPH0558657 B2 JP H0558657B2
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JP
Japan
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semiconductor chip
film carrier
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leads
bonding
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Koichi Takegawa
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NEC Corp
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Nippon Electric Co Ltd
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/50Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto

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  • Wire Bonding (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はフイルムキヤリヤー半導体装置に関
し、特に超多数リードを有するフイルムキヤリヤ
ー半導体装置に関する。
〔従来の技術〕
従来のフイルムキヤリヤー方式による半導体装
置の製造方法は、第7図aに示す如く、搬送及び
位置決め用のスプロケツトホール1と、半導体チ
ツプ2′が入る開孔部であるデバイスホール3を
有するポリイミド等の絶縁フイルム上に銅等の金
属箔を接着し、金属箔をエツチング等により所望
の形状のリード4′と電気選別のためのパツド5
とを形成したフイルムキヤリヤーテープ6と、あ
らかじめ電極端子上に金属突起物であるバンプ
7′を設けた半導体チツプ2′とを準備し、次にフ
イルムキヤリヤーテープのリード4と半導体チツ
プのバンプ7と熱圧着法、または共晶法等により
インナーリードボンデイングし、フイルムキヤリ
ヤーテープ6の状態で電気選別用パツド5上に接
触子を接触させて電気選別やバイアス試験を実施
し、次にリード4を所望の長さに切断する。つい
で、例えば第7図bに示すようにプリント基板
8′上に接着剤9により半導体チツプ2′を固着
後、リード4をプリント基板上のボンデイングパ
ツド10にアウターリードボンデイングを行なう
ことにより完成させている。
このようなフイルムキヤリヤー方式による半導
体装置の製造方法は、ボンデイングがリードの数
と無関係に一度で可能であるためスピードが速い
こと、フイルムキヤリヤーテープを使用するため
ボンデイング等の組立と電気選別作業の自動化が
はかれ、量産性が優れている等の利点を有してい
る。
〔発明が解決しようとする問題点〕
上述した従来のフイルムキヤリヤー半導体装置
は、最近の半導体チツプの能力増加にともなう電
極端子数の増加や処理スピードの高速化により
種々の問題が生じている。
即ち、半導体チツプの電極端子は通常半導体チ
ツプ周縁に沿つて一列に配列されるが、電極端子
数が約300以上の多数になると、電極端子を配列
することを半導体チツプのサイズが決定さえるこ
とが多く、電極端子数の増加に伴なつて半導体チ
ツプのサイズも増大することになる。半導体チツ
プサイズの増大は、一般に歩留や情報処理スピー
ドの低下または実装密度の増加等の問題を引き起
こす。電極端子の配列ピツチを小さくすればこの
ような問題は解決するが、フイルムキヤリヤーテ
ープの製造上の問題、インナーリードボンデイン
グの精度上の問題等の幾つかの問題があり、配列
ピツチの縮小化にも限度がある。また、半導体チ
ツプまたは半導体チツプを搭載した電子装置の処
理スピードの高速化については、半導体チツプの
電極とプリント基板のボンデイングパツドとを結
んでいるリードの抵抗による遅延時間が問題とな
る場合があり、特にリードが多数化するに従いリ
ードの配列ピツチが縮小化されることによりリー
ド幅が縮小化され、リード抵抗が増加する結果と
なる。
これらの半導体チツプサイズの増大とリード抵
抗の増加は、特に多数の半導体チツプを搭載し、
また高速情報処理が要求されるコンピユータ等の
情報処理装置に対しては致命的な欠陥となる場合
がある。
このような問題に対して第8図a、第8図bに
示すように半導体チツプ2′表面に格子状に電極
端子を形成し、その電極端子上にバンプ7′を設
けておき、プリント基板上に形成したボンデイン
グパツド10にバンプ7′を直接ボンデイングす
るフリツプチツプ方式が採用されている。このフ
リツプチツプ方式の場合、電極端子が半導体チツ
プ周縁に限らず半導体チツプ表面全体に配置可能
であり多数リード化に対応でき、また半導体チツ
プの電極端子とプリント基板のボンデイングパツ
ドとが直接ボンデイングされているため、リード
抵抗分が無く処理スピードの高速化に対応できる
上、実装密度の向上もはかれるという利点があ
る。
しかし一般に半導体チツプがシリコンからなり
プリント基板がセラミツクまたは絶縁樹脂からな
つており、シリコンと基板材料との熱膨張係数が
異なるため、半導体チツプ動作時に発熱する熱に
よる熱膨張差がボンデイング部に少なからず影響
を与え、ボンデイング部にクラツクやハガレが生
じるという問題があつた。特に、高速動作する半
導体チツプは発熱量が大きく、また半導体チツプ
はバンプ7のみで接続しているため半導体チツプ
の熱放散性も悪いという欠点もあり、フリツプチ
ツプ方式で多数電極端子の半導体装置については
多くの問題がある。
本発明の目的は、これらの問題点を解決し、電
極端子の格子状配列に対応可能であると共に、リ
ードを介してボンデイングを行なうので、ボンデ
イング部への熱衝撃を緩和できるようにしたフイ
ルムキヤリヤー半導体装置を提供することにあ
る。
〔問題点を解決するための手段〕
本発明のフイルムキヤリヤー半導体装置は、格
子状に配列された多数の電極端子上にそれぞれ導
体突起部のバンプが設けられた半導体チツプと;
この半導体チツプを載置する絶縁テープからな
り、このテープの両側に配列された搬送および位
置決め用孔と、前記半導体チツプの各バンプが露
出するよう設けられた複数のデバイス用スリツト
とを有し、これら各デバイス用スリツトの両側の
前記絶縁テープ上に前記各バンプに対応して多数
の外部接続端子が設けられ、これら外部接続端子
から前記デバイス用スリツト内の前記各バンプに
対応して延長された多数のリードとを設けたフイ
ルムキヤリヤーテープとを備え;このフイルムキ
ヤリヤーテープの各リードと前記半導体チツプの
各バンプとが接続されていることを特徴とする。
〔実施例〕
次に、本発明について図面を参照して説明す
る。
第1図aは本発明の一実施例の平面図、第1図
bは第1図aのA−A′断面図である。本実施例
は、半導体チツプ2のバンプ7が格子状に配列さ
れている。また、フイルムキヤリヤーテープ6
は、搬送及び位置決め用の孔であるスプロケツト
ホール1と、半導体チツプ2のバンプが露出する
ように少なくとも2つ以上でスリツト状に設けら
れたデバイス用スリツト11と、デバイス用スリ
ツトに一方端を突出させ他方端に外部接続用端子
12を設けたリード4と、このリード4と外部接
続用端子12とを囲み支持部13を残してリード
用スリツト14とが設けられている。フイルムキ
ヤリヤーテープ6のリード4は、半導体チツプ2
のバンプ7と接続されている。
このフイルムキヤリヤー半導体装置の製造方法
を説明する。
図に示すように、搬送及び位置決め用の孔であ
るスプロケツトホール1と半導体チツプの電極で
あるバンプ7が露出するように少なくとも2つ以
上でスリツト状に設けられたデバイス用スリツト
11及び支持枠13を残してリード用スリツト1
4を有する絶縁フイルム上に銅等の金属箔を接着
し、金属箔をエツチング等により所望の形状のリ
ード4と外部接続用端子12を形成し無電解メツ
キ法により錫等のメツキを行なつたフイルムキヤ
リヤーテープ6と、あらかじめ格子状に電極端子
上に金属突起物であるバンプ7を設けた半導体チ
ツプ2とを準備し、フイルムキヤリヤーテープの
リード4と半導体チツプのバンプ7とをインナー
リードボンデイングする。
ここでフイルムキヤリヤーテープのリード4は
デバイス用ホール11内に一方端を突出させてお
り、デバイス用ホール11の数を増加させること
により半導体チツプの電極の格子状配列数を増加
させることができる。また、インナーリードボン
デイングにおいては、圧着治具をデバイス用ホー
ルに対応させて圧着部を凸部に形成しておけば、
従来と同様の方法で実施することができる。さら
に、外部導出用端子12は後工程のアウターリー
ドボンデイングが容易なように半田等により突起
状に形成しておくことも可能である。
次に、フイルムキヤリヤーテープの支持部13
を切断し、インナーリードボンデイングが完了し
た半導体チツプ2をフイルムキヤリヤーテープか
ら分離する。
次に、第2図に示すように半導体チツプの表面
を下にするフエイスダウンにて、あらかじめボン
デイングパツド10や、所望の配線を設けたプリ
ント基板8のボンデイグパツド10に、フイルム
キヤリヤーテープの外部接続用端子12とをアウ
ターリードボンデイングして完成する。このと
き、従来の圧着治具によるボンデイングを実施す
ることは不可能であるため、外部接続用端子12
上に設けられた突起状の半田を溶融することによ
つてボンデイング可能である。
なお、本実施例においては、突起状の半田をフ
イルムキヤリヤーテープの外部接続用端子12上
に設けたが、プリント基板のボンデイングパツド
上に設けても、また両方に設けても良い。突起高
さとしては10〜50μm程度が適当である。
また、テープ用スリツト14は、インナーリー
ドボンデイング後のテープ切断を容易にするため
に設けたものであるためスリツト幅としては0.5
〜1mm程度で良く、またリード4と外部接続用端
子12とを囲むようにフイルムキヤリヤーを切断
すれば、テープ用スリツト14と支持部13は不
要である。
さらに、フイルムキヤリヤーテープの材料とし
ては、一般に使用されている127μm厚のポリイ
ミドフイルムに35μm厚の銅箔を接着し、リード
を形成したものでも良いが、熱膨張等による寸法
変化により、外部接続端子とプリント基板のボン
デイングパツドとの接続部への影響を避けるた
め、75〜100μm厚のポリイミドフイルムで、か
つ熱膨張係数は1.5×10-5cm/cm/℃程度以下の
ものが適当である。
さらに、リードメツキとしては、無電解メツキ
法が容易な錫が適切であり、メツキ厚は0.3〜1μ
m程度で可能である。無電解の金メツキでも同様
に実施でき、メツキ厚としては0.1〜0.3μm以上
あれば可能である。
第3図は本発明の第2の実施例の縦断面図であ
る。第1の実施例の場合と同様に、半導体チツプ
2にバンク7が格子状に配列され、また半導体チ
ツプのバンプが露出するように少なくとも2つ以
上でスリツト状に設けられたデバイス用スリツト
11と、デバイス用スリツトに一方端を突出させ
他方端に外部接続用端子12を設けたリード4
と、このリード4と外部接続用端子12とを囲む
テープ用スリツト14が設けられている。フイル
ムキヤリヤーテープのリード4は半導体チツプの
バンプ7と接続されている。さらに少なくとも半
導体チツプ表面を被覆するように樹脂15が封止
されている。
以上に示したフイルムキヤリヤー半導体装置の
製造方法を次に説明する。第1の実施例と同様
に、第1図a,bに示すように、搬送及び位置決
め用の孔であるスプロケツトホール1と半導体チ
ツプの電極であるバンプが露出するように、少な
くとも2つ以上でスリツト状に設けられたデバイ
ス用スリツト11及び支持枠13を残して、テー
プ用スリツト14を有する絶縁フイルム上に銅等
の金属箔を接着し、金属箔をエツチング等により
所望の形状のリードと外部接続用端子12を形成
し、無電解メツキ法により錫等のメツキを行なつ
たフイルムキヤリヤーテープ6と、あらかじめ格
子状に電極端子上に金属突起物であるバンプ7を
設けた半導体チツプ2とを準備し、フイルムキヤ
リヤーテープのリード4と半導体チツプのバンプ
7とをインナーリードがボンデイングする。
ついで、第3図に示すように、少なくとも半導
体チツプ表面を被覆するように樹脂15を封止す
る。樹脂はエポキシ樹脂またはシリコーン樹脂等
の液状のものを使用し、かつデバイス用スリツト
14から滴下すれば容易に半導体チツプ表面を被
覆封止することができる。
次に、第1の実施例と同様にフイルムキヤリヤ
ーテープの支持部13を切断し、半導体チツプ2
をフイルムキヤリヤーテープから分離し、第2図
に示すように、フエイスダウンにてプリント基板
8のボンデイングパツド10にフイルムキヤリヤ
ーテープの外部接続用端子12とをアウターリー
ドボンデイングして完成する。
ここで第2の実施例においては、半導体チツプ
2の表面が樹脂封止されているため、耐湿性等の
信頼性の向上が図られる他、機械的強度も増加す
るため、プリント基板にフエイスダウンでアウタ
ーリードボンデイングを行なう際、半導体チツプ
裏面から荷重をかけた場合においても半導体チツ
プ表面に位置する外部接続用端子を設けたフイル
ムが変形することなくボンデイング可能であり、
高信頼性のボンデイングが得られるという利点を
有する。樹脂厚としては10〜20μm程度で十分で
あるが、機械的強度を十分にするため、半導体チ
ツプと半導体チツプ上に位置するフイルムとの間
に樹脂が埋まり、かつテープキヤリヤーフイルム
上の外部接続用端子の高さを超えない範囲が良
く、50〜120μm程度が適当である。
第4図a,bは本発明に関連して考えた一例の
平面図およびそのA−A′断面図である。本例は、
第1の実施例に対し、リードの構成を異らせたも
のであり、リード20が、デバイス用スリツト1
1に一方端を突出させた内部リード21を設け、
他方に外部リード用スリツト14を越えてこの内
部リード21から延長された外部リード22と端
部に外部接続端子の電気選別用パツド23とを設
けたものになつている。
本例は、第4図a,bに示すようにスプロケツ
トホール1と、バンプ7が露出するように少なく
とも2つ以上でスリツト状に設けられたデバイス
用スリツト11と、支持枠13のある外部リード
用スリツト14とを有するポリイミド等からなる
厚さ50〜125μmの絶縁フイルム上に、厚さ18〜
50μmの銅等の金属箔を接着し、金属箔をエツチ
ング等により所望の形状のリード20を形成す
る。このリード20には、内部リード21、外部
リード22及び電気選別用パツド23が設けられ
ている。さらに、リード20に無電解メツキ法ま
たは電解メツキ法により金・錫等のメツキを厚さ
0.5〜5μm程度行ないフイルムキヤリヤーテープ
6が完成する。なお、電解メツキ法でメツキを行
なう場合は、電気選別用パツド23からメツキ用
引出し配線を設けることにより実施可能である。
次に、このフイルムキヤリヤーテープ6の内部
リード4と、半導体チツプ2の電極端子上にあら
かじめ格子状に設けた金属突起物のバンプ7とを
ボンデイングし、電気選別用パツド23に接触子
を接触させて電気選別やバイアス試験を実施して
フイルムキヤリヤー半導体装置が完成する。
ここでフイルムキヤリヤーテープの内部リード
21はデバイス用スリツト11に一方端を突出さ
せており、このデバイス用スリツト11の数を増
加させることにより半導体チツプの電極の格子状
配列数を増加させることができる。
本例の実装方法は、第4図の支持部13を切断
するとともに、外部リード22を外部リード用ス
リツト14の外側縁近傍で切断及び成形を行な
い、第5図aに示すように半導体装置をフイルム
キヤリヤーテープから分離する。次に第5図bに
示すように、半導体チツプ2の表面を下にするフ
エイスダウンにて、あらかじめボンデイングパツ
ド10や所望の配線を設けたプリント基板8のボ
ンデイングパツドにフイルムキヤリヤー半導体装
置の外部リード12を外部リードボンデイングし
て完成する。
なお、本例においては、フエイスダウンでプリ
ント基板に実装したが、外部リード22の長さを
十分にとつて、所望の形状に成形することにより
フエイスアツプでの実装も可能である。
第6図aは本発明に関連して考えた他例の縦断
面図である。本例は、第4図の場合と同様の構造
であるが、フイルムキヤリヤーテープ6の内部リ
ード21が第3の実施例とは逆にフイルムキヤリ
ヤーテープのリード20の面を下にしたフエイス
ダウンで半導体チツプ2のバンプ7と接続され、
さらに第2の実施例と同様に少なくともは半導体
チツプ2の表面を被覆するように樹脂15により
封止されている。
本例の製造方法は、第4図と同様に、フイルム
キヤリヤーテープ6と、格子状に電極端子上にバ
ンプ7を設けた半導体チツプ2とを準備し、第6
図aに示すようにフイルムキヤリヤーテープのリ
ード20の面を下にしたフエイスダウンで、内部
リード21と半導体チツプ2のバンプ7とを内部
リードボンデイングする。次に、第2の実施例と
同様に、少なくとも半導体チツプ2の表面を被覆
するように樹脂15を封止する。ここで電気選別
用パツド23の上に接触子を接触させて電気選別
やバイアス試験を実施してフイルムキヤリヤー半
導体装置が完成する。
また、実装方法は、第4図と同様に、支持部1
3を切断するとともに、外部リード22を外部リ
ード用スリツトの外側縁近傍で切断及び成形を行
ない、フイルムキヤリヤーテープ6から半導体装
置を分離後、第6図bに示すように、半導体チツ
プ2の表面を下にするフエイスダウンにて、あら
かじめボンデイングパツド10や所望の配線を設
けたプリント基板8のボンデイングパツド10に
フイルムキヤリヤー半導体装置の外部リード22
を外部リードボンデイングして行う。なお、第4
図と同様に、フエイスアツプでプリント基板に実
装することも可能である。
この例では、フイルムキヤリヤーテープ6のリ
ード15とプリント基板8のボンデイングパツド
10や配線との間にフイルムキヤリヤーテープが
存在しているので、リード20とボンデイングパ
ツド10及び配線とのシヨートを完全に防止する
ことができ、また樹脂封止により、耐湿性等の信
頼性の向上が図れる他、機械的強度が増加するた
め、取り扱い中またはプリント基板への実装中に
おいて、リード及び半導体チツプ表面に位置する
フイルムテープ部分の変形等を防止することがで
きる。なお、樹脂15の厚さとしては、10〜20μ
m程度でもよいが、機械的強度を十分にするた
め、半導体チツプ2とフイルムテープ6の部分の
間に樹脂が埋まる範囲が良く、50〜300μm程度
が適当である。
〔発明の効果〕
以上説明したように本発明は、多数電極化に適
する格子状配列した電極端子を有する半導体チツ
プを採用することにより、従来のフイルムキヤリ
ヤー半導体装置で生じていた電極端子数配列上の
制限を緩和し、多数電極化を可能にし、かつ従来
の電極端子を格子状配列した半導体チツプをフエ
イスダウンで直接プリント基板にボンデイングす
るフリツプチツプ方式で生じていた半導体チツプ
とプリント基板との熱膨張差によるボンデイング
部へのクラツクやハガレが生じるという問題点に
対しても、リードを介することにより大幅に緩和
されるという効果を有し、さらにプリント基板と
の接続は半導体チツプ上の電極端子近傍で行な
い、リードの長さを最小限におさえることによ
り、リードの電気抵抗を最小限にすることが可能
となり、高速情報処理に対しても適するという利
点を有する。
なお、半導体チツプとプリント基板との間のリ
ード抵抗については、フリツプチツプ方式と同等
であるが、従来のフイルムキヤリヤー半導体装置
の如く、半導体チツプ内で配線して、半導体チツ
プ縁に電極端子を設ける場合と比較して、本発明
は、フイルムキヤリヤーテープのリードにより配
線することになるので、リード抵抗が従来のフイ
ルムキヤリヤー半導体装置より大幅に低減され、
高速処理化が可能となる。
【図面の簡単な説明】
第1図a,bは本発明によるフイルムキヤリヤ
ー半導体装置の一実施例の平面図およびそのA−
A′線断面図、第2図は本実施例のフイルムキヤ
リヤー半導体装置を実装した例を示す縦断面図、
第3図は本発明の第2の実施例の縦断面図、第4
図a,bは本発明に関連して考えた一例の平面図
およびそのA−A′線断面図、第5図a,bは第
4図の実装途中および実装時の断面図、第6図
a,bは本発明に関連して考えた他例およびその
実装時の断面図、第7図a,bは従来のフイルム
キヤリヤー半導体装置の一例の平面図およびその
実装時の縦断面図、第8図a,bは一般のフリツ
プチツプ半導体装置の平面図およびその実装時の
縦断面図である。 1……スプロケツトホール、2,2′……半導
体チツプ、3……デバイスホール、4,4′,2
0……リード、5,23……選別用パツド、6…
…フイルムキヤリヤーテープ、7,7′……バン
プ、8,8′……プリント基板、9……接着剤、
10……ボンデイングパツド、11……デバイス
用スリツト、12……外部接続用端子、13……
支持部、14……テープ用スリツト、15……樹
脂、21……内部リード、22……外部リード。

Claims (1)

  1. 【特許請求の範囲】 1 格子状に配列された多数の電極端子上にそゑ
    ぞれ導体突起部のバンプが設けられた半導体チツ
    プと、 この半導体チツプを載置する絶縁テープからな
    り、このテープの両側に配列された搬送および位
    置決め用孔と、前記半導体チツプの各バンプが2
    列ごとに露出するよう設けられた複数のデバイス
    用スリツトとを有し、これら各デバイス用スリツ
    トの両側の前記絶縁テープ上に前記各バンプに対
    応して多数の外部接続端子が設けられ、これら外
    部接続端子から前記デバイス用スリツト内の前記
    各バンプに対応して延長された多数のリードとを
    設けたフイルムキヤリヤーテープとを備え、 このフイルムキヤリヤーテープの各リードと前
    記半導体チツプの各バンプとが接続されているこ
    とを特徴とするフイルムキヤリヤー半導体装置。 2 少なくとも半導体チツプの表面が樹脂封止さ
    れたものである特許請求の範囲第1項記載のフイ
    ルムキヤリヤー半導体装置。
JP62240014A 1987-09-24 1987-09-24 Film carrier semiconductor device Granted JPS6481330A (en)

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JPS6481330A JPS6481330A (en) 1989-03-27
JPH0558657B2 true JPH0558657B2 (ja) 1993-08-27

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5117275A (en) * 1990-10-24 1992-05-26 International Business Machines Corporation Electronic substrate multiple location conductor attachment technology
JP2674536B2 (ja) * 1993-12-16 1997-11-12 日本電気株式会社 チップキャリア半導体装置及びその製造方法
JP2647001B2 (ja) * 1994-05-31 1997-08-27 日本電気株式会社 テープキャリアならびに半導体デバイスの実装構造およびその製造方法
JP2768315B2 (ja) * 1994-09-22 1998-06-25 日本電気株式会社 半導体装置
JP3487524B2 (ja) 1994-12-20 2004-01-19 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JP2008277872A (ja) * 1994-12-20 2008-11-13 Renesas Technology Corp 半導体装置
JP4528977B2 (ja) * 1994-12-20 2010-08-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JPH09252023A (ja) * 1996-03-15 1997-09-22 Nec Corp 半導体装置およびその製造方法
AU4571897A (en) * 1996-10-22 1998-05-15 Seiko Epson Corporation Film carrier tape, tape carrier semiconductor device assembly, semiconductor device, its manufacturing method, package substrate, and electronic appliance

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6395639A (ja) * 1986-10-09 1988-04-26 Mitsubishi Electric Corp テ−プキヤリア

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6395639A (ja) * 1986-10-09 1988-04-26 Mitsubishi Electric Corp テ−プキヤリア

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