JP4862327B2 - 半導体装置及びその製造方法 - Google Patents
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Description
IEEE TRANSACTIONS ON ELECTRON DEVICES,VOL.ED−34,NO.8,AUGUST 1987,p1681−1687
(第1の実施の形態)
図1は、本実施形態に係る半導体装置の概略構成を示す図であり、(a)は平面図、(b)は(a)のA−A断面における断面図である。図1(a),(b)に示すように、本実施形態に係る半導体装置100は、半導体基板10にトレンチゲート構造のMOSトランジスタ20を含む複数の素子と、素子間を絶縁分離する素子分離領域としてのLOCOS酸化膜30とを有する半導体装置であり、図1においては、便宜上、一部のみを図示する。
(式1)0≦Xc≦ΔWi+ΔWt+2Xa
尚、ΔWiはLOCOS酸化膜30の加工ばらつき(加工精度)を許容する許容幅、ΔWtはトレンチ21の加工ばらつき(加工精度)を許容する許容幅、XaはLOCOS酸化膜30に対するトレンチ21の位置ばらつき(位置決め精度)を許容する許容幅である。本実施形態においては、上記許容幅ΔWi、ΔWt、許容幅Xaとして、それぞれのばらつきの値(精度)に所定のマージンを加味した値を採用している。しかしながら、上記許容幅ΔWi、ΔWt、Xaとして、それぞれのばらつきの値(精度)そのものを採用しても良い。
(式2)Wt=Wtc±ΔWt
(式3)Wi=Wic±ΔWi
さらに、本実施形態においては、後述するようにLOCOS酸化膜30の形成後に、形LOCOS酸化膜30を位置決め基準としてトレンチ21を形成するが、LOCOS酸化膜30に対してトレンチ21の位置ばらつき(位置決め精度)が生じる。そこで、上記したXaをこの位置ばらつきを許容する許容幅Xaとする。
(式4)Xc=1/2×ΔWi+1/2×ΔWt+Xa
(式5)Xc=1/2×ΔWi+1/2×ΔWt
(式6)Xc=1/2×ΔWi+1/2×ΔWt+2Xa
また、Wtが最大値,Wiが最小値であり、LOCOS酸化膜30に対するトレンチ21の位置ずれが0の場合、Xcは式7で示され、LOCOS酸化膜30に対するトレンチ21の位置ずれがXa(最大)の場合、位置ずれして間隔が狭くなった方のXcは式8、位置ずれして間隔が広くなった方のXcは式9で示される
(式7)Xc=Xa
(式8)Xc=0
(式9)Xc=2Xa
さらには、Wtが最小値,Wiが最大値であり、LOCOS酸化膜30に対するトレンチ21の位置ずれが0の場合、Xcは式10で示され、LOCOS酸化膜30に対するトレンチ21の位置ずれがXa(最大)の場合、位置ずれして間隔が狭くなった方のXcは式11、位置ずれして間隔が広くなった方のXcは式12で示される。
(式10)Xc=ΔWi+ΔWt+Xa
(式11)Xc=ΔWi+ΔWt
(式12)Xc=ΔWi+ΔWt+2Xa
従って、式4〜12に示した結果から分かるように、Xcを上記式1に示す範囲内で設定すれば、加工ばらつき及び位置(決め)ばらつきを考慮したうえで、トレンチ21の開孔角部を丸みを帯びた緩やかな形状としたトレンチゲート構造のMOSトランジスタ20を有する半導体装置100において、ゲート絶縁膜22の信頼性向上とコスト低減を両立することができる。
20・・・MOSトランジスタ(素子)
21・・・トレンチ
21a・・・開孔角部の端部
22・・・ゲート絶縁膜
23・・・ゲート電極
30・・・LOCOS酸化膜(素子分離領域)
30a・・・LOCOS酸化膜の端部
100・・・半導体装置
Claims (2)
- トレンチゲート構造のMOSトランジスタを含む複数の素子と、前記素子間を絶縁分離する素子分離領域とを有する半導体装置であって、
前記MOSトランジスタのトレンチの開孔角部は丸みを帯びた緩やかな形状に加工されており、
半導体基板表面における前記トレンチの開孔角部の端部と、前記MOSトランジスタに隣接する前記素子分離領域の前記トレンチ側の端部との間の間隔をXcとすると、Xc=0を満たすように構成したことを特徴とする半導体装置。 - トレンチゲート構造のMOSトランジスタを含む複数の素子と、前記素子間を絶縁分離する素子分離領域とを有する半導体装置の製造方法であって、
半導体基板に前記素子分離領域を形成する素子分離領域形成工程と、
前記半導体基板の前記素子分離領域近傍にトレンチを形成するトレンチ形成工程と、
前記トレンチの少なくとも開孔角部の曲率半径をトレンチ形成時よりも大きくし、前記開孔角部を丸みを帯びた緩やかな形状とする曲大化工程と、
前記トレンチ表面にゲート絶縁膜を形成し、前記ゲート絶縁膜を介して前記トレンチにゲート電極を形成するゲート形成工程とを備え、
前記半導体基板表面における前記トレンチの開孔角部の端部と、前記MOSトランジスタに隣接する前記素子分離領域の前記トレンチ側の端部との間の間隔をXcとすると、
前記素子分離領域形成工程、前記トレンチ形成工程、及び前記曲大化工程において、Xc=0を満たすように、前記素子分離領域及び前記トレンチを形成することを特徴とする半導体装置の製造方法。
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